KR20000029949A - 디지털표시장치용위상동기루프회로 - Google Patents

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Abstract

본 발명에 따른 PLL 회로는 수평 동기 신호와 비교 신호의 위상을 비교하여 PLL 회로의 로크 상태와 언로크 상태를 검출하는 로크/언로크 검출 회로와, 로크 상태가 검출된 경우는 비교 신호를 내부에 내부 동기 신호로서 출력하고, 언로크 상태가 검출된 경우는 수평 동기 신호를 내부의 내부 동기 신호로서 출력하는 내부 동기 신호 발생 회로를 구비하고 있다. 또한, 본 발명에 따른 별도의 PLL 회로는 외부 동기 신호에 통상의 주기에서 벗어난 스큐가 발생한 것을 검출하여 분주 회로를 리셋하는 스큐 검출 회로를 구비하고, 또한 스큐 검출 회로는 외부 동기 신호가 통상의 주기를 지나서도 발생하지 않는 것을 검출하여 더미 펄스를 발생시키고, 외부 동기 신호와 합성시켜 기준 신호로 하며, 상기 스큐가 발생한 것을 검출하였을 때, 위상 비교 회로를 리셋한다. 이러한 PLL 회로를 사용한 디지털 표시 장치에서는, PLL 회로의 언로크 상태시 또는 스큐 발생시 등에서의 영상의 일그러짐을 방지할 수 있다.

Description

디지털 표시 장치용 위상 동기 루프 회로{PLL CIRCUIT FOR DIGITAL DISPLAY DEVICE}
플라즈마 디스플레이 패널(PDP : Plasma Display Pannel) 표시 장치나 액정 디스플레이(LCD : Liquid Crystal Display) 표시 장치와 같이, 아날로그로 공급되는 수평 동기 신호, 수직 동기 신호 및 이들을 기준으로 하는 소정 타이밍의 영상 신호에 따라 내부에서 디지털 처리를 행하는 디지털 영상 처리 장치에는 PLL 회로를 사용하여 수평 동기 신호 등에 동기한 내부 시스템 로크 신호를 생성하고 있다.
PLL 회로에 의해서 생성되는 수평 동기 신호의 K배의 주파수를 가지는 시스템 로크 신호와, 그 시스템 로크 신호를 K분의 1로 분주한 비교 신호인 내부 동기 신호에 의해서, 입력되는 아날로그 영상 신호를 샘플링하여 디지털 신호로 변환하고, 표시 패널의 각 구동 회로를 통해 영상을 표시하고 있다. 이렇게 함으로써, 로크시에 수평 동기 신호와 위상 동기한 내부 동기 신호와 시스템 클록 로크 신호를 완전히 1:1로 동기시킬 수 있어 영상 신호를 정확하게 샘플링하여 표시할 수 있다.
또한, 통상의 PLL 회로는 다음에 상술하겠으나, 간단히 말하면, 위상 비교 회로에서 입력된 외부 수평 동기 신호와 비교 신호로서의 가변 수평 동기 신호를 비교하여 얻어진 위상차로부터 적분 회로(저역 필터)에 의해 위상차에 따른 전압을 생성하고, 이 전압으로 전압 제어 발진 회로(VCO)를 제어하여 외부 수평 동기 신호에 동기한 시스템 로크 신호를 생성한다. 그리고, 이 시스템 클록 로크 신호를 정수분의 1로 분주하여 상기 비교 신호의 가변 수평 동기 신호로서 위상 비교 회로에 피드백한다. 이 피드백 루프에 의해, 위상차에 따라 전압 제어 회로가 제어되기 때문에, 항상 외부 수평 동기 신호에 동기한 시스템 로크를 안정되게 생성할 수 있다.
그렇지만, 예컨대 텔레비젼 채널을 전환하거나 비디오 모드와 텔레비젼 모드간을 전환하거나 혹은 모니터측에서 멀티 스캔 모드를 전환하면, 입력되는 수평 동기 신호나 수직 동기 신호의 위상이 변화하여 전환 직후에 외부 수평 동기 신호와 비교 신호 사이에 위상차가 발생하고, PLL 회로에서는 로크가 어긋나는 상태가 된다. 물론, PLL 회로내의 전압 제어 주파수 발생 회로(VCO)에 의해서 위상차에 따라 시스템 로크의 주파수가 변경 제어되어 로크 맞춤을 행하지만, 그때까지는 로크의 어긋남 상태가 계속되어 표시 화면상에서는 영상이 흐르거나 하는 현상이 발생한다.
따라서, 그 해결 수단으로서 로크가 어긋나게 되면 화면에 영상을 출력하지않는 것 등이 제안되고 있지만, 일시적이더라도 화면이 검게 되는 등의 현상은 바람직한 해결 방법이라고는 할 수 없다.
또한, 가정용의 VTR 등으로부터 출력되는 복합 영상 신호에서는 외부 수평 동기 신호에는 예컨대 VHS 규격에 따라서 통상의 주기에서 벗어난 스큐가 포함된다. 또한, 기타 이유로 외부 수평 동기 신호에는 여분의 펄스 등이 부가되는 일이 있다. 이러한 스큐 펄스나 펄스의 추가가 발생하면, 비교 신호와의 위상차가 대단히 크게 검출된다. 예컨대, 펄스가 도중에서 추가되면 180도의 어긋남이 검출되게 된다. 또한 스큐 자체도 상당히 큰 위상차이다.
이러한 큰 위상차가 검출되면 그것에 따른 제어 전압은 로크 범위를 넘는 제어 범위를 벗어나버리기 때문에, 전압 제어 발진 회로의 제어 범위를 이탈하여 버리고, 언로크 상태가 지속되게 된다. 그 동안은 당연히 출력되는 시스템 클록은 외부 수평 동기 신호와 비동기인 신호가 되어 영상의 일그러짐이 발생한다. 원래, 외부 수평 동기 신호가 미소한 변동을 추종하도록 PLL 회로가 설계되어 있지만, 상기와 같이 위상이 크게 어긋나는 현상이 발생하는 것은 예정되어 있지 않다. 그러므로, 상기와 같은 스큐 펄스의 발생이나 추가 펄스의 발생에 대하여 언로크 상태로부터 로크 상태로 변화시키는 데 장시간을 필요로 하게 된다.
본 발명은 디지털 영상 처리 장치용의 위상 동기 루프 회로(PLL : Phase Locked Loop)에 관한 것으로, 특히 PLL 회로의 로크가 어긋나는 경우(언로크 상태 : unlocked) 및 로크가 맞추어지는 경우(로크 상태 : locked-in)에 있어서 영상이 일그러지는것(왜곡)을 가능한 한 피할 수 있는 PLL 회로에 관한 것이다.
도 1은 디지털 표시 장치의 전체를 개략적으로 도시한 블록도.
도 2는 도 1내의 PLL 회로(35)의 내부 구성 블록도.
도 3은 PLL 회로(35)에 의해서 내부 동기 신호 SYNC16이 어떻게 전환되는가에 대하여 설명하기 위한 타이밍 챠트.
도 4는 PLL 회로내의 로크/언로크 판정 회로와 내부 동기 신호 생성 회로의 상세 블록도.
도 5는 도 4의 회로의 타이밍 챠트.
도 6은 본 발명의 실시예에서의 PLL 회로가 예를 나타내는 블록도.
도 7은 외부 수평 동기 신호(14)가 예정되어 있는 주기보다도 짧은 주기에서 스큐가 발생한 경우를 도시한 타이밍 챠트.
도 8은 외부 수평 동기 신호(14)가 예정되어 있는 주기보다도 긴 주기에서 스큐가 발생한 경우를 도시한 타이밍 챠트.
도 9는 스큐 검출 더미 펄스 발생 회로(11)의 상세한 내부 회로도.
도 10은 도 9의 동작을 설명하는 타이밍 챠트.
도 11은 위상 비교 회로(2)의 상세한 회로도.
도 12는 도 11의 동작을 설명하는 타이밍 챠트.
도 13은 제1 실시예와 제2 실시예를 함께 실시하는 PLL 회로의 합성 회로의 내부 구성 블록도.
본 발명의 목적은 디지털 영상 처리 장치내의 PLL 회로의 로크 어긋남이 발생한 경우에도, 최적의 내부 동기 신호를 출력할 수 있도록 한 PLL 회로를 제공하는 것에 있다.
또한 본 발명의 다른 목적은 언로크 상태가 되더라도 영상의 흐름 등의 바람직하지 못한 현상을 방지할 수 있는 디지털 영상 처리 장치를 제공하는 것에 있다.
또한, 본 발명의 또 다른 목적은 스큐 펄스나 여분인 펄스가 발생한 경우에도, 그 발생에 의해서 PLL 회로가 불안정한 동작이 되지 않도록 한 PLL 회로를 제공하는 것에 있다.
상기 목적은 본 발명에 따르면, 공급되는 수평 동기 신호의 정수배의 주파수를 가지는 클록 신호를 출력하고, 상기 클록 신호의 상기 정수분의 1로 분주한 비교 신호를 피드백하여 상기 수평 동기 신호에 위상 동기한 상기 클록 신호를 생성하는 디지털 영상 처리 장치용의 위상 동기 루프 회로에 있어서, 상기 수평 동기 신호와 비교 신호의 위상을 비교하여 상기 위상 동기 루프 회로의 로크 상태와 언로크 상태를 검출하는 로크/언로크 검출 회로와, 상기 로크/언로크 검출 회로에 의해 로크 상태가 검출된 경우에는 상기 비교 신호를 내부에 내부 동기 신호로서 출력하고, 언로크 상태가 검출된 경우에는 상기 수평 동기 신호를 상기 내부 동기 신호로서 출력하는 내부 동기 신호 발생 회로를 추가로 갖는 것을 특징으로 하는 디지털 영상 처리 장치용의 위상 동기 루프 회로를 제공함으로써 달성된다.
이러한 구성에 의해, 내부의 수평 동기 신호의 기준이 되는 내부 동기 신호는 로크 상태에서는 비교 신호가, 언로크 상태에서는 외부에서 공급되는 수평 동기 신호가 사용되게 된다. 그 때문에, 맞춤 상태를 포함하는 언로크 상태이더라도 영상 신호와의 위상 관계를 유지하고 있는 외부로부터의 수평 동기 신호를 그대로 내부 수평 동기 신호에 이용하기 때문에, 화면의 영상 흐름 등의 현상을 방지할 수 있다.
또한 상기 목적은 본 발명에 따르면, 외부에서 수평 동기 신호, 수직 동기 신호 및 이들 외부 동기 신호를 기준으로 하는 소정 타이밍의 아날로그 영상 신호가 공급되어, 내부에서 디지털 영상 신호를 생성하여 영상을 표시하는 디지털 영상 처리 장치에 있어서, 상기 수평 동기 신호의 정수배의 주파수를 가지는 클록 신호를 출력하고, 상기 클록 신호의 상기 정수분의 1로 분주한 비교 신호를 피드백하여 상기 수평 동기 신호에 위상 동기한 상기 클록 신호를 생성하는 위상 동기 루프 회로와, 상기 위상 동기 루프 회로가 로크 상태일 때는 상기 비교 신호에 근거하여 내부의 수평 동기 신호를 생성하고, 언로크 상태일 때는 상기 외부 수평 동기 신호에 근거하여 내부의 수평 동기 신호를 생성하는 생성 회로와, 상기 클록 신호에 따라 상기 아날로그 영상 신호를 샘플링하여, 디지털 영상 신호를 생성하는 아날로그/디지털 변환 회로와, 상기 디지털 영상 신호와 내부 수평 동기 신호에 따라 영상 표시를 하는 표시부를 가지는 디지털 영상 처리 장치를 제공함으로써 달성된다.
또한, 상기 목적은 본 발명에 따르면, 공급되는 영상 신호내의 외부 동기 신호에 동기한 클록 신호를 생성하는 PLL(위상 동기 루프) 회로에 있어서, 상기 외부 동기 신호를 포함하는 기준 신호와 비교 신호의 위상을 비교하여 위상차에 따른 출력을 생성하는 위상 비교 회로와, 이 위상차에 따라 출력의 상기 클록 신호의 주파수를 제어하는 발진 회로와, 상기 클록 신호를 정수분의 1로 분주하여 상기 비교 신호를 생성하는 분주 회로와, 상기 외부 동기 신호에 통상의 주기에서 벗어난 스큐가 발생한 것을 검출하여, 상기 분주 회로를 리셋하는 스큐 검출 회로를 가지는 것을 특징으로 하는 표시 장치용의 PLL 회로를 제공함으로써 달성된다.
상기의 스큐 검출 회로는 상기 외부 동기 신호가 통상의 주기를 지나서도 발생하지 않는 것을 검출하여 더미 펄스를 발생하고, 또한 상기 외부 동기 신호와 더미 펄스를 합성하여 기준 신호를 생성한다.
또한, 상기 스큐 검출 회로는 상기 스큐가 발생한 것을 검출하였을 때, 상기 위상 비교 회로를 리셋한다.
이러한 구성으로 함으로써, 외부 동기 신호에 스큐가 발생하여도 PLL 회로의 분주기의 카운터가 리셋되고, 비교 신호도 동일하게 스큐에 대응하여 발생하므로, 스큐의 발생에 의해 외부 동기 신호와 비교 신호 사이에 큰 위상차가 발생하는 일은 없다. 따라서, PLL 회로는 로크 맞춤 상태를 유지할 수 있다.
또한, 외부 동기 신호가 주기가 긴 쪽으로 어긋난 경우에도, 더미 펄스가 발생되어 외부 동기 신호에 합성되기 때문에, 펄스 누락에 의하여 언로크 상태를 회피할 수 있다. 또한, 스큐 발생과 동시에 위상 비교 회로도 리셋되기 때문에, 더미 펄스와 스큐한 외부 동기 신호가 겹치더라도 PLL 회로가 언로크 상태가 되는 일은 없다.
상기의 PLL 회로는 디지털 표시 장치인 PDP나 LCD 장치 등에 이용되는 것이 바람직하다.
이하, 본 발명의 실시예에 대하여 도면을 따라서 설명한다. 그렇지만, 본 발명의 기술적 범위는 이러한 실시예에 의해서 한정되는 것은 아니다.
도 1은 디지털 표시 장치의 전체를 개략적으로 도시한 블록도이다. 입력 단자(30)에는 외부의 화상 재생 장치, 예컨대 비디오 테이프 레코더(VTR) 장치로부터의 복합 신호(31)가 입력된다. 이 복합 신호(31)는 RGB 분리 회로(32)에 입력되어, R, G, B의 아날로그 신호로 분리된다. 또한 동시에, 복합 신호(31)는 동기 분리 회로(34)에서 수평 동기 신호 Hsync14와 수직 동기 신호 Vsync38가 분리된다.
이와 같이, PLL 회로(35)에서, 외부의 화상 재생 장치로부터 입력된 수평 동기 신호(14)에 동기하여 정수배의 주파수를 가지는 시스템 클록 신호 CLK (45)가 생성된다. PLL 회로(35)에서 생성된 시스템 클록 신호(45)는 샘플링과 A/D 변환(아나로그 디지털 변환)을 행하는 A/D 변환 회로(33)와 표시부(36)에 공급된다. 이 PLL 회로(35)의 상세한 설명은 나중에 도 2에서 행한다.
A/D 변환 회로(33)에서는, 시스템 클록 신호(45)의 타이밍에서 아날로그의 RGB 신호를 샘플링하고, 각각의 샘플링한 아날로그 신호를 소정 비트의 디지털 신호로 변환한다. 그리고, 그 타이밍에서 추출된 RGB의 디지털 신호는 표시부(36)에 공급되고, 내부에서 생성한 내부 수평 동기 신호(37의 출력)와 내부 수직 동기 신호(39의 출력) 및 상기 시스템 클록 신호(45)를 이용하여 표시부(36)에서 PDP 장치의 전극 구동 방법에 따라서 구동 표시된다. 따라서, 외부로부터의 동기 신호와의 동기가 어긋나면 화면의 영상이 흐르는 등의 일그러짐을 발생시키게 된다. 또한, 액정 표시 패널을 사용한 경우도 동일하게 구동 표시된다.
디지털 표시 장치에서는, 또한 상술한 바와 같이 PLL 회로에서 생성된 시스템 클록 신호(45)를 정수분의 1로 분주하여 얻어진 비교 신호를 내부 동기 신호 SYNC16로서 사용하여, 수평 타이밍 신호 발생 회로(37)에서, 표시부(36)에서 필요한 수평 타이밍 신호가 생성된다. 또한, 복합 신호(31)로부터 분리한 수직 동기 신호(38)와 수평 타이밍 신호로부터 수직 타이밍 신호 생성 회로(39)에서 수직 타이밍 신호가 생성된다. 그리고, 수평 및 수직 타이밍 신호는 표시부(36)에 공급된다.
그리고, 본 발명의 제1 실시예에서는, 내부 동기 신호 SYNC16으로서, PLL 회로가 로크 상태일 때는 상술한 바와 같이 비교 신호를 사용하고, 로크가 어긋난 상태일 때는 외부에서 공급된 외부 수평 동기 신호 EHD(14)를 사용하도록 하고 있다. 또한, 로크 어긋남의 검출은 외부 수평 동기 신호(14)와 비교 신호의 위상차를 감시함으로써 행하여진다.
도 2는 도 1내의 PLL 회로(35)의 내부 구성 블록도이다. 또한, 도 3은 그 PLL 회로(35)에 의해서 내부 동기 신호 SYNC16가 어떻게 전환되는가에 대하여 설명하기 위한 타이밍 챠트이다.
도 2의 PLL 회로(35)에는, 전술한 바와 같이 동기 분리 회로(34)에 의해 복합 영상 신호로부터 분리된 수평 동기 신호 EHD(14)가 입력된다. 또한, 출력으로서는 시스템 로크 CLK(45)와 내부 동기 신호 SYNC16가 출력된다. 2는 위상 비교 회로로서, 외부에서 입력되는 수평 동기 신호 EHD(14)와 시스템 로크 CLK(45)를 K(K는 정수)분의 1로 분주한 비교 신호 VHD(6)의 위상을 비교하여, 위상차에 따른 신호를 출력한다. 3은 적분 회로 또는 저역 필터로서, 위상 비교 회로(2)의 출력의 적분치를 제어 전압으로 하여 전압 제어 발진기(4)에 공급한다. 그리고, 전압 제어 발진기 VCO(4)는 위상차에 따른 주파수의 클록 신호를 생성하고, 시스템 로크 CLK(45)로서 출력한다. 따라서, 점선으로 둘러싸인 부분(351)이 종래의 일반적인 PLL 회로의 부분이다. 그리고, 종래는 내부 기준 동기 신호 SYNC16으로서, 시스템 클록 CLK를 분주한 비교 신호 VHD(6)를 그대로 사용하였다.
도 2의 PLL 회로에서는, 외부로부터의 수평 동기 신호 EHD14의 하강 에지를 검출하여 시스템 로크 CLK45의 1펄스폭의 펄스 신호(14A)를 출력하는 회로(7)와, PLL 회로가 로크 상태인지 언로크 상태인지를 판정하는 회로(9)와, 판정 회로(9)의 출력에 따라서 비교 신호 VHD6과 외부 수평 동기 신호 EHD14 중 어느 하나를 선택하여 출력하는 내부 동기 신호 생성 회로(8)를 추가로 구비한다.
도 3을 참조하여 그 동작의 개략을 설명하면, 통상의 로크 상태의 PLL 동작일 때는, 예컨대 비교 신호 VHD6로부터 생성한 2펄스분의 비교 기간 사이에, 외부 수평 동기 신호 EHD14가 L(저:Low) 레벨인지 여부의 판정이 로크/언로크 판정 회로(9)에서 행하여진다. PLL 회로에서는 본래 그 피드백 동작 때문에, 출력의 시스템 로크의 위상은 지터(jitter)라고 불리는 일종의 흔들림을 수반한다. 따라서, 외부 수평 동기 신호 EHD14와 비교 신호 VHD6의 위상이 동기하고 있는지 여부의 판정은 이 지터분을 허용하여 판정해야 하며, 상기와 같이 예컨대 비교 신호 VHD6를 기준으로 한 2펄스분의 기간을 비교 기간으로 하고 있다.
도 3에 도시되는 바와 같이, T1에 있어서는 수평 동기 신호 EHD14와 비교 신호 VHD6의 위상은 일치하고 있기 때문에 로크 상태에 있다. 따라서, 그 경우는 내부 동기 신호 SYNC16로서 통상대로 PLL 회로내의 비교 신호 VHD6를 선택하여 출력한다. 다음에, T2에서는, 외부 수평 동기 신호 EHD14가 비교 신호 VHD6보다도 위상이 빨라지고 있기 때문에 언로크 상태가 된다. 이 경우는, 내부 동기 신호 SYNC16로서 외부 수평 동기 신호 EHD14를 선택하여 출력한다. 도 3에 도시하는 바와 같이, 로크 맞춤 동작중의 T3, T4일 때는 계속해서 외부 수평 동기 신호 EHD14를 선택하여 출력한다. 그리고, T5일 때는 처음으로 로크 상태가 되어, 비교 신호 VHD6가 선택되어 출력된다. 도 4는 도 2의 PLL 회로(35)내의 로크/언로크 판정 회로(9)와 내부 동기 신호 생성 회로(8)의 내부 블록도이다. 또한, 도 5는 도 4의 회로의 타이밍 챠트이고, 도면 중에 로크 상태, 언로크 상태 및 프리런(free run) 전환시의 3가지의 상태에 대한 신호 파형이 도시되어 있다.
도 4 중, 비교 신호 VHD6과 외부로부터의 수평 동기 신호 EHD(14E)는 회로적으로는 L(로우) 액티브의 신호이기 때문에 반전의 의미를 갖는 바(/VHD, /EHD)를 나타내고 있다. 또한, 외부 수평 동기 신호(14E)는 외부에서 공급된 신호(14)의 하강 에지를 검출하여 생성된 1클록폭의 펄스 신호이다. 91, 84, 85, 86는 지연 플립플롭이다. 우선, 로크/언로크 판정 회로(9)에서는 비교 신호 /VHD6로부터 2펄스폭의 신호를 AND(논리곱) 게이트(92)의 출력으로 생성하고, 외부 수평 동기 신호 /EHD(14E)의 하강 타이밍에서 그 출력(92)을 플립플롭(93)에 로드하고 있다. 그 결과, 플립플롭(93)의 출력 Q에는, 양의 신호가 동기하고 있는 로크 상태일 때는 L(로우) 레벨이, 또한 양의 신호가 어긋나고 있는 언로크 상태일 때는 H(하이) 레벨이 출력된다. 그리고, 그 출력 Q의 판정 결과 신호가 OR(논리합), AND(논리곱) 게이트(81, 82)를 통해 스위치 회로(83)의 S 신호로서 공급된다. 로크 상태일 때는 비교 신호 /VHD6의 2펄스 지연된 신호 A가, 언로크 상태일 때는 외부 수평 동기 신호 /EHD(14E)의 2펄스 지연된 신호 B가 선택되어 내부 동기 신호 SYNC16로서 출력된다.
또한, 88은 프리런 전환 신호이고, 표시 장치를 조작하고 있는 조작자 등으로부터 부여되어, 강제적으로 비교 신호 /VHD6를 선택하여 출력하도록 하는 신호이다. 또한, 지연 플립플롭(86)과 AND 게이트(87) 및 OR 게이트(81)는 로드 플립플롭(93)이 외부 수평 동기 신호 /EHD(14)의 로드 신호에 의해 그 출력 Q를 전환하고 있기 때문에, 필요한 타이밍에서만 로크/언로크 판정 회로(9)의 출력 Q를 스위치 회로(83)에 S 신호로서 부여하기 위해서 설치하고 있다.
도 5를 참조하면서, 각각의 상태일 때의 도 4의 회로의 동작에 대하여 설명한다. 먼저, 로크 상태에 대하여 설명한다. 비교 신호 /VHD6를 기준으로 하는 2펄스분의 비교 기간을 나타내는 신호가 AND 게이트(92)에 출력된다. 그리고, 비교 신호 /VHD6에 위상 동기한 수평 동기 신호 /EHD(14E)가 L 레벨일 때에 다음 클록의 상승에서 로드함으로써, 플립플롭(93)의 출력 Q에는 로크 상태를 도시한 L 레벨이 출력된다. 그리고, 외부 수평 동기 신호 /EHD(14E)에서 플립 플롭(85, 86)및 AND 게이트(87)에 의해서 생성한 클록(87의 출력)의 L 레벨에 의해 출력 Q (93)의 신호를 OR 게이트(81)를 통해 스위치 회로(83)에 공급한다. 프리런 전환 신호(88)는 통상은 H 레벨에 있고, OR 게이트(81)의 출력은 그대로 통과하여 스위치 신호(83)에 공급된다. 그 결과, 스위치 회로(83)는 A 단자측의 비교 신호 /VHD6를 선택하여 내부 동기 신호 SYNC16로서 출력한다.
다음에, 언로크 상태에 대하여 설명한다. AND 게이트(92)의 출력은 상기와 동일하다. 그리고, 외부 수평 동기 신호 /EHD(14E)가 L 레벨일 때에 다음 클록의 상승에서 로드하였을 때, 위상 동기되어 있지 않기 때문에, 입력 D에는 H 레벨이 공급되어 그 신호가 플립플롭(93)에 로드되고, 출력 Q(93)에 H 레벨이 출력된다. 그리고, 87의 출력 신호의 타이밍에서 L 레벨로 OR 게이트(81)를 통과하여, H 레벨이 스위치 회로(83)의 S 신호에 공급된다. 그 결과, B 단자측이 선택되고, 외부로부터의 수평 동기 신호 /EHD(14E)에서 2펄스분 지연된 신호(86의 출력)가 기준 동기 신호 SYNC16로서 출력된다.
또한, 외부 수평 동기 신호(14E)가 L 레벨의 클록을 출력하지 않는 한 OR 게이트(81)의 출력은 H 레벨로 고정되고, 스위치 회로(83)의 S 신호는 H 레벨이 되어 비교 신호(6)가 출력되는 일은 없다.
이와 같이, 언로크 상태를 판정하면, 영상 신호와 위상이 일치하지 않는 비교 신호 VHD6를 내부 동기 신호 SYNC16로 하지 않고, 외부에서 입력되는 수평 동기 신호 EHD14를 그대로 사용하여, 내부 수평 동기 신호(16)로 한다. 따라서, 표시 화면상의 수평 주사의 타이밍에 대해서는 일단 위상 동기가 취해짐으로써, 표시 화면이 흐르는 등의 일그러짐은 방지할 수 있다. 또한, 샘플링용의 시스템 로크 CLK45는 언로크시에 위상은 일치하지 않지만 주파수에 다소의 어긋남이 어느 정도이고, 그렇게 큰 영상의 일그러짐은 발생하지 않는다. 따라서, 언로크 상태에 있어서 크게 영상이 흐르는 등의 상황을 피할 수 있다.
또한, 프리런 전환 상태일 때는, 전환 신호(88)가 강제적으로 L 레벨이 되기 때문에, AND 게이트(82)의 출력도 강제적으로 L 레벨이 되고, 로크, 언로크에 관계없이, 내부 동기 신호 SYNC16에는 비교 신호 VHD6이 선택된다.
또한, 비교 기간을 도시한 신호로서 AND 게이트(92)의 출력을 이용하고 있지만, 이러한 비교 기간은 지터의 허용 범위나 전후 방향의 지터의 허용 범위에 따라서 적절하게 설정할 수 있다.
이상 설명한 바와 같이, 상기 제1 실시예에 따르면, 디지털 화상 처리 장치에 있어서, 외부에서 공급되는 수평 동기 신호와 위상 동기한 시스템 로크와 내부용의 내부 동기 신호(내부의 수평 동기 신호)를 생성하는 PLL 회로가, 로크 상태와 언로크 상태에서, 최적의 동기 신호를 내부 동기 신호로서 출력할 수 있다. 따라서, 채널이 전환되거나, 표시 모드가 전환되거나 하여 일시적으로 언로크 상태가 되었다고 해도, 표시 화면이 흐르는 표시 불량 상태가 되는 것을 효율적으로 방지할 수 있다. 흔히, 로크 상태와 언로크 상태의 검출은 외부 수평 동기 신호(14)와 비교 신호(6)의 위상차의 유무에 의해 행하여진다.
다음에, 본 발명의 제2 실시예에 대하여 설명한다. 본 발명의 제2 실시예에서는, 외부 수평 동기 신호 Hsync14가, 예를 들어 스큐 펄스를 포함하거나, 여분의 펄스를 포함하거나, 혹은 펄스 부족 등이 발생하더라도, PLL 회로(35)의 로크 맞춤 상태를 가능한 한 유지할 수가 있어, 장기에 걸쳐 불안정한 언로크 상태에 빠지지 않도록 하고 있다. 그 결과, PLL 회로(35)가 안정한 시스템 로크 신호를 생성할 수 있다.
도 6은 본 발명의 제2 실시예에서의 PLL 회로가 예를 나타내는 블록도이다. 도 6에서는, 도 1의 동기 분리 회로(34)와 그것에 부수되는 등가 펄스 소거 회로(341)를 제외하고, 도 1중의 PLL 회로(35)를 나타내고 있다. 등가 펄스 소거 회로(341)는 통상의 NTSC 복합 영상 신호의 경우는, 인터레이스(비월주사) 방식의 CRT에 대응하기 위하여 2배의 주파수로 수평 동기 신호가 구성되기 때문에, 그것을 2분의 1로 하기 위한 회로에서, 등가 펄스를 제거하도록 동작한다.
도 6 중의 점선으로 둘러싸인 부분(351)이 종래의 일반적인 PLL 회로 부분이다. 전술한 바와 같이, 합성된 수평 동기 신호(12)와 비교 신호인 가변 수평 동기 신호(6)의 위상차를 검출하는 위상 비교 회로(2)와, 그 위상차를 전압값으로 변환하는 적분 회로(저역 필터)(3)와, 그 전압값을 제어 전압으로 하여 시스템 로크(45)를 출력하는 전압 제어 발진 회로(4) 및 시스템 클록(45)을 K분의 1의 주파수로 하는 분주기(카운터)(5)로 구성된다. 위상 비교 회로(2)에서 검출한 위상차에 따라 전압 제어 발진 회로(4)에서 그 출력의 주파수를 제어 하는 것으로, 항상 합성된 수평 동기 신호(12)에 동기한 N 배의 주파수의 시스템 로크 신호(45)를 생성할 수 있다.
본 발명에 따라서, 도 6의 PLL 회로에서는, 외부 수평 동기 신호(14)의 하강 에지를 검출하여 1 시스템 로크폭의 펄스 신호를 생성하는 에지 검출 회로(10)와, 외부 수평 동기 신호(14)에 스큐 펄스가 발생하고 있는 것을 검출하여 스큐 검출 펄스(15)를 출력하고, 또한 예정되어 있는 타이밍에서 외부 수평 동기 신호(14)가 발생하지 않은 경우에 더미 수평 동기 신호 펄스(13)를 출력하는 스큐 검출 더미 펄스 발생 회로(11)와, 그 더미 수평 동기 신호 펄스(13)를 외부로부터의 수평 동기 신호(14)에 합성하는 합성 회로(17)로 이루어진다. 그리고, 스큐 발생시에, 스큐 검출 펄스(15)에 의해서, 카운터(5)와 위상 비교 회로(2)를 리셋하여 일시적으로 PLL 동작을 정지하여 리셋하도록 하고 있다.
상기 도 6의 PLL 회로(35)의 기본적인 동작에 대하여, 도 7과 도 8을 참조하여 설명한다.
도 7은 외부 수평 동기 신호(14)가 예정되어 있는 주기보다도 짧은 주기에서 스큐가 발생한 경우를 도시한 타이밍 챠트이다. (1)(2)(3)은 종래의 일반적인 PLL 회로의 경우의 동작이고, (4)-(7)이 도 6의 PLL 회로의 경우의 동작이다. (1)에 도시하는 바와 같이, 정규의 수평 동기 신호 Hsync는, 거의 어떤 일정한 주기로 반복된 펄스 신호이다. 그러나, (2)에 도시한 바와 같이, 짧은 주기에서 스큐(어긋남)가 발생한 경우는 피드백되어 있는 가변 수평 동기 신호(비교 신호)(6) 사이에 큰 위상차가 발생한다. 따라서, 로크 어긋남이 발생하고, 그 위상차에 따라 전압 제어 발진 회로(4)에서는 그 시스템 로크의 주파수를 높게 하도록 제어한다. 이렇게 함으로써 로크 맞춤을 하지만, 위상차가 대단히 커지면, 전압 제어 발진 회로의 제어 범위를 넘기 때문에, 로크 맞춤에 장시간이 필요하게 된다. 그리고, 그 사이는 영상이 일그러지게 된다.
따라서, 도 6에 도시한 PLL 회로(35)에서는, 스큐 펄스가 발생하면 그것을 검출하여 스큐 검출 펄스(15)가 출력된다. 즉, 도 7중의 (5)와 (6)에 도시한 바와 같다. 그리고, 그 스큐 검출 펄스(15)에 의해서 카운터(5)가 리셋되기 때문에, 스큐 검출 펄스(15)에 동기한 가변 수평 동기 신호(7)가 그 다음에 생성되게 된다. 통상, 외부 수평 동기 신호(14)는 도면 중의 (5)에 도시되는 바와 같이 스큐가 발생한 후에는, 그대로 일정한 주기의 펄스를 발생하는 일이 많다. 따라서, 스큐 발생시에 PLL 회로를 리셋함으로써, 그 다음 펄스로부터는 그때까지와 마찬가지로 외부 수평 동기 신호(14)에 동기한 시스템 로크를 발생하는 로크인 상태로 복귀할 수 있다. 그 결과, PLL 회로는 안정한 로크인 상태를 유지할 수 있어, 불안정한 언로크 상태의 기간이 지속되는 것을 방지할 수 있다.
도 8은 외부 수평 동기 신호(14)가 예정되어 있는 주기보다도 긴 주기에서 스큐가 발생한 경우를 도시한 타이밍 챠트이다. 도 7과 마찬가지로, (1)(2)(3)은 종래의 일반적인 PLL 회로의 경우의 동작이고, (4)-(9)가 도 6의 PLL 회로의 경우의 동작이다. (1)에 도시하는 바와 같이 정규의 수평 동기 신호 Hsync는 거의 어떤 일정한 주기로 반복되는 펄스 신호이다. 그러나, (2)에 도시하는 바와 같이, 긴 주기에서 스큐가 발생한 경우는, 피드백되는 가변 수평 동기 신호(비교 신호)(6) 사이에 큰 위상차가 발생한다. 따라서, 로크 이탈이 발생하고, 그 위상차에 따라 전압 제어 발진 회로(4)에서는 그 시스템 로크의 주파수를 낮게 하도록 제어한다. 이렇게 함으로써 로크 맞춤을 하지만, 도 7의 경우와 같이 위상차가 대단히 커지면, 로크 맞춤에 장시간이 필요하게 된다.
따라서, 도 6에 도시한 PLL 회로(35)의 경우는, 우선 스큐 검출 더미 펄스 발생 회로(11)가, 예정되어 있는 타이밍에서 외부 수평 동기 신호(14)가 입력되지 않으면, (6)에 도시하는 더미 수평 동기 신호 펄스(13)를 발생하여, (8)에 도시하는 외부 수평 동기 신호(14)에 합성한다. 그 때문에 합성 수평 동기 신호(12)는 그때까지의 외부 수평 동기 신호(14)에 동기하고 있는 가변 수평 동기 신호(6) 사이에는 위상차는 발생하지 않게 된다. 또는, 전압 제어 발진 회로(4)의 제어 범위내 정도의 얼마 안되는 위상차밖에 발생하지 않게 된다.
그리고, 그 다음 (5)에 도시한 바와 같이 긴 주기에서의 스큐 펄스가 발생하면, 그 스큐 펄스가 검출되어 스큐 검출 펄스(15)가 스큐 검출 더미 펄스 발생 회로(11)에 의해서 출력되어 카운터(5)와 위상 비교 회로(2)가 리셋된다.
그 결과, 도 8중의 (8)에 도시하는 바와 같이, 외부 수평 동기 신호 14 ((5))와 더미 펄스13 ((6))를 합성한 참고용의 합성 수평 동기 신호(12)와, PLL 동작에 의해서 생성되는 비교 신호인 가변 수평 동기 신호(6)가, 스큐 발생의 전후에 있어서 동일한 펄스를 가지게 되고, 위상 비교 회로(2)는 큰 위상차를 검출하는 일은 없다. 그리고 그 다음은 그때까지와 같이, 일정 주기의 외부 수평 동기 신호(14)가 공급되고 그것에 동기한 가변 수평 동기 신호(6)가 발생된다. 따라서, PLL 회로에서는 스큐 발생 후 신속히 원래의 로크 맞춤 상태로 복귀할 수 있다.
이상과 같은 동작을 하기 위하여, 공급되는 수평 동기 신호(14)에 스큐가 발생하는 경우 이외에도, 드롭아웃(dropout) 등의 원인에 의한 수평 동기 신호의 펄스 부족이 발생하거나, 여분인 펄스가 부가된 경우라도, 동일하게 큰 로크 이탈을 막을 수 있어, 로크인 상태를 유지할 수 있다.
스큐의 발생에 따라서 외부 수평 동기 신호(14)를 보정하거나, PLL 회로의 루프 카운터(5)를 리셋하는 방법에 더하여, 상기에서는 위상 비교 회로(2)도 리셋하도록 하고 있다. 이것은 다음 이유에 의한다. 즉, 타이밍에 의해서는 더미 펄스(13)가 외부 수평 동기 신호(14)와 겹쳐 버리는 경우가 있다. 그 때는, 합성수평 동기 신호(12)의 펄스가 결여된 것과 같은 현상이 되어, 위상 비교 회로(2)에 있어서 360도에 가까운 위상차가 검출되게 되고, 시스템 로크(45) 및 가변 수평 동기 신호(6)가 함께 크게 어긋난다. 따라서, 스큐가 발생하였을 때는 루프 카운터(5)의 리셋과 같이 위상 비교 회로(2)도 리셋되어 위상차를 제로로 하여, 이러한 현상을 방지하고 있는 것이다.
도 9는 도 6중의 스큐 검출 더미 펄스 발생 회로(11)의 상세한 내부 회로도이다. 또한, 도 10은 그 동작을 설명하기 위한 타이밍 챠트이다.
도 9에 도시된 바와 같이, 스큐 검출 더미 펄스 발생 회로에는, 외부 수평 동기 신호(14)의 하강 에지를 검출하여 1 클록폭의 펄스를 발생하는 에지 검출 회로(10)(도 6 참조)의 출력(14E)가 공급된다.
스큐 검출의 원리는, 수평 동기 신호(14E)의 하강 에지를 기준으로 하여, 하한 카운터(110), 상한 카운터(111), JK 플립플롭(112,113) 및 AND 게이트(114)에 의해서, 다음 수평 동기 신호(14E)가 발생하는 예상 기간에 대응하는 스큐 검출 펄스(114A)를 형성한다. 그리고, 그 예상 기간내에 수평 동기 신호(14E)가 발생하면, 정상의 상태라고 판정하여 스큐 검출 펄스(15)는 발생하지 않는다. 한편, 예상 기간내에 수평 동기 신호(14E)가 발생하지 않은 경우에는 스큐 검출 펄스(15)가 발생한다. 즉, 외부 수평 동기 신호(14)의 주기의 불균일을 감시함으로써 스큐 검출을 하는 것이다.
구체적으로는, 가령 수평 동기 신호(14E)의 1주기가 시스템 로크(45)의 910 클록분이라고 하면, 하한 카운터(110)에 의해 수평 동기 신호(14E)의 하강 에지로부터 908 클록분을 카운트한 곳에서, 그 출력(110A)을 H 레벨로 하고, 상한 카운터(111)에 의해 912 클록분 카운트한 곳에서 그 출력(111A)을 H 레벨로 한다. 그리고, JK 플립플롭(112)의 정의 출력 Q과 JK 플립플롭(113)의 부의 출력 /Q가, AND 게이트(114)에 의해서 합성되어, 스큐 검출 펄스(114A)가 생성된다. 그리고, 스큐 펄스가 이 스큐 검출 펄스(114A)가 H 레벨의 기간(예상 기간) 이외의 시간에 발생하면, 스큐 검출 펄스(15)(115A)가 출력된다.
스큐 검출 더미 펄스 발생 회로(11)에는, 예상 기간중에 외부 수평 동기 신호(14E)가 발생하지 않은 경우에, 더미 펄스(13)를 발생하도록 구성되어 있다. 구체적으로는, 상한 카운터(112)가 리셋되지 않고서 911 클록까지 카운트 업하여 자리올림(carry)을 출력한 시점에서 플립플롭(117)에 의해 더미 펄스(13)가 출력된다. 도 10에서는, 주기보다 긴 스큐 펄스가 발생한 경우에 더미 펄스(13)가 발생하고 있다. 정상 혹은 짧은 주기에서 수평 동기 신호(14E)가 예상 기간 종료까지 발생하는 경우는, 상한 카운터(112)는 리셋되고, 이 더미 펄스(13)의 발생은 행하여지지 않는다.
이러한 회로 구성으로 함으로써, 수평 동기 신호(14E)에 펄스 부족이 발생한 경우에도, 더미 펄스(13)를 발생시킬 수 있다. 이 더미 펄스(13)는 도 6에 도시한 바와 같이, 합성 회로(17)에서 외부 수평 동기 신호(14)와 합성되어 위상 비교 회로(2)에 합성 수평 동기 신호(기준 신호)(12)로서 공급된다.
도 11은 그 위상 비교 회로(2)의 상세한 회로도이고, 도 12는 그 동작을 설명하는 타이밍 챠트이다. 이 위상 비교 회로(2)의 기본적인 동작은 합성 수평 동기 신호(12)와 비교 신호인 가변 수평 동기 신호(6) 사이에 위상차가 있는 기간은, EOR 회로(26)에 의해서 출력이 H 레벨이 되고, 최종단의 3 스테이트(3상) 버퍼(28)를 활성화 상태로 하여, 어떤 동기 신호가 선행되느냐 또는 지연되느냐에 따라서, 그 출력의 위상차 검출 신호 PD를 H 또는 L 레벨로 하는 것에 있다. 또한, 플립플롭(22, 24)은 어느 것이나, 클록 CK 입력에 H 레벨이 입력되면, 그 출력 Q에 입력 D에 부여되어 있는 H 레벨이 출력된다.
예컨대, 도 12에 도시한 바와 같이, 시각 T1에서는 합성 수평 동기 신호(12)의 쪽이 선행, 즉 주파수가 높은 쪽으로 변화하고 있고, 그 경우는 플림플롭(22)의 출력 Q은 H 레벨이 되지만, 플립플롭(24)의 출력이 L 레벨 그대로이므로, EOR 회로26의 출력은 H 레벨이 되어 3 스테이트 버퍼(28)를 활성화한다. 따라서, 위상차가 있는 기간은 플립플롭(24)의 출력의 L 레벨에 따라 3 스테이트 버퍼(28)의 출력은 H 레벨이 된다.
이 H 레벨의 출력은 후단의 적분 회로(3)에서 그 기간의 길이에 따른 전압값으로 변환되어, 더욱 후단의 전압 제어 발진 회로(4)에 공급된다.
도 12의 시간 T3은 T1의 경우와는 반대로, 합성 수평 동기 신호(12) 쪽이 지연된 경우이고, 위상차 검출 신호 PD는 L 레벨이 된다. 그리고, 일단 양쪽의 동기신호가 입력되면, EOR 회로(26)의 출력은 L 레벨이 되고, 3 스테이트 버퍼의 출력은 하이 임피던스 상태가 된다.
그런데, 시간 T2는 도 8에서 설명한, 주기보다도 긴 방향으로 스큐가 발생한 경우의 예를 나타내고 있다. 즉, 시간 T2에서는, 예정대로 외부 수평 동기 신호(14)(도면 중 점선)가 발생하지 않았기 때문에, 합성 회로(17)의 출력인 합성 수평 동기 신호(12)에는 더미 펄스(13)가 부가된다. 그 결과, 비교 신호(6)와 합성 수평 동기 신호(12)의 펄스 사이는 약간의 위상차밖에 발생하지 않고, PLL 회로는 통상대로의 안정 상태의 동작을 유지한다. 마침내, 합성 수평 동기 신호(12)에 스큐에 의한 펄스가 발생하면, 그것에 따라서 스큐 검출 펄스(15)가 입력되므로, 2개의 플립플롭(22, 24)이 리셋되게 된다. 그 때문에, 3 스테이트 버퍼(28)의 출력은 하이 임피던스 상태로 리셋되어, 그 후의 시간 T3에서의 정상 동작을 유지하게 된다. 스큐의 발생에 수반하여, 스큐 검출 펄스(15)가 발생하고, 카운터(5)가 리셋되어, 비교 신호(6)에도 동위상으로 L 레벨의 펄스가 발생한다.
이상 설명한 바와 같이, 상기 제2 실시예에 따르면, 가정용의 VTR 등에서는 빈발하는 수평 동기 신호의 스큐나 펄스 부족이 발생하더라도, 적절하게 더미 펄스를 추가시킴과 동시에, PLL 회로내의 카운터나 위상 비교 회로를 리셋하여, 그 후에 정상으로 발생하는 수평 동기 신호에 대하여 로크 맞춤의 상태를 유지할 수 있다. 그 결과, 가능한 한 로크 범위내에 유지되고, PLL 동작은 의사적(pseudo fashion)으로 로크인 상태를 유지할 수 있어, 안정된 시스템 로크 신호를 생성할 수 있다. 따라서, 크게 위상의 어긋남이 생겨 로크 이탈 상태가 장시간 지속되어 그 동안 영상이 일그러진다고 하는 현상을 피할 수 있다.
또한, 본 발명의 제3 실시예에 따르면, 제1 실시예에서의 PLL 회로의 기능과 제2 실시예에서의 PLL 회로의 기능의 양쪽을 가지는 합성 회로가 제공된다. 도 13은 이러한 합성 회로의 내부 구성 블록도이다. 도 13에 따르면, 351은 일반적인 PLL 회로의 부분이고, 352는 상기 제2 실시예의 PLL 회로이고, 또한 35가 제1 실시예의 PLL 회로의 기능까지 추가한 PLL 회로이다.
제3 실시예에 따른 이 합성 회로에서는, 제1 실시예에 있어서의 PLL 회로의 기능이, 외부 수평 동기 신호(14)와 비교 신호(6)의 위상차를 검출하여, 위상차 존재시, 언로크 상태라고 판정하고, 내부 동기 신호(16)를 외부 동기 신호(14)로 전환한다. 그리고, 언로크 인입 기간중의 내부 동기 신호(16)를 외부 동기 신호(14)에 유지한다.
또한, 제2 실시예에 있어서의 PLL 회로의 기능이 외부 수평 동기 신호(14)의 주기를 감시하여, 주기에 불균일이 발생하면, PLL 회로 자체가 극단적인 언로크 상태가 되지 않도록 보정한다. 따라서, 시스템 로크(45)가 안정된다. 이 때,외부 수평 동기 신호(14)와 비교 신호(6)에 위상차가 있더라도, 본 실시예의 PLL 회로에 의한 상기 보정 동작은 기능하지 않는다.
또한, 에지 검출 회로(7) 및 에지 검출 회로(10)은 동일한 기능을 갖도록 하고 공유하는 것이 가능하다.
이상과 같이, 본 발명에 따른 PLL 회로는 PDP(Plasma Display Pannel) 표시 장치나 LCD(Liquid Crystal Display) 표시 장치와 같은 디지털 영상 처리 장치에 사용하기에 적합한다. 그리고, 본 발명에 따른 PLL 회로에 의해서, 이러한 디지털 영상 처리 장치에 표시되는 영상의 일그러짐을 방지할 수 있다.

Claims (14)

  1. 공급되는 수평 동기 신호의 정수배의 주파수를 가지는 클록 신호를 출력하고, 상기 클록 신호의 상기 정수분의 1로 분주한 비교 신호를 피드백하여 상기 수평 동기 신호에 위상 동기한 상기 클록 신호를 생성하는 디지털 영상 처리 장치용의 위상 동기 루프 회로에 있어서,
    상기 수평 동기 신호와 비교 신호의 위상을 비교하여 상기 위상 동기 루프 회로의 로크 상태와 언로크 상태를 검출하는 로크/언로크 검출 회로와,
    상기 로크/언로크 검출 회로에 의해 로크 상태가 검출된 경우에는 상기 비교 신호를 내부에 내부 동기 신호로서 출력하고, 언로크 상태가 검출된 경우에는 상기 수평 동기 신호를 상기 내부 동기 신호로서 출력하는 내부 동기 신호 발생 회로를 구비하는 것을 특징으로 하는 디지털 영상 처리 장치용 위상 동기 루프 회로.
  2. 제1항에 있어서,
    상기 로크/언로크 검출 회로는, 상기 비교 신호를 기준으로 한 소정 기간의 비교 기간에서 상기 수평 동기 신호가 공급되는지 여부를 판정함으로써 로크 상태 또는 언로크 상태를 검출하는 것을 특징으로 하는 디지털 영상 처리 장치용 위상 동기 루프 회로.
  3. 외부에서 수평 동기 신호, 수직 동기 신호 및 이들 외부 동기 신호를 기준으로 하는 소정 타이밍의 아날로그 영상 신호가 공급되어, 내부에서 디지털 영상 신호를 생성하여 영상을 표시하는 디지털 영상 처리 장치에 있어서,
    상기 수평 동기 신호의 정수배의 주파수를 갖는 클록 신호를 출력하고, 상기 클록 신호의 상기 정수분의 1로 분주한 비교 신호를 피드백하여 상기 수평 동기 신호에 위상 동기한 상기 클록 신호를 생성하는 위상 동기 루프 회로와,
    상기 위상 동기 루프 회로가 로크 상태일 경우에는 상기 비교 신호에 근거하여 내부의 수평 동기 신호를 생성하고, 언로크 상태일 경우에는 상기 외부 수평 동기 신호에 근거하여 내부의 수평 동기 신호를 생성하는 생성 회로와,
    상기 클록 신호에 따라 상기 아날로그 영상 신호를 샘플링하여 디지털 영상 신호를 생성하는 아날로그/디지털 변환 회로와,
    상기 디지털 영상 신호와 내부 수평 동기 신호에 따라 영상 표시를 행하는 표시부를 구비하는 것을 특징으로 하는 디지털 영상 처리 장치.
  4. 제3항에 있어서,
    상기 수평 동기 신호와 비교 신호를 비교하여 상기 위상 동기 루프 회로의 로크 상태와 언로크 상태를 검출하는 로크/언로크 검출 회로를 추가로 구비하는 것을 특징으로 하는 디지털 영상 처리 장치.
  5. 제4항에 있어서,
    상기 로크/언로크 검출 회로는, 상기 비교 신호를 기준으로 한 소정 기간의 비교 기간에서 상기 수평 동기 신호가 공급되는지 여부를 판정함으로써 로크 상태 또는 언로크 상태를 검출하는 것을 특징으로 하는 디지털 영상 처리 장치.
  6. 공급되는 영상 신호내의 동기 신호에 동기한 클록을 생성하는 위상 동기 루프 회로에 있어서,
    상기 외부 동기 신호를 포함하는 기준 신호와 비교 신호의 위상을 비교하여 위상차에 따른 출력을 생성하는 위상 비교 회로와,
    상기 위상차에 따라서 출력인 상기 클록의 주파수를 제어하는 발진 회로와,
    상기 클록을 정수분의 1로 분주하여 상기 비교 신호를 생성하는 분주 회로와,
    상기 외부 동기 신호에 통상의 주기에서 벗어난 스큐가 발생한 것을 검출하여, 상기 분주 회로를 리셋하는 스큐 검출 회로를 구비한 것을 특징으로 하는 표시 장치용 위상 동기 루프 회로.
  7. 제6항에 있어서,
    상기 스큐 검출 회로는 상기 동기 신호가 통상의 주기를 지나서도 발생되지 않는 것을 검출하여 더미 펄스를 발생시키고,
    상기 외부 동기 신호와 더미 펄스를 합성하여 상기 기준 신호를 생성하는 합성 회로를 추가로 구비하는 것을 특징으로 하는 표시 장치용 위상 동기 루프 회로.
  8. 제6항 또는 제7항에 있어서,
    상기 스큐 검출 회로는 상기 스큐가 발생한 것을 검출한 경우, 상기 위상 비교 회로를 리셋하는 것을 특징으로 하는 표시 장치용 위상 동기 루프 회로.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 스큐 검출 회로는 상기 외부 동기 신호로부터 상기 통상 주기 경과시로부터의 전후의 기간에서, 상기 외부 동기 신호가 발생하는지 여부를 판정하여, 상기 전후의 기간 이외의 기간에서 외부 동기 신호를 검출하였을 경우, 스큐가 발생한 것을 검출하는 것을 특징으로 하는 표시 장치용 위상 동기 루프 회로.
  10. 제7항에 있어서,
    상기 스큐 검출 회로는 상기 외부 동기 신호로부터 상기 통상 주기 경과시로부터의 전후의 기간에서, 상기 외부 동기 신호가 발생하는지 여부를 판정하여, 상기 전후의 기간 종료까지 상기 외부 동기 신호를 검출하지 않았을 경우, 상기 더미 펄스를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  11. 외부에서 수평 동기 신호, 수직 동기 신호 및 이들 외부 동기 신호를 기준으로 하는 소정 타이밍의 아날로그 영상 신호가 공급되어, 내부에서 디지털 영상 신호를 생성하여 영상을 표시하는 디지털 표시 장치에 있어서,
    상기 외부 수평 동기 신호를 포함하는 기준 신호와 비교 신호의 위상을 비교하여 위상차에 따른 출력을 생성하는 위상 비교 회로와,
    상기 위상차에 따라서 출력인 상기 클록의 주파수를 제어하는 발진 회로와,
    상기 클록을 정수분의 1로 분주하여 상기 비교 신호를 생성하는 분주 회로와,
    상기 외부 동기 신호에 통상의 주기에서 벗어난 스큐가 발생한 것을 검출하여 상기 분주 회로를 리셋하는 스큐 검출 회로를 가지는 위상 동기 루프 회로와,
    상기 클록 신호에 따라 상기 아날로그 영상 신호를 샘플링하여 디지털 영상 신호를 생성하는 아날로그/디지털 변환 회로와,
    상기 디지털 영상 신호에 따라 영상 표시를 행하는 표시부를 구비하는 것을 특징으로 하는 디지털 표시 장치.
  12. 제11항에 있어서,
    상기 스큐 검출 회로는 상기 외부 동기 신호가 통상의 주기를 지나서도 발생하지 않는 것을 검출하여 더미 펄스를 발생하고,
    상기 외부 동기 신호와 더미 펄스를 합성하여 상기 기준 신호를 생성하는 합성 회로를 추가로 구비하는 것을 특징으로 하는 디지털 표시 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 스큐 검출 회로는 상기 스큐가 발생한 것을 검출하였을 경우, 상기 위상 비교 회로를 리셋하는 것을 특징으로 하는 디지털 표시 장치.
  14. 제3항 내지 제5항 또는 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 표시부는 플라스마 디스플레이 패널 또는 액정 표시 패널로 구성되어 있는 것을 특징으로 하는 디지털 영상 처리 장치.
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