JPS61214868A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力信号に位相ロックした信号を得るＰＬＬ回
路に関し、例えば入力ビデオ信号の水平同期信号に位相
ロックしたクロックパルスを発生させる場合に用いて好
適なものである。

〔発明の概要〕

本発明は、入力信号を所定時間遅延させて位相比較器に
加えると共に、発振器の出力を所定時間遅延させて上記
位相比較器に加えるように成し、また上記発振器の出力
に基いて所定時間毎に所定時間巾を有する信号を発生す
ると共に、上記入力信号を検出し、この検出信号が上記
所定時間巾内に含まれるか否かを判、定して所定時間内
に含まれないときに上記位相比較器の比較出力を保持す
るようにしたものである。これによって入力信号のジッ
タ等による位相ずれに対して所定の応答特性を保持して
補正を行いながら、入力信号の欠落やノイズに対しては
速い応答特性を得ることができる。

〔従来の技術〕

ビデオプリンタ、ＴＢＣ（時間軸補正装置）等において
は、アナログビデオ信号をＡ／Ｄ変換してディジタルビ
デオ信号と成し、このディジタルビデオ信号をフレーム
メモリ等に書き込むようにしている。この場合、アナロ
グビデオ信号から水平開°期信号を抜き取ってＰＬＬ回
路に加え、このＰＬＬ回路を構成するＶＣＯ（電圧制御
発振器）より、上記水平同期信号に位相ロックした所定
周波数のクロックパルスを発生させ、このクロックパル
スをＡ／Ｄ変換器のサンプリングに用いるようにしてい
る。

〔発明が解決しようとする問題点〕

上述のＰＬＬ回路においては、ループゲインを大きくし
て応答特性を早くした場合は、入力信号（水平同期信号
）の欠落やノイズ等があると、位相比較器から得られる
エラー信号が大巾に変化して、ＶＣＯの出力周波数が大
巾に変化することになる。またループ内にローパスフィ
ルタを設けて、入力信号の欠落やノイズ等に対して応答
しないようにすると、応答特性が劣化することになる。

〔問題点を解決するための手段〕 本発明においては、発振器の出力を所定時間遅延させて
上記位相比較器に加える遅延回路と、入力信号を所定時
間遅延させて上記位相比較器に加える遅延回路と、上記
発振器の出力に基いて所定時間毎に所定時間巾を有する
信号を発生する回路と、上記入力信号を検出する回路と
、この入力信号の検出回路から得られる検出信号が上記
所定時間巾を有する信号の上記所定時間内に含まれるか
否かを判定し所定時間内に含まれないときに上記位相比
較器の比較出力を保持する判定回路とを設けている。

〔作用〕

入力信号の位相ずれに対しては所定の応答特性を保持し
ながら、入力信号の欠落やノイズに対しては直ちにＰＬ
Ｌ動作をホールドすることができる。

〔実施例〕

第１図は入力端子１に加えられるアナログビデオ信号Ｓ
ＡをＡ／Ｄ変換器２に加えてＡ／Ｄ変換することにより
、出力端子３にディジタルビデオ信号ＳＤを得るように
した装置に、本発明によるＰＬＬ回路５を適用した場合
の実施例を示す。第２図はＰＬＬ回路５が正常状態にあ
る場合の第１図のａ　ｗ　ｄ点における出力波形を示す
。

第１図において、上記信号ＳＡを同期分離回路４に加え
て、ａ点に水平同期信号ＨＤを得る。この信号ＨＤをＰ
ＬＬ回路５に加えることにより、ＶＣＯ６よりｂ点に、
上記信号ＨＤの周波数ｆＨの１０２４倍の周波数を存し
且つ信号ＨＤに位相ロックされたクロックＣＫを得るよ
うにしている。

このクロックＣＫは上記Ａ／Ｄ変換器２に供給されて信
号ＳＡをサンプリングする。

ａ点に得られる信号ＨＤ、は、上記クロックＣＫの略２
．５周期分の遅延時間を有するモノマルチ等から成る遅
延回路７を通じ、０点から信号ＨＤＤとして位相比較器
８の一方の比較端子に加えられる。これと共にｂ点に得
られるクロックＣＫは１０２４進カウンタ９に加えられ
る。このカウンタ９のカウント値がｒ１０２４Ｊになっ
たときに得られる信号５１０２４は遅延回路１０を通じ
、ｄ点から信号Ｓ　ｌ　０２４ｏとして位相比較器８の
他方の比較端子に加えられる。上記遅延回路１０は、ク
ロックＣＫの略２．５周期分の遅延時間を有するモノマ
ルチ等で構成されている。

位相比較器８は上記遅延された信号ＨＤ　ｏと上記遅延
された信号５１０２４ｏとの位相差に応じたエラー信号
ＥＲを出力し、この信号ＥＲによりＶＣＯ６の出力周波
数が制御される。

一方、上記カウンタ９のカウント値がｒ１０２３Ｊにな
ったときに得られる信号３１０２３によりフリップフロ
ップ１１がトリガされると、そのＱ１出力が「Ｈ」　（
高レベル）に立上る。また、上記信号５１０２４をクロ
ックＣＫの略１周期分の遅延時間を持つ遅延回路】２に
通じた信号により、上記フリップフロップ１１をクリア
すると、そのＱ１出力がｒＬＪに立下がる。この結果、
このフリップフロップ１１よりｅ点に、クロックＣＫの
略２周期分のウィンド巾を有するウィンド信号ＷＤが得
られる。この信号ＷＤはオアゲート１３とアンドゲート
１４とに加えられる。

また信号ＨＤはエツジ検出回路１５に加えられて、この
信号ＨＤの前縁が検出される。この検出信号ＥＤはｆ点
からオアゲート１３とアンドゲート１４とに加えられる
。上記オアゲート１３の出力は、フリップフロップ１６
をトリガし、上記アンドゲート１４の出力は、上記フリ
ップフロップ１６をクリアする。

ＰＬＬ回路５が正常に動作していて、第２図のように、
上記エツジ検出信号ＥＤが上記ウィンド信号ＷＤのウィ
ンド巾の中にある場合は、先ず、オアゲート１３から得
られる信号ＷＤの立上りでフリップフロップ１６がトリ
ガされてそのＱ２出力がｒＨＪとなる。次いでアンドゲ
ート１４から得られる信号ＥＤの立上りでモノマルチ１
７がトリガされると共に、フリップフロップ１６がクリ
アされる。この結果、このフリップフロップ１６よりｇ
点にホールド信号ＨＬＤが“出力される。この信号ＨＬ
Ｄはアンドゲート１８を通じて位相比較器８に加えられ
る。これによって位相比較器８はその比較動作を、上記
信号ＨＬＤがｒＨＪの期間に停止すると共に、エラー信
号ＥＲを比較動作停止前の大きさにホールドする。

上記モノマルチ１７は遅延時間２〜３Ｔｎ（但し、ＴＨ
＝　　　　）を有する再トリガ型のものがＨ 用いられている。従って、正常動作中はこのモノマルチ
１７は略ｌＴ□毎にトリガされるため、その出力は常に
ｒＨＪとなっている。これによってこｑ出力ｒＨＪが加
えられる次段のフリップフロップ１９のＱ、出力はｒＨ
Ｊとなり、このＱ、出力のｒＨＪにより上記アンドゲー
ト１８がＯＮとなって上記信号ＨＬＤが通過する。尚、
このフリップフロップ１９は、遅延回路７から得られる
信号ＨＤ、を、さらにクロックＣＫの略６周期分の遅延
時間を有する遅延回路２０に通じることによりｈ点に得
られる信号ＬＤによってトリガされるように成されてい
る。これによって上記アンドゲート１８の出力信号を上
記遅延された信号ＨＤ　。

と常に同期させるようにしている。

上記信号ＨＬＤがｒＬＪになると上記ホールドが解除さ
れ、位相比較器８は再び比較動作を開始する。この場合
、上記信号ＨＬＤがｒＬＪになり、従ってアンドゲート
１８の出力がｒＬＪになって、ホールドが解除されると
、上記出力ｒＬＪはインバータ２１で反転されてアンド
ゲート２２に加えられる。これによってアンドゲート２
２を上記遅延回路２０の出力信号が通過し、ｉ点からカ
ウンタ９のロード端子ＬＤに加えられて、このカウンタ
９を「８」にプリセットする。これにより信号ＷＤ及び
信号５１０２４が常に所定位置に得られるようにしてい
る。

ＰＬＬ回路５が正常動作する間は上記の動作が繰り返さ
れる。その場合、エツジ検出回路１５の検出信号ＥＤが
信号ＷＤのウィンド巾の中にあるか否かを、オアゲート
１３、アンドゲート１４及びフリップフロップ１６によ
り先ず判別し、この判別が行われた後に、信号ＥＤと対
応する信号ＨＤと信号５１０２４とを位相比較するよう
にしている。このために遅延回路７．１０を設けて、上
記判別が行われた後で信号ＨＤ、と信号Ｓ　１０２４０
との位相比較が行われるようにしている。この正常動作
状態においては、ＰＬＬ回路５は、上記ウィンド巾（ク
ロックＣＫの略２周期分）を信号ＨＤの位相ずれの許容
範囲として所定の動作を行う。これによって、信号ＨＤ
に位相ロックされたクロックＣＫを得ることができる。

尚、信号ＨＬＤにより、一定期間毎に比較動作が停止さ
れるが実用上支障はない。

次に、信号ＨＤの前縁がずれて、信号ＥＤがウィンド巾
より前方にずれた場合について説明する。

この場合はフリップフロップ１６は、信号ＥＤによって
トリガされてＱ２出力即ち信号ＨＬＤがｒＨＪになり、
位相比較器８がホールドされるが、アンドゲート１４か
らは出力が得られないので、クリアされることがなく、
またモノマルチＩ７もトリガされない。従って、このモ
ノマルチ１７は２〜３ＴＨ後にｒＬＪになる。これによ
って信号）（ＬＤがｒＬＪになって、位相比較器８のホ
ールドが解除され、ＰＬＬ回路５は通常の動作を再開す
る。

信号ＨＤと信号ＷＤとのずれがジッタによるものである
場合は、ＰＬＬ回路５の引き込み動作によって、信号Ｅ
Ｄがウィンド中の中に入る。これによって、第２図につ
いて前述した動作が繰り返されるようになる。

また信号ＥＤがジッタによってウィンド中より後方にず
れた場合も、位相比較器８は一旦ホールドされるが、Ｐ
ＬＬ回路５の引き込み動作によって、信号ＥＤがウィン
ド中の中に入れば、正常動作に復帰する。尚、ＰＬＬ回
路５の引き込み動作は、通常５〜６’ｒ、７完了する。

従って、ジッタが生じた場合は、モノマルチ１７の遅延
時間と加え合わせて、７〜８Ｔ、で引き込みが完了する
。

次に信号ＨＤが欠落した場合について説明する。

その場合は、先ずフリップフロップＩ６が信号ＷＤでト
リガされ、信号ＨＬＤが「Ｉ］」となって位相比較器８
がホールドされるので、ＰＬＬ回路５の動作が乱される
のを防止することができる。そして、次の信号ＨＤが検
出されれば、フリップフロップ１６がクリアされるので
、上記ホールドが解除される。尚、モノマルチ１７によ
り、信号ＨＤが２〜３個連続して欠落した場合にも位相
比較器８のホールド状態が続くようにしている。

次にノイズによってエツジ検出回路１５が検出信号ＥＤ
を誤って発生した場合は、この誤った信号ＥＤによりフ
リップフロップ１６がトリガされて、位相比較器８がホ
ールドされる。これによってＰＬＬ回路５がノイズによ
り乱されることを防止することができる。尚、ノイズに
よりホールドされた位相比較器８は、次の信号ＨＤの検
出信号ＥＤによって、フリップフロップ１６がクリアさ
れることにより、ホールド解除される。

また信号ＨＤがスキュージャンプを起こした場合は、信
号ＥＤがフリップフロップ１６をトリガして位相比較器
８がホールドされ、以後は信号ＥＤと信号５１０２４が
ウィンド中を外れた状態が続キ、２〜３ＴＨ後にホール
ド解除となる。

以上によれば、ジッタがあった場合はＰＬＬ回路５が一
旦ホールドされた後、通常の引き込み動作を行うことに
より、信号ＨＤとクロックＣＫとを同期させることがで
きる。また信号ＨＤの欠落、ノイズあるいは信号ＨＤの
スキュージャンプが生じた場合は、ＰＬＬ回路５がホー
ルドされるので、動作が乱されるのを防止することがで
きる。その場合、ジッタ補正に対しては、クロックｃｋ
の２周期分（信号ＷＤのウィンド中）の応答特性を保持
しながら、信号ＨＤの欠落やノイズに対しては直ちにホ
ールドが成され、応答を早くすることができる。尚、何
れの場合においても、エツジ検出回路１５で信号ＨＤ又
はノイズの検出が行われた後で、その信号）（Ｄ又はノ
イズに対応する信号ＨＤＤと信号Ｓ　１０２４ｏとの位
相比較が行われる。またホールド解除後はカウンタ９の
カウント値は常に「８」にプリセットされることは前述
した通りである。

〔発明の効果〕

入力信号のジッタ等に基づく位相ずれに対しては、所定
の応答特性を以って補正を行うことができると共に、入
力信号の欠落やノイズに対しては直ちにＰＬＬ回路の動
作がホールドされるので、従来のように動作が大巾に乱
れることを防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はタ
イミングチャートである。 なお図面に用いた符号において、 ８−−−−−−−−−−−−−−−・−位相比較器６−
−−−−−−・−一−−−−−−・・■Ｃ０７，１０・
−一−−−−−−−−遅延回路１１−・−・−−−−一
一−フリップフロップ１２・−・・−・−・−遅延回路 １５・−−−一−・・−・−・エツジ検出凹ｉ１３・・
・・−・−−一−〜−−−−オアゲート１４−〜−ｍ−
−−−−・・・−・アンドゲート１６−・−・−・−・
フリップフロップである。

Claims (1)

【特許請求の範囲】
1. 位相比較器と、この位相比較器の比較出力で制御される
   発振器と、この発振器の出力を所定時間遅延させて上記
   位相比較器に加える遅延回路と、入力信号を所定時間遅
   延させて上記位相比較器に加える遅延回路と、上記発振
   器の出力に基いて所定時間毎に所定時間巾を有する信号
   を発生する回路と、上記入力信号を検出する回路と、こ
   の入力信号の検出回路から得られる検出信号が上記所定
   時間巾を有する信号の上記所定時間内に含まれるか否か
   を判定し所定時間内に含まれないときに上記位相比較器
   の比較出力を保持する判定回路とを設けて成るＰＬＬ回
   路。