JP3439369B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，映像信号を取り扱
う映像表示装置の水平偏向処理に用いられるＰＬＬ回路
に関する。

【０００２】

【従来の技術】従来，水平偏向処理においては，偏向の
基準タイミングとして同期信号を用いている。しかし，
この同期信号を用いたとしても，自動周波数制御により
周波数のみを一致させただけでは完全な同期画面は得ら
れず，位相も一致させる必要がある。このため，入力さ
れる同期信号に対応して新たな同期信号を得るＰＬＬ回
路が用いられ，これによって映像表示装置の動作を映像
信号に同期させ，完全な同期画面を実現している。

【０００３】従来のＰＬＬ回路は，入力信号と基準信号
との位相を比較するための２つの入力端子を持った位相
比較器を備えている。この位相比較器では，水平同期信
号（ＨＳ）を位相比較器の一方の入力端子に入力し，他
方の入力端子に基準信号ＨＲＥＦを入力し，ＨＳとＨＲ
ＥＦを比較して，位相誤差出力信号（ＰＦＤ）を出力す
る。この位相比較器のＰＦＤはロー・パス・フィルタ
（ＬＰＦ）を介して電圧制御発振器（ＶＣＯ）の制御入
力に与えられる。また，ＶＣＯの発振出力は分周回路で
分周され，水平同期入力信号ＨＳの周期の基準信号ＨＲ
ＥＦを得る。ＰＬＬ回路がロック状態にある場合，入力
信号として連続した水平同期入力信号ＨＳが入力された
とき，ＨＳとＨＲＥＦの位相差はないので，ＰＦＤ出力
はハイ・インピーダンス状態に固定され，ＰＬＬ回路は
安定動作を続けることになる。

【０００４】しかし，外部から入力される同期信号は，
水平同期信号と垂直同期信号が分離された連続な信号と
は限らず，例えばテレビ放送における複合同期信号のよ
うな信号が入力される場合もある。テレビ放送の複合同
期信号は垂直同期部分に水平周期の１／２周期の切り込
みパルスや，垂直同期前後に等化パルスを含んでいるた
め，垂直同期部分で不連続な信号となっており，ＰＬＬ
回路に入力した場合，位相誤差信号ＰＦＤが変化し，Ｐ
ＬＬ回路がアンロック状態となってしまう。

【０００５】このようなＰＬＬ回路の誤動作を防止する
手法として，特開平７−１７７４７２に記載されている
ハーフキラー回路が用いられる。特開平７−１７７４７
２では，ハーフキラー回路によって垂直同期信号付近の
水平周期の１／２周期で入ってくるパルスがマスクさ
れ，出力信号Ｈ−ＳＹＮＣは，水平周期の連続した信号
となるため，このＨ−ＳＹＮＣ信号をＰＬＬ回路に入力
することにより，安定して動作するとされるＰＬＬ回路
が開示されている。

【０００６】

【発明が解決しようとする課題】しかし，パソコン等の
信号のように垂直同期期間にパルスのない信号や，水平
周期の１／２周期信号以外のところにパルスが入ってい
る信号等，テレビ放送の複合同期信号とは特性の異なる
様々な入力信号がある。例えば，垂直同期期間にパルス
がない信号の場合，特開平７−１７７４７２に記載のハ
ーフキラー回路を用いると，Ｈ−ＳＹＮＣ出力信号にパ
ルスがなくなり，不連続な信号が生成され，ＰＬＬ回路
がアンロック状態となってしまう。したがって，特開平
７−１７７４７２に記載されているハーフキラー回路で
は，パソコン等の信号に対してＰＬＬ回路を安定して動
作させることができるとは認めることができない。

【０００７】以上の従来技術における問題に鑑み，本発
明は，テレビ信号のような等化パルスのある複合同期信
号や，パソコン等の信号にある垂直同期期間にパルスの
ない複合同期信号が入力された場合でも安定して動作す
るＰＬＬ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明のＰＬＬ回路は，同期信号を入力し、その
信号を正極性化する極性処理部と、その極性処理部で正
極性化された同期信号から垂直同期信号を分離し出力す
る同期分離部と、その垂直同期信号を遅延させる第１の
遅延回路と、垂直同期信号をリセットとし、極性処理部
にて正極性化された同期信号のパルスの数をカウントす
る第１のカウンタと、極性処理部で正極性化された同期
信号のパルス周期を検出するパルス周期カウント部と、
パルス周期カウント部の出力信号と、垂直同期信号を遅
延する遅延回路の出力信号の立ち上がりエッジでパルス
周期カウント部の出力信号をラッチする第１のＤ−フリ
ップ・フロップからの出力信号とを比較することにより
垂直同期期間及びその前後の等化パルス期間での不連続
なパルスが入っている期間を検出し、マスク信号を発生
するマスクパルス発生部と、そのマスク信号に応じて同
期信号から基準信号ＨＲＥＦに切り替えるセレクタと、
そのセレクタからの入力信号を常に水平同期の連続した
パルス信号に変換するＰＬＬ部と、を有していることを
特徴とする。

【０００９】したがって，本出願第１の発明のＰＬＬ回
路によれば，テレビ信号のような等化パルスのある複合
同期信号や，パソコン等の信号にある垂直同期期間にパ
ルスのない複合同期信号が入力された場合でも，垂直同
期期間や等化パルス期間のパルス周期が水平周期の１／
２で入ってくるパルスがなくなり，水平周期の安定した
パルスであるため，垂直同期付近でＰＬＬのロックが外
れることがない，安定して動作するＰＬＬ回路を提供す
ることが可能になる。

【００１０】本出願第２の発明のＰＬＬ回路は，本出願
第１の発明のＰＬＬ回路において，パルス周期カウント
部が、リセットには極性処理部で正極性化された同期信
号が入力され、その同期信号のパルスの前エッジを０と
して、一定のクロック信号により前記同期信号のパルス
の周期をカウントする第２のカウンタと、その第２のカ
ウンタの出力信号を遅延する第２のＤ−フリップ・フロ
ップと、正極性化された同期信号の立ち上がりエッジで
第２のＤ−フリップ・フロップの出力信号をラッチし同
期信号のパルス周期を保持する第３のＤ−フリップ・フ
ロップと、を有していることを特徴とする。

【００１１】したがって，本出願第２の発明のＰＬＬ回
路によれば，複合同期信号のパルス間の周期を検出する
ことが可能になる。

【００１２】本出願第３の発明のＰＬＬ回路は，本出願
第１の発明のＰＬＬ回路において，マスクパルス発生部
が、パルス周期カウント部の出力信号と、垂直同期信号
を遅延する第１の遅延回路の出力信号の立ち上がりエッ
ジでパルス周期カウント部の出力信号をラッチする第１
のＤ−フリップ・フロップからの出力信号と，を比較
し，同じ値であればＬｏｗ信号、異なった値であればＨ
ｉｇｈ信号を出力する第１のコンパレータと、その第１
のコンパレータの出力信号の立ち上がりエッジで第１の
カウンタの出力をラッチする第４のＤ−フリップ・フロ
ップと、第１のコンパレータの出力信号のパルス立ち下
りエッジを検出する立ち下りエッジ検出と、第４のＤ−
フリップ・フロップの出力信号から所定の定数を引く減
算器と、その減算器の出力信号と第１のカウンタの出力
信号とを比較し、同じ値であればＨｉｇｈ信号、異なっ
た値であればＬｏｗ信号を出力する第２のコンパレータ
と、その第２のコンパレータの出力信号をセット入力，
立ち下がりエッジ検出の出力信号をリセット入力とする
ＳＲ−ラッチと、そのＳＲ−ラッチの出力信号を遅延さ
せる第２の遅延回路と、から構成されることを特徴とす
る。

【００１３】したがって，本出願第３の発明のＰＬＬ回
路によれば，等化パルス期間の減算器で定められた所定
の定数パルス前から等化パルス期間の１パルス後までＨ
ｉｇｈ信号となるパルスを生成し，垂直同期期間及びそ
の前後の等化パルス期間での不連続なパルスが入ってい
る期間を検出することが可能になる。ここに，所定の定
数とは，等化パルス期間以前のカウント数を得るために
カウント数を減算させるための数値である。

【００１４】本出願第４の発明のＰＬＬ回路は，本出願
第１の発明のＰＬＬ回路において，前記ＰＬＬ部が，同
期信号と基準信号ＨＲＥＦの位相を比較する位相比較器
と，所定の値以下の周波数である信号を通過させるロー
・パス・フィルタ（ＬＰＦ）と，ＬＰＦからの電圧値の
増減に応じて発振周波数を変化させる電圧制御発振器
（ＶＣＯ）と，ＶＣＯの出力信号である発振クロック周
波数を所定の値に分周する分周回路と，から構成されて
成ることを特徴とする。

【００１５】したがって，本出願第４の発明のＰＬＬ回
路によれば，水平同期入力信号の周期の基準信号ＨＲＥ
Ｆを生成することが可能になる。

【００１６】本出願第５の発明のＰＬＬ回路は，本出願
第１の発明のＰＬＬ回路において，前記マスクパルス発
生部が，同期入力信号の所定数のパルス数以下の経過時
間で請求項３に記載の第１のコンパレータの出力信号が
Ｌｏｗ信号となる時刻，又は第１のコンパレータの出力
信号がＨｉｇｈ信号となる時刻でＨｉｇｈ信号を出力
し，同期入力信号の前記所定数のパルス数以上の経過時
間で請求項３に記載の第１のコンパレータの出力信号が
Ｌｏｗ信号となっている時刻では，Ｌｏｗ信号を出力す
る同期パルス周期安定化検出部を有して成すことを特徴
とする。

【００１７】したがって，本出願第５の発明のＰＬＬ回
路によれば，等化パルスとして水平周期の１／２周期の
パルス，又は垂直期間の切り込みパルスとして水平周期
のパルスが入っている複合同期信号に対し，垂直同期付
近のパルス周期の不安定な期間を検出することが可能に
なる。ここに所定数のパルス数とは，同期入力信号の周
期が安定となるまでの時間に対応する数値である。

【００１８】本出願第６の発明のＰＬＬ回路は，本出願
第５の発明のＰＬＬ回路において，前記同期パルス周期
安定化検出部が，Ｄ−フリップ・フロップを複数個接続
して，クロックの入力として極性処理部の出力信号を選
択して，セットの入力として請求項５に記載の第１のコ
ンパレータの出力を選択することを特徴とする。

【００１９】したがって，本出願第６の発明のＰＬＬ回
路によれば，同期入力がＤ−フリップ・フロップの数量
に等しいパルス以下でＬｏｗとなるような部分は無視さ
れ，Ｈｉｇｈレベルが出力されるため，垂直同期部分で
の周期安定検出の誤検出がなくなるＰＬＬ回路を実現で
きる。

【００２０】

【発明の実施の形態】第１の実施の形態 本発明における第１の実施の形態のＰＬＬ回路を図１〜
図４を参照して説明する。また本明細書では，同一又は
同等のものには同一符号を付して説明する。本実施の形
態に係るＰＬＬ回路は，極性処理部１，同期分離部２，
カウンタ３，遅延回路９，パルス周期カウント部４，Ｄ
−フリップ・フロップ１０，マスクパルス発生部１１，
立ち上がりエッジ検出１９，セレクタ２０，ＰＬＬ部２
１から構成される。

【００２１】本実施の形態に係るＰＬＬ回路のより詳細
な構成は，以下に述べるとおりである。すなわち，入力
された同期信号が極性処理部１に供給され，正極性化さ
れた同期信号が極性処理部１より出力される。ここで極
性処理部１を設けているのは，パソコン等の信号では正
負どちらの極性の信号も存在するためである。この極性
処理部１の出力が同期分離部２に入力され，この同期分
離部で垂直同期信号が分離され出力される。カウンタ３
は極性処理部１で正極性化された同期信号が入力され，
カウンタ３のリセットには，同期分離部２から出力され
る垂直同期信号が入力され，垂直同期信号の前エッジを
０として同期信号のパルスの数がカウントされる。パル
ス周期カウント部４では，同期信号のパルス周期を算出
する。カウンタ５にはクロック信号が入力され，カウン
タ５のリセットには極性処理部１で正極性化された同期
信号が入力され，同期信号のパルスの前エッジを０とし
て，同期信号の１パルス期間中，クロック信号によりカ
ウントアップされる。このカウンタ５の出力はＤ−フリ
ップ・フロップ６とＤ−フリップ・フロップ７で遅延さ
れ，Ｄ−フリップ・フロップ８で極性処理部１で正極性
化された同期信号の立ち上がりエッジでラッチされる。
したがって，Ｄ−フリップ・フロップ８の出力は，同期
信号の１パルス期間をクロックでカウントした値とな
る。

【００２２】Ｄ−フリップ・フロップ１０は，Ｄ−フリ
ップ・フロップ８の出力を遅延回路９の出力の立ち上が
りタイミングでラッチしている。遅延回路９の出力は，
同期分離部２で分離された垂直同期信号を遅延させた信
号であり，同期信号の安定した部分，つまりパルス周期
が水平周期の部分をクロックでカウントした値がラッチ
される。マスクパルス発生部１１は，垂直同期付近のパ
ルス周期の不安定な部分を検出する。コンパレータ１２
とこのコンパレータ１２の出力の立ち下がりエッジを検
出しパルスを作る立ち下がりエッジ検出１３と，コンパ
レータ１２の出力の立ち上がりエッジでカウンタ３でカ
ウントされた同期信号のパルスの数をラッチするＤ−フ
リップ・フロップ１４と，Ｄ−フリップ・フロップ１４
の出力から所定の定数を引く減算器１５と，減算器１５
の出力とカウンタ３の出力を比較し，出力信号が一致し
た時間においてパルスを発生するコンパレータ１６と，
コンパレータ１６の出力をセット入力，立ち下がりエッ
ジ検出１３の出力をリセット入力とするＳＲ−ラッチ１
７と，ＳＲ−ラッチ１７の出力を遅延させる遅延回路１
８を備えている。

【００２３】セレクタ２０は，極性処理部１で正極性化
された同期信号から立ち上がりエッジ検出１９で作られ
た，同期信号の立ち上がりエッジパルス（Ｈ−ＳＹＮ
Ｃ）とＰＬＬ部２１の分周回路２５の出力信号ＨＲＥＦ
を入力し選択する。このセレクタ２０の制御信号には，
遅延回路１８の出力が入力されている。遅延回路１８の
出力は，垂直同期付近のパルス周期の不安定な部分を検
出するマスクパルス信号であるため，このマスクパルス
がＨｉｇｈ信号の期間，つまり垂直同期付近のパルス周
期の不安定な期間は，セレクタ２０の出力は分周回路２
５の出力信号ＨＲＥＦが選択され，マスクパルスがＬｏ
ｗ信号の期間，つまり垂直同期付近以外のパルス周期の
安定している期間はＨ−ＳＹＮＣが選択される。セレク
タ回路２０の出力はＰＬＬ回路２１の位相比較器２２に
入力される。ＰＬＬ部２１は，位相比較器２２と，位相
比較器の出力である位相誤差信号ＰＦＤと，ＬＰＦ２３
と，ＬＰＦ２３の出力によって制御されるＶＣＯ回路２
４と，ＶＣＯ回路２４の出力である発振クロックを分周
する分周回路２５を備えている。

【００２４】以下，本実施の形態のＰＬＬ回路の動作を
説明する。図１のブロック図の動作ついて図２のタイミ
ング図を参照して説明する。図２のタイミング図は，入
力信号としてテレビ信号のような複合同期信号が入力さ
れた場合のものである。複合同期信号は，極性処理部１
に入力され，正極性化されて出力される。この正極性化
された複合同期信号は同期分離部２に入力され，垂直同
期信号が分離されて出力される。また，正極性化された
複合同期信号は，カウンタ回路３に入力される。このカ
ウンタ回路３のリセットは，前記同期分離部から出力さ
れた垂直同期信号が入力されており，１垂直期間の同期
信号のパルスの数をＮ（Ｎは自然数を示す）とすると，
０からＮ−１までカウントアップしていく。つまり，こ
のカウンタの出力は，垂直周期の同期信号のパルスの数
である。

【００２５】カウンタ５は，クロック信号が入力してお
り，リセットには正極性化された複合同期信号が入力さ
れている。このため，複合同期信号のパルスの立ち上が
りエッジを０として，クロックにより，カウントアップ
していく。つまり，このカウンタ５は，複合同期信号入
力のパルス周期をカウントしていることになる。このカ
ウント値はＤ−フリップ・フロップ６でクロックの立ち
下がりエッジでラッチされ，Ｄ−フリップ・フロップ７
でクロックの立ち上がりエッジでラッチされる。このＤ
−フリップ・フロップ７の出力はＤ−フリップ・フロッ
プ８に入力される。Ｄ−フリップ・フロップ８は正極性
化された複合同期信号の立ち上がりエッジでラッチする
ため，Ｄ−フリップ・フロップ８の出力は，複合同期信
号のパルス間の周期となる。図３に，この部分のタイミ
ングチャートを示す。通常時は複合同期信号のパルス周
期は水平周期であるため，Ｄ−フリップ・フロップ８の
出力は水平周期のカウント値となる。Ｄ−フリップ・フ
ロップ８の出力は，Ｄ−フリップ・フロップ１０に入力
される。Ｄ−フリップ・フロップ１０のクロック入力に
は，同期分離部２の出力を遅延回路９で遅延させた信号
が入力されている。同期分離した垂直同期信号を遅延し
た信号でラッチするのは，垂直同期付近の等化パルス期
間等を避け，安定したパルス周期，つまり水平周期の部
分のカウント値を保持するためである。

【００２６】Ｄ−フリップ・フロップ１０の出力とＤ−
フリップ・フロップ８の出力は，コンパレータ１２に入
力される。コンパレータ１２では，この２つの入力を比
較し，同じ値であればＬｏｗ信号，異なる値であればＨ
ｉｇｈ信号を出力する。上述したようにＤ−フリップ・
フロップ１０の出力は，垂直同期付近を避けた安定した
水平周期部分のパルス周期がラッチされているため，コ
ンパレータ１２の出力は，等化パルス期間と垂直同期期
間でＨｉｇｈ信号となる。Ｄ−フリップ・フロップ１４
はカウンタ３の出力が入力され，コンパレータ１２の出
力の立ち上がりでラッチされる。前記したようにカウン
タ３の出力は，垂直周期の同期信号のパルスのカウント
値であり，コンパレータ１２の出力は，等化パルス期間
と垂直期間となるため，Ｄ−フリップ・フロップ１４の
出力は等化パルス期間の最初のパルスのカウント値とな
る。Ｄ−フリップ・フロップ１４の出力は減算器１５に
入力され，例えば定数２が引かれる。ここで，定数２を
減算しているのは，等化パルス期間以前のカウント数を
得るためであり，この目的に合致しさえすれば，定数は
２以外の自然数でもよい。減算器１５の出力とカウンタ
３の出力はコンパレータ１６に入力される。コンパレー
タ１６では，この２つの入力が比較され，同じ値であれ
ばＨｉｇｈ信号，異なった値であればＬｏｗ信号を出力
する。したがって，コンパレータ１６の出力は，等化パ
ルス期間の前でＨｉｇｈ信号となるパルスとなる。

【００２７】コンパレータ１６の出力は，ＳＲ−ラッチ
１７のセットに入力され，またリセット入力にはコンパ
レータ１２の出力の立ち下がりエッジを検出したパルス
が入力される。したがって，ＳＲ−ラッチ１７の出力は
等化パルス期間の２パルス前から等化パルス期間の１パ
ルス後までＨｉｇｈ信号となるパルスとなる。このＳＲ
−ラッチ１７の出力は，遅延回路１８で遅延され，セレ
クタ２０の制御信号となる。このセレクタ２０には，正
極性化された同期信号の立ち上がりエッジを検出したパ
ルスＨ−ＳＹＮＣと分周回路２５の出力である基準信号
ＨＲＥＦが入力されており，遅延回路１８の出力である
制御信号がＬｏｗである期間はＨ−ＳＹＮＣ信号が，Ｈ
ｉｇｈである期間はＨＲＥＦ信号が選択される。つま
り，等化パルス期間の２パルス前から等化パルス期間の
１パルス後まではＨＲＥＦ信号が選択されることにな
り，セレクタ２０の出力には水平周期の安定したパルス
が出力されることになる。セレクタ２０の出力は，ＰＬ
Ｌ部２１の位相比較器２２に入力されるが，上述したよ
うに，垂直同期期間や，等化パルス期間のパルス周期が
水平周期の１／２で入ってくるパルスがなくなり，水平
周期の安定したパルスであるため，垂直同期付近でＰＬ
Ｌのロックが外れるようなことがなく，安定して動作す
ることが可能となる。

【００２８】また，図４は，同期信号として垂直同期期
間にパルスのない信号を入力した場合のタイミング図で
ある。本実施の形態では，上述した図２の複合同期信号
が入力された場合と同様にこのような垂直同期期間にパ
ルスのない信号が入力されてもＰＬＬ回路が安定して動
作する。

【００２９】以上の本発明の第１の実施の形態のＰＬＬ
回路によれば，同期信号を入力し，その信号を正極性化
する極性処理部と，同期信号から垂直同期信号が分離さ
れ出力される同期分離部と，信号を遅延させる遅延回路
と，同期信号のパルスの数をカウントするカウンタと，
同期信号のパルス周期を検出するパルス周期カウント部
と，垂直同期期間及びその前後の等化パルス期間での不
連続なパルスが入っている期間を検出するマスク信号を
発生するマスクパルス発生部と，マスク信号に応じて同
期信号から基準信号ＨＲＥＦに切り替えるセレクタと，
セレクタからの入力信号を常に水平周期の連続したパル
ス信号に変換するＰＬＬ部と，を有して成ることによ
り，テレビ信号のような等化パルスのある複合同期信号
や，パソコン等の信号にある垂直同期期間にパルスのな
い複合同期信号が入力された場合でも垂直同期期間や，
等化パルス期間のパルス周期が水平周期の１／２で入っ
てくるパルスがなくなり，水平周期の安定したパルスで
あるため，垂直同期付近でＰＬＬのロックが外れること
がなく，安定して動作するＰＬＬ回路を提供することが
可能になる。

【００３０】第２の実施の形態 本発明における第２の実施の形態のＰＬＬ回路を図５〜
図８を参照して説明する。本発明における第２の実施の
形態のＰＬＬ回路は，マスクパルス発生部１１に同期パ
ルス周期安定化検出部４８を新たに設けた以外は，本発
明における第１の実施の形態のＰＬＬ回路と同様であ
る。すなわち，図６に示すようにマスクパルス発生部１
１のコンパレータ１２と立下りエッジ検出１３の間に同
期パルス周期安定化検出部４８を設置し，入力としてコ
ンパレータ１２の出力と極性処理部１の出力をとり，出
力を立下りエッジ検出１３に入力させる。

【００３１】図５は，等化パルスとして水平周期の１／
２周期（以下，１／２Ｈと記す）のパルス，又は垂直期
間の切り込みパルスとして水平周期（以下，１Ｈと記
す）のパルスが入っている複合同期信号を図１の回路に
入力した場合のタイミング図である。この場合，垂直同
期パルス期間は１Ｈのパルスが入っているため，安定し
たパルスが入っていることを検出しているコンパレータ
１２の出力が，垂直期間Ｌｏｗに戻ってしまうため，入
力信号の非安定部分を検出して作っているパルスを作る
ことができず，位相比較器への入力信号を切り替えるこ
とができない。図６は，このような等化パルスとして１
／２Ｈのパルス，又は垂直期間の切り込みパルスとして
１Ｈのパルスが入っている複合同期信号に対し，安定し
て動作するＰＬＬ回路を提供する本発明における第２の
実施の形態のＰＬＬ回路のブロック図であり，図８は本
発明における第２の実施の形態のＰＬＬ回路のタイミン
グ図である。

【００３２】本実施の形態は上述のように図１の垂直同
期付近のパルス周期の不安定な部分を検出するマスクパ
ルス発生部１１の立下りエッジ検出１３の前に，同期パ
ルス周期安定化検出部４８が入っている。この同期パル
ス周期安定化検出部４８の回路図を図７に示す。同期パ
ルス周期安定化検出部４８は，５個のＤ−フリップ・フ
ロップを直列に接続し，それぞれのＤ−フリップ・フロ
ップは，クロックとして極性処理部１の出力信号を入力
し，セット入力としてコンパレータ１２の出力信号を入
力する。また，直列に接続された５個のＤ−フリップ・
フロップの中の隣のＤ−フリップ・フロップに最初に出
力するＤ−フリップ・フロップはデータ入力端子をアー
スしてある。このデータ入力端子をアースしてあるＤ−
フリップ・フロップの出力は，このＤ−フリップ・フロ
ップの隣のＤ−フリップ・フロップの入力となる。この
接続を繰り返して，５個目のＤ−フリップ・フロップの
出力信号は，立下りエッジ検出１３に出力される。

【００３３】同期パルス周期安定化検出部４８には，コ
ンパレータ１２の出力と極性処理部１の出力が入力され
る。コンパレータ１２の出力は安定したパルスが入力さ
れるかどうかを検出しており，同期入力信号の非安定部
分ではＨｉｇｈ信号，同期入力信号の安定部分ではＬｏ
ｗ信号が出力される。このコンパレータ１２の出力は同
期パルス周期安定化検出部４８を構成する複数のＤ−フ
リップ・フロップのセットに入力される。したがって，
これらのＤ−フリップ・フロップの出力信号は，コンパ
レータ１２の出力のＨｉｇｈ信号の期間，つまり同期パ
ルスの周期が非安定部分でＨｉｇｈとなる。また，これ
らのＤ−フリップ・フロップは極性処理部１の出力をク
ロックとして動作しているシフトレジスタとなっている
ため，セットに入力される信号がＬｏｗとなった時点，
つまり同期パルスの周期が安定部分となった時点からＬ
ｏｗレベルが伝達していき，５クロック後，つまり極性
処理部１の出力の５パルス後にＬｏｗ信号が出力され
る。したがって，コンパレータ１２の出力が同期入力５
パルス以下でＬｏｗとなるような部分は無視され，Ｈｉ
ｇｈレベルが出力されるため，垂直同期部分での周期安
定検出の誤検出がなくなる。なお，この同期入力信号の
周期が安定となるまでの時間として５パルスとしている
数値５は，同期パルス周期安定化検出部４８を構成する
Ｄ−フリップ・フロップの数によって定まる。

【００３４】ここで同期入力の周期の安定となるまでの
時間を５パルス分と見ているが，このパルス数値は垂直
同期部分での周期安定検出の誤検出が発生しない範囲で
任意の値に変更することは可能である。

【００３５】以上の本発明の第２の実施の形態のＰＬＬ
回路によれば，マスクパルス発生部が，同期入力信号の
所定数のパルス数以下の経過時間で請求項３に記載の第
１のコンパレータの出力信号がＬｏｗ信号となる時刻，
又は第１のコンパレータの出力信号がＨｉｇｈ信号とな
る時刻でＨｉｇｈ信号を出力し，同期入力信号の前記所
定数のパルス数以上の経過時間で請求項３に記載の第１
のコンパレータの出力信号がＬｏｗ信号となっている時
刻では，Ｌｏｗ信号を出力する同期パルス周期安定化検
出部を有して成すことにより，等化パルスとして１／２
Ｈのパルス，又は垂直期間の切り込みパルスとして１Ｈ
のパルスが入っている複合同期信号に対しても，垂直同
期付近のパルス周期の不安定な期間を検出することが可
能になり，ＰＬＬのロックが外れるようなことがなく，
安定して動作するＰＬＬ回路を提供することが可能にな
る。

【図面の簡単な説明】

【図１】 本発明における第１の実施の形態のＰＬＬ回
路のブロック図である。

【図２】 本発明における第１の実施の形態のＰＬＬ回
路のタイミング図である。

【図３】 本発明における第１の実施の形態のＰＬＬ回
路のパルス周期カウント部のタイミング図である。

【図４】 本発明における第１の実施の形態のＰＬＬ回
路の同期信号として，垂直同期期間にパルスのない信号
を入力した場合のタイミング図である。

【図５】 本発明における第１の実施の形態のＰＬＬ回
路の等化パルスとして水平周期の１／２周期のパルス，
又は垂直期間の切り込みパルスとして水平周期のパルス
が入っている場合のタイミング図である。

【図６】 本発明における第２の実施の形態のＰＬＬ回
路のブロック図である。

【図７】 本発明における第２の実施の形態のＰＬＬ回
路の同期パルス周期安定化検出部のブロック図である。

【図８】 本発明における第２の実施の形態のＰＬＬ回
路のタイミング図である。

【符号の説明】

１ 極性処理部 ２ 同期分離部 ３ カウンタ ４ パルス周期カウント部 ９ 遅延回路 １０ Ｄ−フリップ・フロップ １１ マスクパルス発生部 １９ 立ち上がりエッジ回路 ２０ セレクタ ２１ ＰＬＬ部

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】同期信号を入力し、その信号を正極性化す
   る極性処理部と、該極性処理部で正極性化された 同期信号から垂直同期信
   号を分離し出力する同期分離部と、該垂直同期 信号を遅延させる第１の遅延回路と、前記垂直同期信号をリセットとし、前記極性処理部にて
   正極性化された 同期信号のパルスの数をカウントする第
   １のカウンタと、前記極性処理部で正極性化された 同期信号のパルス周期
   を検出するパルス周期カウント部と、前記パルス周期カウント部の出力信号と、前記垂直同期
   信号を遅延する前記遅延回路の出力信号の立ち上がりエ
   ッジで前記パルス周期カウント部の出力信号をラッチす
   る第１のＤ−フリップ・フロップからの出力信号とを比
   較することにより 垂直同期期間及びその前後の等化パル
   ス期間での不連続なパルスが入っている期間を検出し、
   マスク信号を発生するマスクパルス発生部と、 該マスク信号に応じて同期信号から基準信号ＨＲＥＦに
   切り替えるセレクタと、該セレクタからの入力信号を常
   に水平同期の連続したパルス信号に変換するＰＬＬ部
   と、を有していることを特徴とするＰＬＬ回路。
2. 【請求項２】前記パルス周期カウント部が、リセット には前記極性処理部で正極性化された同期信号
   が入力され、該同期信号のパルスの前エッジを０とし
   て、一定のクロック信号により前記同期信号のパルスの
   周期をカウントする第２のカウンタと、 該第２のカウンタの出力信号を遅延する第２のＤ−フリ
   ップ・フロップと、前記 正極性化された同期信号の立ち上がりエッジで前記
   第２のＤ−フリップ・フロップの出力信号をラッチし前
   記同期信号のパルス周期を保持する第３のＤ−フリップ
   ・フロップと、を有していることを特徴とする請求項１
   に記載のＰＬＬ回路。
3. 【請求項３】前記マスクパルス発生部が、 パルス周期カウント部の出力信号と、前記垂直同期信号
   を遅延する第１の遅延回路の出力信号の立ち上がりエッ
   ジでパルス周期カウント部の出力信号をラッチする前記
   第１のＤ−フリップ・フロップからの出力信号と，を比
   較し，同じ値であればＬｏｗ信号、異なった値であれば
   Ｈｉｇｈ信号を出力する第１のコンパレータと、該 第１のコンパレータの出力信号の立ち上がりエッジで
   前記第１のカウンタの出力をラッチする第４のＤ−フリ
   ップ・フロップと、前記 第１のコンパレータの出力信号のパルス立ち下りエ
   ッジを検出する立ち下りエッジ検出と、前記第４の Ｄ−フリップ・フロップの出力信号から所定
   の定数を引く減算器と、 該減算器の出力信号と前記第１のカウンタの出力信号と
   を比較し、同じ値であればＨｉｇｈ信号、異なった値で
   あればＬｏｗ信号を出力する第２のコンパレータと、該 第２のコンパレータの出力信号をセット入力，立ち下
   がりエッジ検出の出力信号をリセット入力とするＳＲ−
   ラッチと、 該ＳＲ−ラッチの出力信号を遅延させる第２の遅延回路
   と、 から構成されることを特徴とする請求項１に記載のＰＬ
   Ｌ回路。
4. 【請求項４】 前記ＰＬＬ部が、前記 同期信号と基準信号ＨＲＥＦの位相を比較する位相
   比較器と、 所定の値以下の周波数である信号を通過させるロー・パ
   ス・フィルタ（ＬＰＦ）と、 ＬＰＦからの電圧値の増減に応じて発振周波数を変化さ
   せる電圧制御発振器（ＶＣＯ）と、該 ＶＣＯの出力信号である発振クロック周波数を所定の
   値に分周する分周回路と、 から構成されて成ることを特徴とする請求項１に記載の
   ＰＬＬ回路。
5. 【請求項５】前記マスクパルス発生部が，同期入力信号
   の所定数のパルス数以下の経過時間で請求項３に記載の
   第１のコンパレータの出力信号がＬｏｗ信号となる時
   刻、又は第１のコンパレータの出力信号がＨｉｇｈ信号
   となる時刻でＨｉｇｈ信号を出力し、同期入力信号の前
   記所定数のパルス数以上の経過時間で請求項３に記載の
   第１のコンパレータの出力信号がＬｏｗ信号となってい
   る時刻では、Ｌｏｗ信号を出力する同期パルス周期安定
   化検出部を有して成すことを特徴とする請求項３に記載
   のＰＬＬ回路。
6. 【請求項６】前記同期パルス周期安定化検出部が、Ｄ−
   フリップ・フロップを複数個接続して，クロックの入力
   として極性処理部の出力信号を選択して、セットの入力
   として請求項５に記載の第１のコンパレータの出力を選
   択することを特徴とする請求項５に記載のＰＬＬ回路。