JP2000228660A - クロック再生／識別装置 - Google Patents
クロック再生／識別装置Info
- Publication number
- JP2000228660A JP2000228660A JP12121499A JP12121499A JP2000228660A JP 2000228660 A JP2000228660 A JP 2000228660A JP 12121499 A JP12121499 A JP 12121499A JP 12121499 A JP12121499 A JP 12121499A JP 2000228660 A JP2000228660 A JP 2000228660A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- variable delay
- input data
- delay circuit
- identification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 70
- 238000011084 recovery Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 27
- 230000007704 transition Effects 0.000 description 26
- 230000010354 integration Effects 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 12
- 238000000605 extraction Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力データに歪みがある場合は、位相状態が
遷移し、安定な位相同期状態がない。クロック信号とし
て出力される識別クロックおよび識別手段５で識別され
たデータ信号でのジッタになると共に、識別手段５での
位相余裕が実質的に少なくなる。 【解決手段】 クロック抽出回路が入力データから伝送
路クロックを抽出し、位相同期手段が周波数と位相を上
記伝送路クロックに同期した識別クロックを再生する。
そして、識別手段が上記入力データを上記識別クロック
で識別する。
遷移し、安定な位相同期状態がない。クロック信号とし
て出力される識別クロックおよび識別手段５で識別され
たデータ信号でのジッタになると共に、識別手段５での
位相余裕が実質的に少なくなる。 【解決手段】 クロック抽出回路が入力データから伝送
路クロックを抽出し、位相同期手段が周波数と位相を上
記伝送路クロックに同期した識別クロックを再生する。
そして、識別手段が上記入力データを上記識別クロック
で識別する。
Description
【０００１】
【発明の属する技術分野】この発明はデータ信号から識
別クロックを再生し、入力データを識別するクロック再
生／識別装置に関するものである。
別クロックを再生し、入力データを識別するクロック再
生／識別装置に関するものである。
【０００２】
【従来の技術】図１４は例えば1998年電子情報通信学会
エレクトロニクスソサイティ大会C-12-44に示された従
来のクロック再生／識別装置である。
エレクトロニクスソサイティ大会C-12-44に示された従
来のクロック再生／識別装置である。
【０００３】従来のクロック再生／識別装置の構成およ
び動作について説明する。ここで位相同期手段１は、位
相比較回路２と積分回路３と電圧制御発振回路（以下VC
Oと略す）４で構成されるとする。位相比較回路２は図
１５に示す位相比較特性を有する様な論理回路であると
する。即ち伝送路クロック周期を２πとして、入力デー
タとVCO４の出力である識別クロックの位相差φが - π
＜φ＜０である時はハイレベルを出力し、０＜φ＜πで
ある時はローレベルを出力する。φ=０である時はハイ
レベルとローレベルの中点電位を出力する。また積分回
路３は伝送路クロック周期に対して十分長い時定数を有
するローパスフィルタであるとする。更にVCO４は図１
６に示す様な制御電圧対発振周波数特性を有するとす
る。
び動作について説明する。ここで位相同期手段１は、位
相比較回路２と積分回路３と電圧制御発振回路（以下VC
Oと略す）４で構成されるとする。位相比較回路２は図
１５に示す位相比較特性を有する様な論理回路であると
する。即ち伝送路クロック周期を２πとして、入力デー
タとVCO４の出力である識別クロックの位相差φが - π
＜φ＜０である時はハイレベルを出力し、０＜φ＜πで
ある時はローレベルを出力する。φ=０である時はハイ
レベルとローレベルの中点電位を出力する。また積分回
路３は伝送路クロック周期に対して十分長い時定数を有
するローパスフィルタであるとする。更にVCO４は図１
６に示す様な制御電圧対発振周波数特性を有するとす
る。
【０００４】図１７(a)に識別クロックの位相が進んで
いる場合のタイミングチャートを示す。位相比較回路２
は入力データの変化点と識別クロックの立ち下がりタイ
ミングを比較し、ハイレベルを出力する。積分回路３は
伝送路クロックの周期に対して十分大きな時定数で位相
比較回路２の出力を積分し、出力がハイレベルへ徐々に
遷移していく。積分回路３の出力はVCO４の制御電圧と
して入力され、発振周波数が減少する。したがって入力
データの変化点と識別クロックの立ち下がりタイミング
が一致する方向に位相差φが減少していく。
いる場合のタイミングチャートを示す。位相比較回路２
は入力データの変化点と識別クロックの立ち下がりタイ
ミングを比較し、ハイレベルを出力する。積分回路３は
伝送路クロックの周期に対して十分大きな時定数で位相
比較回路２の出力を積分し、出力がハイレベルへ徐々に
遷移していく。積分回路３の出力はVCO４の制御電圧と
して入力され、発振周波数が減少する。したがって入力
データの変化点と識別クロックの立ち下がりタイミング
が一致する方向に位相差φが減少していく。
【０００５】図１７(b)に識別クロックの位相が遅れて
いる場合のタイミングチャートを示す。位相比較回路２
はローレベルを出力し、積分回路３の出力がローレベル
へ徐々に遷移していく。VCO４の発振周波数が増加し、
入力データの変化点と識別クロックの立ち下がりタイミ
ングが一致する方向に位相差φが減少していく。
いる場合のタイミングチャートを示す。位相比較回路２
はローレベルを出力し、積分回路３の出力がローレベル
へ徐々に遷移していく。VCO４の発振周波数が増加し、
入力データの変化点と識別クロックの立ち下がりタイミ
ングが一致する方向に位相差φが減少していく。
【０００６】図１７(c)に入力データ信号の変化点と識
別クロックの立ち下がりタイミングが一致した同期状態
でのタイミングチャートを示す。位相比較回路２はハイ
レベルとローレベルの中点電位を出力し、積分回路３の
出力もハイレベルとローレベルの中点電位を出力する。
VCO４の発振周波数は固定され、入力データの変化点と
識別クロックの立ち下がりタイミングが一致した同期状
態を維持する。仮に位相比較回路２の利得が同期状態で
無限大であるとすると、出力は入力データ信号や識別ク
ロックが有するジッタによりハイレベルとローレベルの
間で不定状態となる。しかし光通信システム等では通
常、データ信号はスクランブルされマーク率が０.５で
あるので、積分回路３の出力はハイレベルとローレベル
の中点電位となる。
別クロックの立ち下がりタイミングが一致した同期状態
でのタイミングチャートを示す。位相比較回路２はハイ
レベルとローレベルの中点電位を出力し、積分回路３の
出力もハイレベルとローレベルの中点電位を出力する。
VCO４の発振周波数は固定され、入力データの変化点と
識別クロックの立ち下がりタイミングが一致した同期状
態を維持する。仮に位相比較回路２の利得が同期状態で
無限大であるとすると、出力は入力データ信号や識別ク
ロックが有するジッタによりハイレベルとローレベルの
間で不定状態となる。しかし光通信システム等では通
常、データ信号はスクランブルされマーク率が０.５で
あるので、積分回路３の出力はハイレベルとローレベル
の中点電位となる。
【０００７】以上の様に位相同期手段１は、入力データ
の変化点と識別クロックの立ち下がりが一致する同期状
態に収束する。識別手段５は入力データを識別クロック
の立ち上がりで識別する事により、入力データに対して
最適な識別位相でデータ信号を識別、再生できる。
の変化点と識別クロックの立ち下がりが一致する同期状
態に収束する。識別手段５は入力データを識別クロック
の立ち上がりで識別する事により、入力データに対して
最適な識別位相でデータ信号を識別、再生できる。
【０００８】
【発明が解決しようとする課題】図１７では入力データ
のデュティが１００％（デュティ：伝送路クロック周期
に対する立ち上がりから立ち下がりまでの時間比率）で
あるとして、位相同期手段１の動作を説明した。しかし
実際は前段に接続される等化増幅装置等での波形歪みに
より、入力データのデュティが変化する場合がある。
のデュティが１００％（デュティ：伝送路クロック周期
に対する立ち上がりから立ち下がりまでの時間比率）で
あるとして、位相同期手段１の動作を説明した。しかし
実際は前段に接続される等化増幅装置等での波形歪みに
より、入力データのデュティが変化する場合がある。
【０００９】図１８に入力データに歪みがある場合の位
相同期手段１のタイミングチャートを示す。ハイレベル
時間がローレベル時間よりも長くなるように、入力デー
タに歪みがあるとして説明する。図１８（ａ）に入力デ
ータの立ち上がりと識別クロックの立ち下がり位相が一
致する場合のタイミングチャートを示す。入力データの
立ち上がり変化点では識別クロックの立ち下がりと位相
が一致しているので、位相比較回路２の出力は中点電位
を出力する。入力データの立ち下がり変化点では識別ク
ロックの立ち下がり位相が進んでいるので、位相比較回
路２の出力はハイレベルを出力する。積分回路３の出力
はハイレベルへ遷移し、VCO４の発振周波数が減少す
る。したがって入力データの立ち下がり変化点と識別ク
ロックの立ち下がりタイミングが一致する方向に位相差
φがシフトしていく。
相同期手段１のタイミングチャートを示す。ハイレベル
時間がローレベル時間よりも長くなるように、入力デー
タに歪みがあるとして説明する。図１８（ａ）に入力デ
ータの立ち上がりと識別クロックの立ち下がり位相が一
致する場合のタイミングチャートを示す。入力データの
立ち上がり変化点では識別クロックの立ち下がりと位相
が一致しているので、位相比較回路２の出力は中点電位
を出力する。入力データの立ち下がり変化点では識別ク
ロックの立ち下がり位相が進んでいるので、位相比較回
路２の出力はハイレベルを出力する。積分回路３の出力
はハイレベルへ遷移し、VCO４の発振周波数が減少す
る。したがって入力データの立ち下がり変化点と識別ク
ロックの立ち下がりタイミングが一致する方向に位相差
φがシフトしていく。
【００１０】図１８(b)に入力データの立ち下がりと識
別クロックの立ち下がり位相が一致する場合のタイミン
グチャートを示す。入力データの立ち上がり変化点では
識別クロックの立ち下がり位相が遅れているので、位相
比較回路２の出力はローレベルを出力する。入力データ
の立ち下がり変化点では識別クロックの立ち下がりと位
相が一致しているので、位相比較回路２の出力は中点電
位を出力する。積分回路３の出力はローレベルへ遷移
し、VCO４の発振周波数が増加する。したがって入力デ
ータの立ち上がり変化点と識別クロックの立ち下がりタ
イミングが一致する方向に位相差φがシフトしていく。
別クロックの立ち下がり位相が一致する場合のタイミン
グチャートを示す。入力データの立ち上がり変化点では
識別クロックの立ち下がり位相が遅れているので、位相
比較回路２の出力はローレベルを出力する。入力データ
の立ち下がり変化点では識別クロックの立ち下がりと位
相が一致しているので、位相比較回路２の出力は中点電
位を出力する。積分回路３の出力はローレベルへ遷移
し、VCO４の発振周波数が増加する。したがって入力デ
ータの立ち上がり変化点と識別クロックの立ち下がりタ
イミングが一致する方向に位相差φがシフトしていく。
【００１１】図１８(c)に入力データの中央と識別クロ
ックの立ち上がり位相が一致する場合のタイミングチャ
ートを示す。この位相は図１８(a)、図１８(b)に示した
位相の中間の位相状態である。入力データの立ち上がり
変化点では識別クロックの立ち下がり位相が遅れている
ので、位相比較回路２の出力はローレベルを出力する。
入力データの立ち下がり変化点では識別クロックの立ち
下がり位相が進んでいるので、位相比較回路２の出力は
ハイレベルを出力する。入力データの歪みはハイレベル
時間がローレベル時間よりも長いので、積分回路３の出
力はローレベルへ遷移し、VCO４の発振周波数が増加す
る。したがって入力データの立ち上がり変化点と識別ク
ロックの立ち下がりタイミングが一致する方向に位相差
φがシフトしていく。
ックの立ち上がり位相が一致する場合のタイミングチャ
ートを示す。この位相は図１８(a)、図１８(b)に示した
位相の中間の位相状態である。入力データの立ち上がり
変化点では識別クロックの立ち下がり位相が遅れている
ので、位相比較回路２の出力はローレベルを出力する。
入力データの立ち下がり変化点では識別クロックの立ち
下がり位相が進んでいるので、位相比較回路２の出力は
ハイレベルを出力する。入力データの歪みはハイレベル
時間がローレベル時間よりも長いので、積分回路３の出
力はローレベルへ遷移し、VCO４の発振周波数が増加す
る。したがって入力データの立ち上がり変化点と識別ク
ロックの立ち下がりタイミングが一致する方向に位相差
φがシフトしていく。
【００１２】以上の様に入力データに歪みがある場合の
位相同期手段１は、図１７(c)の様な安定な位相同期状
態がない。ハイレベル時間がローレベル時間よりも長く
なるような入力データ歪みの場合は、図１８(a)と図１
８(c)の間で位相状態が遷移する。この位相遷移は、ク
ロック信号として出力される識別クロックおよび識別手
段５で識別されたデータ信号でのジッタになるととも
に、識別手段５での位相余裕を実質的に少なくするとい
う従来のクロック再生／識別装置での問題点がある。
位相同期手段１は、図１７(c)の様な安定な位相同期状
態がない。ハイレベル時間がローレベル時間よりも長く
なるような入力データ歪みの場合は、図１８(a)と図１
８(c)の間で位相状態が遷移する。この位相遷移は、ク
ロック信号として出力される識別クロックおよび識別手
段５で識別されたデータ信号でのジッタになるととも
に、識別手段５での位相余裕を実質的に少なくするとい
う従来のクロック再生／識別装置での問題点がある。
【００１３】また図１７では入力データが”１、０”パ
ターンの繰り返し信号であり、入力データの各変化点に
おいて常に位相を同期せしめる上述の位相同期ループが
機能するとして、位相同期手段１の動作を説明した。し
かし実際の入力データはランダムな伝送信号であり、長
い同符号が連続して受信される場合がある。国際標準化
委員会ITU-T G.958では７２ビットの同符号連続を含む
入力データに対して、正確なデータ再生ができる事を要
求している。
ターンの繰り返し信号であり、入力データの各変化点に
おいて常に位相を同期せしめる上述の位相同期ループが
機能するとして、位相同期手段１の動作を説明した。し
かし実際の入力データはランダムな伝送信号であり、長
い同符号が連続して受信される場合がある。国際標準化
委員会ITU-T G.958では７２ビットの同符号連続を含む
入力データに対して、正確なデータ再生ができる事を要
求している。
【００１４】同符号が連続して受信されると、入力デー
タに変化点がないので位相比較回路２は動作せず、位相
同期手段１が有する位相同期ループは機能しない。一般
的に積分回路３は位相比較回路２の出力をコンデンサに
チャージする事で積分機能を実現するので、長い同符号
連続を含む入力データが受信された場合には位相同期を
実現し続ける電荷の補給がなく、コンデンサから電荷が
ディスチャージされていく。これに伴いVCO４の発振周
波数が増加し、位相同期状態から外れるという従来のク
ロック再生／識別装置での問題点がある。
タに変化点がないので位相比較回路２は動作せず、位相
同期手段１が有する位相同期ループは機能しない。一般
的に積分回路３は位相比較回路２の出力をコンデンサに
チャージする事で積分機能を実現するので、長い同符号
連続を含む入力データが受信された場合には位相同期を
実現し続ける電荷の補給がなく、コンデンサから電荷が
ディスチャージされていく。これに伴いVCO４の発振周
波数が増加し、位相同期状態から外れるという従来のク
ロック再生／識別装置での問題点がある。
【００１５】
【課題を解決するための手段】第１の発明に係わるクロ
ック再生／識別装置は、上記入力データから伝送路クロ
ックを抽出するクロック抽出手段と、周波数と位相が上
記伝送路クロックに同期した識別クロックを再生する位
相同期手段と、上記入力データを上記識別クロックで識
別する識別手段を有するものである。
ック再生／識別装置は、上記入力データから伝送路クロ
ックを抽出するクロック抽出手段と、周波数と位相が上
記伝送路クロックに同期した識別クロックを再生する位
相同期手段と、上記入力データを上記識別クロックで識
別する識別手段を有するものである。
【００１６】第２の発明に係わるクロック再生／識別装
置は、上記クロック抽出手段が、上記入力データの変化
点を検出する変化点検出器と、所定の周波数帯域の通過
特性を持ち、伝送路クロックを抽出する周波数同調器と
を有するものである。
置は、上記クロック抽出手段が、上記入力データの変化
点を検出する変化点検出器と、所定の周波数帯域の通過
特性を持ち、伝送路クロックを抽出する周波数同調器と
を有するものである。
【００１７】第３の発明に係わるクロック再生／識別装
置は、上記識別手段が、上記入力データに定められた遅
延時間を与えるデータ遅延器と、該データ遅延器の出力
を上記識別クロックで識別する識別器とを有するもので
ある。
置は、上記識別手段が、上記入力データに定められた遅
延時間を与えるデータ遅延器と、該データ遅延器の出力
を上記識別クロックで識別する識別器とを有するもので
ある。
【００１８】第４の発明に係わるクロック再生／識別装
置は、上記識別手段が、上記識別クロックに定められた
遅延時間を与えるクロック遅延器と、上記入力データを
上記クロック遅延器の出力で識別する識別器とを有する
ものである。
置は、上記識別手段が、上記識別クロックに定められた
遅延時間を与えるクロック遅延器と、上記入力データを
上記クロック遅延器の出力で識別する識別器とを有する
ものである。
【００１９】第５の発明に係わるクロック再生／識別装
置は、上記データ遅延器が、制御信号により定められた
遅延時間を与える可変遅延回路と、該可変遅延回路の出
力と上記識別クロックとの位相差に応じた位相差信号を
与える位相比較回路と、該位相比較回路の出力を積分し
て上記制御信号とする積分回路とを有するものである。
置は、上記データ遅延器が、制御信号により定められた
遅延時間を与える可変遅延回路と、該可変遅延回路の出
力と上記識別クロックとの位相差に応じた位相差信号を
与える位相比較回路と、該位相比較回路の出力を積分し
て上記制御信号とする積分回路とを有するものである。
【００２０】第６の発明に係わるクロック再生／識別装
置は、上記クロック遅延器が、制御信号により定められ
た遅延時間を与える可変遅延回路と、該可変遅延回路の
出力と上記入力データの位相差に応じた位相差信号を与
える位相比較回路と、該位相比較回路の出力を積分して
上記制御信号とする積分回路とを有するものである。
置は、上記クロック遅延器が、制御信号により定められ
た遅延時間を与える可変遅延回路と、該可変遅延回路の
出力と上記入力データの位相差に応じた位相差信号を与
える位相比較回路と、該位相比較回路の出力を積分して
上記制御信号とする積分回路とを有するものである。
【００２１】第７の発明に係わるクロック再生／識別装
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記入力データが第２の可変遅
延回路を介して上記可変遅延回路に与えられるものであ
る。
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記入力データが第２の可変遅
延回路を介して上記可変遅延回路に与えられるものであ
る。
【００２２】第８の発明に係わるクロック再生／識別装
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記入力データが第２の可変遅
延回路を介して上記クロック抽出手段に与えられるもの
である。
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記入力データが第２の可変遅
延回路を介して上記クロック抽出手段に与えられるもの
である。
【００２３】第９の発明に係わるクロック再生／識別装
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記識別クロックが第２の可変
遅延回路を介して上記識別手段に与えられるものであ
る。
置は、制御信号により定められた遅延時間を与える第２
の可変遅延回路を有し、上記識別クロックが第２の可変
遅延回路を介して上記識別手段に与えられるものであ
る。
【００２４】第１０の発明に係わるクロック再生／識別
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記入力データが第２の可変
遅延回路を介して上記可変遅延回路に与えられるもので
ある。
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記入力データが第２の可変
遅延回路を介して上記可変遅延回路に与えられるもので
ある。
【００２５】第１１の発明に係わるクロック再生／識別
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記入力データが第２の可変
遅延回路を介して上記クロック抽出手段に与えられるも
のである。
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記入力データが第２の可変
遅延回路を介して上記クロック抽出手段に与えられるも
のである。
【００２６】第１２の発明に係わるクロック再生／識別
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記識別クロックが第２の可
変遅延回路を介して上記識別手段に与えられるものであ
る。
装置は、制御信号により定められた遅延時間を与える第
２の可変遅延回路を有し、上記識別クロックが第２の可
変遅延回路を介して上記識別手段に与えられるものであ
る。
【００２７】
【発明の実施の形態】実施の形態１.図１は本実施の形
態によるクロック再生／識別装置の構成図である。図１
において、６はクロック抽出手段で、入力データから伝
送路クロックを抽出する機能を有する。１は位相同期手
段で、伝送路クロックに位相の同期した識別クロックを
生成する機能を有する。５は識別手段で、入力データを
最適な位相状態で識別する機能を有する。
態によるクロック再生／識別装置の構成図である。図１
において、６はクロック抽出手段で、入力データから伝
送路クロックを抽出する機能を有する。１は位相同期手
段で、伝送路クロックに位相の同期した識別クロックを
生成する機能を有する。５は識別手段で、入力データを
最適な位相状態で識別する機能を有する。
【００２８】図２は図１に示すクロック抽出手段６の詳
細な構造図である。図３は図２に示すクロック抽出手段
６のタイミングチャートである。クロック抽出手段６は
変化点検出器７と周波数同調器８で構成し、更に変化点
検出器７は遅延回路７１と排他的論理和７２で構成す
る。入力データと遅延回路７１により所定の遅延量が与
えられた入力データは、排他的論理和７２に入力され
る。排他的論理和７２は、入力データの各変化点におい
て遅延回路７１で与えられた遅延量のパルス幅を有する
変化点検出信号を出力する。
細な構造図である。図３は図２に示すクロック抽出手段
６のタイミングチャートである。クロック抽出手段６は
変化点検出器７と周波数同調器８で構成し、更に変化点
検出器７は遅延回路７１と排他的論理和７２で構成す
る。入力データと遅延回路７１により所定の遅延量が与
えられた入力データは、排他的論理和７２に入力され
る。排他的論理和７２は、入力データの各変化点におい
て遅延回路７１で与えられた遅延量のパルス幅を有する
変化点検出信号を出力する。
【００２９】周波数同調器８は予め設定されている伝送
路クロック周波数（f0）を中心に±Δf / 2の通過帯域
を有するバンドパスフィルタであり、Ｑ値は次式で与え
られる。 Q = f0 / Δf （１）
路クロック周波数（f0）を中心に±Δf / 2の通過帯域
を有するバンドパスフィルタであり、Ｑ値は次式で与え
られる。 Q = f0 / Δf （１）
【００３０】排他的論理和７２の出力である変化点検出
信号が周波数同調器８に入力されると、変化点検出信号
の周波数スペクトラムから周波数同調器８の通過帯域で
規定された周波数成分のみが選択されて出力される。
（１）式で示すＱ値が大きいほど純粋な伝送路クロック
周波数が出力され、周波数同調器８の出力は伝送路クロ
ック周波数を有する正弦波波形となる。周波数同調器８
は伝送路クロック近傍の周波数しか通過しないので、周
波数同調器８の正弦波波形は入力データの歪みには影響
されない。したがって、入力データが歪んだ場合にもデ
ュティ５０％の歪みのない伝送路クロックが出力され
る。
信号が周波数同調器８に入力されると、変化点検出信号
の周波数スペクトラムから周波数同調器８の通過帯域で
規定された周波数成分のみが選択されて出力される。
（１）式で示すＱ値が大きいほど純粋な伝送路クロック
周波数が出力され、周波数同調器８の出力は伝送路クロ
ック周波数を有する正弦波波形となる。周波数同調器８
は伝送路クロック近傍の周波数しか通過しないので、周
波数同調器８の正弦波波形は入力データの歪みには影響
されない。したがって、入力データが歪んだ場合にもデ
ュティ５０％の歪みのない伝送路クロックが出力され
る。
【００３１】また同符号連続を含む入力データが与えら
れた場合、変化点検出器７の出力は同符号連続部分では
信号を出力しない。しかし周波数同調器８が仮に無損失
であるとすると入力された信号エネルギーが保存されて
出力され、周波数同調器８は同符号連続部でも伝送路ク
ロックを出力し続ける。同符号連続部で周波数同調器８
が伝送路クロックを出力し続ける時間は、概略Ｑ値で規
定される。即ちQ=１００程度の周波数同調器８であれ
ば、国際標準化委員会ITU-T G.958で規定されている７
２ビットの同符号連続を含む入力データに対して、伝送
路クロックを連続して出力し続ける事ができる。
れた場合、変化点検出器７の出力は同符号連続部分では
信号を出力しない。しかし周波数同調器８が仮に無損失
であるとすると入力された信号エネルギーが保存されて
出力され、周波数同調器８は同符号連続部でも伝送路ク
ロックを出力し続ける。同符号連続部で周波数同調器８
が伝送路クロックを出力し続ける時間は、概略Ｑ値で規
定される。即ちQ=１００程度の周波数同調器８であれ
ば、国際標準化委員会ITU-T G.958で規定されている７
２ビットの同符号連続を含む入力データに対して、伝送
路クロックを連続して出力し続ける事ができる。
【００３２】位相同期手段１は、位相比較回路２が伝送
路クロックの立ち下がりタイミングで識別クロックとの
位相差を検出する事を除いて、従来のクロック再生／識
別装置における位相同期手段１と同一である。位相同期
手段１の動作は図１７に示したタイミングチャートと同
一であり、図中に伝送路クロックも併記している。従来
のクロック再生／識別装置において説明した動作によっ
て、位相同期手段１は伝送路クロックの立ち下がりと識
別クロックの立ち下がりタイミングが一致するように動
作する。
路クロックの立ち下がりタイミングで識別クロックとの
位相差を検出する事を除いて、従来のクロック再生／識
別装置における位相同期手段１と同一である。位相同期
手段１の動作は図１７に示したタイミングチャートと同
一であり、図中に伝送路クロックも併記している。従来
のクロック再生／識別装置において説明した動作によっ
て、位相同期手段１は伝送路クロックの立ち下がりと識
別クロックの立ち下がりタイミングが一致するように動
作する。
【００３３】位相同期手段１は伝送路クロックの立ち下
がりと識別クロックの立ち下がりタイミングが一致する
ように動作するので、入力データと識別クロックは、ク
ロック抽出手段６での遅延時間分の位相誤差を有してい
る。識別手段５におけるデータ遅延器１０は、入力デー
タと識別クロックの位相誤差を打ち消すために設けられ
たものであり、クロック抽出手段６での遅延時間分だけ
入力データを遅延させる。入力データの変加点と識別ク
ロックの立ち下がりタイミングが一致し、識別器９は入
力データを識別クロックの立ち上がりで識別することに
より、入力データに対して最適な識別位相でデータ信号
を識別、再生できる。
がりと識別クロックの立ち下がりタイミングが一致する
ように動作するので、入力データと識別クロックは、ク
ロック抽出手段６での遅延時間分の位相誤差を有してい
る。識別手段５におけるデータ遅延器１０は、入力デー
タと識別クロックの位相誤差を打ち消すために設けられ
たものであり、クロック抽出手段６での遅延時間分だけ
入力データを遅延させる。入力データの変加点と識別ク
ロックの立ち下がりタイミングが一致し、識別器９は入
力データを識別クロックの立ち上がりで識別することに
より、入力データに対して最適な識別位相でデータ信号
を識別、再生できる。
【００３４】以上の様に図１に示すクロック再生／識別
装置では、入力データに歪みがある場合にも歪みのない
伝送路クロックに対して識別クロックの位相を同期させ
るので、ジッタのない安定な位相同期状態を有する事が
できる。また長い同符号連続を含む入力データが受信さ
れた場合にも周波数同調器８により伝送路クロックが出
力し続けるので、位相同期を保持する事ができる。
装置では、入力データに歪みがある場合にも歪みのない
伝送路クロックに対して識別クロックの位相を同期させ
るので、ジッタのない安定な位相同期状態を有する事が
できる。また長い同符号連続を含む入力データが受信さ
れた場合にも周波数同調器８により伝送路クロックが出
力し続けるので、位相同期を保持する事ができる。
【００３５】実施の形態２.図４は本実施の形態２によ
るクロック再生／識別装置の構成図である。図１におい
て、識別手段５は識別器９とデータ遅延器１０で構成さ
れ、データ遅延器１０は入力データの変化点と識別クロ
ックの立ち下がりタイミングが一致するように、クロッ
ク抽出手段６での遅延時間分だけ入力データを遅延させ
る。データ系列の任意性により、入力データの周波数ス
ペクトラムは直流成分から伝送路ロックの半分の周波数
（”１、０”データパターン）までの周波数成分を含む
可能性がある。データ遅延器１０でデータ信号が歪まな
いためには、広い周波数でフラットな通過特性を有する
データ遅延器１０が必要である。
るクロック再生／識別装置の構成図である。図１におい
て、識別手段５は識別器９とデータ遅延器１０で構成さ
れ、データ遅延器１０は入力データの変化点と識別クロ
ックの立ち下がりタイミングが一致するように、クロッ
ク抽出手段６での遅延時間分だけ入力データを遅延させ
る。データ系列の任意性により、入力データの周波数ス
ペクトラムは直流成分から伝送路ロックの半分の周波数
（”１、０”データパターン）までの周波数成分を含む
可能性がある。データ遅延器１０でデータ信号が歪まな
いためには、広い周波数でフラットな通過特性を有する
データ遅延器１０が必要である。
【００３６】図１と比較して、図４は識別手段５が識別
器９とクロック遅延器１１により構成されている事が異
なる。図４では、入力データの変化点と識別クロックの
立ち下がりタイミングが一致するように、クロック遅延
器１１が識別クロックに遅延を与える。識別クロックに
遅延を与えて入力データの変化点と識別クロックの立ち
下がりタイミングを一致させても、識別器９は入力デー
タを識別クロックの立ち上がりで識別する事により、入
力データに対して最適な識別位相でデータ信号を識別、
再生できる。識別クロックは、伝送路クロックに周波
数、位相が同期しているから、伝送路クロック近傍の周
波数成分しか含まない。クロック遅延器１１は伝送路ク
ロック近傍の周波数でフラットな通過特性を有していれ
ば良く、回路構成が容易になる。
器９とクロック遅延器１１により構成されている事が異
なる。図４では、入力データの変化点と識別クロックの
立ち下がりタイミングが一致するように、クロック遅延
器１１が識別クロックに遅延を与える。識別クロックに
遅延を与えて入力データの変化点と識別クロックの立ち
下がりタイミングを一致させても、識別器９は入力デー
タを識別クロックの立ち上がりで識別する事により、入
力データに対して最適な識別位相でデータ信号を識別、
再生できる。識別クロックは、伝送路クロックに周波
数、位相が同期しているから、伝送路クロック近傍の周
波数成分しか含まない。クロック遅延器１１は伝送路ク
ロック近傍の周波数でフラットな通過特性を有していれ
ば良く、回路構成が容易になる。
【００３７】クロック抽出手段６、位相同期手段１は図
１、図２および図３に示す構成および動作が同一であ
る。したがって図４に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。
１、図２および図３に示す構成および動作が同一であ
る。したがって図４に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。
【００３８】実施の形態３.図５は本実施の形態３によ
るクロック再生／識別装置の構成図である。図１と比較
して、図５はデータ遅延器１０が可変遅延回路１２、位
相比較回路１３、積分回路１４で構成されている事が異
なる。図１におけるデータ遅延器１０は、クロック抽出
手段６での遅延時間を有する固定遅延器である事を含ん
でいる。図５におけるデータ遅延器１０は、識別器９に
入力される入力データの変化点と識別クロックの立ち下
がりタイミングが一致するように入力データの遅延時間
が自動制御されるために設けられている。
るクロック再生／識別装置の構成図である。図１と比較
して、図５はデータ遅延器１０が可変遅延回路１２、位
相比較回路１３、積分回路１４で構成されている事が異
なる。図１におけるデータ遅延器１０は、クロック抽出
手段６での遅延時間を有する固定遅延器である事を含ん
でいる。図５におけるデータ遅延器１０は、識別器９に
入力される入力データの変化点と識別クロックの立ち下
がりタイミングが一致するように入力データの遅延時間
が自動制御されるために設けられている。
【００３９】また図１４に示す従来のクロック再生／識
別装置での位相同期手段１では、積分回路３の出力を制
御電圧としてVCO４の発振周波数を変化させる事で、入
力データの変化点と識別クロックの立ち下がりタイミン
グが一致する様に制御されている。図５におけるデータ
遅延器１０の構成は、図１４に示す従来のクロック再生
／識別装置の位相同期手段１と較べて、VCO４が可変遅
延回路１２に置き換えられている。可変遅延回路１２は
制御電圧により遅延量が異なる可変遅延回路である。図
５におけるデータ遅延器１０では、積分回路１４の出力
を制御電圧として可変遅延回路１２の遅延量を変化させ
る事で入力データの変化点と識別クロックの立ち下がり
タイミングが一致する様に制御され、そのタイミングチ
ャートは図１７と同一である。
別装置での位相同期手段１では、積分回路３の出力を制
御電圧としてVCO４の発振周波数を変化させる事で、入
力データの変化点と識別クロックの立ち下がりタイミン
グが一致する様に制御されている。図５におけるデータ
遅延器１０の構成は、図１４に示す従来のクロック再生
／識別装置の位相同期手段１と較べて、VCO４が可変遅
延回路１２に置き換えられている。可変遅延回路１２は
制御電圧により遅延量が異なる可変遅延回路である。図
５におけるデータ遅延器１０では、積分回路１４の出力
を制御電圧として可変遅延回路１２の遅延量を変化させ
る事で入力データの変化点と識別クロックの立ち下がり
タイミングが一致する様に制御され、そのタイミングチ
ャートは図１７と同一である。
【００４０】位相比較回路１３は入力データと識別クロ
ックとの位相比較を行うので、入力データに歪みがある
場合には図１８で説明した様な不安定な位相遷移が生じ
る。従来のクロック再生／識別装置での位相同期手段１
では、入力データの変化点と識別クロックの立ち下がり
タイミングが一致する様に識別クロック位相が制御され
るので、この位相遷移は識別クロックおよび識別された
データ信号でのジッタになる。しかし図５の構成では入
力データの遅延量が制御され、識別クロックは伝送路ク
ロックと位相が一致しているので、位相遷移による識別
クロックおよび識別されたデータ信号でのジッタ増加は
ない。また識別器９の位相余裕が十分あれば、位相遷移
による識別誤りは生じない。
ックとの位相比較を行うので、入力データに歪みがある
場合には図１８で説明した様な不安定な位相遷移が生じ
る。従来のクロック再生／識別装置での位相同期手段１
では、入力データの変化点と識別クロックの立ち下がり
タイミングが一致する様に識別クロック位相が制御され
るので、この位相遷移は識別クロックおよび識別された
データ信号でのジッタになる。しかし図５の構成では入
力データの遅延量が制御され、識別クロックは伝送路ク
ロックと位相が一致しているので、位相遷移による識別
クロックおよび識別されたデータ信号でのジッタ増加は
ない。また識別器９の位相余裕が十分あれば、位相遷移
による識別誤りは生じない。
【００４１】クロック抽出手段６、位相同期手段１は図
１、図２および図３に示す構成および動作と同一であ
る。したがって図５に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。更に入力
データの変化点と識別クロックの立ち下がりタイミング
が一致するように入力データの遅延時間が自動制御され
るので、図１に示した実施の形態におけるデータ遅延器
１０の設定が不必要である。
１、図２および図３に示す構成および動作と同一であ
る。したがって図５に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。更に入力
データの変化点と識別クロックの立ち下がりタイミング
が一致するように入力データの遅延時間が自動制御され
るので、図１に示した実施の形態におけるデータ遅延器
１０の設定が不必要である。
【００４２】実施の形態４.図６は本実施の形態４を示
すクロック再生／識別装置の構成図である。図４と比較
して、図６はクロック遅延器１１が可変遅延回路１２、
位相比較回路１３、積分回路１４で構成されている事が
異なる。図４におけるクロック遅延器１１は、クロック
抽出手段６での遅延時間を有する固定遅延器である事を
含んでいる。図６におけるクロック遅延器１１は、識別
器９に入力される入力データの変化点と識別クロックの
立ち下がりタイミングが一致するように識別クロックの
遅延時間が自動制御されるために設けられている。
すクロック再生／識別装置の構成図である。図４と比較
して、図６はクロック遅延器１１が可変遅延回路１２、
位相比較回路１３、積分回路１４で構成されている事が
異なる。図４におけるクロック遅延器１１は、クロック
抽出手段６での遅延時間を有する固定遅延器である事を
含んでいる。図６におけるクロック遅延器１１は、識別
器９に入力される入力データの変化点と識別クロックの
立ち下がりタイミングが一致するように識別クロックの
遅延時間が自動制御されるために設けられている。
【００４３】また図６におけるクロック遅延器１１は、
可変遅延回路１２が識別クロックに遅延を与える事を除
いて、図５におけるデータ遅延器１０の動作と同様であ
る。図６の構成では入力データの変化点と識別クロック
の立ち下がりタイミングが一致する様に識別クロック位
相が制御されるので、図１８で説明した様な不安定な位
相遷移が識別クロックおよび識別されたデータ信号での
ジッタになる。しかし図６におけるクロック遅延器１１
は、図４におけるクロック遅延器１１の遅延量設定を不
必要とする自動制御のために設けられたものであり、そ
の応答速度は図１４に示した従来のクロック再生／識別
装置における位相同期手段１の応答時間に較べて十分に
遅くて良い。したがってクロック遅延器１１の応答速度
を遅くするほど、識別クロックおよび識別されたデータ
信号でのジッタは少なくなる。また識別器９の位相余裕
が十分あれば、位相遷移による識別誤りは生じない。
可変遅延回路１２が識別クロックに遅延を与える事を除
いて、図５におけるデータ遅延器１０の動作と同様であ
る。図６の構成では入力データの変化点と識別クロック
の立ち下がりタイミングが一致する様に識別クロック位
相が制御されるので、図１８で説明した様な不安定な位
相遷移が識別クロックおよび識別されたデータ信号での
ジッタになる。しかし図６におけるクロック遅延器１１
は、図４におけるクロック遅延器１１の遅延量設定を不
必要とする自動制御のために設けられたものであり、そ
の応答速度は図１４に示した従来のクロック再生／識別
装置における位相同期手段１の応答時間に較べて十分に
遅くて良い。したがってクロック遅延器１１の応答速度
を遅くするほど、識別クロックおよび識別されたデータ
信号でのジッタは少なくなる。また識別器９の位相余裕
が十分あれば、位相遷移による識別誤りは生じない。
【００４４】また実施の形態２で説明したように、クロ
ック遅延器１１は伝送路クロック近傍の周波数でフラッ
トな通過特性を有していれば良く、データ遅延器１０を
用いた実施の形態３に較べて回路構成が容易になる。
ック遅延器１１は伝送路クロック近傍の周波数でフラッ
トな通過特性を有していれば良く、データ遅延器１０を
用いた実施の形態３に較べて回路構成が容易になる。
【００４５】クロック抽出手段６、位相同期手段１は図
１、図２および図３に示す構成および動作と同一であ
る。したがって図６に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。更に入力
データの変化点と識別クロックの立ち下がりタイミング
が一致するように識別クロックの遅延時間が自動制御さ
れるので、図４に示した実施の形態におけるクロック遅
延器１１の設定が不必要である。
１、図２および図３に示す構成および動作と同一であ
る。したがって図６に示すクロック再生／識別装置で
は、入力データに歪みがある場合にも歪みのない伝送路
クロックに対して識別クロックの位相を同期させるの
で、ジッタのない安定な位相同期状態を有する事ができ
る。また長い同符号連続を含む入力データが受信された
場合にも周波数同調器８により伝送路クロックが出力し
続けるので、位相同期を保持する事ができる。更に入力
データの変化点と識別クロックの立ち下がりタイミング
が一致するように識別クロックの遅延時間が自動制御さ
れるので、図４に示した実施の形態におけるクロック遅
延器１１の設定が不必要である。
【００４６】実施の形態５.図５に示す実施形態３にお
いて、位相同期手段１とデータ遅延器１０の動作が収束
している場合には、周波数同調器８とVCO４と可変遅延
回路１２の出力信号位相が一致している。即ち可変遅延
回路１２の遅延時間は、クロック抽出手段６での信号遅
延時間と同一となるように制御されている。データ遅延
器１０が収束するために必要な可変遅延回路１２の遅延
可変幅は、クロック抽出手段６での信号遅延時間以上に
設定する必要があるが、実際のクロック再生／識別装置
では、クロック抽出手段６および可変遅延回路１２の遅
延時間の温度変動や信号配線長による遅延時間が加算さ
れ、データ遅延器１０が収束するために必要な可変遅延
回路１２の遅延可変幅は更に大きくなる。ここで可変遅
延回路１２の遅延可変幅が伝送路クロックの１周期以上
になると、互いに伝送路クロックの１周期分の位相差を
有する２点がデータ遅延器１０の収束位相点として存在
する場合がある。この場合データ遅延器１０は双安定な
制御ループとなり、収束動作が不安定となる問題があ
る。
いて、位相同期手段１とデータ遅延器１０の動作が収束
している場合には、周波数同調器８とVCO４と可変遅延
回路１２の出力信号位相が一致している。即ち可変遅延
回路１２の遅延時間は、クロック抽出手段６での信号遅
延時間と同一となるように制御されている。データ遅延
器１０が収束するために必要な可変遅延回路１２の遅延
可変幅は、クロック抽出手段６での信号遅延時間以上に
設定する必要があるが、実際のクロック再生／識別装置
では、クロック抽出手段６および可変遅延回路１２の遅
延時間の温度変動や信号配線長による遅延時間が加算さ
れ、データ遅延器１０が収束するために必要な可変遅延
回路１２の遅延可変幅は更に大きくなる。ここで可変遅
延回路１２の遅延可変幅が伝送路クロックの１周期以上
になると、互いに伝送路クロックの１周期分の位相差を
有する２点がデータ遅延器１０の収束位相点として存在
する場合がある。この場合データ遅延器１０は双安定な
制御ループとなり、収束動作が不安定となる問題があ
る。
【００４７】図７は本実施の形態５を示すクロック再生
／識別装置の構成図である。図５と比較して、入力デー
タが第２の可変遅延回路２０を介して可変遅延回路１２
に入力されていることが異なる。第２の可変遅延回路２
０の遅延時間は遅延制御端子２１に与える信号によって
決まる。
／識別装置の構成図である。図５と比較して、入力デー
タが第２の可変遅延回路２０を介して可変遅延回路１２
に入力されていることが異なる。第２の可変遅延回路２
０の遅延時間は遅延制御端子２１に与える信号によって
決まる。
【００４８】図８は第２の可変遅延回路２０の具体的な
一例を示す構成図である。図において、２０１〜２０４
は遅延ゲートであり、２０５はセレクタである。入力信
号は遅延ゲート２０１を介してセレクタ２０５に入力さ
れる。また遅延ゲート２０１〜２０４は縦列接続されて
おり、各遅延ゲートの出力がセレクタ２０５に入力され
る。セレクタ２０５は制御信号２１により、遅延ゲート
２０１〜２０４の出力を選択して出力する。各遅延ゲー
ト２０１〜２０４の遅延量は予め伝送路クロックの１/
４周期に設定されている。従ってセレクタ２０５は伝送
路クロックの１/４周期毎に位相のずれた信号を、制御
信号２１により選択して出力できる。
一例を示す構成図である。図において、２０１〜２０４
は遅延ゲートであり、２０５はセレクタである。入力信
号は遅延ゲート２０１を介してセレクタ２０５に入力さ
れる。また遅延ゲート２０１〜２０４は縦列接続されて
おり、各遅延ゲートの出力がセレクタ２０５に入力され
る。セレクタ２０５は制御信号２１により、遅延ゲート
２０１〜２０４の出力を選択して出力する。各遅延ゲー
ト２０１〜２０４の遅延量は予め伝送路クロックの１/
４周期に設定されている。従ってセレクタ２０５は伝送
路クロックの１/４周期毎に位相のずれた信号を、制御
信号２１により選択して出力できる。
【００４９】遅延制御端子２１に与える信号は、データ
遅延器１０が収束するために必要な可変遅延回路１２の
遅延可変幅が、伝送路クロックの１周期以下となるよう
に与える。例えばクロック抽出手段６での信号遅延時間
や信号配線長による遅延時間は予め予測する事ができ、
第２の可変遅延回路２０の遅延時間が、クロック抽出手
段６での信号遅延時間と信号配線長による遅延時間との
和に等しく設定できる。この場合に可変遅延回路１２の
遅延可変幅は、第２の可変遅延回路２０とクロック抽出
手段６および可変遅延回路１２の遅延時間の温度変動分
を包含していればよい。
遅延器１０が収束するために必要な可変遅延回路１２の
遅延可変幅が、伝送路クロックの１周期以下となるよう
に与える。例えばクロック抽出手段６での信号遅延時間
や信号配線長による遅延時間は予め予測する事ができ、
第２の可変遅延回路２０の遅延時間が、クロック抽出手
段６での信号遅延時間と信号配線長による遅延時間との
和に等しく設定できる。この場合に可変遅延回路１２の
遅延可変幅は、第２の可変遅延回路２０とクロック抽出
手段６および可変遅延回路１２の遅延時間の温度変動分
を包含していればよい。
【００５０】以上のように本実施の形態５では、データ
遅延器１０が双安定な制御ループとなるような、伝送路
クロックの１周期以上の遅延可変幅が可変遅延回路１２
に必要な遅延条件においても、固定の遅延時間を第２の
可変遅延回路２０に割り当てることにより、可変遅延回
路１２の遅延可変幅が伝送路クロックの１周期以内とな
り、収束動作が安定となる。
遅延器１０が双安定な制御ループとなるような、伝送路
クロックの１周期以上の遅延可変幅が可変遅延回路１２
に必要な遅延条件においても、固定の遅延時間を第２の
可変遅延回路２０に割り当てることにより、可変遅延回
路１２の遅延可変幅が伝送路クロックの１周期以内とな
り、収束動作が安定となる。
【００５１】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介して可変遅延回路１２に入力されてい
るとして説明したが、入力データが可変遅延回路１２に
入力され、可変遅延回路１２の出力信号を第２の可変遅
延回路２０に入力してもよく、上記例と同様の効果を得
ることができる。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介して可変遅延回路１２に入力されてい
るとして説明したが、入力データが可変遅延回路１２に
入力され、可変遅延回路１２の出力信号を第２の可変遅
延回路２０に入力してもよく、上記例と同様の効果を得
ることができる。
【００５２】実施の形態６.図９は本実施の形態６を示
すクロック再生／識別装置の構成図である。図５と比較
して、入力データが第２の可変遅延回路２０を介してク
ロック抽出手段６に入力されていることが異なる。第２
の可変遅延回路２０の遅延時間は遅延制御端子２１に与
える信号によって決まる。第２の可変遅延回路２０の具
体的な動作は実施の形態５と同様である。
すクロック再生／識別装置の構成図である。図５と比較
して、入力データが第２の可変遅延回路２０を介してク
ロック抽出手段６に入力されていることが異なる。第２
の可変遅延回路２０の遅延時間は遅延制御端子２１に与
える信号によって決まる。第２の可変遅延回路２０の具
体的な動作は実施の形態５と同様である。
【００５３】本実施の形態６では、クロック抽出手段６
から出力される伝送路クロックの位相は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと伝送路クロックとの位相差が伝送路
クロックの１周期となるように、第２の可変遅延回路２
０の遅延時間が設定されれば、データ遅延器１０が収束
するために必要な可変遅延回路１２の遅延可変幅は、第
２の可変遅延回路２０とクロック抽出手段６および可変
遅延回路１２の遅延時間の温度変動分を包含していれば
よい。
から出力される伝送路クロックの位相は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと伝送路クロックとの位相差が伝送路
クロックの１周期となるように、第２の可変遅延回路２
０の遅延時間が設定されれば、データ遅延器１０が収束
するために必要な可変遅延回路１２の遅延可変幅は、第
２の可変遅延回路２０とクロック抽出手段６および可変
遅延回路１２の遅延時間の温度変動分を包含していれば
よい。
【００５４】データ遅延器１０が双安定な制御ループと
なるような、伝送路クロックの１周期以上の遅延可変幅
が可変遅延回路１２に必要な遅延条件において、固定の
遅延時間を第２の可変遅延回路２０に割り当てることに
より、可変遅延回路１２の遅延可変幅が伝送路クロック
の１周期以内に抑えられる事は実施の形態５と同様であ
る。以上のように本実施の形態では、伝送路クロックの
１周期以上の遅延可変幅が可変遅延回路１２に必要な遅
延条件においても、収束動作が安定となる。
なるような、伝送路クロックの１周期以上の遅延可変幅
が可変遅延回路１２に必要な遅延条件において、固定の
遅延時間を第２の可変遅延回路２０に割り当てることに
より、可変遅延回路１２の遅延可変幅が伝送路クロック
の１周期以内に抑えられる事は実施の形態５と同様であ
る。以上のように本実施の形態では、伝送路クロックの
１周期以上の遅延可変幅が可変遅延回路１２に必要な遅
延条件においても、収束動作が安定となる。
【００５５】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介してクロック抽出手段６に入力されて
いるとして説明したが、入力データがクロック抽出手段
６に入力され、クロック抽出手段６の出力信号を第２の
可変遅延回路２０に入力してもよく、上記例と同様の効
果を得ることができる。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介してクロック抽出手段６に入力されて
いるとして説明したが、入力データがクロック抽出手段
６に入力され、クロック抽出手段６の出力信号を第２の
可変遅延回路２０に入力してもよく、上記例と同様の効
果を得ることができる。
【００５６】実施の形態７.図１０は本実施の形態７を
示すクロック再生／識別装置の構成図である。図５と比
較して、VCO４の出力信号が第２の可変遅延回路２０を
介して識別器９に入力されていることが異なる。第２の
可変遅延回路２０の遅延時間は遅延制御端子２１に与え
る信号によって決まる。第２の可変遅延回路２０の具体
的な動作は実施の形態５と同様である。
示すクロック再生／識別装置の構成図である。図５と比
較して、VCO４の出力信号が第２の可変遅延回路２０を
介して識別器９に入力されていることが異なる。第２の
可変遅延回路２０の遅延時間は遅延制御端子２１に与え
る信号によって決まる。第２の可変遅延回路２０の具体
的な動作は実施の形態５と同様である。
【００５７】本実施の形態７では、位相同期手段１とデ
ータ遅延器１０の動作が収束している場合には、周波数
同調器８とVCO４の出力信号位相が一致している。また
可変遅延回路１２と第２の可変遅延回路２０の出力信号
位相が一致している。即ちデータ遅延器１０が収束する
ために必要な可変遅延回路１２の遅延可変幅は、クロッ
ク抽出手段６での遅延時間と信号配線長による遅延時間
に加えて、第２の可変遅延回路２０の遅延時間が加算さ
れる。従って入力データと第２の可変遅延回路２０の出
力との位相差が伝送路クロックの１周期となるように、
第２の可変遅延回路２０の遅延時間が設定されれば、デ
ータ遅延器１０が収束するために必要な可変遅延回路１
２の遅延可変幅は、第２の可変遅延回路２０とクロック
抽出手段６および可変遅延回路１２の遅延時間の温度変
動分を包含していればよい。
ータ遅延器１０の動作が収束している場合には、周波数
同調器８とVCO４の出力信号位相が一致している。また
可変遅延回路１２と第２の可変遅延回路２０の出力信号
位相が一致している。即ちデータ遅延器１０が収束する
ために必要な可変遅延回路１２の遅延可変幅は、クロッ
ク抽出手段６での遅延時間と信号配線長による遅延時間
に加えて、第２の可変遅延回路２０の遅延時間が加算さ
れる。従って入力データと第２の可変遅延回路２０の出
力との位相差が伝送路クロックの１周期となるように、
第２の可変遅延回路２０の遅延時間が設定されれば、デ
ータ遅延器１０が収束するために必要な可変遅延回路１
２の遅延可変幅は、第２の可変遅延回路２０とクロック
抽出手段６および可変遅延回路１２の遅延時間の温度変
動分を包含していればよい。
【００５８】データ遅延器１０が双安定な制御ループと
なるような、伝送路クロックの１周期以上の遅延可変幅
が可変遅延回路１２に必要な遅延条件において、固定の
遅延時間を第２の可変遅延回路２０に割り当てることに
より、可変遅延回路１２の遅延可変幅が伝送路クロック
の１周期以内に抑えられる事は実施の形態５と同様であ
る。以上のように本実施の形態７では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
なるような、伝送路クロックの１周期以上の遅延可変幅
が可変遅延回路１２に必要な遅延条件において、固定の
遅延時間を第２の可変遅延回路２０に割り当てることに
より、可変遅延回路１２の遅延可変幅が伝送路クロック
の１周期以内に抑えられる事は実施の形態５と同様であ
る。以上のように本実施の形態７では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
【００５９】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、VCO４の出力信号が第２
の可変遅延回路２０を介して識別器９に入力されている
として説明したが、VCO４の出力信号が識別器９に入力
され、VCO４の出力信号が第２の可変遅延回路２０を介
して位相比較回路２に入力してもよく、上記例と同様の
効果を得ることができる。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、VCO４の出力信号が第２
の可変遅延回路２０を介して識別器９に入力されている
として説明したが、VCO４の出力信号が識別器９に入力
され、VCO４の出力信号が第２の可変遅延回路２０を介
して位相比較回路２に入力してもよく、上記例と同様の
効果を得ることができる。
【００６０】実施の形態８.図６に示す実施の形態４に
おいて、位相同期手段１とクロック遅延器１１の動作が
収束している場合には、周波数同調器８とVCO４との出
力信号位相が一致している。また入力データと可変遅延
回路１２との出力信号位相が一致している。即ち可変遅
延回路１２の遅延時間とクロック抽出手段６での信号遅
延時間との和が伝送路クロックの１周期となるように制
御されている。可変遅延回路１２の遅延可変幅が伝送路
クロックの１周期以上になると、互いに伝送路クロック
の１周期分の位相差を有する２点がクロック遅延器１１
の収束位相点として存在する場合がある。この場合クロ
ック遅延器１１は双安定な制御ループとなり、収束動作
が不安定となる問題があることは、図５に示す実施の形
態３と同様である。
おいて、位相同期手段１とクロック遅延器１１の動作が
収束している場合には、周波数同調器８とVCO４との出
力信号位相が一致している。また入力データと可変遅延
回路１２との出力信号位相が一致している。即ち可変遅
延回路１２の遅延時間とクロック抽出手段６での信号遅
延時間との和が伝送路クロックの１周期となるように制
御されている。可変遅延回路１２の遅延可変幅が伝送路
クロックの１周期以上になると、互いに伝送路クロック
の１周期分の位相差を有する２点がクロック遅延器１１
の収束位相点として存在する場合がある。この場合クロ
ック遅延器１１は双安定な制御ループとなり、収束動作
が不安定となる問題があることは、図５に示す実施の形
態３と同様である。
【００６１】図１１は本実施の形態８を示すクロック再
生／識別装置の構成図である。図６と比較して、入力デ
ータが第２の可変遅延回路２０を介して位相比較回路１
３に入力されていることが異なる。第２の可変遅延回路
２０の遅延時間は遅延制御端子２１に与える信号によっ
て決まる。第２の可変遅延回路２０の具体的な動作は実
施の形態５と同様である。
生／識別装置の構成図である。図６と比較して、入力デ
ータが第２の可変遅延回路２０を介して位相比較回路１
３に入力されていることが異なる。第２の可変遅延回路
２０の遅延時間は遅延制御端子２１に与える信号によっ
て決まる。第２の可変遅延回路２０の具体的な動作は実
施の形態５と同様である。
【００６２】遅延制御端子２１に与える信号は、クロッ
ク遅延器１１が収束するために必要な可変遅延回路１２
の遅延可変幅が、伝送路クロックの１周期以下となるよ
うに与える。即ち第２の可変遅延回路２０の遅延時間
が、クロック抽出手段６での信号遅延時間と信号配線長
による遅延時間の加算分に等しく設定されれば、可変遅
延回路１２の遅延可変幅は第２の可変遅延回路２０とク
ロック抽出手段６および可変遅延回路１２の遅延時間の
温度変動分を包含していればよい。
ク遅延器１１が収束するために必要な可変遅延回路１２
の遅延可変幅が、伝送路クロックの１周期以下となるよ
うに与える。即ち第２の可変遅延回路２０の遅延時間
が、クロック抽出手段６での信号遅延時間と信号配線長
による遅延時間の加算分に等しく設定されれば、可変遅
延回路１２の遅延可変幅は第２の可変遅延回路２０とク
ロック抽出手段６および可変遅延回路１２の遅延時間の
温度変動分を包含していればよい。
【００６３】以上のように本実施の形態８では、クロッ
ク遅延器１１が双安定な制御ループとなるような、伝送
路クロックの１周期以上の遅延可変幅が可変遅延回路１
２に必要な遅延条件においても、固定の遅延時間を第２
の可変遅延回路２０に割り当てることにより、可変遅延
回路１２の遅延可変幅が伝送路クロックの１周期以内と
なり、収束動作が安定となる。
ク遅延器１１が双安定な制御ループとなるような、伝送
路クロックの１周期以上の遅延可変幅が可変遅延回路１
２に必要な遅延条件においても、固定の遅延時間を第２
の可変遅延回路２０に割り当てることにより、可変遅延
回路１２の遅延可変幅が伝送路クロックの１周期以内と
なり、収束動作が安定となる。
【００６４】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。
【００６５】実施の形態９.図１２は本実施の形態９を
示すクロック再生／識別装置の構成図である。図６と比
較して、入力データが第２の可変遅延回路２０を介して
クロック抽出手段６に入力されていることが異なる。第
２の可変遅延回路２０の遅延時間は遅延制御端子２１に
与える信号によって決まる。第２の可変遅延回路２０の
具体的な動作は実施の形態５と同様である。
示すクロック再生／識別装置の構成図である。図６と比
較して、入力データが第２の可変遅延回路２０を介して
クロック抽出手段６に入力されていることが異なる。第
２の可変遅延回路２０の遅延時間は遅延制御端子２１に
与える信号によって決まる。第２の可変遅延回路２０の
具体的な動作は実施の形態５と同様である。
【００６６】本実施の形態９では、クロック抽出手段６
から出力される伝送路クロックの位相は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと伝送路クロックとの位相差が伝送路
クロックの１周期となるように、第２の可変遅延回路２
０の遅延時間が設定されれば、クロック遅延器１１が収
束するために必要な可変遅延回路１２の遅延可変幅は、
第２の可変遅延回路２０とクロック抽出手段６および可
変遅延回路１２の遅延時間の温度変動分を包含していれ
ばよい。
から出力される伝送路クロックの位相は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと伝送路クロックとの位相差が伝送路
クロックの１周期となるように、第２の可変遅延回路２
０の遅延時間が設定されれば、クロック遅延器１１が収
束するために必要な可変遅延回路１２の遅延可変幅は、
第２の可変遅延回路２０とクロック抽出手段６および可
変遅延回路１２の遅延時間の温度変動分を包含していれ
ばよい。
【００６７】クロック遅延器１１が双安定な制御ループ
となるような、伝送路クロックの１周期以上の遅延可変
幅が可変遅延回路１２に必要な遅延条件において、固定
の遅延時間を第２の可変遅延回路２０に割り当てること
により、可変遅延回路１２の遅延可変幅が伝送路クロッ
クの１周期以内に抑えられる事は実施の形態５と同様で
ある。以上のように本実施の形態では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
となるような、伝送路クロックの１周期以上の遅延可変
幅が可変遅延回路１２に必要な遅延条件において、固定
の遅延時間を第２の可変遅延回路２０に割り当てること
により、可変遅延回路１２の遅延可変幅が伝送路クロッ
クの１周期以内に抑えられる事は実施の形態５と同様で
ある。以上のように本実施の形態では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
【００６８】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介してクロック抽出手段６に入力されて
いるとして説明したが、入力データがクロック抽出手段
６に入力され、クロック抽出手段６の出力信号を第２の
可変遅延回路２０に入力してもよく、上記例と同様の効
果を得ることができる。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記例では、入力データが第２の可変
遅延回路２０を介してクロック抽出手段６に入力されて
いるとして説明したが、入力データがクロック抽出手段
６に入力され、クロック抽出手段６の出力信号を第２の
可変遅延回路２０に入力してもよく、上記例と同様の効
果を得ることができる。
【００６９】実施の形態１０.図１３は本実施の形態１
０を示すクロック再生／識別装置の構成図である。図６
と比較して、VCO４の出力信号が第２の可変遅延回路２
０を介して可変遅延回路１２に入力されていることが異
なる。第２の可変遅延回路２０の遅延時間は遅延制御端
子２１に与える信号によって決まる。第２の可変遅延回
路２０の具体的な動作は実施の形態５と同様である。
０を示すクロック再生／識別装置の構成図である。図６
と比較して、VCO４の出力信号が第２の可変遅延回路２
０を介して可変遅延回路１２に入力されていることが異
なる。第２の可変遅延回路２０の遅延時間は遅延制御端
子２１に与える信号によって決まる。第２の可変遅延回
路２０の具体的な動作は実施の形態５と同様である。
【００７０】本実施の形態１０では、位相同期手段１と
クロック遅延器１１の動作が収束している場合には、周
波数同調器８とVCO４の出力信号位相が一致している。
また入力データと可変遅延回路１２の出力信号位相が一
致している。即ちクロック遅延器１１が収束するために
必要な可変遅延回路１２の遅延可変幅は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと第２の可変遅延回路２０の出力との
位相差が伝送路クロックの１周期となるように、第２の
可変遅延回路２０の遅延時間が設定されれば、クロック
遅延器１１が収束するために必要な可変遅延回路１２の
遅延可変幅は、第２の可変遅延回路２０とクロック抽出
手段６および可変遅延回路１２の遅延時間の温度変動分
を包含していればよい。
クロック遅延器１１の動作が収束している場合には、周
波数同調器８とVCO４の出力信号位相が一致している。
また入力データと可変遅延回路１２の出力信号位相が一
致している。即ちクロック遅延器１１が収束するために
必要な可変遅延回路１２の遅延可変幅は、クロック抽出
手段６での遅延時間と信号配線長による遅延時間に加え
て、第２の可変遅延回路２０の遅延時間が加算される。
従って入力データと第２の可変遅延回路２０の出力との
位相差が伝送路クロックの１周期となるように、第２の
可変遅延回路２０の遅延時間が設定されれば、クロック
遅延器１１が収束するために必要な可変遅延回路１２の
遅延可変幅は、第２の可変遅延回路２０とクロック抽出
手段６および可変遅延回路１２の遅延時間の温度変動分
を包含していればよい。
【００７１】クロック遅延器１１が双安定な制御ループ
となるような、伝送路クロックの１周期以上の遅延可変
幅が可変遅延回路１２に必要な遅延条件において、固定
の遅延時間を第２の可変遅延回路２０に割り当てること
により、可変遅延回路１２の遅延可変幅が伝送路クロッ
クの１周期以内に抑えられる事は実施の形態５と同様で
ある。以上のように本実施の形態では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
となるような、伝送路クロックの１周期以上の遅延可変
幅が可変遅延回路１２に必要な遅延条件において、固定
の遅延時間を第２の可変遅延回路２０に割り当てること
により、可変遅延回路１２の遅延可変幅が伝送路クロッ
クの１周期以内に抑えられる事は実施の形態５と同様で
ある。以上のように本実施の形態では、伝送路クロック
の１周期以上の遅延可変幅が可変遅延回路１２に必要な
遅延条件においても、収束動作が安定となる。
【００７２】また上記例では、第２の可変遅延回路２０
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記実施の形態では、VCO４の出力信
号が第２の可変遅延回路２０を介して可変遅延回路１２
に入力されているとして説明したが、VCO４の出力信号
が可変遅延回路１２に入力され、VCO４の出力信号が第
２の可変遅延回路２０を介して位相比較回路２に入力し
てもよく、上記例と同様の効果を得ることができる。更
に上記例では、VCO４の出力信号が第２の可変遅延回路
２０を介して可変遅延回路１２に入力されているとして
説明したが、VCO４の出力信号が可変遅延回路１２に入
力され、可変遅延回路１２の出力信号が第２の可変遅延
回路２０を介して位相比較回路１３および識別器９に入
力してもよく、上記例と同様の効果を得ることができ
る。
が図８に示される構成として説明したが、制御信号によ
って位相の異なる信号を出力する他の構成の可変遅延回
路でもよい。更に上記実施の形態では、VCO４の出力信
号が第２の可変遅延回路２０を介して可変遅延回路１２
に入力されているとして説明したが、VCO４の出力信号
が可変遅延回路１２に入力され、VCO４の出力信号が第
２の可変遅延回路２０を介して位相比較回路２に入力し
てもよく、上記例と同様の効果を得ることができる。更
に上記例では、VCO４の出力信号が第２の可変遅延回路
２０を介して可変遅延回路１２に入力されているとして
説明したが、VCO４の出力信号が可変遅延回路１２に入
力され、可変遅延回路１２の出力信号が第２の可変遅延
回路２０を介して位相比較回路１３および識別器９に入
力してもよく、上記例と同様の効果を得ることができ
る。
【図１】 実施の形態１によるクロック再生／識別装置
の構成図である。
の構成図である。
【図２】 クロック抽出手段の構成図である。
【図３】 クロック抽出手段のタイミングチャ−トであ
る。
る。
【図４】 実施の形態２によるクロック再生／識別装置
の構成図である。
の構成図である。
【図５】 実施の形態３によるクロック再生／識別装置
の構成図である。
の構成図である。
【図６】 実施の形態４によるクロック再生／識別装置
の構成図である。
の構成図である。
【図７】 実施の形態５を示すクロック再生／識別装置
の構成図である。
の構成図である。
【図８】 第２の可変遅延回路２０の具体的な一例を示
す構成図である。
す構成図である。
【図９】 実施の形態６を示すクロック再生／識別装置
の構成図である。
の構成図である。
【図１０】 実施の形態７を示すクロック再生／識別装
置の構成図である。
置の構成図である。
【図１１】 実施の形態８を示すクロック再生／識別装
置の構成図である。
置の構成図である。
【図１２】 実施の形態９を示すクロック再生／識別装
置の構成図である。
置の構成図である。
【図１３】 実施の形態１０を示すクロック再生／識別
装置の構成図である。
装置の構成図である。
【図１４】 従来のクロック再生／識別装置の構成図で
ある。
ある。
【図１５】 位相比較回路の特性を示す図である。
【図１６】 電圧制御発振回路の制御電圧対発振周波数
特性を示す図である。
特性を示す図である。
【図１７】 識別クロックの位相を示すタイミングチャ
−トである。
−トである。
【図１８】 入力データに歪みがある場合の位相同期手
段のタイミングチャ−トである。
段のタイミングチャ−トである。
１ 位相同期手段 ２ 位相比較回路 ３ 積分回路 ４ 電圧制御発振回路 ５ 識別手段 ６ クロック抽出手段 ７ 変化点検出回路 ８ 周波数同調器 ９ 識別器 １０ デ−タ遅延器 １１ クロック遅延器 １２ 可変遅延回路 １３ 位相比較回路 ２０ 第２の可変遅延回路 ２１ 遅延制御端子
Claims (12)
- 【請求項１】 入力データから伝送路クロックを抽出す
るクロック抽出手段と、周波数と位相が上記伝送路クロ
ックに同期した識別クロックを再生する位相同期手段
と、上記入力データを上記識別クロックで識別する識別
手段を有することを特徴とするクロック再生／識別装
置。 - 【請求項２】 上記クロック抽出手段は、上記入力デー
タの変化点を検出する変化点検出器と、所定の周波数帯
域の通過特性を持ち、上記伝送路クロックを抽出する周
波数同調器とを有することを特徴とする請求項１に記載
のクロック再生／識別装置。 - 【請求項３】 上記識別手段は、上記入力データに定め
られた遅延時間を与えるデータ遅延器と、該データ遅延
器の出力を上記識別クロックで識別する識別器とを有す
ることを特徴とする請求項１に記載のクロック再生／識
別装置。 - 【請求項４】 上記識別手段は、上記識別クロックに定
められた遅延時間を与えるクロック遅延器と、上記入力
データを上記クロック遅延器の出力で識別する識別器と
を有することを特徴とする請求項１に記載のクロック再
生／識別装置。 - 【請求項５】 上記データ遅延器は、制御信号により定
められた遅延時間を与える可変遅延回路と、該可変遅延
回路の出力と上記識別クロックとの位相差に応じた位相
差信号を与える位相比較回路と、該位相比較回路の出力
を積分して上記制御信号とする積分回路とを有すること
を特徴とする請求項３に記載のクロック再生／識別装
置。 - 【請求項６】 上記クロック遅延器は、制御信号により
定められた遅延時間を与える可変遅延回路と、該可変遅
延回路の出力と上記入力データの位相差に応じた位相差
信号を与える位相比較回路と、該位相比較回路の出力を
積分して上記制御信号とする積分回路とを有することを
特徴とする請求項４に記載のクロック再生／識別装置。 - 【請求項７】 制御信号により定められた遅延時間を与
える第２の可変遅延回路を有し、上記入力データが第２
の可変遅延回路を介して上記可変遅延回路に与えられる
事を特徴とする請求項５に記載のクロック再生／識別装
置。 - 【請求項８】 制御信号により定められた遅延時間を与
える第２の可変遅延回路を有し、上記入力データが第２
の可変遅延回路を介して上記クロック抽出手段に与えら
れる事を特徴とする請求項５に記載のクロック再生／識
別装置。 - 【請求項９】 制御信号により定められた遅延時間を与
える第２の可変遅延回路を有し、上記識別クロックが第
２の可変遅延回路を介して上記識別手段に与えられる事
を特徴とする請求項５に記載のクロック再生／識別装
置。 - 【請求項１０】 制御信号により定められた遅延時間を
与える第２の可変遅延回路を有し、上記入力データが第
２の可変遅延回路を介して上記可変遅延回路に与えられ
る事を特徴とする請求項６に記載のクロック再生／識別
装置。 - 【請求項１１】 制御信号により定められた遅延時間を
与える第２の可変遅延回路を有し、上記入力データが第
２の可変遅延回路を介して上記クロック抽出手段に与え
られる事を特徴とする請求項６に記載のクロック再生／
識別装置。 - 【請求項１２】 制御信号により定められた遅延時間を
与える第２の可変遅延回路を有し、上記識別クロックが
第２の可変遅延回路を介して上記識別手段に与えられる
事を特徴とする請求項６に記載のクロック再生／識別装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12121499A JP3931477B2 (ja) | 1998-12-03 | 1999-04-28 | クロック再生／識別装置 |
| US09/376,496 US6249160B1 (en) | 1998-12-03 | 1999-08-18 | Clock reproduction and identification apparatus |
| DE69918250T DE69918250T2 (de) | 1998-12-03 | 1999-10-11 | Vorrichtung zur Wiedergewinnung und Identifizierung eines Taktsignals |
| EP99120278A EP1006660B1 (en) | 1998-12-03 | 1999-10-11 | Clock reproduction and identification apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34379098 | 1998-12-03 | ||
| JP10-343790 | 1998-12-03 | ||
| JP12121499A JP3931477B2 (ja) | 1998-12-03 | 1999-04-28 | クロック再生／識別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228660A true JP2000228660A (ja) | 2000-08-15 |
| JP3931477B2 JP3931477B2 (ja) | 2007-06-13 |
Family
ID=26458627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12121499A Expired - Fee Related JP3931477B2 (ja) | 1998-12-03 | 1999-04-28 | クロック再生／識別装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6249160B1 (ja) |
| EP (1) | EP1006660B1 (ja) |
| JP (1) | JP3931477B2 (ja) |
| DE (1) | DE69918250T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7983370B2 (en) | 2003-12-08 | 2011-07-19 | Nec Corporation | Clock and data recovery circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60142801D1 (de) * | 2001-06-15 | 2010-09-23 | St Microelectronics Sa | Integrierte schaltung mit niedriger leistung und mit eindraht kommunikationsinterface |
| JP3866959B2 (ja) | 2001-11-07 | 2007-01-10 | 三菱電機株式会社 | 周波数差検知装置および周波数差検知方法 |
| JP4093826B2 (ja) * | 2002-08-27 | 2008-06-04 | 富士通株式会社 | クロック発生装置 |
| FR2914808B1 (fr) * | 2007-04-06 | 2009-06-05 | Cnes Epic | Dispositif d'extraction d'horloge et de donnees numeriques sans reglage externe |
| KR101847543B1 (ko) * | 2011-10-05 | 2018-05-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| DE102014210521A1 (de) * | 2014-06-03 | 2015-12-03 | Continental Teves Ag & Co. Ohg | Jitterkompensation im Taktgenerator eines Drehratensensors |
| US9130807B1 (en) * | 2014-07-01 | 2015-09-08 | Xilinx, Inc. | Data recovery unit (DRU) based on free running oversampling with zero-latency loop |
| CN115001486A (zh) * | 2021-03-01 | 2022-09-02 | 中兴通讯股份有限公司 | 时钟数据恢复电路及时钟数据恢复方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4320515A (en) * | 1980-03-07 | 1982-03-16 | Harris Corporation | Bit synchronizer |
| US4309673A (en) * | 1980-03-10 | 1982-01-05 | Control Data Corporation | Delay lock loop modulator and demodulator |
| US4339823A (en) * | 1980-08-15 | 1982-07-13 | Motorola, Inc. | Phase corrected clock signal recovery circuit |
| US4949051A (en) * | 1989-09-01 | 1990-08-14 | General Electric Company | Phase lock clock recovery with aided frequency aquisition |
| US5124669A (en) * | 1990-09-18 | 1992-06-23 | Silicon Systems, Inc. | One-shot circuit for use in a PLL clock recovery circuit |
| US5164966A (en) * | 1991-03-07 | 1992-11-17 | The Grass Valley Group, Inc. | Nrz clock and data recovery system employing phase lock loop |
| US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
| KR950011625B1 (ko) * | 1993-12-14 | 1995-10-06 | 재단법인한국전자통신연구소 | 데이타 및 클럭 복원회로 |
| JPH0946197A (ja) * | 1995-07-28 | 1997-02-14 | Ando Electric Co Ltd | 可変遅延回路 |
| US5671259A (en) * | 1995-08-24 | 1997-09-23 | Northern Telecom Limited | Clock recovery circuit |
-
1999
- 1999-04-28 JP JP12121499A patent/JP3931477B2/ja not_active Expired - Fee Related
- 1999-08-18 US US09/376,496 patent/US6249160B1/en not_active Expired - Fee Related
- 1999-10-11 EP EP99120278A patent/EP1006660B1/en not_active Expired - Lifetime
- 1999-10-11 DE DE69918250T patent/DE69918250T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7983370B2 (en) | 2003-12-08 | 2011-07-19 | Nec Corporation | Clock and data recovery circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1006660A3 (en) | 2002-12-04 |
| DE69918250D1 (de) | 2004-07-29 |
| US6249160B1 (en) | 2001-06-19 |
| JP3931477B2 (ja) | 2007-06-13 |
| EP1006660A2 (en) | 2000-06-07 |
| DE69918250T2 (de) | 2005-07-21 |
| EP1006660B1 (en) | 2004-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2993559B2 (ja) | 位相同期回路 | |
| US5525935A (en) | High-speed bit synchronizer with multi-stage control structure | |
| JP3084151B2 (ja) | 情報処理システム | |
| US6915081B2 (en) | PLL circuit and optical communication reception apparatus | |
| KR950008461B1 (ko) | Nrz 데이터 비트 동기 장치 | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| JPH08265140A (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| JP2000228660A (ja) | クロック再生／識別装置 | |
| US5126693A (en) | Circuit and method of reducing phase jitter in a phase lock loop | |
| EP1199806B1 (en) | PLL circuit and optical communication reception apparatus | |
| US6549598B1 (en) | Clock signal extraction circuit | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JP3039526B2 (ja) | Ｐｌｌ回路 | |
| JP2001094420A (ja) | 位相ロック・ループ回路 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JP2870222B2 (ja) | サブキャリア再生器 | |
| EP0388701A2 (en) | Clock recovery circuit | |
| KR19990069051A (ko) | 전하펌프 위상동기루프 | |
| JPH09191247A (ja) | Ｐｌｌ回路 | |
| JPH08335932A (ja) | 局間クロック同期回路 | |
| EP0968568B1 (en) | Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop | |
| JPH11177843A (ja) | 位相同期回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JPH03119881A (ja) | クロック発生回路 | |
| JPH04301926A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040624 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050418 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070305 |
|
| LAPS | Cancellation because of no payment of annual fees |