JP3555372B2 - 同期処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、カラー受像器において、外部からカラー受像器に入力される画像信号源の持つ同期信号の再生を行い、カラー受像器内の各回路ブロックに任意の位相及び幅を持つ同期信号を供給する同期処理回路（国際特許分類 Ｈ０４Ｎ ９／２８）に関するものである。
【０００２】
【従来の技術】
図１２に従来の同期処理回路の構成を示す。
【０００３】
図１２において、３７はパルス位相設定回路、３８はパルス幅設定回路、３はＡＦＣ回路、４は偏向出力回路、３９はパルス位相設定回路、４０はパルス幅設定回路、６は制御回路、７は外部から同期処理回路に入力された画像信号源の持つ同期信号である。以上のように構成された同期処理回路について、以下その動作について説明する。
【０００４】
図１２において、外部から同期処理回路に入力された画像信号源の持つ同期信号７は、パルス位相設定回路３７及びパルス幅設定回路３８により構成されるアナログ方式パルス発生回路３５に入力される。パルス発生回路３５は、通常、モノマルチにより構成され、その出力信号は、制御回路６からの制御信号９により任意の位相及び幅を設定される。
【０００５】
図１３にモノマルチで構成されたパルス発生回路３５の動作を示す。前記同期信号７がパルス位相設定回路に入力されると、図１３に示すように、モノマルチに接続された抵抗素子や容量素子の定数により決定される時定数に応じた充電波形を得る。この充電波形により、前記同期信号７に対し、位相の異なる同期信号を得ることが可能となる。この位相の設定は、制御回路６から発生される制御信号９により、モノマルチに接続されている抵抗素子もしくは容量素子により決定される時定数を制御することで任意に設定可能となる。このように発生されたパルス位相設定回路３７の出力を、同様にモノマルチで構成されたパルス幅設定回路３８に入力することで、任意のパルス幅を持つ同期信号を得ることが可能となる。以上のように、パルス位相設定回路３７及びパルス幅設定回路３８により構成されたパルス発生回路３５により、外部からディスプレイに入力された同期信号７に対し、任意の位相及び幅を持つ同期信号を得ることが可能となる。
【０００６】
以上により発生されたアナログ方式パルス発生回路３５の出力をＡＦＣ回路３に入力する。ＡＦＣ回路３は、ＡＦＣ回路３内に内蔵した発振器の発振周波数を制御することにより、入力された同期信号に対し、同期した同期信号を発生し、偏向出力回路４に出力する。また、偏向出力回路４から偏向コイルに供給された同期信号は、分圧された後、前記ＡＦＣ回路３にフィードバックされ偏向出力回路４の安定化を図っている。
【０００７】
この偏向出力回路４からＡＦＣ回路３に入力された、ディスプレイの偏向電流周期に同期した同位相の同期信号を、前記アナログ方式パルス発生回路３５と同一構成のアナログ方式パルス発生回路３６に入力する。このパルス発生回路３６により、任意の位相及び幅を設定された同期信号は、ディスプレイ内の各被制御回路に供給可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のような従来の構成では、パルス発生回路３５及び３６に入力された同期信号を、モノマルチに接続されたアナログ素子により決定される時定数を制御回路６からの制御信号９によって変化させ、任意の位相及び幅を持つ同期信号を発生させるため、アナログ素子固有の定数のばらつきや温度特性等により、安定した同期信号出力が前記パルス発生回路３５及び３６から得られないという課題を有していた。
【０００９】
更に、従来の構成では、前記パルス発生回路３５及び３６から出力される同期信号の位相及び幅の設定範囲は、前記パルス発生回路３５及び３６内のモノマルチに接続されたアナログ素子により決定されるため、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいては、ディスプレイに入力される画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の設定範囲の割合が異なるという課題を有していた。
【００１０】
例えば、同期信号の位相を決定するモノマルチに接続されたアナログ素子が持つ時定数の可変範囲が５μｓｅｃであったとする。この時、外部から水平走査周波数１００ｋＨｚの画像信号源が接続された場合、同期信号の位相の可変範囲は、
５μｓｅｃ／（１／１００ｋＨｚ）＝５０％
となるが、外部から入力される画像信号源の走査周波数が２０ｋＨｚの場合は、
５μｓｅｃ／（１／２０ｋＨｚ）＝１０％
となり、同期信号の位相の設定範囲がディスプレイ上で狭くなる欠点があった。
【００１１】
また、通常、制御回路６からの制御信号９は、固定の分解能を持つディジタル信号である。先程の例において、制御回路６からの制御信号９は、１０ビットの分解能を持つディジタル信号線であると仮定すると、外部から入力される画像信号源の走査周波数が１００ｋＨｚと２０ｋＨｚとを比較すると、１ビットあたりの同期信号の位相の設定精度が５倍異なることになる。すなわち、位相の調整精度が外部からディスプレイに入力される画像信号源の持つ走査周波数によって異なる課題をも有していた。
【００１２】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の同期処理回路は、外部からディスプレイに入力された画像信号源の同期信号を、ＰＬＬ回路に入力し、そこで同期再生させ、このＰＬＬ回路で再生されたクロックを用いる事で、任意の位相及び幅を持つ同期信号を安定にディスプレイ内の被制御回路に供給する事を特徴とする。
【００１３】
本発明によれば、ＰＬＬ回路を用いたディジタル方式によりパルス発生回路を構成できるため、従来のアナログ方式に比べ、素子のばらつきや温度特性による同期信号の位相や幅の変化が無くなり、安定した同期信号をディスプレイ内の被制御回路に供給することが可能となる。また、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいても、ディスプレイへ入力される画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の設定範囲の割合が異なる従来の課題も容易に解決可能となる。更に、前記ＰＬＬ回路において、電圧制御発振器から出力される発振クロックを１／ｎに分周する１／ｎ分周器と、前記１／ｎ分周器の出力を１／ｍに分周する１／ｍ分周器とで分周する構成を用い、前記１／ｎ分周器から出力される低速クロックを前記パルス発生回路に入力し、その出力を前記電圧制御発振器から出力される高速クロックにより駆動されるディジタルシフト回路に入力することで、従来、同一クロックで同期信号の位相制御を行っていた方式と比較し、安価に且つ高精度に同期信号の位相を制御可能となる。
【００１４】
更に、外部からディスプレイに入力される任意の画像信号源の垂直同期信号を１／４水平期間遅延回路及び３／４水平期間回路に入力し、各々の出力信号を用い、ディスプレイに入力された画像信号源の水平同期信号と垂直同期信号との位相関係を検出する検出信号を発生し、その検出結果を基に、確実に外部からディスプレイに入力される水平同期信号と同期した同期信号で垂直同期信号をラッチ可能となる位相関係にする手段を備えることで、外部からディスプレイに入力される画像信号源の走査線本数を計数でき、安定した同期信号をディスプレイ内の被制御回路に供給可能となる。
【００１６】
【発明の実施の形態】
請求項１に記載の同期処理回路は、外部からディスプレイに入力される任意の画像信号源が持つ同期信号を入力とした第１のＰＬＬ回路と、前記同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、前記第１のパルス発生回路の出力を入力としたＡＦＣ回路と、前記ＡＦＣ回路の出力を入力とし、その出力を前記ＡＦＣ回路にフィードバックする偏向出力回路と、前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を入力とし、前記第１のＰＬＬ回路から発生されるクロックにより駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなりディスプレイ内の被制御回路に任意の同期信号を供給する第２のパルス発生回路とを備えたことを特徴とし、ディスプレイの同期安定度の向上並びに対応走査周波数範囲の拡大を図る作用を有する。
【００１８】
請求項２に記載の同期処理回路は、請求項１に記載された同期処理回路において、偏向出力回路からＡＦＣ回路へフィードバックされた信号を入力とした第２のＰＬＬ回路と、前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を、前記第２のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第２のパルス発生回路に入力する事でディスプレイ内の被制御回路に任意の同期信号を供給する手段を設けたことを特徴とし、請求項１に記載の同期処理回路に対し、ディスプレイの同期安定度を更に向上させる作用を有する。
【００２０】
請求項３に記載の同期処理回路は、請求項１に記載された同期処理回路において、第１のパルス発生回路の出力を、制御回路により制御されるアナログシフト回路に入力し、そのアナログシフト回路の出力をＡＦＣ回路に入力することで、第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を備えたことを特徴とし、請求項１に記載の同期処理回路において、ＰＬＬ回路で再生されたクロック周波数により制限されていた同期信号の位相調整精度を向上させる作用を有する。
【００２２】
請求項４に記載の同期処理回路は、請求項１に記載された同期処理回路において、外部からディスプレイに入力される任意の画像信号源が持つ同期信号を一方の入力とした位相比較器と、前記位相比較器の出力を入力とした低域通過フィルタと、前記低域通過フィルタの出力を入力とした電圧制御発振器と、前記電圧制御発振器の出力を１／ｎに分周する１／ｎ分周器と、前記１／ｎ分周器を１／ｍに分周し、その出力を前記位相比較器の他方に入力する１／ｍ分周器と、前記１／ｍ分周器の出力を入力とし前記１／ｎ分周器の出力で駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、前記第１のパルス発生回路の出力を前記電圧制御発振器の出力で駆動し前記制御回路により制御されるディジタルシフト回路に入力し、その出力を前記ＡＦＣ回路に入力することで、前記第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を設けた事を特徴とし、請求項３に記載の同期処理回路に対し、安定に同期信号をディスプレイ内の被制御回路に供給可能とする作用を有する。
【００２４】
請求項５に記載の同期処理回路は、請求項１に記載された同期処理回路において、外部からディスプレイに入力される任意の画像信号源が持つ垂直同期信号を入力とし第１のＰＬＬ回路から発生されるクロックにより駆動される１／４水平期間遅延回路と、前記垂直同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される３／４水平期間遅延回路と、前記３／４水平期間遅延回路の出力を入力とした反転回路と、前記１／４水平期間遅延回路の出力を一方の入力とし前記反転回路の出力を他方の出力としたＡＮＤ回路と、外部からディスプレイに入力される任意の画像信号源が持つ水平同期信号を入力とし前記ＡＮＤ回路の出力により制御される検出回路と、前記水平同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される１／２水平期間遅延回路と、前記水平同期信号を一方の入力とし前記１／２水平期間遅延回路の出力を他方の入力とした前記検出回路の出力により制御されるマルチプレクサと、前記垂直同期信号をマルチプレクサの出力をクロックとして用いて計数するカウンタに入力し前記制御回路に入力する手段をさらに備えたことを特徴とし、請求項１記載の同期処理回路に対し、外部からディスプレイに入力される画像信号源の走査線本数を確実に計数可能とする作用を有する。
【００２５】
以下、本発明の一実施の形態について、図面を用いて説明する。
（実施の形態１）
以下、本発明の請求項１に記載された発明の実施の形態について、図１から図３を用いて説明する。
【００２６】
図１において、１はＰＬＬ回路、２はパルス発生回路、３はＡＦＣ回路、４は偏向出力回路、５はパルス発生回路、６は制御回路、７は外部からディスプレイに入力された画像信号源の同期信号である。以上のように構成された同期処理回路について、以下その動作を説明する。
【００２７】
外部からディスプレイに入力された画像信号源の同期信号７をＰＬＬ回路１に入力し、同期再生を行う。ＰＬＬ回路１は電圧制御発振器を内蔵し、この電圧制御発振器は、ＰＬＬ回路１に入力された同期信号７に同期したクロックを発生する。この電圧制御発振器から発生される再生クロック８をパルス発生回路２に入力し、任意のパルス位相及び幅を制御信号９により制御回路６から制御され、ＡＦＣ回路３に供給する。このパルス発生回路２の構成を図２に、更に動作タイミングチャートをを図３に示す。
【００２８】
図２において、１０及び１２は前記ＰＬＬ回路１から発生される再生クロック８により駆動されるカウンタ、１１及び１３は比較器である。
【００２９】
カウンタ１０のリセット端子に外部からディスプレイに入力された同期信号７を入力し、前記カウンタ１０を分周するクロックとして、前記同期信号７に同期した前記ＰＬＬ回路１から発生される再生クロック８を入力し、分周を行う。この分周動作は、前記同期信号７が入力されるとリセットされる。カウンタ１０のリセット端子に入力される同期信号７の代わりに、前記ＰＬＬ回路に内蔵される分周器の分周出力を用いても同一の動作を行う。このカウンタ１０から出力される分周値を比較器１１の一方に入力し、制御回路６から発生される制御信号９を比較器１１の他方に入力する。各々前記比較器１１に各々入力された信号を比較し、前記比較器１１で判定された結果を出力する。図３にその一例を示す。図３において、制御回路６からの制御信号が”２”であったとする。この時、比較器１１の判定論理が入力された双方の値が一致した時のみ”１”を出力する場合、カウンタ１０の出力が”２”の時のみ同期信号が出力される。これより、制御回路６から発生される制御信号９の値を任意に変化させることで、パルス発生回路２に入力された同期信号７に対し、任意の位相を持つ同期信号を出力することが可能となる。制御回路６からの設定値は、前記ＰＬＬ回路１に内蔵された分周器の分周比により依存さるため、高精度にパルス位相を設定する場合は、前記ＰＬＬ回路１の分周比を大きくすることにより可能となる。このようにして出力された同期信号を、前記カウンタ１０と同様に前記ＰＬＬ回路１で発生された再生クロック８で動作するカウンタ１２のリセット端子に入力し、その分周された出力を比較器１３の一方に入力する。前記比較器１１と同様に比較器１３の他方に制御回路６から制御信号９を入力し、比較器１３に各々入力された信号を比較して、同期信号を発生する。図３にその一例を示す。図３において、制御回路６からの制御信号が”１”であったとする。この時、比較器１３の判定論理が制御信号９の値に対し、前記カウンタ１２の出力が小さい時に”１”を出力する場合、カウンタ１２の出力が”１”以下の時のみ同期信号が出力される。
【００３０】
これより、制御回路６から発生された制御信号９の値を任意に設定することで、任意の幅を持つ同期信号を出力させることが可能となる。以上のように、図２に示すパルス発生回路２を制御回路６からの制御信号９により制御することで、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を前記パルス発生回路２から出力させることが可能となる。
【００３１】
図２に示すパルス発生回路２を構成する比較器１１及び１３の判定論理は、本実施の形態の他の判定論理を用いても同様な効果を得る。また、比較器１１及び１３の出力は、比較判定をする際に入力信号の切り替わり点でスパイク状のノイズを通常発生するため、ラッチ回路を比較器１１及び１３の出力信号の後段に接続し、前記スパイク状のノイズによる判定ミスを防ぎ、次段の回路ブロックにその判定結果を供給する。
【００３２】
このようにしてパルス発生回路２から出力された同期信号をＡＦＣ回路３に供給する。ＡＦＣ回路３は、アナログ素子で構成されるため、ディジタル回路で構成されたパルス発生回路２及び５、更に高速のクロックを発生するＰＬＬ回路１からのディジタルノイズが侵入すると回路動作が不安定となり、安定した同期信号を偏向出力回路４に供給できない課題が発生する可能性がある。そこで、アナログ素子で構成されるＡＦＣ回路３とディジタル回路で構成される回路ブロックとを物理的に離し、ディジタルノイズをＡＦＣ回路３に侵入を防ぐ手段が一つある。しかしながら、パルス発生回路２及び５とＡＦＣ回路３を離すと逆にその信号伝送経路にノイズが重畳される可能性が生じる。そこで、ＡＦＣ回路３へのディジタルノイズの侵入を防ぐ手段として、双方の回路ブロックの電源ライン及び基準電圧（ＧＮＤ）ラインを分離する事により、電気的に回路分離を図る方法がある。
【００３３】
その他、ディジタル回路全体をシールドする事により輻射によるノイズの侵入を防ぎ、安定した同期信号を偏向出力回路４に供給する手法もある。以上のような手法を用い、ディジタルノイズの影響によるＡＦＣ回路３の不安定動作の要因を除去する事で、ＡＦＣ回路３から偏向出力回路４に安定した同期信号を供給する事が可能となる。この偏向出力回路４から前記ＡＦＣ回路３に同期信号をフィードバックすることで、偏向出力回路４の同期安定度の向上を図る。
【００３４】
この偏向出力回路４から前記ＡＦＣ回路３にフィードバックされたディスプレイの偏向電流周期と同位相の同期信号を前記パルス発生回路２と同様な構成からなる、前記ＰＬＬ回路１から発生された再生クロック８により駆動されるパルス発生回路５に入力する。先に述べたパルス発生回路２と同様な動作により、パルス発生回路５からディスプレイ内の映像回路，コンバーゼンス回路，フォーカス回路等、種々の被制御回路に任意の位相及び幅を持つ同期信号を供給する。ディスプレイの偏向電流周期と同位相の同期信号をパルス発生回路５に入力する構成により、ディスプレイの偏向開始位相を容易に検出できる事により、回路規模の増大無しに被制御回路に所望の同期信号を供給可能となる。
【００３５】
以上本発明の構成により、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を容易な回路構成で、ディスプレイ内の被制御回路に所望の同期信号を安定に供給可能となる。
【００３６】
（実施の形態２）
次に、本発明の請求項２に記載された発明の実施の形態について、図４及び図５を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００３７】
請求項１の発明において、パルス発生回路２及び５は、ＰＬＬ回路１により発生される共通の再生クロック８により駆動される。このような構成の場合、図５（ａ）に示すように、初段のパルス発生回路２から出力される同期信号とＰＬＬ回路１から発生される再生クロック８との位相関係は、パルス発生回路２にリセット信号として入力される同期信号７により、ラッチ可能となる位相関係を保つ。しかしながら、後段のパルス発生回路５にリセット信号として入力される偏向出力回路４からＡＦＣ回路３に入力される同期信号は、ＡＦＣ回路３がアナログ素子で構成される回路であることより、図５（ａ）に示すように、ＰＬＬ回路１から発生される再生クロック８と同位相関係になる可能性がある。パルス発生回路５に入力された同期信号と再生クロック８とが同位相になった場合、ラッチできなくなり、パルス発生回路５からディスプレイ内の被制御回路に供給される同期信号が不安定となるため、ディスプレイに画面揺れやジッター等として現れ、映像品位の劣化の原因となる。
【００３８】
そこで、本発明では、図４に示すように偏向出力回路４からＡＦＣ回路３へフィードバックされる同期信号を直接パルス発生回路５に供給せず、ＰＬＬ回路１４に一度供給し、このＰＬＬ回路１４から出力される再生クロック１５によりパルス発生回路５を駆動する手段を備えることにより前記課題を解決する。本実施の形態における同期処理回路の動作を図５（ｂ）に示す。図５（ｂ）の例に示すように、ＰＬＬ回路１から発生される再生クロック８とアナログ素子で構成されるＡＦＣ回路３の出力が同位相の場合においても、本発明の構成により、ＰＬＬ回路１４を用いて同期再生を行わせるため、パルス発生回路５から請求項１の発明の構成に対し、より安定した同期信号をディスプレイ内の被制御回路に供給可能となる。
【００３９】
本発明の同期処理回路は、２段のＰＬＬ回路１及び１４から各々発生される位相の異なる２種類のクロックが混在する構成となる。このため、前記実施の形態１で記載した他回路への影響の低減をより一層図る必要性がある。また、双方の再生クロック８及び１５は、位相は異なるが、全く同期している信号であるため、回路基板上において、本来駆動しないパルス発生回路側にディジタルノイズとして飛び込むと、そのパルス発生回路が誤動作する可能性が発生する。そこで、双方のＰＬＬ回路は、同じディジタル回路により構成されているが、電源及び基準（ＧＮＤ）電圧の分離を確実に行い、電気的に相互に干渉を防ぐ必要がある。更に、各ＰＬＬ回路１及び１４は、基板上の配置において、電源回路から各ＰＬＬ回路により消費される電流帰還ループが各々交差しないようにする事によって、相互のＰＬＬ回路の干渉を一層防ぐことが可能となる。
【００４０】
以上本発明の構成により、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を容易な回路構成で発生させることが可能となり、前記請求項１の構成に対し、更に安定に被制御回路に所望の同期信号を供給可能となる。
【００４１】
（実施の形態３）
次に、本発明の請求項３に記載された発明の実施の形態について、図６及び図７を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００４２】
請求項１の発明において、パルス発生回路１及び５から出力される同期信号の位相及び幅の設定精度は、ＰＬＬ回路１から発生される再生クロック８の周波数に依存されていたため、より高精度の位相調整精度が要求される被制御回路への同期信号の供給が非常に困難となる。そこで、設定精度を向上させようとした場合、再生クロック８の周波数を高速にする方法がある。しかしながら、再生クロック８の周波数を高速にした場合、パルス発生回路２及び５を構成する回路素子を高速クロック対応とすることは勿論のこと、同期信号を高精度に制御可能とするため、ビット数が増大する事により回路規模の増大にもつながるという課題を有していた。
【００４３】
そこで、本発明では、図６に示すようなアナログ素子で構成されたアナログシフト回路１６を用いて前記課題を解決する。図６において、パルス発生回路２から出力された同期信号を入力とし、制御回路６からの制御信号９により制御されるアナログシフト回路１６は、従来例に示したモノマルチで構成された図１３に示す回路動作と同一である。しかしながら、本実施の形態に示すアナログシフト回路１６のパルス位相設定範囲は、図７に示すように、前記再生クロック８の１周期にあたる微小な範囲のみであるため、従来例に示したようなアナログ素子固有の現象によるパルス位相設定精度のばらつき等が生じても、ディスプレイ上には殆ど影響が現れず、実使用上問題ない。また、アナログシフト回路１６は、アナログ素子で構成される回路であるため、前記実施の形態１で記載したように、ディジタル回路との分離を行うことにより、本回路の実力を十分発揮させることが可能となる。
【００４４】
尚、本実施の形態では、アナログシフト回路１６を前段のパルス発生回路２の出力に挿入しているが、ＡＦＣ回路３を通した後のパルス発生回路５の出力に、同様のアナログシフト回路を挿入した場合、ディスプレイ内の被制御回路に対し、同様な効果を生じる。
【００４５】
（実施の形態４）
次に、本発明の請求項４に記載された発明の実施の形態について、図８及び図９を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００４６】
請求項１の発明において、パルス発生回路１及び５から出力される同期信号の位相及び幅の設定精度は、ＰＬＬ回路１から発生される再生クロック８の周波数に依存されていたため、より高精度の位相調整精度が要求される被制御回路への同期信号の供給が非常に困難となる。また、請求項３の発明においては、アナログ素子で構成されたアナログシフト回路１６を用いているため、通常の使用上においては問題ないレベルにあるとはいえ、投写型ビデオプロジェクターにおける使用形態の一つである多管式のように高安定度を要求する用途においては、従来例に示したように、アナログ素子固有の現象による課題が問題となる。
【００４７】
そこで、本発明においては、図８に示すようなディジタル素子で構成されたディジタルシフト回路２２を用いて前記課題を解決する。図８において、１７は位相比較器、１８は低域通過フィルタ（以下、ＬＰＦとする）、１９は電圧制御発振器（以下、ＶＣＯとする）、２０は前記ＶＣＯ１９から発生されたクロックを１／ｎに分周する１／ｎ分周器、２１は前記１／ｎ分周器２０から発生されたクロックを１／ｍに分周する１／ｍ分周器、２は前記１／ｎ分周器２０から発生されたクロック８で駆動し前記１／ｍ分周器２１の出力を入力としたパルス発生回路２、２２は前記ＶＣＯ１９から発生されたクロックで駆動し前記パルス発生回路２の出力を入力としたディジタルシフト回路である。以上のように構成された請求項４に示す同期処理回路について、以下、動作説明を行う。
【００４８】
外部からディスプレイに入力される画像信号源の同期信号７を位相比較器１７の一方に入力する。この位相比較器１７の出力をＬＰＦ１８に入力し平滑する事で直流電圧に変換する。このＬＰＦ１８から出力された直流電圧をＶＣＯ１９に入力し、入力された直流電圧に比例したクロックを発振する。この発振クロックを任意の分周比ｎで分周する１／ｎ分周器２０に入力し、更に前記１／ｎ分周器２０により分周されたクロックを任意の分周比ｍで分周する１／ｍ分周器２１に入力する。この１／ｍ分周器２１の出力を前記位相比較器１７の他方に入力し、位相比較動作を行う。以上示した一連のＰＬＬ回路において、１／ｎ分周器２０と１／ｍ分周器２１を同一構成とした場合、図１に示すＰＬＬ回路１と同一となる。この場合、図１においては、再生クロック８はＶＣＯ１９からの出力となる。また、ＰＬＬ回路が位相同期した状態において、位相比較器１７に入力された双方の同期信号は共に同位相の関係となるため、位相比較器１７に入力された同期信号のいずれをパルス発生回路２へ入力しても同様な動作を行う。これは、請求項１から４の構成において、いずれにも当てはまることである。以上のように構成されたＰＬＬ回路を用い、１／ｎ分周器２０の出力８をパルス発生回路２に駆動用クロックとして入力する。この時、パルス発生回路２から出力される同期信号の位相及び幅の設定精度は、１同期信号期間の１／ｍである。次に、パルス発生回路２から出力された同期信号を、ＶＣＯ１９からの出力クロックで駆動するディジタルシフト回路２２に入力する。ディジタルシフト回路２２の動作を、図９を用いて以下説明する。
【００４９】
図９において、外部からディスプレイに入力される同期信号７の周波数に対し、ＰＬＬ回路に内蔵されたＶＣＯ１９から発生されるクロック周波数は、
クロック周波数＝同期信号周波数×ｎ×ｍ
という関係がある。このＶＣＯ１９から発生されるクロックを１／ｎに分周した１／ｎ分周器２０の出力となる再生クロック８の周波数は、
再生クロック周波数＝同期信号周波数×ｍ
となる。パルス発生回路２は、前記１／ｎ分周器２０の出力である再生クロック８を用いる事により所望の同期信号を出力させ、その同期信号の位相は、図９に示すように再生クロック８の周波数単位に依存される。そのパルス発生回路２から出力された同期信号を、前記再生クロック８の周波数に対し、ｎ倍の高速動作を行うＶＣＯ１９から出力されるクロックで動作するディジタルシフト回路２２に入力することで、より高精度に同期信号の位相を設定できる。
【００５０】
図８のように、ＰＬＬ回路内の分周器を１／ｎ分周器２０と１／ｍ分周器２１との２段構成にすることにより、同期処理回路において高速動作を必要とする回路ブロックを最小規模に抑えることが可能となり、従来方式に対し、安価に同期信号の位相調整を高精度に行える。
【００５１】
尚、本実施の形態では、前段のパルス発生回路２の出力をディジタルシフト回路２２に入力しているが、ＡＦＣ回路３を通した後のパルス発生回路５の出力を、本ディジタルシフト回路に入力した場合においても同様な効果を生じる。
【００５２】
（実施の形態５）
次に、本発明の請求項５に記載された発明の実施の形態について、図１０及び図１１を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００５３】
請求項１の発明において、パルス発生回路２及び５に入力された同期信号の位相及び幅を任意に制御する制御回路６から出力される制御信号９の制御範囲は、水平同期信号に対しては、ＰＬＬ回路１に内蔵される分周器の分周比により制限されるため、ディスプレイ内部で容易に検知可能となる。一方、垂直同期信号の制御範囲に対しては、ディスプレイに入力された画像信号源の走査線本数により制限される。外部からディスプレイに入力された画像信号源の水平走査周波数及び垂直走査周波数より、制御回路６において、
走査線本数＝水平走査周波数／垂直走査周波数
という演算式により、制御回路６に内蔵されたプロセッサにより、前記画像信号源の走査線本数を検出する。しかしながら、プロセッサの演算誤差により、ディスプレイに入力された画像信号源の走査線本数を計数ミスする可能性があり、この時、正確にパルス発生回路を制御できないという課題が発生する。
【００５４】
そこで、本発明において、図１０に示す回路構成により前記課題を解決する。図１０において、２３は垂直同期信号を１／４水平期間遅延する１／４水平期間遅延回路、２４は垂直同期信号を３／４水平期間遅延する３／４水平期間遅延回路、２５は反転素子、２６はＡＮＤ回路、２７は前記ＡＮＤ回路２６の出力を用いディスプレイに接続された画像信号源の水平同期信号と垂直同期信号との位相関係を検出する検出回路、２８は水平同期信号を１／２水平期間遅延する１／２水平期間遅延回路、２９はマルチプレクサ、３０はカウンタである。また、３１は外部からディスプレイに入力された画像信号源の垂直同期信号、３２は外部からディスプレイに入力された画像信号源の水平同期信号である。以上のように構成された請求項５に示す同期処理回路について、以下、動作説明を図１１を参照して行う。
【００５５】
外部から入力された画像信号源の垂直同期信号３１を各々前記ＰＬＬ回路１から出力される再生クロック８により駆動する１／４水平期間遅延回路２３及び３／４水平期間遅延回路２４に入力する。各水平期間遅延回路２３及び２４から出力された信号を反転素子２５及びＡＮＤ回路２６に入力することで、図１１に示すような１／２水平期間の幅を持つ垂直レートの同期信号を得る。本発明では、このようにして発生された垂直レートの同期信号を検出信号３３と称する。この検出信号３３のパルス内に水平同期信号パルスの有無を検出する事により、ディスプレイに入力された画像信号源の垂直同期信号３１と水平同期信号３２の位相関係を検出可能となる。
【００５６】
例えば、図１１に示すように、垂直同期信号３１と水平同期信号３２との位相関係が非常に近接した場合、検出信号３３の検出期間内に水平同期信号３２のパルスは存在しない。逆に、垂直同期信号３１と水平同期信号３２との位相関係が大きく異なる場合は、検出信号３３の検出期間内に水平同期信号３２のパルスが検出される。このように検出回路２７によって検出された結果を、水平同期信号３２を一方の入力とし、前記水平同期信号３２を前記ＰＬＬ回路１から発生される再生クロック８により１／２水平期間遅延された１／２水平期間遅延回路２８を他方の入力としたマルチプレクサ２９に入力する。マルチプレクサ２９は、前記検出信号３３のパルス内に水平同期信号３２が検出された場合、前記水平同期信号３２をそのまま出力し、逆に前記検出信号３３のパルス内に水平同期信号３２が検出されない場合、前記１／２水平期間遅延回路２８の出力を出力する。これにより、常にマルチプレクサ２９から出力される水平同期信号は、前記垂直同期信号３１に対して、ほぼ１／２水平期間遅延した位相関係となり、カウンタ３０に入力された前記垂直同期信号はマルチプレクサ２９の出力により確実にラッチ可能となる。
【００５７】
以上のような本発明の構成により、ディスプレイに入力された画像信号源の走査線本数を確実に計数可能となり、この計数結果を制御回路６に入力することで、パルス発生回路２及び５に対し、任意の位相及び幅を持つ同期信号の制御が確実に行える。
【００５８】
本発明において、外部からディスプレイに入力された画像信号源の垂直同期信号３１に対し、必ずしも直接ラッチできる位相関係にない前記ＰＬＬ回路１により発生された再生クロック８を位相遅延を１／４水平期間遅延回路２３及び３／４水平期間遅延回路２４に入力し、ラッチ動作を行わせることによりラッチミスを生じる可能性があるが、本発明の回路動作においては問題ない。また、本実施の形態において、垂直同期信号３１を遅延させる遅延回路２３及び２４の遅延量は、１／４水平期間並びに３／４水平期間としているが、検出信号３３を出力できるもので有れば、任意に設定しても同様な効果を得る。更に、本実施の形態において、入力された画像信号源の同期信号のパルス極性は正極性であり、且つ、検出信号３３の検出期間が正極性パルスである例を示しているが、、入力同期信号の極性並びに検出信号３３の極性の組み合わせにより、本実施の形態における反転素子２５及びＡＮＤ回路２６の回路構成が多様となることも追記しておく。
【００５９】
【発明の効果】
以上のように、本発明の同期処理回路によれば、ＰＬＬ回路を用いたディジタル回路構成とすることで、従来、アナログ素子により構成された同期処理回路において、アナログ素子固有の特性により安定した同期信号出力が得られない課題を容易に解決する。更に、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいては、ディスプレイに入力された画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の制御範囲の割合が異なる従来の課題に対し、本発明においてＰＬＬ回路を用いる事により、１水平走査期間を外部からディスプレイに入力された画像信号源の持つ同期信号の走査周波数に関わりなく、一定に分割する構成を用いているため、従来課題の解決が容易に図れる。
【００６０】
本発明の同期処理回路において、ＰＬＬ回路内にある分周器の分周比により制限されるパルス発生回路から出力された同期信号の位相設定精度を向上させるため、微小の可変範囲を持つアナログ素子により構成されたアナログシフト回路を組み合わせる構成、もしくは、ＰＬＬ回路内の分周器を２段構成とし、前記パルス発生回路から出力された同期信号を高速動作を行うクロックにより微小の設定範囲を持つディジタルシフト回路を組み合わせる構成により行う。これより、従来の方式に対し、安価に且つ高精度にパルス発生回路から出力された同期信号の位相もしくは幅を任意に設定可能となる。
【００６１】
更に、パルス発生回路から発生される同期信号の位相及び幅を任意に制御する制御回路において、水平同期信号に対して行う制御範囲は、ＰＬＬ回路に内蔵された分周器の分周比により制限されるため問題ないが、垂直同期信号に対して行う制御範囲は、外部からディスプレイに入力された画像信号源の走査線本数により制限されるため、その走査線本数の検出誤差が課題となる。しかしながら、本発明の構成により、ディスプレイに入力された画像信号源の走査線本数を確実に計数可能となり、この計数結果を制御回路に入力することで、パルス発生回路から出力される同期信号の位相及び幅を任意に且つ確実に制御される。
【図面の簡単な説明】
【図１】本発明の実施の形態１における同期処理回路のブロック図
【図２】本発明の実施の形態１におけるパルス発生回路のブロック図
【図３】本発明の実施の形態１におけるパルス発生回路の動作説明図
【図４】本発明の実施の形態２における同期処理回路のブロック図
【図５】本発明の実施の形態２における同期処理回路の動作説明図
【図６】本発明の実施の形態３における同期処理回路のブロック図
【図７】本発明の実施の形態３における同期処理回路の動作説明図
【図８】本発明の実施の形態４における同期処理回路のブロック図
【図９】本発明の実施の形態４における同期処理回路の動作説明図
【図１０】本発明の実施の形態５における同期処理回路のブロック図
【図１１】本発明の実施の形態５における同期処理回路の動作説明図
【図１２】従来における同期処理回路のブロック図
【図１３】従来におけるアナログ方式パルス発生回路の動作説明図
【符号の説明】
１、１４ ＰＬＬ回路
２、５ パルス発生回路
３ ＡＦＣ回路
４ 偏向出力回路
６ 制御回路
１０、１２ カウンタ
１１、１３ 比較器
１６ アナログシフト回路
１７ 位相比較器
１８ 低域通過フィルタ
１９ 電圧制御発振器
２０ １／ｎ分周器
２１ １／ｍ分周器
２２ ディジタルシフト回路
２３ １／４水平期間遅延回路
２４ ３／４水平期間遅延回路
２７ 検出回路
２８ １／２水平期間遅延回路
２９ マルチプレクサ
３０ カウンタ
３５、３６ アナログ方式パルス発生回路
【発明の属する技術分野】
本発明は、カラー受像器において、外部からカラー受像器に入力される画像信号源の持つ同期信号の再生を行い、カラー受像器内の各回路ブロックに任意の位相及び幅を持つ同期信号を供給する同期処理回路（国際特許分類 Ｈ０４Ｎ ９／２８）に関するものである。
【０００２】
【従来の技術】
図１２に従来の同期処理回路の構成を示す。
【０００３】
図１２において、３７はパルス位相設定回路、３８はパルス幅設定回路、３はＡＦＣ回路、４は偏向出力回路、３９はパルス位相設定回路、４０はパルス幅設定回路、６は制御回路、７は外部から同期処理回路に入力された画像信号源の持つ同期信号である。以上のように構成された同期処理回路について、以下その動作について説明する。
【０００４】
図１２において、外部から同期処理回路に入力された画像信号源の持つ同期信号７は、パルス位相設定回路３７及びパルス幅設定回路３８により構成されるアナログ方式パルス発生回路３５に入力される。パルス発生回路３５は、通常、モノマルチにより構成され、その出力信号は、制御回路６からの制御信号９により任意の位相及び幅を設定される。
【０００５】
図１３にモノマルチで構成されたパルス発生回路３５の動作を示す。前記同期信号７がパルス位相設定回路に入力されると、図１３に示すように、モノマルチに接続された抵抗素子や容量素子の定数により決定される時定数に応じた充電波形を得る。この充電波形により、前記同期信号７に対し、位相の異なる同期信号を得ることが可能となる。この位相の設定は、制御回路６から発生される制御信号９により、モノマルチに接続されている抵抗素子もしくは容量素子により決定される時定数を制御することで任意に設定可能となる。このように発生されたパルス位相設定回路３７の出力を、同様にモノマルチで構成されたパルス幅設定回路３８に入力することで、任意のパルス幅を持つ同期信号を得ることが可能となる。以上のように、パルス位相設定回路３７及びパルス幅設定回路３８により構成されたパルス発生回路３５により、外部からディスプレイに入力された同期信号７に対し、任意の位相及び幅を持つ同期信号を得ることが可能となる。
【０００６】
以上により発生されたアナログ方式パルス発生回路３５の出力をＡＦＣ回路３に入力する。ＡＦＣ回路３は、ＡＦＣ回路３内に内蔵した発振器の発振周波数を制御することにより、入力された同期信号に対し、同期した同期信号を発生し、偏向出力回路４に出力する。また、偏向出力回路４から偏向コイルに供給された同期信号は、分圧された後、前記ＡＦＣ回路３にフィードバックされ偏向出力回路４の安定化を図っている。
【０００７】
この偏向出力回路４からＡＦＣ回路３に入力された、ディスプレイの偏向電流周期に同期した同位相の同期信号を、前記アナログ方式パルス発生回路３５と同一構成のアナログ方式パルス発生回路３６に入力する。このパルス発生回路３６により、任意の位相及び幅を設定された同期信号は、ディスプレイ内の各被制御回路に供給可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のような従来の構成では、パルス発生回路３５及び３６に入力された同期信号を、モノマルチに接続されたアナログ素子により決定される時定数を制御回路６からの制御信号９によって変化させ、任意の位相及び幅を持つ同期信号を発生させるため、アナログ素子固有の定数のばらつきや温度特性等により、安定した同期信号出力が前記パルス発生回路３５及び３６から得られないという課題を有していた。
【０００９】
更に、従来の構成では、前記パルス発生回路３５及び３６から出力される同期信号の位相及び幅の設定範囲は、前記パルス発生回路３５及び３６内のモノマルチに接続されたアナログ素子により決定されるため、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいては、ディスプレイに入力される画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の設定範囲の割合が異なるという課題を有していた。
【００１０】
例えば、同期信号の位相を決定するモノマルチに接続されたアナログ素子が持つ時定数の可変範囲が５μｓｅｃであったとする。この時、外部から水平走査周波数１００ｋＨｚの画像信号源が接続された場合、同期信号の位相の可変範囲は、
５μｓｅｃ／（１／１００ｋＨｚ）＝５０％
となるが、外部から入力される画像信号源の走査周波数が２０ｋＨｚの場合は、
５μｓｅｃ／（１／２０ｋＨｚ）＝１０％
となり、同期信号の位相の設定範囲がディスプレイ上で狭くなる欠点があった。
【００１１】
また、通常、制御回路６からの制御信号９は、固定の分解能を持つディジタル信号である。先程の例において、制御回路６からの制御信号９は、１０ビットの分解能を持つディジタル信号線であると仮定すると、外部から入力される画像信号源の走査周波数が１００ｋＨｚと２０ｋＨｚとを比較すると、１ビットあたりの同期信号の位相の設定精度が５倍異なることになる。すなわち、位相の調整精度が外部からディスプレイに入力される画像信号源の持つ走査周波数によって異なる課題をも有していた。
【００１２】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の同期処理回路は、外部からディスプレイに入力された画像信号源の同期信号を、ＰＬＬ回路に入力し、そこで同期再生させ、このＰＬＬ回路で再生されたクロックを用いる事で、任意の位相及び幅を持つ同期信号を安定にディスプレイ内の被制御回路に供給する事を特徴とする。
【００１３】
本発明によれば、ＰＬＬ回路を用いたディジタル方式によりパルス発生回路を構成できるため、従来のアナログ方式に比べ、素子のばらつきや温度特性による同期信号の位相や幅の変化が無くなり、安定した同期信号をディスプレイ内の被制御回路に供給することが可能となる。また、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいても、ディスプレイへ入力される画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の設定範囲の割合が異なる従来の課題も容易に解決可能となる。更に、前記ＰＬＬ回路において、電圧制御発振器から出力される発振クロックを１／ｎに分周する１／ｎ分周器と、前記１／ｎ分周器の出力を１／ｍに分周する１／ｍ分周器とで分周する構成を用い、前記１／ｎ分周器から出力される低速クロックを前記パルス発生回路に入力し、その出力を前記電圧制御発振器から出力される高速クロックにより駆動されるディジタルシフト回路に入力することで、従来、同一クロックで同期信号の位相制御を行っていた方式と比較し、安価に且つ高精度に同期信号の位相を制御可能となる。
【００１４】
更に、外部からディスプレイに入力される任意の画像信号源の垂直同期信号を１／４水平期間遅延回路及び３／４水平期間回路に入力し、各々の出力信号を用い、ディスプレイに入力された画像信号源の水平同期信号と垂直同期信号との位相関係を検出する検出信号を発生し、その検出結果を基に、確実に外部からディスプレイに入力される水平同期信号と同期した同期信号で垂直同期信号をラッチ可能となる位相関係にする手段を備えることで、外部からディスプレイに入力される画像信号源の走査線本数を計数でき、安定した同期信号をディスプレイ内の被制御回路に供給可能となる。
【００１６】
【発明の実施の形態】
請求項１に記載の同期処理回路は、外部からディスプレイに入力される任意の画像信号源が持つ同期信号を入力とした第１のＰＬＬ回路と、前記同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、前記第１のパルス発生回路の出力を入力としたＡＦＣ回路と、前記ＡＦＣ回路の出力を入力とし、その出力を前記ＡＦＣ回路にフィードバックする偏向出力回路と、前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を入力とし、前記第１のＰＬＬ回路から発生されるクロックにより駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなりディスプレイ内の被制御回路に任意の同期信号を供給する第２のパルス発生回路とを備えたことを特徴とし、ディスプレイの同期安定度の向上並びに対応走査周波数範囲の拡大を図る作用を有する。
【００１８】
請求項２に記載の同期処理回路は、請求項１に記載された同期処理回路において、偏向出力回路からＡＦＣ回路へフィードバックされた信号を入力とした第２のＰＬＬ回路と、前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を、前記第２のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第２のパルス発生回路に入力する事でディスプレイ内の被制御回路に任意の同期信号を供給する手段を設けたことを特徴とし、請求項１に記載の同期処理回路に対し、ディスプレイの同期安定度を更に向上させる作用を有する。
【００２０】
請求項３に記載の同期処理回路は、請求項１に記載された同期処理回路において、第１のパルス発生回路の出力を、制御回路により制御されるアナログシフト回路に入力し、そのアナログシフト回路の出力をＡＦＣ回路に入力することで、第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を備えたことを特徴とし、請求項１に記載の同期処理回路において、ＰＬＬ回路で再生されたクロック周波数により制限されていた同期信号の位相調整精度を向上させる作用を有する。
【００２２】
請求項４に記載の同期処理回路は、請求項１に記載された同期処理回路において、外部からディスプレイに入力される任意の画像信号源が持つ同期信号を一方の入力とした位相比較器と、前記位相比較器の出力を入力とした低域通過フィルタと、前記低域通過フィルタの出力を入力とした電圧制御発振器と、前記電圧制御発振器の出力を１／ｎに分周する１／ｎ分周器と、前記１／ｎ分周器を１／ｍに分周し、その出力を前記位相比較器の他方に入力する１／ｍ分周器と、前記１／ｍ分周器の出力を入力とし前記１／ｎ分周器の出力で駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、前記第１のパルス発生回路の出力を前記電圧制御発振器の出力で駆動し前記制御回路により制御されるディジタルシフト回路に入力し、その出力を前記ＡＦＣ回路に入力することで、前記第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を設けた事を特徴とし、請求項３に記載の同期処理回路に対し、安定に同期信号をディスプレイ内の被制御回路に供給可能とする作用を有する。
【００２４】
請求項５に記載の同期処理回路は、請求項１に記載された同期処理回路において、外部からディスプレイに入力される任意の画像信号源が持つ垂直同期信号を入力とし第１のＰＬＬ回路から発生されるクロックにより駆動される１／４水平期間遅延回路と、前記垂直同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される３／４水平期間遅延回路と、前記３／４水平期間遅延回路の出力を入力とした反転回路と、前記１／４水平期間遅延回路の出力を一方の入力とし前記反転回路の出力を他方の出力としたＡＮＤ回路と、外部からディスプレイに入力される任意の画像信号源が持つ水平同期信号を入力とし前記ＡＮＤ回路の出力により制御される検出回路と、前記水平同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される１／２水平期間遅延回路と、前記水平同期信号を一方の入力とし前記１／２水平期間遅延回路の出力を他方の入力とした前記検出回路の出力により制御されるマルチプレクサと、前記垂直同期信号をマルチプレクサの出力をクロックとして用いて計数するカウンタに入力し前記制御回路に入力する手段をさらに備えたことを特徴とし、請求項１記載の同期処理回路に対し、外部からディスプレイに入力される画像信号源の走査線本数を確実に計数可能とする作用を有する。
【００２５】
以下、本発明の一実施の形態について、図面を用いて説明する。
（実施の形態１）
以下、本発明の請求項１に記載された発明の実施の形態について、図１から図３を用いて説明する。
【００２６】
図１において、１はＰＬＬ回路、２はパルス発生回路、３はＡＦＣ回路、４は偏向出力回路、５はパルス発生回路、６は制御回路、７は外部からディスプレイに入力された画像信号源の同期信号である。以上のように構成された同期処理回路について、以下その動作を説明する。
【００２７】
外部からディスプレイに入力された画像信号源の同期信号７をＰＬＬ回路１に入力し、同期再生を行う。ＰＬＬ回路１は電圧制御発振器を内蔵し、この電圧制御発振器は、ＰＬＬ回路１に入力された同期信号７に同期したクロックを発生する。この電圧制御発振器から発生される再生クロック８をパルス発生回路２に入力し、任意のパルス位相及び幅を制御信号９により制御回路６から制御され、ＡＦＣ回路３に供給する。このパルス発生回路２の構成を図２に、更に動作タイミングチャートをを図３に示す。
【００２８】
図２において、１０及び１２は前記ＰＬＬ回路１から発生される再生クロック８により駆動されるカウンタ、１１及び１３は比較器である。
【００２９】
カウンタ１０のリセット端子に外部からディスプレイに入力された同期信号７を入力し、前記カウンタ１０を分周するクロックとして、前記同期信号７に同期した前記ＰＬＬ回路１から発生される再生クロック８を入力し、分周を行う。この分周動作は、前記同期信号７が入力されるとリセットされる。カウンタ１０のリセット端子に入力される同期信号７の代わりに、前記ＰＬＬ回路に内蔵される分周器の分周出力を用いても同一の動作を行う。このカウンタ１０から出力される分周値を比較器１１の一方に入力し、制御回路６から発生される制御信号９を比較器１１の他方に入力する。各々前記比較器１１に各々入力された信号を比較し、前記比較器１１で判定された結果を出力する。図３にその一例を示す。図３において、制御回路６からの制御信号が”２”であったとする。この時、比較器１１の判定論理が入力された双方の値が一致した時のみ”１”を出力する場合、カウンタ１０の出力が”２”の時のみ同期信号が出力される。これより、制御回路６から発生される制御信号９の値を任意に変化させることで、パルス発生回路２に入力された同期信号７に対し、任意の位相を持つ同期信号を出力することが可能となる。制御回路６からの設定値は、前記ＰＬＬ回路１に内蔵された分周器の分周比により依存さるため、高精度にパルス位相を設定する場合は、前記ＰＬＬ回路１の分周比を大きくすることにより可能となる。このようにして出力された同期信号を、前記カウンタ１０と同様に前記ＰＬＬ回路１で発生された再生クロック８で動作するカウンタ１２のリセット端子に入力し、その分周された出力を比較器１３の一方に入力する。前記比較器１１と同様に比較器１３の他方に制御回路６から制御信号９を入力し、比較器１３に各々入力された信号を比較して、同期信号を発生する。図３にその一例を示す。図３において、制御回路６からの制御信号が”１”であったとする。この時、比較器１３の判定論理が制御信号９の値に対し、前記カウンタ１２の出力が小さい時に”１”を出力する場合、カウンタ１２の出力が”１”以下の時のみ同期信号が出力される。
【００３０】
これより、制御回路６から発生された制御信号９の値を任意に設定することで、任意の幅を持つ同期信号を出力させることが可能となる。以上のように、図２に示すパルス発生回路２を制御回路６からの制御信号９により制御することで、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を前記パルス発生回路２から出力させることが可能となる。
【００３１】
図２に示すパルス発生回路２を構成する比較器１１及び１３の判定論理は、本実施の形態の他の判定論理を用いても同様な効果を得る。また、比較器１１及び１３の出力は、比較判定をする際に入力信号の切り替わり点でスパイク状のノイズを通常発生するため、ラッチ回路を比較器１１及び１３の出力信号の後段に接続し、前記スパイク状のノイズによる判定ミスを防ぎ、次段の回路ブロックにその判定結果を供給する。
【００３２】
このようにしてパルス発生回路２から出力された同期信号をＡＦＣ回路３に供給する。ＡＦＣ回路３は、アナログ素子で構成されるため、ディジタル回路で構成されたパルス発生回路２及び５、更に高速のクロックを発生するＰＬＬ回路１からのディジタルノイズが侵入すると回路動作が不安定となり、安定した同期信号を偏向出力回路４に供給できない課題が発生する可能性がある。そこで、アナログ素子で構成されるＡＦＣ回路３とディジタル回路で構成される回路ブロックとを物理的に離し、ディジタルノイズをＡＦＣ回路３に侵入を防ぐ手段が一つある。しかしながら、パルス発生回路２及び５とＡＦＣ回路３を離すと逆にその信号伝送経路にノイズが重畳される可能性が生じる。そこで、ＡＦＣ回路３へのディジタルノイズの侵入を防ぐ手段として、双方の回路ブロックの電源ライン及び基準電圧（ＧＮＤ）ラインを分離する事により、電気的に回路分離を図る方法がある。
【００３３】
その他、ディジタル回路全体をシールドする事により輻射によるノイズの侵入を防ぎ、安定した同期信号を偏向出力回路４に供給する手法もある。以上のような手法を用い、ディジタルノイズの影響によるＡＦＣ回路３の不安定動作の要因を除去する事で、ＡＦＣ回路３から偏向出力回路４に安定した同期信号を供給する事が可能となる。この偏向出力回路４から前記ＡＦＣ回路３に同期信号をフィードバックすることで、偏向出力回路４の同期安定度の向上を図る。
【００３４】
この偏向出力回路４から前記ＡＦＣ回路３にフィードバックされたディスプレイの偏向電流周期と同位相の同期信号を前記パルス発生回路２と同様な構成からなる、前記ＰＬＬ回路１から発生された再生クロック８により駆動されるパルス発生回路５に入力する。先に述べたパルス発生回路２と同様な動作により、パルス発生回路５からディスプレイ内の映像回路，コンバーゼンス回路，フォーカス回路等、種々の被制御回路に任意の位相及び幅を持つ同期信号を供給する。ディスプレイの偏向電流周期と同位相の同期信号をパルス発生回路５に入力する構成により、ディスプレイの偏向開始位相を容易に検出できる事により、回路規模の増大無しに被制御回路に所望の同期信号を供給可能となる。
【００３５】
以上本発明の構成により、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を容易な回路構成で、ディスプレイ内の被制御回路に所望の同期信号を安定に供給可能となる。
【００３６】
（実施の形態２）
次に、本発明の請求項２に記載された発明の実施の形態について、図４及び図５を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００３７】
請求項１の発明において、パルス発生回路２及び５は、ＰＬＬ回路１により発生される共通の再生クロック８により駆動される。このような構成の場合、図５（ａ）に示すように、初段のパルス発生回路２から出力される同期信号とＰＬＬ回路１から発生される再生クロック８との位相関係は、パルス発生回路２にリセット信号として入力される同期信号７により、ラッチ可能となる位相関係を保つ。しかしながら、後段のパルス発生回路５にリセット信号として入力される偏向出力回路４からＡＦＣ回路３に入力される同期信号は、ＡＦＣ回路３がアナログ素子で構成される回路であることより、図５（ａ）に示すように、ＰＬＬ回路１から発生される再生クロック８と同位相関係になる可能性がある。パルス発生回路５に入力された同期信号と再生クロック８とが同位相になった場合、ラッチできなくなり、パルス発生回路５からディスプレイ内の被制御回路に供給される同期信号が不安定となるため、ディスプレイに画面揺れやジッター等として現れ、映像品位の劣化の原因となる。
【００３８】
そこで、本発明では、図４に示すように偏向出力回路４からＡＦＣ回路３へフィードバックされる同期信号を直接パルス発生回路５に供給せず、ＰＬＬ回路１４に一度供給し、このＰＬＬ回路１４から出力される再生クロック１５によりパルス発生回路５を駆動する手段を備えることにより前記課題を解決する。本実施の形態における同期処理回路の動作を図５（ｂ）に示す。図５（ｂ）の例に示すように、ＰＬＬ回路１から発生される再生クロック８とアナログ素子で構成されるＡＦＣ回路３の出力が同位相の場合においても、本発明の構成により、ＰＬＬ回路１４を用いて同期再生を行わせるため、パルス発生回路５から請求項１の発明の構成に対し、より安定した同期信号をディスプレイ内の被制御回路に供給可能となる。
【００３９】
本発明の同期処理回路は、２段のＰＬＬ回路１及び１４から各々発生される位相の異なる２種類のクロックが混在する構成となる。このため、前記実施の形態１で記載した他回路への影響の低減をより一層図る必要性がある。また、双方の再生クロック８及び１５は、位相は異なるが、全く同期している信号であるため、回路基板上において、本来駆動しないパルス発生回路側にディジタルノイズとして飛び込むと、そのパルス発生回路が誤動作する可能性が発生する。そこで、双方のＰＬＬ回路は、同じディジタル回路により構成されているが、電源及び基準（ＧＮＤ）電圧の分離を確実に行い、電気的に相互に干渉を防ぐ必要がある。更に、各ＰＬＬ回路１及び１４は、基板上の配置において、電源回路から各ＰＬＬ回路により消費される電流帰還ループが各々交差しないようにする事によって、相互のＰＬＬ回路の干渉を一層防ぐことが可能となる。
【００４０】
以上本発明の構成により、外部からディスプレイに入力された画像信号源の同期信号に対し、任意の位相及び幅を持つ同期信号を容易な回路構成で発生させることが可能となり、前記請求項１の構成に対し、更に安定に被制御回路に所望の同期信号を供給可能となる。
【００４１】
（実施の形態３）
次に、本発明の請求項３に記載された発明の実施の形態について、図６及び図７を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００４２】
請求項１の発明において、パルス発生回路１及び５から出力される同期信号の位相及び幅の設定精度は、ＰＬＬ回路１から発生される再生クロック８の周波数に依存されていたため、より高精度の位相調整精度が要求される被制御回路への同期信号の供給が非常に困難となる。そこで、設定精度を向上させようとした場合、再生クロック８の周波数を高速にする方法がある。しかしながら、再生クロック８の周波数を高速にした場合、パルス発生回路２及び５を構成する回路素子を高速クロック対応とすることは勿論のこと、同期信号を高精度に制御可能とするため、ビット数が増大する事により回路規模の増大にもつながるという課題を有していた。
【００４３】
そこで、本発明では、図６に示すようなアナログ素子で構成されたアナログシフト回路１６を用いて前記課題を解決する。図６において、パルス発生回路２から出力された同期信号を入力とし、制御回路６からの制御信号９により制御されるアナログシフト回路１６は、従来例に示したモノマルチで構成された図１３に示す回路動作と同一である。しかしながら、本実施の形態に示すアナログシフト回路１６のパルス位相設定範囲は、図７に示すように、前記再生クロック８の１周期にあたる微小な範囲のみであるため、従来例に示したようなアナログ素子固有の現象によるパルス位相設定精度のばらつき等が生じても、ディスプレイ上には殆ど影響が現れず、実使用上問題ない。また、アナログシフト回路１６は、アナログ素子で構成される回路であるため、前記実施の形態１で記載したように、ディジタル回路との分離を行うことにより、本回路の実力を十分発揮させることが可能となる。
【００４４】
尚、本実施の形態では、アナログシフト回路１６を前段のパルス発生回路２の出力に挿入しているが、ＡＦＣ回路３を通した後のパルス発生回路５の出力に、同様のアナログシフト回路を挿入した場合、ディスプレイ内の被制御回路に対し、同様な効果を生じる。
【００４５】
（実施の形態４）
次に、本発明の請求項４に記載された発明の実施の形態について、図８及び図９を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００４６】
請求項１の発明において、パルス発生回路１及び５から出力される同期信号の位相及び幅の設定精度は、ＰＬＬ回路１から発生される再生クロック８の周波数に依存されていたため、より高精度の位相調整精度が要求される被制御回路への同期信号の供給が非常に困難となる。また、請求項３の発明においては、アナログ素子で構成されたアナログシフト回路１６を用いているため、通常の使用上においては問題ないレベルにあるとはいえ、投写型ビデオプロジェクターにおける使用形態の一つである多管式のように高安定度を要求する用途においては、従来例に示したように、アナログ素子固有の現象による課題が問題となる。
【００４７】
そこで、本発明においては、図８に示すようなディジタル素子で構成されたディジタルシフト回路２２を用いて前記課題を解決する。図８において、１７は位相比較器、１８は低域通過フィルタ（以下、ＬＰＦとする）、１９は電圧制御発振器（以下、ＶＣＯとする）、２０は前記ＶＣＯ１９から発生されたクロックを１／ｎに分周する１／ｎ分周器、２１は前記１／ｎ分周器２０から発生されたクロックを１／ｍに分周する１／ｍ分周器、２は前記１／ｎ分周器２０から発生されたクロック８で駆動し前記１／ｍ分周器２１の出力を入力としたパルス発生回路２、２２は前記ＶＣＯ１９から発生されたクロックで駆動し前記パルス発生回路２の出力を入力としたディジタルシフト回路である。以上のように構成された請求項４に示す同期処理回路について、以下、動作説明を行う。
【００４８】
外部からディスプレイに入力される画像信号源の同期信号７を位相比較器１７の一方に入力する。この位相比較器１７の出力をＬＰＦ１８に入力し平滑する事で直流電圧に変換する。このＬＰＦ１８から出力された直流電圧をＶＣＯ１９に入力し、入力された直流電圧に比例したクロックを発振する。この発振クロックを任意の分周比ｎで分周する１／ｎ分周器２０に入力し、更に前記１／ｎ分周器２０により分周されたクロックを任意の分周比ｍで分周する１／ｍ分周器２１に入力する。この１／ｍ分周器２１の出力を前記位相比較器１７の他方に入力し、位相比較動作を行う。以上示した一連のＰＬＬ回路において、１／ｎ分周器２０と１／ｍ分周器２１を同一構成とした場合、図１に示すＰＬＬ回路１と同一となる。この場合、図１においては、再生クロック８はＶＣＯ１９からの出力となる。また、ＰＬＬ回路が位相同期した状態において、位相比較器１７に入力された双方の同期信号は共に同位相の関係となるため、位相比較器１７に入力された同期信号のいずれをパルス発生回路２へ入力しても同様な動作を行う。これは、請求項１から４の構成において、いずれにも当てはまることである。以上のように構成されたＰＬＬ回路を用い、１／ｎ分周器２０の出力８をパルス発生回路２に駆動用クロックとして入力する。この時、パルス発生回路２から出力される同期信号の位相及び幅の設定精度は、１同期信号期間の１／ｍである。次に、パルス発生回路２から出力された同期信号を、ＶＣＯ１９からの出力クロックで駆動するディジタルシフト回路２２に入力する。ディジタルシフト回路２２の動作を、図９を用いて以下説明する。
【００４９】
図９において、外部からディスプレイに入力される同期信号７の周波数に対し、ＰＬＬ回路に内蔵されたＶＣＯ１９から発生されるクロック周波数は、
クロック周波数＝同期信号周波数×ｎ×ｍ
という関係がある。このＶＣＯ１９から発生されるクロックを１／ｎに分周した１／ｎ分周器２０の出力となる再生クロック８の周波数は、
再生クロック周波数＝同期信号周波数×ｍ
となる。パルス発生回路２は、前記１／ｎ分周器２０の出力である再生クロック８を用いる事により所望の同期信号を出力させ、その同期信号の位相は、図９に示すように再生クロック８の周波数単位に依存される。そのパルス発生回路２から出力された同期信号を、前記再生クロック８の周波数に対し、ｎ倍の高速動作を行うＶＣＯ１９から出力されるクロックで動作するディジタルシフト回路２２に入力することで、より高精度に同期信号の位相を設定できる。
【００５０】
図８のように、ＰＬＬ回路内の分周器を１／ｎ分周器２０と１／ｍ分周器２１との２段構成にすることにより、同期処理回路において高速動作を必要とする回路ブロックを最小規模に抑えることが可能となり、従来方式に対し、安価に同期信号の位相調整を高精度に行える。
【００５１】
尚、本実施の形態では、前段のパルス発生回路２の出力をディジタルシフト回路２２に入力しているが、ＡＦＣ回路３を通した後のパルス発生回路５の出力を、本ディジタルシフト回路に入力した場合においても同様な効果を生じる。
【００５２】
（実施の形態５）
次に、本発明の請求項５に記載された発明の実施の形態について、図１０及び図１１を用いて説明する。尚、前述した実施の形態と同じ構成については同一の符号を用い、説明を省略する。
【００５３】
請求項１の発明において、パルス発生回路２及び５に入力された同期信号の位相及び幅を任意に制御する制御回路６から出力される制御信号９の制御範囲は、水平同期信号に対しては、ＰＬＬ回路１に内蔵される分周器の分周比により制限されるため、ディスプレイ内部で容易に検知可能となる。一方、垂直同期信号の制御範囲に対しては、ディスプレイに入力された画像信号源の走査線本数により制限される。外部からディスプレイに入力された画像信号源の水平走査周波数及び垂直走査周波数より、制御回路６において、
走査線本数＝水平走査周波数／垂直走査周波数
という演算式により、制御回路６に内蔵されたプロセッサにより、前記画像信号源の走査線本数を検出する。しかしながら、プロセッサの演算誤差により、ディスプレイに入力された画像信号源の走査線本数を計数ミスする可能性があり、この時、正確にパルス発生回路を制御できないという課題が発生する。
【００５４】
そこで、本発明において、図１０に示す回路構成により前記課題を解決する。図１０において、２３は垂直同期信号を１／４水平期間遅延する１／４水平期間遅延回路、２４は垂直同期信号を３／４水平期間遅延する３／４水平期間遅延回路、２５は反転素子、２６はＡＮＤ回路、２７は前記ＡＮＤ回路２６の出力を用いディスプレイに接続された画像信号源の水平同期信号と垂直同期信号との位相関係を検出する検出回路、２８は水平同期信号を１／２水平期間遅延する１／２水平期間遅延回路、２９はマルチプレクサ、３０はカウンタである。また、３１は外部からディスプレイに入力された画像信号源の垂直同期信号、３２は外部からディスプレイに入力された画像信号源の水平同期信号である。以上のように構成された請求項５に示す同期処理回路について、以下、動作説明を図１１を参照して行う。
【００５５】
外部から入力された画像信号源の垂直同期信号３１を各々前記ＰＬＬ回路１から出力される再生クロック８により駆動する１／４水平期間遅延回路２３及び３／４水平期間遅延回路２４に入力する。各水平期間遅延回路２３及び２４から出力された信号を反転素子２５及びＡＮＤ回路２６に入力することで、図１１に示すような１／２水平期間の幅を持つ垂直レートの同期信号を得る。本発明では、このようにして発生された垂直レートの同期信号を検出信号３３と称する。この検出信号３３のパルス内に水平同期信号パルスの有無を検出する事により、ディスプレイに入力された画像信号源の垂直同期信号３１と水平同期信号３２の位相関係を検出可能となる。
【００５６】
例えば、図１１に示すように、垂直同期信号３１と水平同期信号３２との位相関係が非常に近接した場合、検出信号３３の検出期間内に水平同期信号３２のパルスは存在しない。逆に、垂直同期信号３１と水平同期信号３２との位相関係が大きく異なる場合は、検出信号３３の検出期間内に水平同期信号３２のパルスが検出される。このように検出回路２７によって検出された結果を、水平同期信号３２を一方の入力とし、前記水平同期信号３２を前記ＰＬＬ回路１から発生される再生クロック８により１／２水平期間遅延された１／２水平期間遅延回路２８を他方の入力としたマルチプレクサ２９に入力する。マルチプレクサ２９は、前記検出信号３３のパルス内に水平同期信号３２が検出された場合、前記水平同期信号３２をそのまま出力し、逆に前記検出信号３３のパルス内に水平同期信号３２が検出されない場合、前記１／２水平期間遅延回路２８の出力を出力する。これにより、常にマルチプレクサ２９から出力される水平同期信号は、前記垂直同期信号３１に対して、ほぼ１／２水平期間遅延した位相関係となり、カウンタ３０に入力された前記垂直同期信号はマルチプレクサ２９の出力により確実にラッチ可能となる。
【００５７】
以上のような本発明の構成により、ディスプレイに入力された画像信号源の走査線本数を確実に計数可能となり、この計数結果を制御回路６に入力することで、パルス発生回路２及び５に対し、任意の位相及び幅を持つ同期信号の制御が確実に行える。
【００５８】
本発明において、外部からディスプレイに入力された画像信号源の垂直同期信号３１に対し、必ずしも直接ラッチできる位相関係にない前記ＰＬＬ回路１により発生された再生クロック８を位相遅延を１／４水平期間遅延回路２３及び３／４水平期間遅延回路２４に入力し、ラッチ動作を行わせることによりラッチミスを生じる可能性があるが、本発明の回路動作においては問題ない。また、本実施の形態において、垂直同期信号３１を遅延させる遅延回路２３及び２４の遅延量は、１／４水平期間並びに３／４水平期間としているが、検出信号３３を出力できるもので有れば、任意に設定しても同様な効果を得る。更に、本実施の形態において、入力された画像信号源の同期信号のパルス極性は正極性であり、且つ、検出信号３３の検出期間が正極性パルスである例を示しているが、、入力同期信号の極性並びに検出信号３３の極性の組み合わせにより、本実施の形態における反転素子２５及びＡＮＤ回路２６の回路構成が多様となることも追記しておく。
【００５９】
【発明の効果】
以上のように、本発明の同期処理回路によれば、ＰＬＬ回路を用いたディジタル回路構成とすることで、従来、アナログ素子により構成された同期処理回路において、アナログ素子固有の特性により安定した同期信号出力が得られない課題を容易に解決する。更に、種々の走査周波数を有する画像信号源を１つのディスプレイに映し出すマルチスキャンディスプレイにおいては、ディスプレイに入力された画像信号源の走査周波数によって、１走査周波数期間に対する同期信号の位相及び幅の制御範囲の割合が異なる従来の課題に対し、本発明においてＰＬＬ回路を用いる事により、１水平走査期間を外部からディスプレイに入力された画像信号源の持つ同期信号の走査周波数に関わりなく、一定に分割する構成を用いているため、従来課題の解決が容易に図れる。
【００６０】
本発明の同期処理回路において、ＰＬＬ回路内にある分周器の分周比により制限されるパルス発生回路から出力された同期信号の位相設定精度を向上させるため、微小の可変範囲を持つアナログ素子により構成されたアナログシフト回路を組み合わせる構成、もしくは、ＰＬＬ回路内の分周器を２段構成とし、前記パルス発生回路から出力された同期信号を高速動作を行うクロックにより微小の設定範囲を持つディジタルシフト回路を組み合わせる構成により行う。これより、従来の方式に対し、安価に且つ高精度にパルス発生回路から出力された同期信号の位相もしくは幅を任意に設定可能となる。
【００６１】
更に、パルス発生回路から発生される同期信号の位相及び幅を任意に制御する制御回路において、水平同期信号に対して行う制御範囲は、ＰＬＬ回路に内蔵された分周器の分周比により制限されるため問題ないが、垂直同期信号に対して行う制御範囲は、外部からディスプレイに入力された画像信号源の走査線本数により制限されるため、その走査線本数の検出誤差が課題となる。しかしながら、本発明の構成により、ディスプレイに入力された画像信号源の走査線本数を確実に計数可能となり、この計数結果を制御回路に入力することで、パルス発生回路から出力される同期信号の位相及び幅を任意に且つ確実に制御される。
【図面の簡単な説明】
【図１】本発明の実施の形態１における同期処理回路のブロック図
【図２】本発明の実施の形態１におけるパルス発生回路のブロック図
【図３】本発明の実施の形態１におけるパルス発生回路の動作説明図
【図４】本発明の実施の形態２における同期処理回路のブロック図
【図５】本発明の実施の形態２における同期処理回路の動作説明図
【図６】本発明の実施の形態３における同期処理回路のブロック図
【図７】本発明の実施の形態３における同期処理回路の動作説明図
【図８】本発明の実施の形態４における同期処理回路のブロック図
【図９】本発明の実施の形態４における同期処理回路の動作説明図
【図１０】本発明の実施の形態５における同期処理回路のブロック図
【図１１】本発明の実施の形態５における同期処理回路の動作説明図
【図１２】従来における同期処理回路のブロック図
【図１３】従来におけるアナログ方式パルス発生回路の動作説明図
【符号の説明】
１、１４ ＰＬＬ回路
２、５ パルス発生回路
３ ＡＦＣ回路
４ 偏向出力回路
６ 制御回路
１０、１２ カウンタ
１１、１３ 比較器
１６ アナログシフト回路
１７ 位相比較器
１８ 低域通過フィルタ
１９ 電圧制御発振器
２０ １／ｎ分周器
２１ １／ｍ分周器
２２ ディジタルシフト回路
２３ １／４水平期間遅延回路
２４ ３／４水平期間遅延回路
２７ 検出回路
２８ １／２水平期間遅延回路
２９ マルチプレクサ
３０ カウンタ
３５、３６ アナログ方式パルス発生回路
Claims (5)
- 外部からディスプレイに入力される任意の画像信号源が持つ同期信号を入力とした第１のＰＬＬ回路と、
前記同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、
前記第１のパルス発生回路の出力を入力としたＡＦＣ回路と、
前記ＡＦＣ回路の出力を入力とし、その出力を前記ＡＦＣ回路にフィードバックする偏向出力回路と、
前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなり、ディスプレイ内の被制御回路に任意の同期信号を供給する第２のパルス発生回路とを備えたことを特徴とする同期処理回路。 - 偏向出力回路からＡＦＣ回路へフィードバックされた信号を入力とした第２のＰＬＬ回路と、
前記偏向出力回路から前記ＡＦＣ回路へフィードバックされた信号を、前記第２のＰＬＬ回路から発生されるクロックで駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第２のパルス発生回路に入力する事でディスプレイ内の被制御回路に任意の同期信号を供給する手段を設けたことを特徴とする請求項１記載の同期処理回路。 - 前記第１のパルス発生回路の出力を、制御回路により制御されるアナログシフト回路に入力し、そのアナログシフト回路の出力をＡＦＣ回路に入力することで、前記第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を設けたことを特徴とする請求項１記載の同期処理回路。
- 外部からディスプレイに入力される任意の画像信号源が持つ同期信号を一方の入力とした位相比較器と、
前記位相比較器の出力を入力とした低域通過フィルタと、
前記低域通過フィルタの出力を入力とした電圧制御発振器と、
前記電圧制御発振器の出力を１／ｎに分周する１／ｎ分周器と、
前記１／ｎ分周器を１／ｍに分周し、その出力を前記位相比較器の他方に入力する１／ｍ分周器と、
前記１／ｍ分周器の出力を入力とし前記１／ｎ分周器の出力で駆動し分周値を出力するカウンタおよび前記分周値と前記制御回路から発生される制御信号とを比較し判定された結果を出力する比較器からなる第１のパルス発生回路と、
前記第１のパルス発生回路の出力を前記電圧制御発振器の出力で駆動し前記制御回路により制御されるディジタルシフト回路に入力し、その出力を前記ＡＦＣ回路に入力することで、前記第１のパルス発生回路から出力される同期信号の位相を高精度に調整する手段を設けたことを特徴とする請求項１記載の同期処理回路。 - 外部からディスプレイに入力される任意の画像信号源が持つ垂直同期信号を入力とし第１のＰＬＬ回路から発生されるクロックにより駆動される１／４水平期間遅延回路と、
前記垂直同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される３／４水平期間遅延回路と、
前記３／４水平期間遅延回路の出力を入力とした反転回路と、
前記１／４水平期間遅延回路の出力を一方の入力とし前記反転回路の出力を他方の出力としたＡＮＤ回路と、
外部からディスプレイに入力される任意の画像信号源が持つ水平同期信号を入力とし前記ＡＮＤ回路の出力により制御される検出回路と、
前記水平同期信号を入力とし前記第１のＰＬＬ回路から発生されるクロックにより駆動される１／２水平期間遅延回路と、
前記水平同期信号を一方の入力とし前記１／２水平期間遅延回路の出力を他方の入力とした前記検出回路の出力により制御されるマルチプレクサと、
前記垂直同期信号をマルチプレクサの出力をクロックとして用いて計数するカウンタに入力し前記制御回路に入力する事で確実に外部からディスプレイに入力される画像信号源の走査線本数を確実に計数する手段をさらに設けたことを特徴とする請求項１記載の同期処理回路。
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