JPH09297555A - ドットクロック再生装置 - Google Patents
ドットクロック再生装置Info
- Publication number
- JPH09297555A JPH09297555A JP8112470A JP11247096A JPH09297555A JP H09297555 A JPH09297555 A JP H09297555A JP 8112470 A JP8112470 A JP 8112470A JP 11247096 A JP11247096 A JP 11247096A JP H09297555 A JPH09297555 A JP H09297555A
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- JP
- Japan
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- clock
- circuit
- video signal
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- pll circuit
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- Pending
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 液晶ディスプレイにおいて入力する信号のタ
イミングが変化してもクロック数を自動的に最適に調整
するドットクロック再生装置を提供するものである。 【解決手段】 任意ドット数分の特定映像信号を出力可
能な映像信号出力装置１とＰＬＬ回路２とカウンター回
路４と比較回路５と制御回路６とで構成され、クロック
数を自動的に調整するものである。
イミングが変化してもクロック数を自動的に最適に調整
するドットクロック再生装置を提供するものである。 【解決手段】 任意ドット数分の特定映像信号を出力可
能な映像信号出力装置１とＰＬＬ回路２とカウンター回
路４と比較回路５と制御回路６とで構成され、クロック
数を自動的に調整するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号のドット
クロックが出力されないコンピュータ（ＩＢＭＰＣ等）
に接続される液晶ディスプレイなどにおけるクロック調
整を行うドットクロック再生装置に関するものである。
クロックが出力されないコンピュータ（ＩＢＭＰＣ等）
に接続される液晶ディスプレイなどにおけるクロック調
整を行うドットクロック再生装置に関するものである。
【０００２】
【従来の技術】パソコンやＥＷＳ等の映像信号は、水平
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。しかし、ドットクロックを出
力しているパソコンなどは少ないため、画像表示装置の
方で水平同期信号をてい倍してドットクロックを再生し
ている。
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。しかし、ドットクロックを出
力しているパソコンなどは少ないため、画像表示装置の
方で水平同期信号をてい倍してドットクロックを再生し
ている。
【０００３】しかし、従来のドットクロック再生装置に
おいては、多岐にわたる映像信号源（コンピュータ）の
ドットクロック周波数、また同一映像信号源でも生じる
水平同期信号と映像信号間の伝送経路などの差による位
相ずれを完全に再生復元するための一調整手段であり、
これらの調整を映像信号源を接続後、パソコンなどより
細かい縦線などを表示して、ＰＬＬ回路のてい倍数を、
すっきり見えるように使用するユーザーが映し出される
映像を見ながら手動で調整を行うことに頼っていた。
おいては、多岐にわたる映像信号源（コンピュータ）の
ドットクロック周波数、また同一映像信号源でも生じる
水平同期信号と映像信号間の伝送経路などの差による位
相ずれを完全に再生復元するための一調整手段であり、
これらの調整を映像信号源を接続後、パソコンなどより
細かい縦線などを表示して、ＰＬＬ回路のてい倍数を、
すっきり見えるように使用するユーザーが映し出される
映像を見ながら手動で調整を行うことに頼っていた。
【０００４】この調整について、ドットクロック自動再
生の一例として特開平５−６６７５２号公報に記載され
たものがある。
生の一例として特開平５−６６７５２号公報に記載され
たものがある。
【０００５】図４に従来のドットクロック再生装置の構
成を示しており、４１はドット周期で変化する映像信号
のエッジ検出部、４２はエッジ検出部の出力エッジ、及
び水平同期信号のエッジ間にパルス発振回路４３で発振
する高周波パルスをカウントして周期を測定する周期測
定部、４３は周期測定部で周期測定に使用する高周波パ
ルスを発振するパルス発生部、４４は周期測定部の出力
を演算してＰＬＬ回路４５で作成するサンプリングクロ
ックの周波数を設定する演算部により構成されている。
成を示しており、４１はドット周期で変化する映像信号
のエッジ検出部、４２はエッジ検出部の出力エッジ、及
び水平同期信号のエッジ間にパルス発振回路４３で発振
する高周波パルスをカウントして周期を測定する周期測
定部、４３は周期測定部で周期測定に使用する高周波パ
ルスを発振するパルス発生部、４４は周期測定部の出力
を演算してＰＬＬ回路４５で作成するサンプリングクロ
ックの周波数を設定する演算部により構成されている。
【０００６】
【発明が解決しようとする課題】しかし、前記構成で
は、ドットクロック周波数がＸＧＡ（Ｅｘｔｅｎｄｅｄ
Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）では、６０ＭＨｚから
８０ＭＨｚと非常に高いため、周期測定部用に発振する
パルス発生部での出力は更に高い周波数を必要とするた
め、周期測定部の構成回路が非常に高い周波数にも対応
する高性能の高い部品が必要となるためコストが高くな
る。
は、ドットクロック周波数がＸＧＡ（Ｅｘｔｅｎｄｅｄ
Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）では、６０ＭＨｚから
８０ＭＨｚと非常に高いため、周期測定部用に発振する
パルス発生部での出力は更に高い周波数を必要とするた
め、周期測定部の構成回路が非常に高い周波数にも対応
する高性能の高い部品が必要となるためコストが高くな
る。
【０００７】本発明は前記課題に鑑み、安価で精度の良
いクロック数調整を自動的に行うドットクロック再生装
置を提供するものである。
いクロック数調整を自動的に行うドットクロック再生装
置を提供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、任意ドット数分の特定映像信号を出力可
能な映像信号出力装置と、水平同期信号に同期してクロ
ックを発生するＰＬＬ回路と、水平期間において前記映
像信号出力装置より出力された特定映像信号の期間を検
出して信号を発生する映像信号期間検出手段と、前記映
像信号期間検出手段から信号が発生されている期間にお
いて前記ＰＬＬ回路から出力されるクロックの数をカウ
ントするカウント手段と、前記カウント出力と設定クロ
ック数とを比較する比較手段と、前記比較手段の出力結
果より設定クロック数と等しくなるようにＰＬＬ回路の
分周比設定を制御する制御手段によりクロック調整を行
うことを特徴としたものである。
に、本発明は、任意ドット数分の特定映像信号を出力可
能な映像信号出力装置と、水平同期信号に同期してクロ
ックを発生するＰＬＬ回路と、水平期間において前記映
像信号出力装置より出力された特定映像信号の期間を検
出して信号を発生する映像信号期間検出手段と、前記映
像信号期間検出手段から信号が発生されている期間にお
いて前記ＰＬＬ回路から出力されるクロックの数をカウ
ントするカウント手段と、前記カウント出力と設定クロ
ック数とを比較する比較手段と、前記比較手段の出力結
果より設定クロック数と等しくなるようにＰＬＬ回路の
分周比設定を制御する制御手段によりクロック調整を行
うことを特徴としたものである。
【０００９】また水平同期信号の立ち下がりに同期して
クロックを発生する第１のＰＬＬ回路と水平同期信号の
立ち上がりに同期してクロックを発生する第２のＰＬＬ
回路と前記第１のＰＬＬ回路から出力されるクロックと
第２のＰＬＬ回路から出力されるクロックの位相を比較
する比較手段と前記比較手段の出力結果より前記第１、
第２のＰＬＬ回路から出力されるクロックの位相が等し
くなるように前記第１、第２ＰＬＬ回路２と３の分周比
を制御してクロック調整を行うことを特徴としたもので
ある。
クロックを発生する第１のＰＬＬ回路と水平同期信号の
立ち上がりに同期してクロックを発生する第２のＰＬＬ
回路と前記第１のＰＬＬ回路から出力されるクロックと
第２のＰＬＬ回路から出力されるクロックの位相を比較
する比較手段と前記比較手段の出力結果より前記第１、
第２のＰＬＬ回路から出力されるクロックの位相が等し
くなるように前記第１、第２ＰＬＬ回路２と３の分周比
を制御してクロック調整を行うことを特徴としたもので
ある。
【００１０】
【発明の実施の形態】本発明は、任意ドット数分の特定
映像信号を出力可能な映像信号出力装置と、水平同期信
号に同期してクロックを発生するのＰＬＬ回路と、水平
期間において前記映像信号出力装置より出力された特定
映像信号の期間を検出して信号を発生する映像信号期間
検出手段と、前記映像信号期間検出手段から信号が発生
されている期間において第１のＰＬＬ回路から出力され
るクロックの数をカウントするカウント手段と、前記カ
ウント出力と設定クロック数とを比較する比較手段と、
前記比較手段の出力結果より前記ＰＬＬ回路の分周比設
定を制御する制御手段を備えたことを特徴とするもので
あり、設定クロック数と等しくなるように第１のＰＬＬ
回路の分周比設定を制御手段により制御してクロック調
整を行うという作用を有する。
映像信号を出力可能な映像信号出力装置と、水平同期信
号に同期してクロックを発生するのＰＬＬ回路と、水平
期間において前記映像信号出力装置より出力された特定
映像信号の期間を検出して信号を発生する映像信号期間
検出手段と、前記映像信号期間検出手段から信号が発生
されている期間において第１のＰＬＬ回路から出力され
るクロックの数をカウントするカウント手段と、前記カ
ウント出力と設定クロック数とを比較する比較手段と、
前記比較手段の出力結果より前記ＰＬＬ回路の分周比設
定を制御する制御手段を備えたことを特徴とするもので
あり、設定クロック数と等しくなるように第１のＰＬＬ
回路の分周比設定を制御手段により制御してクロック調
整を行うという作用を有する。
【００１１】本発明は、水平同期信号の立ち下がりに同
期してクロックを発生する第１のＰＬＬ回路と、水平同
期信号の立ち上がりに同期してクロックを発生する第２
のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される
クロックと前記第２のＰＬＬ回路から出力されるクロッ
クの位相を比較する比較手段と、前記比較手段の出力結
果より前記第１、第２のＰＬＬ回路の分周比を制御する
分周比設定手段を備えたことを特徴とするものであり、
前記第１、第２のＰＬＬ回路から出力されるクロックの
位相が等しくなるように前記第１、第２のＰＬＬ回路の
分周比を制御してクロック調整を行うものである。
期してクロックを発生する第１のＰＬＬ回路と、水平同
期信号の立ち上がりに同期してクロックを発生する第２
のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される
クロックと前記第２のＰＬＬ回路から出力されるクロッ
クの位相を比較する比較手段と、前記比較手段の出力結
果より前記第１、第２のＰＬＬ回路の分周比を制御する
分周比設定手段を備えたことを特徴とするものであり、
前記第１、第２のＰＬＬ回路から出力されるクロックの
位相が等しくなるように前記第１、第２のＰＬＬ回路の
分周比を制御してクロック調整を行うものである。
【００１２】以下に、本発明の一実施の形態について、
図１、図２を用いて説明する。 （実施の形態１）図１において、映像信号出力装置１は
例えば、パソコンで水平期間に任意ドット数分の振幅１
００％の映像信号（図２（ｃ））を発生する。一点線で
囲まれた部分が水平同期信号（図２（ａ））に同期した
ＰＬＬ回路で２つのパルスの位相差を出力する位相比較
回路７とローパスフィルター８と電圧によりクロック発
振周波数が変化するＶＣＯ９と分周比を設定するための
カウンター回路１０とでなる。映像信号期間検出回路３
は映像信号が一定レベル以上になるとイネーブル信号
（図２の（ｄ））を発生する。カウンター回路４はカウ
ントイネーブル付きのカウンターでイネーブル信号が出
力されている期間のＰＬＬ回路から出力されるクロック
（図２（ｂ））の数をカウントして出力する。比較回路
５はカウンター回路４の出力結果と設定値（＝任意ドッ
ト数）を比較して結果を出力する。制御回路６は比較回
路５の出力結果よりカウンター回路４の出力結果の方が
大きい場合はＰＬＬ回路２の分周比を小さくなるよう
に、また小さい場合は分周比が大きくなるように、そし
て同じ場合はそのままの分周比をカウンター回路１０に
設定する。
図１、図２を用いて説明する。 （実施の形態１）図１において、映像信号出力装置１は
例えば、パソコンで水平期間に任意ドット数分の振幅１
００％の映像信号（図２（ｃ））を発生する。一点線で
囲まれた部分が水平同期信号（図２（ａ））に同期した
ＰＬＬ回路で２つのパルスの位相差を出力する位相比較
回路７とローパスフィルター８と電圧によりクロック発
振周波数が変化するＶＣＯ９と分周比を設定するための
カウンター回路１０とでなる。映像信号期間検出回路３
は映像信号が一定レベル以上になるとイネーブル信号
（図２の（ｄ））を発生する。カウンター回路４はカウ
ントイネーブル付きのカウンターでイネーブル信号が出
力されている期間のＰＬＬ回路から出力されるクロック
（図２（ｂ））の数をカウントして出力する。比較回路
５はカウンター回路４の出力結果と設定値（＝任意ドッ
ト数）を比較して結果を出力する。制御回路６は比較回
路５の出力結果よりカウンター回路４の出力結果の方が
大きい場合はＰＬＬ回路２の分周比を小さくなるよう
に、また小さい場合は分周比が大きくなるように、そし
て同じ場合はそのままの分周比をカウンター回路１０に
設定する。
【００１３】かかる構成によれば、例えばパソコンから
水平期間にｎドットの映像信号を出力し、映像信号期間
検出回路３ではｎドット部分の期間を検出してイネーブ
ル信号を出力し、カウンター回路４では映像信号期間検
出回路３よりイネーブル信号が出力された期間のＰＬＬ
回路２から出力されているクロック数をカウントして、
比較回路５で前記カウント数と設定ドット数であるｎと
比較して制御回路でＰＬＬ回路のカウンターの分周比設
定をカウンター回路の出力がｎになるように制御して最
適クロックである入力映像信号のドットクロックと一致
するようにクロック調整が行える。
水平期間にｎドットの映像信号を出力し、映像信号期間
検出回路３ではｎドット部分の期間を検出してイネーブ
ル信号を出力し、カウンター回路４では映像信号期間検
出回路３よりイネーブル信号が出力された期間のＰＬＬ
回路２から出力されているクロック数をカウントして、
比較回路５で前記カウント数と設定ドット数であるｎと
比較して制御回路でＰＬＬ回路のカウンターの分周比設
定をカウンター回路の出力がｎになるように制御して最
適クロックである入力映像信号のドットクロックと一致
するようにクロック調整が行える。
【００１４】つぎに、本発明の別の一実施の形態につい
て、図３を用いて説明する。なお、前述した実施の形態
と同じ構成については同じ符号を用い、説明を省略す
る。
て、図３を用いて説明する。なお、前述した実施の形態
と同じ構成については同じ符号を用い、説明を省略す
る。
【００１５】（実施の形態２）図３において、２１のＰ
ＬＬ回路２で水平同期信号の立ち下がりに同期してクロ
ックを発生する。２２のＰＬＬ回路３で水平同期信号の
立ち上がりに同期してクロックを発生する。２３は入力
信号を反転出力するインバーターであり、２４は位相比
較回路で前記ＰＬＬ回路２と前記ＰＬＬ回路３のクロッ
クの位相差を出力する。２５は分周比設定回路で位相比
較回路の出力結果より前記ＰＬＬ回路２と前記ＰＬＬ回
路３のクロックの位相が等しくなるように前記ＰＬＬ回
路２と前記ＰＬＬ回路３の分周比を設定する。
ＬＬ回路２で水平同期信号の立ち下がりに同期してクロ
ックを発生する。２２のＰＬＬ回路３で水平同期信号の
立ち上がりに同期してクロックを発生する。２３は入力
信号を反転出力するインバーターであり、２４は位相比
較回路で前記ＰＬＬ回路２と前記ＰＬＬ回路３のクロッ
クの位相差を出力する。２５は分周比設定回路で位相比
較回路の出力結果より前記ＰＬＬ回路２と前記ＰＬＬ回
路３のクロックの位相が等しくなるように前記ＰＬＬ回
路２と前記ＰＬＬ回路３の分周比を設定する。
【００１６】かかる構成によれば、水平同期信号期間に
おいてクロック数が整数倍なり最適クロックである入力
映像信号のドットクロックと一致するようにクロック数
調整を行える。
おいてクロック数が整数倍なり最適クロックである入力
映像信号のドットクロックと一致するようにクロック数
調整を行える。
【００１７】
【発明の効果】以上のように、本発明のドットクロック
再生装置は液晶ディスプレイにおいて画面にジッターが
なくなるようなクロック調整を自動的に行うことが可能
となる。
再生装置は液晶ディスプレイにおいて画面にジッターが
なくなるようなクロック調整を自動的に行うことが可能
となる。
【図１】本発明の実施の形態１におけるブロック図
【図２】本発明の実施の形態１における波形図
【図３】本発明の実施の形態２におけるブロック図
【図４】従来技術のブロック図
１ 映像信号出力装置 ２ ＰＬＬ回路１ ３ 映像信号期間検出回路 ４ １０ カウンター回路 ５ 比較回路 ６ 制御回路 ７ 位相比較回路 ８ ＬＰＦ ９ ＶＣＯ １１ 水平同期信号 １２ クロック出力 １３ 映像信号 １４ イネーブル信号 ２０ 水平同期信号 ２１，２２ ＰＬＬ回路 ２３ インバーター ２４，２６，３０ 位相比較回路 ２５ 分周比設定回路 ２７，３１ ＬＰＦ ２８，３２ ＶＣＯ ２９，３３ カウンター回路 ４１ エッジ検出手段 ４２ 周期測定手段 ４３ パルス発生手段 ４４ 演算手段
Claims (4)
- 【請求項１】 入力される各種映像信号に応じてドット
クロックを再生するドットクロック再生装置において、
映像信号源の一定ドットクロック数期間における再生ク
ロック数が、一定ドットクロック数と等しくなるようク
ロック数を自動的に調整することを特徴とするドットク
ロック再生装置。 - 【請求項２】 任意ドット数分の特定映像信号を出力可
能な映像信号出力装置と、水平同期信号に同期してクロ
ックを発生するのＰＬＬ回路と、水平期間において前記
映像信号出力装置より出力された特定映像信号の期間を
検出して信号を発生する映像信号期間検出手段と、前記
映像信号期間検出手段から信号が発生されている期間に
おいて第１のＰＬＬ回路から出力されるクロックの数を
カウントするカウント手段と、前記カウント出力と設定
クロック数とを比較する比較手段と、前記比較手段の出
力結果より前記ＰＬＬ回路の分周比設定を制御する制御
手段を備えたことを特徴とするドットクロック再生装
置。 - 【請求項３】 入力される各種映像信号に応じてドット
クロックを再生するドットクロック再生装置において、
水平同期信号の立ち下がりと立ち上がりにそれぞれ同期
した２つのクロックの位相差を検出することによりクロ
ック数を自動的に調整することを特徴とするドットクロ
ック再生装置。 - 【請求項４】 水平同期信号の立ち下がりに同期してク
ロックを発生する第１のＰＬＬ回路と、水平同期信号の
立ち上がりに同期してクロックを発生する第２のＰＬＬ
回路と、前記第１のＰＬＬ回路から出力されるクロック
と前記第２のＰＬＬ回路から出力されるクロックの位相
を比較する比較手段と、前記比較手段の出力結果より前
記第１、第２のＰＬＬ回路の分周比を制御する分周比設
定手段を備えたことを特徴とするドットクロック再生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112470A JPH09297555A (ja) | 1996-05-07 | 1996-05-07 | ドットクロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112470A JPH09297555A (ja) | 1996-05-07 | 1996-05-07 | ドットクロック再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297555A true JPH09297555A (ja) | 1997-11-18 |
Family
ID=14587453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8112470A Pending JPH09297555A (ja) | 1996-05-07 | 1996-05-07 | ドットクロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125527A (ja) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 映像の鮮鋭度改善装置 |
| US6538648B1 (en) | 1998-04-28 | 2003-03-25 | Sanyo Electric Co., Ltd. | Display device |
| US7898539B2 (en) | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
| JP2012085135A (ja) * | 2010-10-13 | 2012-04-26 | Seiko Epson Corp | タイミングジェネレーター、撮影装置、ドットクロック出力方法 |
-
1996
- 1996-05-07 JP JP8112470A patent/JPH09297555A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538648B1 (en) | 1998-04-28 | 2003-03-25 | Sanyo Electric Co., Ltd. | Display device |
| JP2001125527A (ja) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 映像の鮮鋭度改善装置 |
| US7898539B2 (en) | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
| JP2012085135A (ja) * | 2010-10-13 | 2012-04-26 | Seiko Epson Corp | タイミングジェネレーター、撮影装置、ドットクロック出力方法 |
| US9148572B2 (en) | 2010-10-13 | 2015-09-29 | Seiko Epson Corporation | Timing generator, imaging device, and dot-clock output method |
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