JPH07106957A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH07106957A JPH07106957A JP5250295A JP25029593A JPH07106957A JP H07106957 A JPH07106957 A JP H07106957A JP 5250295 A JP5250295 A JP 5250295A JP 25029593 A JP25029593 A JP 25029593A JP H07106957 A JPH07106957 A JP H07106957A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- clock
- phase
- divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】周波数ｆ0の信号が、発振器１からｎ1分周器２
に送られ、水平同期信号Ｈｓに同期してｎ1分周を開始
する。位相比較器５と低域フィルタ６と電圧制御発振器
７とｎ2分周器８はＰＬＬ回路１０を構成している。ｎ1
分周器出力の周波数はｆ0／ｎ1であるため、クロック再
生回路出力の周波数は（ｎ2／ｎ1）・ｆ0となる。ｎ1分
周器２の分周開始位置を変えることにより、再生したク
ロックの位相を調整することが可能である。また分周数
ｎ1とｎ2を変えることにより、クロック再生回路出力の
周波数を調整できる。 【効果】本発明を使えば、映像信号のサンプリングクロ
ックの位相を調整することができ、正確なサンプリング
が可能である。
に送られ、水平同期信号Ｈｓに同期してｎ1分周を開始
する。位相比較器５と低域フィルタ６と電圧制御発振器
７とｎ2分周器８はＰＬＬ回路１０を構成している。ｎ1
分周器出力の周波数はｆ0／ｎ1であるため、クロック再
生回路出力の周波数は（ｎ2／ｎ1）・ｆ0となる。ｎ1分
周器２の分周開始位置を変えることにより、再生したク
ロックの位相を調整することが可能である。また分周数
ｎ1とｎ2を変えることにより、クロック再生回路出力の
周波数を調整できる。 【効果】本発明を使えば、映像信号のサンプリングクロ
ックの位相を調整することができ、正確なサンプリング
が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号のサンプリン
グに用いるためのクロックを、水平同期信号を用いて再
生するクロック再生回路に関する。
グに用いるためのクロックを、水平同期信号を用いて再
生するクロック再生回路に関する。
【０００２】
【従来の技術】パソコンの映像信号のサンプリングに用
いるクロックを発生させるには、ＰＬＬ(Phase Locked
Loop)回路で、水平同期信号の周波数の整数倍の信号を
再生する方法があった。
いるクロックを発生させるには、ＰＬＬ(Phase Locked
Loop)回路で、水平同期信号の周波数の整数倍の信号を
再生する方法があった。
【０００３】例えば、トランジスタ技術１９９１年１２
月号「画面フリーズ装置の製作」ではＶＣＯ（Voltage
Controled Oscillator）を用いたクロック再生回路が紹
介されている。ＶＣＯ出力を分周器で分周したＰＬＬ回
路を用いることにより、クロックを再生している。分周
器の分周数を可変とすれば、パソコンの機種によってク
ロック周期を変えることができる。
月号「画面フリーズ装置の製作」ではＶＣＯ（Voltage
Controled Oscillator）を用いたクロック再生回路が紹
介されている。ＶＣＯ出力を分周器で分周したＰＬＬ回
路を用いることにより、クロックを再生している。分周
器の分周数を可変とすれば、パソコンの機種によってク
ロック周期を変えることができる。
【０００４】
【発明が解決しようとする課題】上記従来技術では、映
像信号とクロックの位相関係を調整することは不可能で
あった。しかし映像信号とクロックの位相関係が最適で
ないときは、映像信号を正確にサンプリングすることは
できない。例えばパソコンの映像信号の振幅が１画素毎
に変化するときは、映像信号の立上りに一定の時間が必
要であり、映像信号が立上る途中でサンプリングを行う
と、映像信号振幅が不足し正確なサンプリングはできな
い。
像信号とクロックの位相関係を調整することは不可能で
あった。しかし映像信号とクロックの位相関係が最適で
ないときは、映像信号を正確にサンプリングすることは
できない。例えばパソコンの映像信号の振幅が１画素毎
に変化するときは、映像信号の立上りに一定の時間が必
要であり、映像信号が立上る途中でサンプリングを行う
と、映像信号振幅が不足し正確なサンプリングはできな
い。
【０００５】本発明の目的は、クロックの位相を調整す
ることを可能とするクロック再生回路を実現することで
ある。
ることを可能とするクロック再生回路を実現することで
ある。
【０００６】
【課題を解決するための手段】上記目的は、発振器と、
発振器の出力を分周する第一の分周器と、第一の分周器
の出力と他の信号の位相を比較する位相比較器と、位相
比較器の出力の低周波数部分のみを通過させる低域フィ
ルタと、低域フィルタの出力電圧により周波数及び位相
が変化する電圧制御発振器と、電圧制御発振器の出力を
分周する第二の分周器を設けたクロック再生回路に於い
て、第二の分周器出力を位相比較器の一方の入力とし、
第一の分周器の分周開始位置の調整を可能とすることに
より達成される。
発振器の出力を分周する第一の分周器と、第一の分周器
の出力と他の信号の位相を比較する位相比較器と、位相
比較器の出力の低周波数部分のみを通過させる低域フィ
ルタと、低域フィルタの出力電圧により周波数及び位相
が変化する電圧制御発振器と、電圧制御発振器の出力を
分周する第二の分周器を設けたクロック再生回路に於い
て、第二の分周器出力を位相比較器の一方の入力とし、
第一の分周器の分周開始位置の調整を可能とすることに
より達成される。
【０００７】
【作用】第一の分周器の分周開始位置を変えると、位相
比較器に入る信号の位相が変化する。第二の分周器の出
力と第一の分周器の出力の位相が同じになるように電圧
制御発振器が発振するため、再生されるクロックの位
相、即ち電圧制御発振器の出力の位相を調整することが
可能となる。
比較器に入る信号の位相が変化する。第二の分周器の出
力と第一の分周器の出力の位相が同じになるように電圧
制御発振器が発振するため、再生されるクロックの位
相、即ち電圧制御発振器の出力の位相を調整することが
可能となる。
【０００８】
【実施例】本発明の一実施例を図１に、図１中のｎ1分
周器の具体的構成例を図２に、図１と図２を用いたクロ
ック再生回路の各部波形を図３に示す。１は発振器、２
はｎ1分周器、３は位相選択スイッチ、４はｎ1選択スイ
ッチ、５は位相比較器、６は低域フィルタ、７は電圧制
御発振器、８はｎ2分周器、９はｎ2選択スイッチ、１０
はＰＬＬ回路、１１はクロック再生回路、１２はバッフ
ァ、１３はカウンタ、１４は抵抗、１５は電源である。
周器の具体的構成例を図２に、図１と図２を用いたクロ
ック再生回路の各部波形を図３に示す。１は発振器、２
はｎ1分周器、３は位相選択スイッチ、４はｎ1選択スイ
ッチ、５は位相比較器、６は低域フィルタ、７は電圧制
御発振器、８はｎ2分周器、９はｎ2選択スイッチ、１０
はＰＬＬ回路、１１はクロック再生回路、１２はバッフ
ァ、１３はカウンタ、１４は抵抗、１５は電源である。
【０００９】周波数ｆ0（周期Ｔ0）の信号が、発振器１
からｎ1分周器２に送られ、カウンタ１３のクロックに
使用される。水平同期信号Ｈｓはバッファ１２を通った
後カウンタのプリセット信号に使用される。プリセット
信号がＬのときはカウンタのＡＢＣＤ端子の値がそのま
まＱA、ＱB、ＱC、ＱD端子に出力される。ＤとＱDはＭ
ＳＢ(Most Significant Bit)であり、ＡとＱAはＬＳＢ
(Least Significant Bit)である。本実施例では、位相
選択スイッチ３で、カウンタのＤ〜Ａ端子の値を００１
１に選択しているため、００１１がＱD〜ＱA端子に出力
される。水平同期信号Ｈｓが立ち上がった直後、即ちプ
リセット信号がＬからＨに変化した直後のクロックの立
上りでカウント動作が始まり、ＱD〜ＱA端子出力は１１
００、１１０１…とクロックの立上り毎に増加する。そ
の結果、ＱA、ＱB、ＱC、ＱD端子出力はそれぞれカウン
タのクロックをそれぞれ２、４、８、１６分周している
ことがわかる。本実施例では、ｎ1選択スイッチ４でカ
ウンタ出力ＱCを選択し、分周数ｎ1を８としている。
からｎ1分周器２に送られ、カウンタ１３のクロックに
使用される。水平同期信号Ｈｓはバッファ１２を通った
後カウンタのプリセット信号に使用される。プリセット
信号がＬのときはカウンタのＡＢＣＤ端子の値がそのま
まＱA、ＱB、ＱC、ＱD端子に出力される。ＤとＱDはＭ
ＳＢ(Most Significant Bit)であり、ＡとＱAはＬＳＢ
(Least Significant Bit)である。本実施例では、位相
選択スイッチ３で、カウンタのＤ〜Ａ端子の値を００１
１に選択しているため、００１１がＱD〜ＱA端子に出力
される。水平同期信号Ｈｓが立ち上がった直後、即ちプ
リセット信号がＬからＨに変化した直後のクロックの立
上りでカウント動作が始まり、ＱD〜ＱA端子出力は１１
００、１１０１…とクロックの立上り毎に増加する。そ
の結果、ＱA、ＱB、ＱC、ＱD端子出力はそれぞれカウン
タのクロックをそれぞれ２、４、８、１６分周している
ことがわかる。本実施例では、ｎ1選択スイッチ４でカ
ウンタ出力ＱCを選択し、分周数ｎ1を８としている。
【００１０】位相比較器５はｎ1分周器２の出力とｎ2分
周器８の出力の位相を比較する。低域フィルタ６では位
相比較器出力から位相差に対応した電圧を取りだし、出
力を電圧制御発振器７に送る。電圧制御発振器７は低域
フィルタ６の出力電圧に応じた周波数の信号を発振して
ｎ2分周器８に送り、ｎ2分周器８は電圧制御発振器出力
をｎ2分周し位相比較器５に送る。この動作を繰り返す
ことによりｎ1分周器２（カウンタのＱC）の出力とｎ2
分周器８の出力を一致させる。
周器８の出力の位相を比較する。低域フィルタ６では位
相比較器出力から位相差に対応した電圧を取りだし、出
力を電圧制御発振器７に送る。電圧制御発振器７は低域
フィルタ６の出力電圧に応じた周波数の信号を発振して
ｎ2分周器８に送り、ｎ2分周器８は電圧制御発振器出力
をｎ2分周し位相比較器５に送る。この動作を繰り返す
ことによりｎ1分周器２（カウンタのＱC）の出力とｎ2
分周器８の出力を一致させる。
【００１１】ｎ2選択スイッチ９で、ｎ2分周器８を３分
周に選択した場合（ｎ2＝３）のクロック再生回路出力
を図３に合わせて示す。ｎ1分周器（カウンタＱC）出力
が発振器の周期の８分周を行い、ｎ2分周器８で３分周
を行うため、クロック再生回路出力の３周期が、ｎ1分
周器出力の１周期に一致している。ｎ1分周器出力の周
波数はｆ0／ｎ1であるため、クロック再生回路出力の周
波数は、
周に選択した場合（ｎ2＝３）のクロック再生回路出力
を図３に合わせて示す。ｎ1分周器（カウンタＱC）出力
が発振器の周期の８分周を行い、ｎ2分周器８で３分周
を行うため、クロック再生回路出力の３周期が、ｎ1分
周器出力の１周期に一致している。ｎ1分周器出力の周
波数はｆ0／ｎ1であるため、クロック再生回路出力の周
波数は、
【００１２】
【数１】ｎ2／ｎ1・ｆ0＝３／８・ｆ0 となる。ｎ1分周器２やｎ2分周器８には、カウンタやプ
ログラマブルデバイダ等を用いることができる。
ログラマブルデバイダ等を用いることができる。
【００１３】以上より、分周数ｎ1とｎ2を外部から選択
することにより、クロック再生回路出力の周波数をｆ0
／ｎ1単位で調整できることがわかる。クロック再生回
路の出力信号の周波数を調整するとき、ｎ1とｎ2の組合
せはｎ1とｎ2が整数という範囲で選ぶことができる。
することにより、クロック再生回路出力の周波数をｆ0
／ｎ1単位で調整できることがわかる。クロック再生回
路の出力信号の周波数を調整するとき、ｎ1とｎ2の組合
せはｎ1とｎ2が整数という範囲で選ぶことができる。
【００１４】本実施例では位相選択スイッチ３でカウン
タの入力Ｄ〜Ａを００１１としたが、カウンタの入力Ｄ
〜Ａの値を変えることにより、クロック再生回路出力の
位相を調整することが可能である。例えばカウンタの入
力Ｄ〜Ａを００１０とすれば、Ｄ〜Ａが００１１の場合
に比べ、ＱCの位相は発振器１の１周期分遅れる。その
結果クロック再生回路出力の位相を、発振器１の１周期
分遅らすことができる。またｎ1とｎ2の間に、
タの入力Ｄ〜Ａを００１１としたが、カウンタの入力Ｄ
〜Ａの値を変えることにより、クロック再生回路出力の
位相を調整することが可能である。例えばカウンタの入
力Ｄ〜Ａを００１０とすれば、Ｄ〜Ａが００１１の場合
に比べ、ＱCの位相は発振器１の１周期分遅れる。その
結果クロック再生回路出力の位相を、発振器１の１周期
分遅らすことができる。またｎ1とｎ2の間に、
【００１５】
【数２】ｎ2／ｎ1＜１ なる関係があれば、クロック再生回路出力の周期が発振
器出力の周期より長くなり、クロック再生回路出力の位
相を、発振器１の周期単位で細かく調整することが可能
となる。
器出力の周期より長くなり、クロック再生回路出力の位
相を、発振器１の周期単位で細かく調整することが可能
となる。
【００１６】また本実施例で、カウンタ１３のプリセッ
ト端子入力を常時Ｈにすれば、水平同期信号がなくても
クロックを発生させることが可能となる。
ト端子入力を常時Ｈにすれば、水平同期信号がなくても
クロックを発生させることが可能となる。
【００１７】本発明のクロック再生回路を用い、パソコ
ン映像信号をＡ／Ｄ変換しディスプレイ表示する際の応
用例を図４に示す。図５は図４の各部の波形図である。
１６はパソコン、１７はディスプレイ、１８はＡ／Ｄコ
ンバータ、１９はデジタル処理回路、２０は液晶パネル
である。パソコン１６からは映像信号、水平同期信号Ｈ
ｓ、垂直同期信号Ｖｓがディスプレイ１７に送られる。
この応用例では、クロック再生回路１１の出力を、Ａ／
Ｄコンバータ１８のサンプリングクロックとして用いて
おり、Ａ／Ｄコンバータ出力をデジタル処理した後、液
晶パネル２０に送って表示を行っている。パソコン１６
の水平同期信号は映像信号と一定の位相関係にあるた
め、水平同期信号とクロックの位相を調整することによ
り、映像信号とクロックの位相を最適の状態に合わすこ
とができる。図５はその最適な状態を示しており、映像
信号振幅が最も大きく変化したときにサンプリングを行
うようクロック位相を調整し、正確なＡ／Ｄ変換を行っ
ている。
ン映像信号をＡ／Ｄ変換しディスプレイ表示する際の応
用例を図４に示す。図５は図４の各部の波形図である。
１６はパソコン、１７はディスプレイ、１８はＡ／Ｄコ
ンバータ、１９はデジタル処理回路、２０は液晶パネル
である。パソコン１６からは映像信号、水平同期信号Ｈ
ｓ、垂直同期信号Ｖｓがディスプレイ１７に送られる。
この応用例では、クロック再生回路１１の出力を、Ａ／
Ｄコンバータ１８のサンプリングクロックとして用いて
おり、Ａ／Ｄコンバータ出力をデジタル処理した後、液
晶パネル２０に送って表示を行っている。パソコン１６
の水平同期信号は映像信号と一定の位相関係にあるた
め、水平同期信号とクロックの位相を調整することによ
り、映像信号とクロックの位相を最適の状態に合わすこ
とができる。図５はその最適な状態を示しており、映像
信号振幅が最も大きく変化したときにサンプリングを行
うようクロック位相を調整し、正確なＡ／Ｄ変換を行っ
ている。
【００１８】
【発明の効果】本発明によれば、映像信号のサンプリン
グに用いるためのクロックの位相を調整することがで
き、正確なサンプリングが可能となる。またクロックの
周波数を選択スイッチにより選択できる。
グに用いるためのクロックの位相を調整することがで
き、正確なサンプリングが可能となる。またクロックの
周波数を選択スイッチにより選択できる。
【図１】本発明の実施例のブロック図である。
【図２】ｎ1分周器の構成例を示す図である。
【図３】図２のｎ1分周器を用いた本発明の実施例の各
部の動作信号波形図である。
部の動作信号波形図である。
【図４】本発明を使用したパソコンのディスプレイを示
す図である。
す図である。
【図５】図４の各部の動作信号波形図である。
１…発振器、 ２…ｎ1分周器、 ３…位相選択スイッチ、 ４…ｎ1選択スイッチ、 ５…位相比較器、 ６…低域フィルタ、 ７…電圧制御発振器、 ８…ｎ2分周器、 ９…ｎ2選択スイッチ、 １０…ＰＬＬ回路、 １１…クロック再生回路、 １２…バッファ、 １３…カウンタ、 １４…抵抗、 １５…電源。
Claims (2)
- 【請求項１】一定の周波数の信号を発生する発振器、前
記発振器の出力を分周する第一の分周器、前記第一の分
周器の出力と他の信号の位相を比較する位相比較器、前
記位相比較器の出力の低周波数部分のみを通過させる低
域フィルタ、前記低域フィルタの出力電圧により周波数
及び位相が変化する電圧制御発振器、前記電圧制御発振
器の出力を分周する第二の分周器を設け、前記第二の分
周器出力を前記位相比較器の一方の入力とし、前記第一
の分周器の分周開始位置の調整を可能としたことを特徴
とするクロック再生回路。 - 【請求項２】請求項１記載のクロック再生回路に於い
て、第一の分周器の分周数をｎ1、第二の分周器の分周
数をｎ2としたとき ｎ2／ｎ1＜１ なる関係を持つことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250295A JPH07106957A (ja) | 1993-10-06 | 1993-10-06 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250295A JPH07106957A (ja) | 1993-10-06 | 1993-10-06 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106957A true JPH07106957A (ja) | 1995-04-21 |
Family
ID=17205785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5250295A Pending JPH07106957A (ja) | 1993-10-06 | 1993-10-06 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421411B1 (ko) * | 2000-06-09 | 2004-03-09 | 엔이씨 일렉트로닉스 코포레이션 | 클록 신호 재생 장치 |
-
1993
- 1993-10-06 JP JP5250295A patent/JPH07106957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421411B1 (ko) * | 2000-06-09 | 2004-03-09 | 엔이씨 일렉트로닉스 코포레이션 | 클록 신호 재생 장치 |
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