JPH0888562A

JPH0888562A - デジタル位相同期ループ回路

Info

Publication number: JPH0888562A
Application number: JP6222829A
Authority: JP
Inventors: Masahiko Motai; 正彦馬渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-19
Filing date: 1994-09-19
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】回路規模の低減を得る、また動作速度の向上を
得る。【構成】デジタル電圧制御発振器１の制御入力として、
スイッチ３１を設け通常は定数を選択して制御入力と
し、発振周期の１周期期間に１回もしくは複数回制御量
Ａの情報を取り込み位相制御を行うようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビデオテープレコー
ダ（ＶＴＲ）等の受信信号又は再生信号の同期信号に位
相同期した発振信号を得るデジタル位相同期ループ回路
に関する。

【０００２】

【従来の技術】一般にテレビジョン受信機やＶＴＲに
は、受信信号を復元するため、あるいは再生信号を復元
するために、入力信号から同期信号を分離抽出してこの
同期信号に位相同期した位相同期信号を生成している。
このような位相同期信号を得る回路として位相同期ルー
プ（ＰＬＬ）回路がある。

【０００３】例えば家庭用ＶＴＲの色信号処理に必要な
バースト信号を抽出するために、水平位相同期ループ
（Ｈ−ＰＬＬ）回路によって、水平同期信号を作成し、
この水平同信号を遅延させて作成したバーストゲート信
号が発生されている。最近ではこのＨ−ＰＬＬ回路は、
回路の動作の安定化やデジタル集積回路の高集積化に伴
いデジタル回路で実現されている。例えば、特開昭６２
−２３６２１４号公報には、色信号復調及びバースト位
相同期ループ回路をデジタル回路で実現したときの改善
策が示されている。また特開平２−１４６１８公報号に
は、デジタル電圧可変発振手段の位相及び外来信号の位
相を制御してシステムクロック以上の精度を得る方法が
示されている。また特開平５−２６８０７６号公報に
は、デジタル電圧制御発振器の制御量の精度を、制御量
の符号を桁上げ入力端子に入れることで桁を削減しつつ
保存する方法が示されている。

【０００４】図５は、従来のデジタルＰＬＬ回路の構成
図である。デジタルＶＣＯ（デジタル電圧制御発振器）
１は、加算器６、この加算器６の出力が供給されるレジ
スタ７で構成され、レジスタ７の出力は、発振出力Ｂと
して導出されるとともに、加算器６に帰還されている。
加算器６には制御量Ａが与えられる。レジスタ７のクロ
ック入力端には、クロック発生器（ＸＯ）５のクロック
ＣＫが供給される。このデジタルＶＣＯ１は、制御量Ａ
に比例した発振周波数の信号Ｂを出力する。信号Ｂは、
位相比較器（ＰＣ）２のＭＳＢ反転器８を有する経路を
介して、つまり、信号Ｂが２の補数に変換されて飽和器
９に入力され、この飽和器９の出力は、レジスタ１０に
供給される。レジスタ１０のクロックとしては、ＴＶ信
号から分離した水平同期信号Ｈsyncをシステムクロック
ＣＫで同期化した信号Ｈ１（基準位相）が用いられてい
る。よって比較器２からは、デジタルＶＣＯ１の発振位
相と信号Ｈ１の位相差が１水平期間毎に位相誤差量Ｃと
して得られる。

【０００５】位相誤差量Ｃは、ループの安定化のために
設けられたループフィルタ（ＬＰＦ）３の加算器１１、
ビットシフタ１４に供給される。加算器１１の出力は、
飽和器１２に供給され、この飽和器１２の出力は、レジ
スタ１３に供給される。このレジスタ１３のクロックと
しては、ＴＶ信号から分離した水平同期信号をシステム
クロックで同期化した信号Ｈ３が用いられている。レジ
スタ１３の出力は、加算器１１に帰還されるとともに、
加算器１５に入力され、ビットシフタ１４の出力と加算
される。この加算器１５の出力は減算器１６に入力さ
れ、定数が引き算される。定数は、位相誤差Ｃが零のと
きＶＣＯ１の発振周波数を目標値にするためであり、レ
ジスタ１７はローパスフィルタ３の動作を保証するため
のものである。減算器１６の出力は、レジスタ１７に入
力される。このレジスタ１７のクロックとしては、ＴＶ
信号から分離した水平同期信号をシステムクロックで同
期化した信号Ｈ２が用いられている。

【０００６】上記した信号Ｈ１、Ｈ２、Ｈ３は、シーケ
ンサ（ＳＱ）４から得られるもので、水平同期信号ＨSY
NCが、直列接続されたレジスタ２７、２８、２９でシフ
トされることにより生成される。

【０００７】図６（ａ）にはデジタルＶＣＯ１の構成を
取り出して示し、同図（ｂ）には、発振特性の例を示し
ている。このデジタルＶＣＯ１は、クロックＣＫで駆動
されるレジスタ７と加算器６で構成される積分演算ＶＣ
Ｏである。レジスタ７の桁が溢れると余りの数から再び
制御量Ａの積分を開始し２のｎ乗のモジュロ演算を行っ
ている。ここではｎは加算器６及びレジスタ７の桁数で
ある。

【０００８】図６（ｂ）の図は横軸にクロックの数、縦
軸にレジスタ７の発振出力Ｂの値を示し、制御量Ａをパ
ラメータとしたときのタイムチャートである。横軸、縦
軸共に離散値となるが簡易な表現としている。制御量Ａ
＝ａ１のときはクロックＣＫの１クロック当たりの増分
はａ１となり、制御量Ａ＝ａ２のときはクロックＣＫの
１クロック当たりの増分はａ２となる。

【０００９】制御量をＡ、レジスタ７のクロックＣＫの
周波数をｆckとし、桁数をｎとすると三角波となる発振
出力Ｂの発振周波数Ｆvco はＦvco ＝ｆck×（Ａ／２ⁿ）（１）となる。周波数分解能αは、 α＝ｆck／２ⁿ （ＡのＬＳＢの１変化当たり）（２）となる。これはＶＣＯの感度でもある。例えばｆcK ＝１４．３１８１８０ＭＨｚ（３）Ｆvco ＝ｆH ＝１５．７３４２６２ＫＨｚ（４）として、周波数分解能（感度）を１０Ｈｚ以下（即ちα
＝１０）にして、水平同期信号に位相同期したＰＬＬを
組む時、必要桁数ｎは、（２）式よりｎ＞ＬＯＧ２｛（１４．３１８１８／１０^-6）／１０｝＝２１（５）と大きくなる。これは２１桁の加算器を１４．３ＭＨ
ｚ、約７０ｎｓで動作させる必要があるが、規模の大き
さもさることながら動作しなくなる。

【００１０】

【発明が解決しようとする課題】上記したように従来の
周波数変調型のデジタルＶＣＯでは、その累算器の桁数
が大きくなり、集積回路において規模が大きくなること
や、動作速度の低下を招いていた。そこでこの発明は、
回路規模の低減を得ることができ、また動作速度の向上
も得られるデジタル位相同期ループ回路を提供すること
を目的とする。

【００１１】

【課題を解決するための手段】この発明は、クロック信
号を発生するクロック発生器と、前記クロック信号で駆
動され、制御端に与えられる制御値に基づいた周波数で
発振するデジタル発振器と、入力信号から同期信号を抽
出する同期分離回路と、入力同期信号と前記デジタル発
振器から出力された発振信号との位相比較を行う位相比
較器と、前記位相比較器から出力された位相誤差出力を
平滑して前記デジタル発振器の発振出力位相制御信号を
出力するループフィルタとから構成されるデジタル位相
同期ループ回路において、少なくとも前記ループフィル
タ側の出力と定数とのいずれか一方を前記デジタル発振
器の制御端に与える切り換えスイッチと、前記切り換え
スイッチを、前記デジタル発振器の発振周期期間中で、
前記クロックの少なくとも１相分の間は前記ループフィ
ルタの出力を選択させ、その他の期間は定数を選択させ
るように制御する手段とを備えるものである。

【００１２】

【作用】上記の手段により、デジタルＶＣＯの桁数を削
減でき、これにより回路規模の縮小と、動作速度の向上
を得ることができる。

【００１３】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例である。先に図
５で示した回路と同一機能部には同一符号を付してい
る。異なる部分は、デジタルＶＣＯ１の内部構成である
ので、この部分を説明することにする。ループフィルタ
３からの制御量Ａは、ＶＣＯ１内部の減算器１６に供給
される。この減算器１６では、制御量Ａから定数が引き
算される。減算器１６の出力は、スイッチ３１の一方の
入力端に供給されている。このスイッチ３１の他方の入
力端には定数が供給されている。スイッチ３１の選択出
力が加算器６に入力される。加算器６の出力はレジスタ
７に供給され、このレジスタ７の出力は加算器６に帰還
されるとともに、出力Ｂとして導出され、また比較器２
に帰還されている。

【００１４】この実施例では、減算器１６、定数がＶＣ
Ｏ１の内部に持ち込まれているので、ＬＰＦ３では省略
されている。スイッチ３１の切り換えタイミングは、シ
ーケンサ４からのタイミング信号Ｈ４が用いられ、発振
出力Ｂ、タイミング信号Ｈ４、水平同期信号Ｈsyncと
は、図１（Ｂ）のような関係である。スイッチ３１は、
クロック発生器５から発生されているクロックの１相分
だけ制御量Ａ側に切り替わる。その他の区間は、定数側
である。定数は、ＶＣＯ１をその中心周波数で発振させ
る値に設定されている。

【００１５】この実施例によると、水平同期信号Ｈsync
をクロックＣＫで同期化したクロック１相分のパルス期
間を制御量側に切り換えるようにしている。ここで制御
量Ａがａ１、ａ２，ａ３と変化したとすると、図（ａ）
に示すようにａ１、ａ２，ａ３というふうに飛び越える
位相制御となる。制御量Ａが零の場合は、点線で示すよ
うに水平周波数ｆH で発振する。

【００１６】このときの周波数分解能（制御量の１ＬＳ
Ｂが変換したときの周波数差）は、（２）式の分解能と
比較してデジタルＶＣＯ１の１周期中のクロック数分小
さくなる。例えば、上記（３）、（４）式より１周期中
のクロック数は９１０であり、分解能が従来と等しくな
るための必要桁数は、ｎ＝２１／ＬＯＧ２（９１０）＝１１（６）となる。この桁数は先の２１の桁数に比べて格段と少な
い。

【００１７】また、位相比較器やループフィルタの桁数
を下げても精度は変わらないことを意味し、７０ｎｓ以
内での動作を保証できるばかりでなく、回路規模を大幅
に小さく実現することができる。

【００１８】次に、この発明の第２の実施例について説
明する。まず、発振出力である周波数８ｆH のクロック
（図５の信号Ｄ参照）について説明する。この周波数の
信号Ｄは、垂直同期信号に係わる同期処理回路（図示せ
ず）のクロックとして用いられる。従来の回路である
と、制御量が大きく変化しても、この周波数８ｆH のク
ロック信号は、その波形形態を維持して連続しており、
ＶＣＯ１の発振の１周期との比は８と変わらない。

【００１９】ところが、上記した第１の実施例の構成で
は、制御量が大きく変化すると、発振器の１周期との比
は、一定とならない。即ち、図２（ｂ）は、信号ＢのＭ
ＳＢから順次下位のビット出力を示し、８ｆH の信号Ｄ
まで示している。この信号Ｄの波形は、図２（ａ）の破
線で示す発振信号の周期に合わせて示したものである。
ここで制御量が大きく変化した場合を考えると、この実
施例であると、１Ｈで１回、制御量を変化させるので、
図２（ｃ）に示すように、隣り合う波形レベルが連続し
てしまい、８ｆH としてのエッジが無くなることがあ
る。このような場合には、ＶＣＯ１の発振の１周期との
比は８とならない。すると、この信号Ｄのエッジにより
カウント動作を行うような同期処理回路では不都合であ
る。

【００２０】これを回避するためには、位相比較器２の
飽和器９の出力幅を小さくし、また、制御量を飽和処理
回路に通すようにして制御量を小さくすれば良いが、ル
ープの引き込み特性や、Ｈsyncの周波数偏差等を考慮す
ると、それらを小さくすることは好ましくない。

【００２１】そこでこの発明の第２の実施例では、デジ
タルＶＣＯにおいて、位相制御量を発振の１周期内にお
いて分散させて取り込むようにし、位相を発振周期中に
数回に渡って変化させるようにしている。

【００２２】この第２の実施例においては、クロック信
号を発生する信号発生器と、前記クロックで発振するデ
ジタル発振器と、位相比較器と、ループフィルタと、同
期信号に同期して発振するデジタル位相同期ループ回路
において、前記ループフィルタと、前記デジタル発振器
との間に挿入され、定数と制御量を切換える切換えスイ
ッチと、上記デジタル発振器の発振周期期間中前記クロ
ックの１相分をｎ回にわたり上記デジタル発振器の制御
入力に対して前記ループフィルタの出力を１／ｎして与
え、その他の期間は定数に切換えて与えるようにし、上
記デジタル発振器の発振位相を制御するようにしてい
る。

【００２３】上記の手段によりデジタルＶＣＯの位相変
化をそのＶＣＯの発振周期期間に分散することができ、
ＶＣＯの出力から８ｆH のクロックを取り出すとき等に
有効となる。

【００２４】図３に第２の実施例の構成を示している。
制御量Ａは、上位８ビットが減算器１６を介してスイッ
チ３１の一方に入力されている。スイッチ３１の他方の
入力端には、定数が供給される。定数は、この実施例で
は２つあり、１異なる値でありＴ（中心周波数設定値）
とＴ＋１である。この定数はスイッチ３２により選択さ
れ減算器１６とスイッチ３１の他方の入力端に供給され
る。スイッチ３１の出力は、加算器６に供給される。加
算器６の出力は、レジスタ７に入力され、このレジスタ
７の出力は、出力信号Ｂとして導出されるとともに、加
算器６に帰還されている。

【００２５】ここで信号Ｂのうち上位３ビットは、さら
に比較器３６に入力されている。今、図のように比較器
３６に入力する信号をＡ２、Ｂ２とすると、この比較器
３６は、Ａ２＞Ｂ２のときは、アンド回路３５にハイレ
ベルを与え、導通状態とする。発振出力の８ｆH のクロ
ックは、レジスタ３８に供給され、このレジスタ３８の
出力はレジスタ３９に入力される。レジスタ３８、３９
の出力は、イクススクルーシブオア回路３７に入力され
ている。イクスクルーシブオア回路３７の出力は、発振
周期の１周期を８等分するタイミング信号を出力する。

【００２６】図４は、上記実施例の動作例を説明するた
めのタイミングチャートである。まず制御量が零の場合
は、アンド回路３５は導通することが無く、スイッチ３
２は定数Ｔを選択し、スイッチ３１は、発振周期期間に
８回、減算器１６側に切り替わるが、制御量が出力され
ていないので、図４（ｂ）の点線で示すような発振位相
となる。

【００２７】図４（ａ）には、上記した信号Ｂ２の波形
を示し、図４（ｂ）には発振信号の波形を示している。
また図４（ｃ）のパルスは、イクスクルーシブオア回路
３７から得られるパルスの例であり、発振周期の１周期
を８等分している。

【００２８】次に、制御量が４であるとすると、図４
（ｄ）に示すパルスがアンド回路３５の出力として得ら
れる。つまり、Ｂ２が４より小さいタイミングのときに
アンド回路３５からパルス（ｄ）が得られる。このパル
ス（ｄ）は、スイッチ３２を制御し、制御量＋１（＝Ｔ
＋１）だけの位相変化を１発振周期に４回だけ与えるよ
うに作用する。これにより制御量に比例した位相制御を
行うことができる。このときは制御量のうちＡ１が零で
あるから、減算器１６からは制御量＋１（＝Ｔ＋１）が
ストレートに出力される。

【００２９】次に、制御量が８以上（つまりＡ２で表さ
れる値以上）になると、つぎのような動作となる。例え
ば制御量が８であると、減算器１６からは定数Ｔに＋１
した値が出力される。スイッチ３２は制御されずスイッ
チ３２は定数Ｔを選択したままである（Ａ２＝零のた
め）。したがって、スイッチ３１は、減算器１６から定
数よりも＋１大きい値を、１発振周期期間に８回選択す
る。これにより、第１の実施例に比べて、一挙に８増や
すのに比べて１ずつ８回にわけて増やすことになるの
で、８ｆH のクロックを明確なつぶれの無い波形として
得ることができ、クロックとして利用する場合に有効で
ある。

【００３０】なお上記の実施例では、デジタル発振器と
して累積演算型（モジュロ演算）のものを示したが、プ
リセット加算器を有したプリセッタブルカウンタ方式に
よるデジタル発振器を用いてもよく、この場合はプリセ
ット値が制御データとなる。

【００３１】

【発明の効果】以上説明したようにこの発明によれば、
桁数の削減により回路規模の低減を得ることができ、ま
た動作速度の向上も得られる。また、発振出力の位相変
化を発振周期期間内で複数回に分散することができ、デ
ジタル発振出力のビットをクロックとして用いる場合に
有効である。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図。

【図２】図１の回路の動作例を説明するために示した波
形図。

【図３】この発明の他の実施例を示す回路図。

【図４】図３の回路の動作例を説明するために示した波
形図。

【図５】従来のデジタル位相同期ループ回路を示す図。

【図６】図５の回路の動作例を説明するために示した波
形図。

【符号の説明】

１…デジタル電圧制御発振器、２…位相比較器、３…ル
ープフィルタ、４…シーケンサ、５…クロック発生器、
６…加算器、７…レジスタ、１６…減算器、３１、３２
…スイッチ、３５…アンド回路、３６…比較器、３７…
イクスクルーシブオア回路、３８、３９…レジスタ。

Claims

【特許請求の範囲】

【請求項１】クロック信号を発生するクロック発生器
と、前記クロック信号で駆動され、制御端に与えられる
制御値に基づいた周波数で発振するデジタル発振器と、
入力信号から同期信号を抽出する同期分離回路と、入力
同期信号と前記デジタル発振器から出力された発振信号
との位相比較を行う位相比較器と、前記位相比較器から
出力された位相誤差出力を平滑して前記デジタル発振器
の発振出力位相制御信号を出力するループフィルタとか
ら構成されるデジタル位相同期ループ回路において、少なくとも前記ループフィルタ側の出力と定数とのいず
れか一方を前記デジタル発振器の制御端に与える切り換
えスイッチと、前記切り換えスイッチを、前記デジタル発振器の発振周
期期間中で、前記クロックの少なくとも１相分の間は前
記ループフィルタの出力を選択させ、その他の期間は定
数を選択させるように制御する手段とを具備したことを
特徴とするデジタル位相同期ループ回路。
【請求項２】クロック信号を発生するクロック発生器
と、前記クロック信号で駆動され、制御端に与えられる
制御値に基づいた周波数で発振するデジタル発振器と、
入力信号から同期信号を抽出する同期分離回路と、入力
同期信号と前記デジタル発振器から出力された発振信号
との位相比較を行う位相比較器と、前記位相比較器から
出力された位相誤差出力を平滑して前記デジタル発振器
の発振出力位相制御信号を出力するループフィルタとか
ら構成されるデジタル位相同期ループ回路において、前記ループフィルタ側の出力と定数とのいずれか一方を
前記デジタル発振器の制御端に与える切り換えスイッチ
と、前記切り換えスイッチを、前記デジタル発振器の発振周
期期間中で、前記クロックの１相分ずつｎ回にわたり前
記ループフィルタの出力の１／ｎの値を選択させ、その
他の期間は定数を選択させるように制御する手段とを具
備したことを特徴とするデジタル位相同期ループ回路。
【請求項３】前記デジタル発振器は、累積演算型のデジ
タル発振器であることを特徴とする請求項１または２記
載のいずれかに記載のデジタル位相同期ループ回路。
【請求項４】クロック信号を発生するクロック発生器
と、前記クロック信号で駆動され、制御端に与えられる
制御値に基づいた周波数で発振する累積演算型のデジタ
ル発振器と、入力信号から同期信号を抽出する同期分離
回路と、入力同期信号と前記デジタル発振器から出力さ
れた発振信号との位相比較を行う位相比較器と、前記位
相比較器から出力された位相誤差出力を平滑して前記デ
ジタル発振器の発振出力位相制御信号を出力するループ
フィルタとから構成されるデジタル位相同期ループ回路
において、第１と第２の定数のいずれか一方を導出する第１の切り
換えスイッチと、前記ループフィルタ側のｍビット出力のうちの（ｍ−
ｎ）（ｍ、ｎは整数でｍ＞ｎ）ビットと、前記第１の切
り換えスイッチの出力（定数）との差分を得る手段と、前記差分と前記第１の切り換えスイッチの出力（定数）
とのいずれか一方を前記デジタル発振器の前記制御端に
与える第２の切り換えスイッチと、前記デジタル発振器のＩビット出力の中で上位ｎビット
で現される値Ｂと、前記ループフィルタ側のｍビット出
力の中で下位ｎビットで現される値Ａの大小比較を行う
比較器と、前記デジタル発振器の出力を用いて、前記デジタル発振
器の発振周期の１周期を複数に等分したタイミングのタ
イミングパルスを得る手段と、前記タイミングパルスにより前記第２の切り換えスイッ
チを制御して、パルス期間は前記差分を選択させ、他の
期間は前記第１の切り換えスイッチの出力（定数）を選
択させる手段と、前記比較器がＢ＞Ａを示すときは前記第１の切り換えス
イッチが前記第２の定数を選択するように制御する手段
とを具備したことを特徴とするデジタル位相同期ループ
回路。