JP3311153B2 - 自動周波数制御装置 - Google Patents

自動周波数制御装置

Info

Publication number
JP3311153B2
JP3311153B2 JP16229794A JP16229794A JP3311153B2 JP 3311153 B2 JP3311153 B2 JP 3311153B2 JP 16229794 A JP16229794 A JP 16229794A JP 16229794 A JP16229794 A JP 16229794A JP 3311153 B2 JP3311153 B2 JP 3311153B2
Authority
JP
Japan
Prior art keywords
phase
circuit
hsync
fbp
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16229794A
Other languages
English (en)
Other versions
JPH0832836A (ja
Inventor
長治郎 寺尾
功 西野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16229794A priority Critical patent/JP3311153B2/ja
Priority to US08/502,553 priority patent/US5621485A/en
Publication of JPH0832836A publication Critical patent/JPH0832836A/ja
Priority to US08/726,351 priority patent/US5677743A/en
Application granted granted Critical
Publication of JP3311153B2 publication Critical patent/JP3311153B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電圧制御形発振器
（以下、ＶＣＯという。）のＶＣＯクロックから形成さ
れる駆動パルスに基づいて、テレビジョン受像機の水平
偏向電流の周波数と位相を水平同期信号（以下、ＨＳＹ
ＮＣという。）に同期させる自動周波数制御装置に関す
る。
【０００２】
【従来の技術】従来からテレビジョン受像機の水平発振
周波数を水平同期信号に同期させて、安定した画面の水
平同期を得るために、自動周波数制御（ＡＦＣ）回路が
使用されていた。また従来の水平ＡＦＣ回路をディジタ
ル化した場合には、位相比較回路は動作クロックに同期
して動作することになるので、例えば放送用のカラーテ
レビ信号から取り出されるＨＳＹＮＣと、水平偏向電流
に同期するフライバックパルス（以下、ＦＢＰとい
う。）との位相差の検出も動作クロック単位で行われ
る。このため、ＡＦＣ回路によって制御される水平偏向
電流は、動作クロックの周期より小さな位相差を検出す
ることができず、一般に精度の高い周波数及び位相の追
従を行なうには、動作クロックの周波数を高くするよう
にしていた。
【０００３】また、ＶＴＲで再生されたカラービデオ信
号をテレビジョン受像機に入力して、カラー画像として
再生表示する場合には、放送用のカラーテレビ信号と異
なり、ＨＳＹＮＣの位相にはジッタの影響により、ある
いは合成映像信号に混入するパルス性のノイズ等の影響
などによって、同期の乱れが生じやすい。
【０００４】図１３は、従来の水平ＡＦＣ回路を含むテ
レビジョン受像機の主要部を示すブロック図である。図
において、１はアンテナ、２はチューナ、３は外部入力
端子、４はＡＶセレクタ、５は映像信号処理回路、６は
ＣＲＴ、７は同期分離回路、８は垂直偏向系である。
【０００５】テレビジョン受像機に対して、アンテナ１
で受信されてチューナ２から入力する映像信号、あるい
は外部入力端子３を介してＶＴＲ装置などから入力する
映像信号は、ＡＶセレクタ４においていずれか一方の映
像信号が選択され映像信号処理回路５に供給される。映
像信号処理回路５ではＹ／Ｃ分離、色復調、ＲＧＢマト
リックス等の処理が行われ、原色ＲＧＢ信号がＣＲＴ６
に入力され、また輝度信号は同期分離回路７に入力され
る。
【０００６】同期分離回路７では、映像信号処理回路５
からの輝度信号より同期信号を分離し、垂直同期信号
（以下、ＶＳＹＮＣという）を垂直偏向系８へ出力す
る。垂直偏向系８では、このＶＳＹＮＣを基準にして垂
直偏向電流を発生している。そしてＣＲＴ６には、この
垂直偏向系８からの垂直偏向電流が入力されるととも
に、水平偏向電流が入力される。水平偏向系では、１
５．７５ｋＨｚのＨＳＹＮＣとフライバックトランスか
ら帰還されたＦＢＰのこぎり波電圧とが位相比較され、
ＣＲＴ６には同期のとれた水平偏向電流が入力される。
これらの偏向電流によって、映像信号処理回路５から入
力される原色ＲＧＢ信号がＣＲＴ６により映出される。
【０００７】次に、従来のアナログ回路によって構成さ
れた水平ＡＦＣ回路について説明する。水平偏向系を構
成する水平ＡＦＣ回路１４は、位相比較回路９、積分回
路１０、ＶＣＯ１１、分周器１２、水平偏向回路１３か
ら構成されている。
【０００８】位相比較回路９には、同期分離回路７から
ＨＳＹＮＣが入力され、また水平偏向回路１３からＦＢ
Ｐも入力される。この位相比較回路９では、ＦＢＰが任
意のしきい値電圧においてＨＳＹＮＣと位相比較され、
それらの位相差に応じたエラー電圧ＥＶが出力される。
【０００９】このエラー電圧ＥＶは積分回路１０で平滑
され、制御電圧としてＶＣＯ１１に入力される。このＶ
ＣＯ１１では、エラー電圧ＥＶによって発振周波数が制
御され、エラー電圧ＥＶに応じて位相および周波数の変
化するＶＣＯクロックが出力される。
【００１０】ＶＣＯ１１からのＶＣＯクロックは分周器
１２に入力され、所定の周波数に分周される。この分周
器１２で分周されたクロックに応じて、所定の駆動パル
スが図示しない水平駆動（水平出力）回路を介して水平
偏向回路１３に入力され、この駆動パルスをトリガパル
スとして水平偏向回路１３から水平偏向電流が発生され
る。
【００１１】従来の水平ＡＦＣ回路１４においては、実
際に検出しているのはＦＢＰの位相差のみであるが、こ
の位相差がエラー電圧としてＶＣＯ１１に与えられ、結
果的に水平偏向回路１２のトリガパルス及びＦＢＰの周
波数の変化として現われる。言換えると、位相比較回路
９で検出された位相差によって、ＶＣＯクロックの周波
数を変化せしめ、これによりＦＢＰがＨＳＹＮＣの位相
と周波数の両方に追従することになり、ＨＳＹＮＣとＦ
ＢＰとの同期をとるようにしたのである。
【００１２】
【発明が解決しようとする課題】このようなアナログの
水平ＡＦＣ回路をディジタル化した場合、位相比較回路
は内部で発生される動作クロックに同期して動作する。
そしてディジタル化された水平ＡＦＣ回路の位相差の検
出精度は動作クロック単位で決定されるから、動作クロ
ックの周期より小さな位相差は検出することができず、
したがって精度の高い位相、周波数の追従は行なうこと
ができない。
【００１３】そこで、この位相差検出の精度を上げるた
めには、動作クロックの周波数を高くすれば良いが、テ
レビジョン受像機等で要求される精度を得るためには非
常に高い周波数の動作クロックを用いる必要が有り、そ
の実用化が困難であった。
【００１４】また、従来の水平ＡＦＣ回路において、位
相及び周波数が大きく変動したときに素速く追従させる
ためには、積分回路の時定数を小さくする必要がある。
ところが、積分回路の時定数を小さくした場合には、ノ
イズや入力信号のジッタ等の影響を受けやすくなり、画
像の安定度が低くなる。また、逆に積分回路の時定数を
大きくすると安定度は高くなるが、追従速度は遅くな
る。
【００１５】このように従来の水平ＡＦＣ回路では、追
従速度が速く、かつ、安定度の高い回路は原理的に実現
不可能であった。
【００１６】この発明は、上述のような課題を解決する
ためになされたもので、第１の目的は、実用化可能な程
度の周波数の動作クロックを用いて、テレビジョン受像
機の水平同期に使用できる程度の精度で、位相、周波数
を追従制御する自動周波数制御装置を提供することであ
る。
【００１７】また、この発明の第２の目的は、追従速度
が十分に速く、かつ安定度の高い自動周波数制御装置を
提供することである。
【００１８】
【課題を解決するための手段】請求項１に係る自動周波
数制御装置は、電圧制御形発振器（以下、ＶＣＯとい
う。）のクロック（ＶＣＯクロック）から形成される駆
動パルスに基づいて、テレビジョン受像機の水平偏向電
流の周波数と位相を水平同期信号（以下、ＨＳＹＮＣと
いう。）に同期させる自動周波数制御装置において、前
記ＨＳＹＮＣのパルス継続期間が動作クロックの奇数倍
の長さとなるように前記ＨＳＹＮＣのデューティ比を変
更するデューティ比変更手段と、前記デューティ比が変
更設定されたＨＳＹＮＣの位相と前記水平偏向電流に同
期するフライバックパルス（以下、ＦＢＰという。）の
位相との位相差を、前記動作クロックにより計数して、
前記ＨＳＹＮＣを基準パルスとしてＦＢＰの位相変化に
応じたディジタルのエラー信号を出力する位相比較手段
と、前記エラー信号に基づいて平滑化されたエラー電圧
を前記ＶＣＯクロックの制御電圧として出力する積分手
段とを備えたことを特徴とする。
【００１９】請求項２に係る自動周波数制御装置は、請
求項１のデューティ比変更手段が、前記ＨＳＹＮＣのＬ
レベル期間を前記動作クロックの奇数倍の長さに設定さ
れたＨＳＹＮＣを、位相比較のための基準パルス信号と
して前記位相比較手段に出力するＬレベル幅設定回路で
あることを特徴とする。
【００２０】請求項３に係る自動周波数制御装置は、前
記位相比較手段が、前記デューティ比が変更設定された
ＨＳＹＮＣの立ち下がりエッジから前記ＦＢＰの立ち上
がりエッジまでの期間を前記動作クロックによって計数
する第１のカウンタと、前記ＦＢＰの立ち上がりエッジ
から前記ＨＳＹＮＣの立ち上がりエッジまでの期間を前
記動作クロックによって計数する第２のカウンタと、前
記第１、第２のカウンタの計数値から算出されるＨＳＹ
ＮＣとＦＢＰとの位相差に応じてエラー信号を出力する
第１の出力回路とを備えており、前記動作クロックの１
クロック期間以内の精度で前記水平偏向電流の位相及び
周波数をＨＳＹＮＣに追従させるようにしたことを特徴
とする。
【００２１】請求項４に係る自動周波数制御装置は、前
記位相比較手段が、現在のＨＳＹＮＣを基準として計測
された位相差と先行するＨＳＹＮＣを基準として計測さ
れた位相差との差分値に応じて差分信号を出力する第２
の出力回路と、前記エラー信号に前記差分信号を所定の
比率で加算して、修正されたエラー信号を前記積分回路
に出力する加算手段とを備えたことを特徴とする。
【００２２】請求項５に係る自動周波数制御装置は、前
記第１の出力回路または前記第２の出力回路から、それ
ぞれ前記位相差および差分値に応じたディジタルのエラ
ー信号および差分信号が入力され、これらのディジタル
信号をそれぞれアナログのエラー電圧および差分電圧と
して前記積分手段に出力するディジタル／アナログ変換
回路を備えたことを特徴とする。
【００２３】請求項６に係る自動周波数制御装置は、前
記第１の出力回路または前記第２の出力回路から、それ
ぞれ前記位相差および差分値に応じたエラー信号及び差
分信号が入力され、これらエラー信号及び差分信号に規
定される所定期間はＨレベルまたはＬレベルの信号を、
その他の期間はハイインピーダンスをそれぞれエラー電
圧および差分電圧として前記積分手段に出力する電圧変
換回路を備えたことを特徴とする。
【００２４】請求項７に係る自動周波数制御装置は、Ｖ
ＣＯクロックから形成される駆動パルスに基づいて、テ
レビジョン受像機の水平偏向電流の周波数と位相をＨＳ
ＹＮＣに同期させる自動周波数制御装置において、水平
偏向電流に同期するＦＢＰをディジタル信号に変換する
Ａ／Ｄコンバータと、このディジタル信号に変換された
ＦＢＰ（以下、ディジタルＦＢＰという。）と前記ＨＳ
ＹＮＣとの位相差を検出する第１の位相比較回路と、前
記第１の位相比較回路で検出された第１の位相データを
積分する第１の積分回路と、前記第１の位相データを正
の数で表現したディジタルのエラー信号をアナログ信号
に変換し、前記ＶＣＯの制御電圧を形成するＤ／Ａコン
バータと、前記動作クロックを分周して水平偏向用のト
リガパルスを出力する分周器とを備え、前記分周器が、
分周比を変更設定できる可変分周器であって、さらに前
記可変分周器の分周比を制御する分周比制御手段を備
え、前記分周比制御手段が、前記ＨＳＹＮＣの周期を動
作クロックを基準にして計数する第１の計数回路と、前
記第１の計数回路で計数されたＨＳＹＮＣ周期の計数値
を積分する第２の積分回路と、前記ＨＳＹＮＣの位相と
前記ＦＢＰの位相との位相差を前記動作クロック単位の
精度で検出する第２の位相比較回路と、前記第２の位相
比較回路で検出された位相差（以下、第２の位相データ
という。）の値が所定のしきい値より小さい場合には、
前記第２の積分回路によって積分されたＨＳＹＮＣ周期
の計数値（以下、ＨＳＹＮＣカウント値という。）を分
周比として前記分周器に設定し、前記第２の位相データ
の値が前記所定のしきい値より大きい場合には、前記第
２の位相データに１以下の所定の係数を乗じた値と前記
ＨＳＹＮＣカウント値との和を分周比として前記分周器
に設定する分周比設定手段とを備えたことを特徴とす
る。
【００２５】請求項８に係る自動周波数制御装置は、請
求項７の第１の位相比較回路が、前記Ａ／Ｄコンバータ
から出力されるディジタルＦＢＰの立ち上がり、また
は、立ち下がりスロープのディジタル値を参照値として
検出する検出手段を備えたことを特徴とする。
【００２６】
【００２７】
【００２８】請求項９に係る自動周波数制御装置は、前
記分周比制御手段がさらに、前記水平偏向用のトリガパ
ルスと前記ＦＢＰとの位相差をＦＢＰ遅延量として前記
動作クロックを基準にして計数する第２の計数回路と、
垂直偏向用の等価パルスの終了直後であって、前記第２
の位相データの値が前記所定のしきい値より大きい場合
には、前記ＨＳＹＮＣの位相より前記ＦＢＰ遅延量だけ
早いタイミングで前記分周器に対するリセットパルスを
発生するリセットパルス発生回路とを備えており、前記
分周器はリセットパルスが入力されると直ちに前記水平
偏向用のトリガパルスを出力するようにしたことを特徴
とする。
【００２９】
【作用】請求項１に係る自動周波数制御装置によれば、
実用化が可能な程度の周波数の動作クロックで、テレビ
ジョン受像機での使用が可能となる位相、周波数の追従
を行い得る。
【００３０】請求項２に係る自動周波数制御装置によれ
ば、ＨＳＹＮＣのＬレベル期間を奇数にすることによ
り、定常状態では、位相差は、１、−１、１、−１、
１、−１、・・・・の繰り返しとなり、収束点を中心に
振動する。その振幅はＶＣＯの制御電圧に対する出力周
波数の変化率と積分回路の時定数に依存し、変化率を小
さくすると振幅は小さくなり、また、時定数を大きくし
ても振幅を小さくすることができる。
【００３１】請求項３に係る自動周波数制御装置によれ
ば、実用化が可能な程度の周波数の動作クロックで、テ
レビジョン受像機での使用が可能となる位相、周波数の
追従を行い得るものである。また、位相差の検出も動作
クロック単位で良いため、従来必要であったＡ／Ｄコン
バータを必要としない。
【００３２】請求項４に係る自動周波数制御装置によれ
ば、差分信号による差分電圧をも出力することにより、
ＦＢＰが収束点を通過する時以外は、差分電圧による効
果は、エラー電圧による効果と同じ方向に作用し、収束
点を通過する時は、差分電圧による効果は、エラー電圧
による効果と逆の方向に作用する。したがって、差分電
圧は、追従動作中は動作速度を早める働きをし、定常状
態では振動を小さくし、回路の安定度を高める働きをす
る。
【００３３】請求項５に係る自動周波数制御装置によれ
ば、Ａ／Ｄコンバータを必要とせずにエラー電圧および
差分電圧を出力することができ、比較的小規模な回路
で、テレビジョン受像機での使用が可能となる位相、周
波数の追従が可能になる。
【００３４】請求項６に係る自動周波数制御装置によれ
ば、位相差および差分の値に応じて、あるクロック期間
はＨレベルまたはＬレベルを出力し、その他の期間はＺ
レベルをエラー電圧および差分電圧として出力するよう
にしており、積分動作によりＶＣＯの制御電圧をＬレベ
ルとＨレベルの２値ではなく、階調をもつアナログ電圧
として与えることができる。
【００３５】請求項７に係る自動周波数制御装置によれ
ば、実用化が可能な程度の周波数の動作クロックでも、
テレビジョン受像機での使用が可能となる位相差検出の
精度が得られる。また、位相差の大小により、位相およ
び周波数の追従方式を切り換えることにより、追従速度
が早く、かつ、安定度の高い回路が実現できる。さら
に、第２の位相比較回路からの第２の位相データの値が
しきい値より小さい場合には、ＨＳＹＮＣカウント値を
分周比として分周器に設定して分周比を概ね一定にし、
ＶＣＯの発振周波数を変化させることにより、水平偏向
回路のトリガパルスおよびＦＢＰの周波数を変化させ
て、位相、周波数の追従を行っている。したがって第１
の積分器の時定数を大きくすることにより、安定度を得
ることができる。第２の位相データの値が、しきい値よ
り大きい場合には、第２の位相データに１以下の係数を
乗じた値とＨＳＹＮＣカウント値の和が、分周比として
分周器に設定される。これにより位相差に応じた分周比
が分周器に設定され、トリガパルスおよびＦＢＰの周波
数が設定される。
【００３６】請求項８に係る自動周波数制御装置によれ
ば、ＦＢＰとＨＳＹＮＣの位相差が１動作クロック以内
の場合でも、立ち上がりスロープ、または立ち下がりス
ロープでのディジタルＦＢＰの値を参照することによ
り、その位相差を検出することが可能である。
【００３７】
【００３８】
【００３９】請求項９に係る自動周波数制御装置によれ
ば、さらに垂直期間の前後でＨＳＹＮＣの周波数が一定
のまま位相のみが変化しても、分周比とエラー電圧を保
持しながら、周波数一定のままで位相のみが素早く追従
できる。
【００４０】
【実施例】以下、添付した図面を参照して、この発明の
実施例を説明する。
【００４１】実施例１ 図１は、この発明の一実施例であるディジタル水平ＡＦ
Ｃ回路を示すブロック図である。ここでは、テレビジョ
ン受像機の主要部の構成は、水平偏向系を構成する水平
ＡＦＣ回路を除いて、図１３におけるテレビジョン受像
機について説明したものと同じである。
【００４２】図１において水平ＡＦＣ回路２０は、ＶＣ
Ｏ１１、分周器１２、水平偏向回路１３の他に、Ｌレベ
ル幅設定回路１５、位相比較回路１６、ディジタル／ア
ナログ変換回路（以下、Ｄ／Ａコンバータという。）１
７、抵抗１８とコンデンサ１９からなる積分回路より構
成されている。なお、ＶＣＯ１１、分周器１２、水平偏
向回路１３は、図１３の水平ＡＦＣ回路１４において説
明したものと同一である。
【００４３】ここで、Ｌレベル幅設定回路１５は、同期
分離回路７と接続され、ＨＳＹＮＣのパルス継続期間が
動作クロックの奇数倍の長さとなるようにＨＳＹＮＣの
デューティ比を変更するデューティ比変更手段である。
位相比較回路１６は、Ｌレベル幅設定回路１５と接続さ
れ、パルス継続期間が動作クロックの奇数倍のＨＳＹＮ
Ｃを基準パルスとして、ＦＢＰの位相変化に応じたディ
ジタルのエラー信号を出力するものである。
【００４４】Ｄ／Ａコンバータ１７は、位相比較回路１
６と接続され、ディジタルのエラー信号が入力される。
このＤ／Ａコンバータ１７において、エラー信号は階調
をもつアナログ値に変換され、エラー電圧が形成され
る。
【００４５】また、Ｄ／Ａコンバータ１７とＶＣＯ１１
の間には、抵抗１８とコンデンサ１９からなる積分回路
が設けられている。この積分回路は、位相比較回路１６
からのエラー信号に基づいて、平滑化されたエラー電圧
をＶＣＯ１１の制御電圧として出力するものである。こ
の水平ＡＦＣ回路２０の分周器１２および水平偏向回路
１３では、同期分離回路７からのＨＳＹＮＣに一致する
位相及び周波数を有する水平偏向電流が形成され、ＣＲ
Ｔ５に出力される。
【００４６】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路２０の追従動作について説明する。図２
は、水平ＡＦＣ回路２０が定常状態になったときのＦＢ
Ｐの位相変動の様子を示す波形図である。ここで、動作
クロックには通常のテレビジョン受像機において実現可
能な程度の周波数のクロックが使用されている。
【００４７】Ｌレベル幅設定回路１５に入力されるＨＳ
ＹＮＣは、パルス継続時間、すなわちＬレベル幅が５．
０８μsecと狭く、かつその繰返し周波数は１５．７５k
Hzと高い。ＨＳＹＮＣのデューティ比は、Ｌレベル幅設
定回路１５において上記動作クロックを基にして決定さ
れる。ここでは、Ｌレベル期間が例えば11クロックのＨ
ＳＹＮＣとして位相比較回路１６に出力される。
【００４８】位相比較回路１６では、Ｌレベル幅設定回
路１５から出力されたＬレベルのパルス信号であるＨＳ
ＹＮＣの位相と、水平偏向回路１３から出力されるＦＢ
Ｐの位相とを比較し、比較結果に対応するエラー信号を
８ビットのデータとしてＤ／Ａコンバータ１７に出力さ
れる。
【００４９】この位相比較回路１６は、その内部にＨＳ
ＹＮＣの立ち下がりエッジからＦＢＰの立ち上がりエッ
ジまでに含まれる動作クロックのクロック数（Ａ）を計
数するカウンタと、ＦＢＰの立ち上がりエッジからＨＳ
ＹＮＣの立ち上がりエッジまでに含まれる動作クロック
のクロック数（Ｂ）を計数するカウンタとを備えてい
る。これらのカウンタでは、ＨＳＹＮＣのＬレベルの期
間に動作クロックの立上がりのタイミングを捉えて、Ｆ
ＢＰの位相を検出するようにしており、これらのクロッ
ク数の差として位相差Ｐ（＝Ａ−Ｂ）が算出される。な
お、例えばこの位相差Ｐは、８ビットの補数データとし
て出力される場合には、これを正数に変換したディジタ
ル値がエラー信号として出力される。
【００５０】エラー信号はＤ／Ａコンバータ１７を介し
て抵抗１８およびコンデンサ１９に入力される。これら
は平滑化されたエラー電圧をＶＣＯ１１の制御電圧とし
て出力する積分手段を構成するものであって、Ｄ／Ａコ
ンバータ１７では位相比較回路１６から出力される８ビ
ットのエラー信号に基づいて、例えば０Ｖから５Ｖの範
囲で変化するアナログ電圧信号に変換している。さらに
この電圧信号は抵抗１８とコンデンサ１９により平滑化
され、積分されたエラー電圧がＶＣＯ制御電圧としてＶ
ＣＯ１１に入力される。
【００５１】ＶＣＯ１１では、ＶＣＯ制御電圧によって
発振周波数が制御される。すなわちＶＣＯ制御電圧は、
エラー電圧に応じて位相と周波数が変化するようにＶＣ
Ｏクロックを制御している。分周器１２は、ＶＣＯ１１
から出力されたＶＣＯクロックをもとに駆動パルスを出
力する。水平偏向回路１３には、分周器１２からの駆動
パルスが入力され、これを基準にして水平偏向電流が発
生する。水平偏向電流は、ＣＲＴ６の水平偏向コイルに
供給され、ＲＧＢ信号の水平同期がとられている。
【００５２】このように水平ＡＦＣ回路２０では、動作
クロックの第６クロックの立上がりのタイミングを収束
点としてエラー電圧による位相制御が行なわれる。水平
偏向回路１３からのＦＢＰに遅れが生じた場合、位相比
較回路１６から出力されるエラー信号の値が大きくな
り、その結果、ＶＣＯ制御電圧が上昇してＶＣＯクロッ
クの周波数が高くなり、ＦＢＰの遅れを取り戻すように
追従動作が行なわれる。逆に、ＦＢＰに進みが生じた場
合、エラー信号値は小さくなり、その結果、ＶＣＯ制御
電圧が降下して、ＶＣＯクロックの周波数が低くなり、
ＦＢＰの進みを少なくするように追従動作が行なわれ
る。
【００５３】図２のＦＢＰ１〜ＦＢＰ６は、１５．７５
kHzで繰返し入力されるＨＳＹＮＣの収束点を中心とし
て一定の振幅で位相が変化している。Ｌレベル幅設定回
路１５から出力されるＨＳＹＮＣのパルスのＬレベル継
続期間がクロック期間の奇数倍に設定されているため、
クロック数の差として算出される位相差Ｐ（＝Ａ−Ｂ）
は決して０とならない。このことにより、定常状態にお
いても常に、遅れ、または、進みがエラー電圧として出
力され、図２に示すような定常状態では、位相差Ｐは、
１、−１、１、−１、１、−１、……の繰り返しとな
る。なお、図において、各ＦＢＰに付記された矢印ＥＶ
は、エラー電圧がＶＣＯ１１に作用する方向を示してい
る。
【００５４】その結果、図２に示すようにＦＢＰはその
収束点を中心に振動する。その振幅はＶＣＯの制御電圧
に対する出力周波数の変化率と積分回路の時定数に依存
し、変化率を小さくすると振幅は小さくなり、また、時
定数を大きくするとしても振幅を小さくすることがで
き、１クロック以下の精度で位相、周波数の制御が行な
える。なお、ＨＳＹＮＣのＬレベル期間のクロック数を
偶数に設定した場合、定常状態において、収束点が１ク
ロックの幅を持つようになり、高い精度でＦＢＰの位
相、周波数の制御が行なえない。
【００５５】実施例２ 第２の実施例では、エラー信号とともに先行して計測さ
れたエラー信号との差分値を求めて、追従動作中と定常
状態のエラー電圧をそれぞれ修正している。これによ
り、ＶＣＯに対する効果が自動的に切り換る機能が第１
の実施例の水平ＡＦＣ回路に追加されることになり、追
従速度が早く、かつ、安定度の高い水平ＡＦＣ回路が実
現できる。
【００５６】以下、この発明の第２の実施例について説
明する。図３は、この発明の第２の実施例であるディジ
タル水平ＡＦＣ回路を示すブロック図である。ここで
は、テレビジョン受像機の主要部の構成は、水平偏向系
を構成する水平ＡＦＣ回路を除いて、図１３におけるテ
レビジョン受像機について説明したものと同じである。
図３において水平ＡＦＣ回路３０は、ＶＣＯ１１、分周
器１２、水平偏向回路１３の他に、Ｌレベル幅設定回路
１５、位相比較回路３１、Ｄ／Ａコンバータ３２及び３
３、抵抗３４および３５とコンデンサ３６からなる積分
回路より構成されている。
【００５７】ここでＬレベル幅設定回路１５は、図１の
ものと同様に、ＨＳＹＮＣのパルス継続期間が動作クロ
ックの奇数倍の長さとなるようにＨＳＹＮＣのデューテ
ィ比を変更するデューティ比変更手段である。位相比較
回路３１は、ＨＳＹＮＣを基準パルスとしてＦＢＰの位
相変化に応じたディジタルのエラー信号を出力し、さら
に、前回の位相差と現在の位相差との差分値を算出し
て、エラー信号と同時に８ビットのデータとして差分信
号を出力するものである。Ｄ／Ａコンバータ３２および
３３は、ディジタルのエラー信号及び差分信号をそれぞ
れ階調をもつアナログ値に変換して、それぞれエラー電
圧及び差分電圧を形成するものである。
【００５８】また、抵抗３４および３５とコンデンサ３
６からなる積分回路は、位相比較回路１６からのエラー
信号と差分信号に基づいて、平滑化されたエラー電圧を
ＶＣＯ１１の制御電圧として出力するものである。この
水平ＡＦＣ回路２０の分周器１２および水平偏向回路１
３では、同期分離回路７からのＨＳＹＮＣに一致する位
相及び周波数を有する水平偏向電流が形成され、ＣＲＴ
５に出力される。
【００５９】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路３０の動作について説明する。
【００６０】図４は、水平ＡＦＣ回路３０が追従動作か
ら定常状態に移行する際のＦＢＰの様子を示す波形図で
ある。ここで、動作クロックには通常のテレビジョン受
像機において実現可能な程度の周波数のクロックが使用
されているが、図１のＬレベル幅設定回路１５とは異な
り、ここでは、Ｌレベル期間が例えば15クロックになる
ようにＨＳＹＮＣのデューティ比が決定されている。
【００６１】位相比較回路３１では、エラー信号ととも
に先行して計測されたエラー信号との差分値を求めて、
追従動作中と定常状態とでこの差分値によりエラー電圧
を修正するようにしている。このために、位相比較回路
３１ではＬレベル幅設定回路１５からのＬレベルパルス
信号であるＨＳＹＮＣの位相と、水平偏向回路１３から
出力されるＦＢＰの位相とを比較し、比較結果に対応す
るエラー信号Ｐを８ビットのデータとしてＤ／Ａコンバ
ータ３２に出力するとともに、現在の位相差と前回の位
相差に対応する差分信号Ｄ（＝前回のＰ−現在のＰ）を
も算出し、Ｄ／Ａコンバータ３３に出力している。
【００６２】この位相比較回路３１は、その内部にＨＳ
ＹＮＣの立ち下がりエッジからＦＢＰの立ち上がりエッ
ジまでに含まれる動作クロックのクロック数（Ａ）を計
数するカウンタと、ＦＢＰの立ち上がりエッジからＨＳ
ＹＮＣの立ち上がりエッジまでに含まれる動作クロック
のクロック数（Ｂ）を計数するカウンタと、差分信号Ｄ
を算出するためのエラーメモリを備えている。これらの
カウンタでは、ＨＳＹＮＣのＬレベルの期間に動作クロ
ックの立上がりのタイミングを捉えて、ＦＢＰの位相を
検出するようにしており、これらのクロック数の差とし
て位相差Ｐ（＝Ａ−Ｂ）が算出され、エラーメモリに記
憶される。なお、例えばこの位相差Ｐは、８ビットの補
数データとして出力される場合には、差分信号Ｄについ
てもエラー信号と同様に、これを正数に変換したディジ
タル値が差分信号として出力される。
【００６３】エラー信号はＤ／Ａコンバータ３２および
３３を介して、抵抗３４および３５、コンデンサ３６入
力される。これらは平滑化されたエラー電圧をＶＣＯ１
１の制御電圧として出力する積分手段を構成するもので
あって、Ｄ／Ａコンバータ３２では位相比較回路３１か
ら出力される８ビットのエラー信号に基づいて、例えば
０Ｖから５Ｖの範囲で変化するアナログ電圧信号に変換
している。また、Ｄ／Ａコンバータ３３では位相比較回
路３１から出力される８ビットの差分信号Ｄに基づい
て、同様に０Ｖから５Ｖの範囲で変化するアナログ電圧
信号に変換している。
【００６４】さらに、これらの電圧信号は抵抗３４およ
び３５とコンデンサ３６により平滑化される。ここで、
抵抗３４と抵抗３５の抵抗値の大きさは、１：３に設定
されていて、エラー信号Ｐと差分信号Ｄがこれらの比率
で加算して積分されることにより、修正されたエラー電
圧がＶＣＯ制御電圧としてＶＣＯ１１に入力される。
【００６５】ＶＣＯ１１では、ＶＣＯ制御電圧によって
発振周波数が制御される。すなわちＶＣＯ制御電圧は、
エラー電圧に応じて位相と周波数が変化するようにＶＣ
Ｏクロックを制御している。分周器１２は、ＶＣＯ１１
から出力されたＶＣＯクロックをもとに駆動パルスを出
力する。水平偏向回路１３には、分周器１２からの駆動
パルスが入力され、これを基準にして水平偏向電流が発
生する。水平偏向電流は、ＣＲＴ６の水平偏向コイルに
供給され、ＲＧＢ信号の水平同期がとられている。
【００６６】このように水平ＡＦＣ回路３０では、動作
クロックの第８クロックの立上がりのタイミングを収束
点として、エラー電圧ＥＶと差分電圧ＤＶとによる位相
制御が行なわれる。水平偏向回路１３からのＦＢＰに遅
れが生じた場合には、位相比較回路３１から出力される
エラー信号の値が大きくなり、その結果、ＶＣＯ制御電
圧が上昇してＶＣＯクロックの周波数が高くなり、ＦＢ
Ｐの遅れを取り戻すように追従動作が行なわれる。逆
に、ＦＢＰに進みが生じた場合、エラー信号値は小さく
なり、その結果、ＶＣＯ制御電圧が降下して、ＶＣＯク
ロックの周波数が低くなり、ＦＢＰの進みを少なくする
ように追従動作が行なわれる。なお、図において、各Ｆ
ＢＰに付記された矢印ＥＶおよびＤＶは、それぞれエラ
ー電圧ＥＶおよび差分電圧ＤＶがＶＣＯ１１に作用する
方向を示している。
【００６７】この第２の実施例では、図４（Ｃ）〜
（Ｋ）に示すように、ＦＢＰが図中の収束点を通過する
時以外は、差分電圧ＤＶによる効果は、エラー電圧ＥＶ
による効果と同じ方向に作用し（ＦＢＰ１〜ＦＢＰ
３）、収束点を通過する時は、差分電圧ＤＶによる効果
は、エラー電圧ＥＶによる効果と逆の方向に作用する
（ＦＢＰ４〜ＦＢＰ９）。このことによって、差分信号
Ｄは追従動作中においてはその動作速度を早める働きを
し、定常状態においては収束点の前後での振動を小さく
して、水平ＡＦＣ回路３０の安定度を高める働きをす
る。
【００６８】したがって第２の実施例のディジタル水平
ＡＦＣ回路では、追従動作中と定常状態とで差分電圧Ｄ
Ｖによる位相制御の方向が自動的に切り換わることによ
って追従速度が早く、かつ、安定度の高い位相及び周波
数制御が実現できる。なお、エラー電圧ＥＶによる効果
と差分電圧ＤＶによる効果の大きさの比は、積分回路と
して使用されている２個の抵抗３４，３５の抵抗値の逆
数の比により決定される。この実施例では、それぞれの
抵抗値を１：３に設定することによって、エラー電圧Ｅ
Ｖによる効果の比率を大きく設定している。
【００６９】実施例３ 第３の実施例では、第２の実施例におけるＤ／Ａコンバ
ータによるエラー電圧ＥＶ及び差分電圧ＤＶを出力する
手段に代えて、電圧変換回路を使用することによって、
追従動作中と定常状態のエラー電圧をそれぞれ修正して
いる。電圧変換回路からは位相差Ｐと差分値Ｄに応じた
クロック期間だけＨレベルまたはＬレベルの電圧信号が
出力され、その他の期間はＺレベル（ハイインピーダン
ス）でエラー電圧ＥＶ、差分電圧ＤＶが出力されること
により、Ｄ／Ａコンバータを不要にし、回路規模を小さ
くできる。
【００７０】以下、この発明の第３の実施例について説
明する。図５は、この発明の第３の実施例であるディジ
タル水平ＡＦＣ回路を示すブロック図である。ここで
は、テレビジョン受像機の主要部の構成は、水平偏向系
を構成する水平ＡＦＣ回路を除いて、図１３におけるテ
レビジョン受像機について説明したものと同じである。
図５において水平ＡＦＣ回路４０は、ＶＣＯ１１、分周
器１２、水平偏向回路１３の他に、Ｌレベル幅設定回路
１５、位相比較回路３１、電圧変換回路４１及び４２、
抵抗３４及び３５とコンデンサ３６からなる積分回路よ
り構成されている。
【００７１】ここでＬレベル幅設定回路１５は、図１の
ものと同様に、ＨＳＹＮＣのパルス継続期間が動作クロ
ックの奇数倍の長さとなるようにＨＳＹＮＣのデューテ
ィ比を変更するデューティ比変更手段である。位相比較
回路３１は、ＨＳＹＮＣを基準パルスとしてＦＢＰの位
相変化に応じたディジタルのエラー信号を出力し、さら
に、前回の位相差と現在の位相差との差分値を算出し
て、エラー信号と同時に８ビットのデータとして差分信
号を出力するものである。電圧変換回路４１及び４２
は、ディジタルの位相差Ｐと差分値Ｄに応じたクロック
期間だけＨレベルまたはＬレベルの電圧信号を出力し、
その他の期間はＺレベル（ハイインピーダンス）でエラ
ー電圧ＥＶ、差分電圧ＤＶを出力するものである。
【００７２】また、抵抗３４および３５とコンデンサ３
６からなる積分回路は、位相比較回路１６からのエラー
信号と差分信号に基づいて、平滑化されたエラー電圧を
ＶＣＯ１１の制御電圧として出力するものである。この
水平ＡＦＣ回路２０の分周器１２および水平偏向回路１
３では、同期分離回路７からのＨＳＹＮＣに一致する位
相及び周波数を有する水平偏向電流が形成され、ＣＲＴ
５に出力される。
【００７３】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路４０の動作について説明する。
【００７４】Ｌレベル幅設定回路１５は、Ｌレベル期間
が例えば15クロックになるようにＨＳＹＮＣのデューテ
ィ比が決定されている。また位相比較回路３１では、エ
ラー信号とともに先行して計測されたエラー信号との差
分値を求めて、追従動作中と定常状態とで差分値により
エラー電圧を修正するようにしている。このために位相
比較回路３１において、Ｌレベル幅設定回路１５からの
Ｌレベルパルス信号であるＨＳＹＮＣの位相と、水平偏
向回路１３から出力されるＦＢＰの位相とを比較し、比
較結果に対応するエラー信号Ｐを８ビットのデータとし
て電圧変換回路４１に出力するとともに、現在の位相差
と前回の位相差に対応する差分信号Ｄ（＝前回のＰ−現
在のＰ）をも算出し、電圧変換回路４２に出力してい
る。
【００７５】これらＬレベル幅設定回路１５、位相比較
回路３１は、第２の実施例のものと同様に構成され、動
作する。ただし、この第３の実施例においては、いずれ
も位相差Ｐと差分値Ｄを補数のままで出力して、電圧変
換回路４１及び４２においてエラー電圧と差分電圧に変
換されるものとする。
【００７６】エラー信号はＤ／Ａコンバータ３２および
３３を介して、抵抗３４および３５、コンデンサ３６入
力される。これらは平滑化されたエラー電圧をＶＣＯ１
１の制御電圧として出力する積分手段を構成するもので
あって、電圧変換回路４１及び４２では位相比較回路３
１から入力される８ビットの位相差Ｐ、８ビットの差分
値Ｄに応じて、あるクロック期間だけＨレベルまたはＬ
レベルの電圧信号を出力し、その他の期間はＺレベルの
電圧を積分回路に出力する。例えば位相差Ｐが−３、差
分値Ｄが５の時、３クロックの期間だけＬレベルの電圧
信号として５Ｖが抵抗３４に出力され、５クロックの期
間だけＨレベルの電圧信号として０Ｖが抵抗３５に出力
され、その他の期間はＺレベル（ハイインピーダンス）
の電圧が出力される。
【００７７】さらに、これらの電圧信号は抵抗３４およ
び３５とコンデンサ３６により平滑化される。ここで、
抵抗３４と抵抗３５の抵抗値の大きさは、１：３に設定
されていて、エラー信号Ｐと差分信号Ｄがこれらの比率
で積分されることにより、修正されたエラー電圧がＶＣ
Ｏ制御電圧としてＶＣＯ１１に入力される。
【００７８】ＶＣＯ１１では、ＶＣＯ制御電圧によって
発振周波数が制御される。すなわちＶＣＯ制御電圧は、
エラー電圧に応じて位相と周波数が変化するようにＶＣ
Ｏクロックを制御している。分周器１２は、ＶＣＯ１１
から出力されたＶＣＯクロックをもとに駆動パルスを出
力する。水平偏向回路１３には、分周器１２からの駆動
パルスが入力され、これを基準にして水平偏向電流が発
生する。水平偏向電流は、ＣＲＴ６の水平偏向コイルに
供給され、ＲＧＢ信号の水平同期がとられている。
【００７９】この第３の実施例では、電圧変換回路４１
及び４２の出力を積分することにより、ＬレベルとＨレ
ベルの２値としてではなく、ＬとＨとの中間のレベルで
修正されたエラー信号に対応する特定の階調をもったア
ナログ電圧として、ＶＣＯ１１の制御電圧を与えること
ができる。したがって、第１、第２の実施例で使用して
いたＤ／Ａコンバータを不要にし、比較的小規模な回路
で位相、周波数の追従が可能になる。
【００８０】実施例４ 第４の実施例では、第１〜第３の実施例で使用されたデ
ューティ比変更手段に代えて、Ａ／Ｄコンバータを用い
ることによって、位相比較の対象であるＦＢＰの立ち上
がり、または、立ち下がりスロープをディジタル信号レ
ベルで比較を行うようにしている。このことにより、動
作クロック以下の精度で位相検出を行うことが可能にな
り、実用化が可能な程度の周波数の動作クロックでも、
テレビジョン受像機で使用が可能となる位相検出の精度
が得られる。
【００８１】以下、この発明の第４の実施例について説
明する。図６は、この発明の第４の実施例であるディジ
タル水平ＡＦＣ回路を示すブロック図である。ここで
は、テレビジョン受像機の主要部の構成は、水平偏向系
を構成する水平ＡＦＣ回路を除いて、図１３におけるテ
レビジョン受像機について説明したものと同じである。
図６において水平ＡＦＣ回路５０は、ＶＣＯ１１、分周
器１２、水平偏向回路１３の他に、Ａ／Ｄコンバータ５
１、位相比較回路５２、積分器５３、補数／正数変換器
５４、Ｄ／Ａコンバータ５５より構成されている。
【００８２】ここでＡ／Ｄコンバータ５１は、水平偏向
回路１３に接続され、水平偏向電流に同期するＦＢＰを
ディジタル信号に変換するためのものである。位相比較
回路５２は、ディジタル信号に変換されたＦＢＰ（以
下、ディジタルＦＢＰという。）と、同期分離回路７か
ら出力されたＨＳＹＮＣとの位相差を検出するためのも
のである。積分器５３は、位相比較回路５２で検出され
た位相データを積分する回路である。
【００８３】補数／正数変換器５４は、積分器５３から
の積分された位相データの最上位ビットを反転し、正の
数に変換する回路である。Ｄ／Ａコンバータ５５はディ
ジタルエラー電圧として出力されたエラー信号を、アナ
ログ信号に変換し、エラー電圧としてＶＣＯ１１に出力
するためのものである。
【００８４】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路５０の動作について説明する。
【００８５】図７は、水平ＡＦＣ回路５０におけるＨＳ
ＹＮＣとＦＢＰの位相関係を示すタイミング図である。
ここで、動作クロックには通常のテレビジョン受像機に
おいて実現可能な程度の周波数のクロックが使用され
る。また、同図（Ａ）には水平偏向回路１３から出力さ
れるＦＢＰが示されており、これはＡ／Ｄコンバータ５
１でＡ／Ｄ変換され、２５６の階調を持つ８ビットのデ
ータ、即ちディジタルＦＢＰに変換される。
【００８６】このディジタルＦＢＰは、位相比較回路５
２で同期分離回路７から出力されるＨＳＹＮＣ（図７
（Ｂ））と位相比較される。この場合に位相比較回路５
２では、ＨＳＹＮＣの立ち上がりエッジにおけるディジ
タルＦＢＰの値が参照値として検出されている。図７で
は、ＦＢＰの立ち上がりスロープが動作クロックの１６
個分の期間に相当する場合であって、このときのディジ
タルＦＢＰの参照値が、例えば中央値の１２７として検
出されている。すなわち、基準信号としてのＨＳＹＮＣ
と比較信号としてのＦＢＰが完全に同期した場合に、Ｈ
ＳＹＮＣの立ち上がりエッジとＦＢＰの立ち上がりスロ
ープの中央部分が同位相となる。
【００８７】図８は、ＨＳＹＮＣとＦＢＰの同期状態を
拡大して示している。ここでは、両者の同期が僅かにず
れ、ＦＢＰの位相がある動作クロック分だけ遅れが生じ
ている。このような位相遅延時には、ディジタルＦＢＰ
の参照値が１２７より小さな値として検出され、また反
対に、ＦＢＰの位相に進みが生じたときには、ディジタ
ルＦＢＰの参照値は１２７より大きな値として検出され
る。
【００８８】図９は、図８と同様に、ディジタルＦＢＰ
の位相遅延時の参照値が１２３の場合を拡大して示して
いる。以下、位相比較回路５２における位相差検出方法
を説明する。
【００８９】ＦＢＰの立ち上がりスロープの期間が１６
動作クロックであるとして、ＦＢＰの立ち上がりスロー
プを考えると、その傾斜は２５６／１６（階調／動作ク
ロック）となる。したがって、水平偏向回路１３から帰
還するＦＢＰの位相に０．２５動作クロック分の遅れが
生じた場合、ディジタルＦＢＰの参照値は、１２７−
０．２５＊（２５６／１６）＝１２３として検出される
ことになる。すなわち、動作クロックの周期をｔとし
て、図９に示す位相遅延時のＦＢＰについて位相データ
を検出する場合、位相比較回路５２において０．０６２
５（＝１６÷２５６）ｔまでの精度で位相差検出が可能
である。そして、この位相差検出の精度は、ＦＢＰの立
ち上がりスロープのクロック数と、Ａ／Ｄコンバータ５
１のビット数とによって決まる。
【００９０】このようにして位相比較回路５２では、デ
ィジタルＦＢＰの参照値から１２７を減じた値が位相デ
ータとして積分器５３に出力されている。積分器５３で
は、位相比較回路５２から入力される位相データを積分
し、補数／正数変換器５４に出力している。なお、積分
器５３の時定数は外部から制御可能に構成されており、
この時定数を大きく設定すれば、追従速度が遅くなり、
ＨＳＹＮＣとＦＢＰの同期するまでの時間は長くなる
が、入力信号に加わるジッタ雑音に対しての吸収率が良
くなり、安定度は高くなる。
【００９１】逆に、時定数を小さく設定することによっ
て追従速度が早くなりＨＳＹＮＣとＦＢＰの同期するま
での時間は短くできる。しかし、ジッタ雑音に対する吸
収率は悪くなり、安定度も低くなる。
【００９２】補数／正数変換器５４には、積分器５３か
ら位相データが入力される。ここで、積分された位相デ
ータの最上位ビットが反転され、正の数に変換されたデ
ィジタルエラー電圧としてＤ／Ａコンバータ５５に入力
されている。Ｄ／Ａコンバータ５５は、このディジタル
エラー電圧をアナログ信号に変換しており、このエラー
電圧がＶＣＯ制御電圧としてＶＣＯ１１に入力される。
【００９３】ＶＣＯ１１では、ＶＣＯ制御電圧によって
発振周波数が制御される。すなわちＶＣＯ制御電圧は、
エラー電圧に応じて位相と周波数が変化するようにＶＣ
Ｏクロックを制御している。分周器１２は、ＶＣＯ１１
から出力されたＶＣＯクロックを分周して駆動回路に対
するトリガパルスを出力する。水平偏向回路１３には、
分周器１２からのトリガパルスが入力され、これを基準
にして水平偏向電流が発生する。水平偏向電流は、ＣＲ
Ｔ６の水平偏向コイルに供給され、ＲＧＢ信号の水平同
期がとられている。
【００９４】以上に説明した水平ＡＦＣ回路５０の追従
動作は、ＦＢＰに位相遅れが生じた場合、エラー電圧が
上昇し、ＶＣＯクロックの周波数が高くなり、ＦＢＰの
遅れを取り戻すように動作し、逆に、ＦＢＰの位相に進
みが生じた場合、エラー電圧が降下し、ＶＣＯクロック
の周波数が低くなり、ＦＢＰの進みを少なくするように
動作するものである。
【００９５】なお、この実施例の自動周波数制御装置は
ＮＴＳＣ信号を対象としており、動作クロックはバース
ト信号の４倍の周波数で約１４．３１８ＭＨｚ（以下、
この周波数を４Ｆｓｃという。）、ＶＣＯクロックの中
心周波数も４Ｆｓｃで±５％の変化幅を持ち、分周器１
２の分周比は９１０に固定とされている。
【００９６】実施例５ 第５の実施例では、第４の実施例における分周器１２に
代えて、分周比を変更設定できる可変分周器を用いて、
検出された位相差の大小に応じて分周器を制御するとと
もに、設定されているしきい値を越えてＦＢＰの位相が
遅れた場合にはより小さな分周比で、進んだ場合には、
より大きな分周比でＶＣＯクロックを分周するようにし
ている。このことにより、ＦＢＰの位相、及び周波数を
追従する方式を切り換えて、追従速度が早く、かつ、安
定度の高い自動周波数制御装置が実現できる。
【００９７】以下、この発明の第５の実施例について説
明する。図１０は、この発明の第５の実施例であるディ
ジタル水平ＡＦＣ回路を示すブロック図である。ここで
は、テレビジョン受像機の主要部の構成は、水平偏向系
を構成する水平ＡＦＣ回路を除いて、図１３におけるテ
レビジョン受像機について説明したものと同じである。
【００９８】また、図１０において水平ＡＦＣ回路６０
は、ＶＣＯ１１、可変分周器５６、水平偏向回路１３、
Ａ／Ｄコンバータ５１、第１の位相比較回路５２、第１
の積分器５３、補数／正数変換器５４、Ｄ／Ａコンバー
タ５５を備え、これらは第４の実施例として図６におい
て説明した水平ＡＦＣ回路５０と同様に構成されてい
る。さらに可変分周器５６の分周比を制御する分周比制
御部が設けられており、これは、ＨＳＹＮＣ周期計数用
のカウンタ６１、第２の積分器６２、第２の位相比較回
路６３、係数器６４、加算器６５、及び分周比セレクタ
６６により構成されている。
【００９９】ここで、ＨＳＹＮＣ周期計数用のカウンタ
６１（以下、ＨＳＹＮＣカウンタという。）は、Ａ／Ｄ
コンバータ５１及び同期分離回路７と接続されており、
同期分離回路７から入力されるＨＳＹＮＣの周期を動作
クロックを基準にして計数する第１の計数回路である。
第２の積分器６２は、ＨＳＹＮＣカウンタ６１に接続さ
れ、そこから入力されるカウント値を積分している。
【０１００】第２の位相比較回路６３は同期分離回路７
から入力されるＨＳＹＮＣと、Ａ／Ｄコンバータ５１か
ら入力されるディジタルＦＢＰの最上位ビット（ＭＳ
Ｂ）との位相差を、動作クロック単位の精度で検出する
ものである。この位相差の検出結果は、分周比設定のた
めの位相データ（以下、第２の位相データという。）と
して出力される。
【０１０１】また、第２の位相比較回路６３では、設定
されたしきい値に基づいて自動周波数制御の動作モード
を決定するモード識別信号をも出力している。ここで、
このモード識別信号は、第２の位相データの絶対値が２
回連続で８動作クロック以下の場合にはＮＡＲＲＯＷモ
ード、それ以外の場合にはＷＩＤＥモードとして設定さ
れる。
【０１０２】係数器６４は、第２の位相比較回路６３と
接続され、そこから入力される第２の位相データに１以
下の係数値、例えばここでは０．５を乗じて、加算器６
５に出力するものである。加算器６５は、０．５倍され
た第２の位相データを、第２の積分器６２で積分された
ＨＳＹＮＣカウント値と加算するものである。
【０１０３】分周比セレクタ６６は、一方の入力端子が
第２の積分器６２と接続され、他方の端子が加算器６５
と接続されている。そして、これら入力端子のいずれか
が可変分周器５６と接続されるように、第２の位相比較
回路６３から出力されるモード識別信号に応じて切換え
制御されるものである。
【０１０４】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路６０の動作について説明する。なお、位相
比較回路５２における位相差検出方法は、第４の実施例
のものと同様であり、ここではその説明を省略する。
【０１０５】水平偏向回路１３から出力されたＦＢＰは
Ａ／Ｄコンバータ５１でＡ／Ｄ変換され、２５６の階調
を持つ８ビットのデータ、即ちディジタルＦＢＰに変換
される。このディジタルＦＢＰは、第１の位相比較回路
５２で同期分離回路７から出力されるＨＳＹＮＣと位相
比較される。
【０１０６】ディジタルＦＢＰは、第２の位相比較回路
６３にも入力され、ここでは、同期分離回路７から入力
されるＨＳＹＮＣとディジタルＦＢＰの最上位ビットの
位相差が動作クロック単位の精度で検出される。この位
相比較回路６３は、例えば内部に２個のカウンタを持っ
ていて、これらカウンタはいずれも、動作クロックを基
準にして計数動作を行なう。
【０１０７】ここで、一方のカウンタはＨＳＹＮＣの立
ち上がりからディジタルＦＢＰの最上位ビットの立ち上
がりまでを、他方のカウンタはディジタルＦＢＰの最上
位ビットの立ち上がりからＨＳＹＮＣの立ち上がりまで
を、それぞれ計数する。第２の位相データには、これら
の計数値のうちの小さい値が選択され、ＦＢＰの位相が
遅れている場合には負の値として、ＦＢＰの位相が進ん
でいる場合には正の値として、係数器６４に出力され
る。
【０１０８】また、第２の位相比較回路６３にはこの第
２の位相データについて、例えば２回連続して８動作ク
ロックを越えるか否かのしきい値が設定されており、こ
のしきい値に応じて、動作モードが決定される。すなわ
ち、第２の位相データの絶対値が２回連続で８動作クロ
ック以下であれば、ＦＢＰとＨＳＹＮＣとの位相差が小
さいとして、ＮＡＲＲＯＷモードが分周比セレクタ６６
に指令される。反対に、第２の位相データの絶対値が２
回連続して８動作クロックを越えるような場合には、Ｗ
ＩＤＥモードが指令される。
【０１０９】ＨＳＹＮＣカウンタ６１では、そこで計数
された計数値が第２の積分器６２を介してＨＳＹＮＣカ
ウント値として、加算器６５と分周比セレクタ６６に出
力される。また、この計数値によって同期分離回路７か
ら入力されるＨＳＹＮＣの欠落やノイズの発生等を監視
しており、これらの異常が発生した場合には、必要に応
じて追従動作が停止され、或いは、ＨＳＹＮＣのノイズ
を無視する等の処理も行っている。
【０１１０】上記分周比セレクタ６６の一方の入力端子
には、第２の積分器６２からのＨＳＹＮＣカウント値が
供給される。また、他方の入力端子には、係数器６４か
ら出力される第２の位相データを加算器６５により加算
したＨＳＹＮＣカウント値が供給されている。そして、
第２の位相比較回路６３からのモード識別信号に応じ
て、２つの入力端子のいずれか一方が選択され、可変分
周器５６に対して分周比が切換えて出力される。
【０１１１】このように、分周比セレクタ６６では第２
の位相比較回路６３から出力されるモード識別信号によ
り、ＮＡＲＲＯＷモード時にはＨＳＹＮＣカウント値が
選択され、ＷＩＤＥモード時には「ＨＳＹＮＣカウント
値」＋０．５＊「第２の位相データ」が選択され、これ
らが分周比として可変分周器５６に出力できる。
【０１１２】ところで、補数／正数変換器５４には、第
１の積分器５３から第１の位相データが入力される。こ
こで、積分された第１の位相データの最上位ビットが反
転され、正の数に変換されたディジタルエラー電圧とし
てＤ／Ａコンバータ５５に入力されている。Ｄ／Ａコン
バータ５５ではこのディジタルエラー電圧がアナログ信
号に変換され、さらに、このエラー電圧がＶＣＯ制御電
圧としてＶＣＯ１１に入力される。
【０１１３】ＶＣＯ１１では、ＶＣＯ制御電圧によって
発振周波数が制御される。すなわちＶＣＯ制御電圧は、
エラー電圧に応じて位相と周波数が変化するようにＶＣ
Ｏクロックを制御している。可変分周器５６では、分周
比制御部で設定された分周比にしたがってＶＣＯクロッ
クを分周して、駆動回路に対するトリガパルスが形成さ
れる。水平偏向回路１３には、可変分周器５６からのト
リガパルスが入力され、これを基準にして水平偏向電流
が発生する。水平偏向電流は、ＣＲＴ６の水平偏向コイ
ルに供給され、ＲＧＢ信号の水平同期がとられている。
【０１１４】以上に説明した水平ＡＦＣ回路５０は、分
周比セレクタ６６でＨＳＹＮＣカウント値が選択される
（ＮＡＲＲＯＷモード）場合には、第４の実施例と同様
に、ＦＢＰの位相遅れ量、位相進み量に応じてエラー電
圧が変化し、ＦＢＰの遅れ、進みを打ち消す追従動作が
実行される。また、設定されているしきい値を越えてＦ
ＢＰの位相が遅れ、或いは進む場合には、ＷＩＤＥモー
ドが選択され、第１のエラー電圧によるＶＣＯ１１での
位相制御は静止状態となって、第２の位相データに基づ
く位相制御が行なわれる。
【０１１５】したがって、ＦＢＰにしきい値を越える大
きな遅れが生じるとＶＣＯクロックの分周比が小さくな
って、ＨＳＹＮＣに対するＦＢＰの遅れを取り戻すよう
に動作し、ＦＢＰに進みが生じるとＶＣＯクロックの分
周比が大きくなり、ＦＢＰの進みが少なくなるように動
作する。
【０１１６】なお、この実施例の自動周波数制御装置も
第４の実施例と同様に、ＮＴＳＣ信号を対象としてお
り、動作クロックはバースト信号の４倍の周波数４Ｆｓ
ｃ、ＶＣＯクロックの中心周波数も４Ｆｓｃである。し
かし、本実施例では可変分周器５６を使用しているた
め、ＶＣＯクロックの変化幅を第４の実施例よりも小さ
く、例えば±１．２５％に設定でき、また、第１の積分
器の時定数も第４の実施例の場合より小さい値に設定で
きる。したがって、自動周波数制御の安定度を高くする
ことが可能である。特に、ＷＩＤＥモード時とＮＡＲＲ
ＯＷモード時での追従方式が切り換わるので、追従速度
が早いだけでなく、安定度の高い回路が実現できる。
【０１１７】実施例６ 第６の実施例では、第５の実施例における分周比制御手
段に、ＨＳＹＮＣの周波数が一定のままで位相だけが大
きく変化したときに、ＦＢＰを素早く追従させるリセッ
ト機能が追加されている。これによって、ビデオテープ
レコーダーの再生信号におけるスイッチングポイント信
号のように、垂直同期信号パルス期間の前後でＨＳＹＮ
Ｃの周波数が一定のまま位相のみが大きく変化するよう
な信号が水平ＡＦＣ回路に入力された場合にも、位相の
みを追従させて、追従動作を早期に完了できる。
【０１１８】以下、この発明の第６の実施例について説
明する。図１１は、この発明の第６の実施例であるディ
ジタル水平ＡＦＣ回路を示すブロック図である。ここで
は、テレビジョン受像機の主要部の構成は、水平偏向系
を構成する水平ＡＦＣ回路を除いて、図１３におけるテ
レビジョン受像機について説明したものと同じである。
【０１１９】図１１において水平ＡＦＣ回路７０は、Ｖ
ＣＯ１１、リセット端子付きの可変分周器７４、水平偏
向回路１３、Ａ／Ｄコンバータ５１、第１の位相比較回
路５２、第１の積分器５３、補数／正数変換器５４、Ｄ
／Ａコンバータ５５を備え、これらは第４の実施例とし
て図６において説明した水平ＡＦＣ回路５０と同様に構
成されている。また、リセット端子付きの可変分周器７
４には、その分周比を制御する分周比制御部が設けられ
ており、これは、ＨＳＹＮＣ周期計数用のカウンタ６
１、第２の積分器６２、第２の位相比較回路７１、係数
器６４、加算器６５、及び分周比セレクタ６６を備え、
さらにＦＢＰ遅延測定用カウンタ（以下、ＦＢＰカウン
タという。）７２、及びリセットパルス発生回路７３を
含んでいる。
【０１２０】ここで、第２の位相比較回路７１は同期分
離回路７から入力されるＨＳＹＮＣと、Ａ／Ｄコンバー
タ５１から入力されるディジタルＦＢＰの最上位ビット
（ＭＳＢ）との位相差を、動作クロック単位の精度で検
出するものである。この位相差の検出結果は、第２の位
相データとして出力される。
【０１２１】また、第２の位相比較回路７１は、先の実
施例５における第２の位相比較回路６３に対応するもの
であって、設定されたしきい値に基づいて自動周波数制
御の動作モードを決定する３つのモード識別信号を出力
している。ここでは、このモード識別信号は、垂直期間
の終了直後に第２の位相データの絶対値が３回連続で１
６動作クロック以上の場合ＲＳＴモード、第２の位相デ
ータの絶対値が２回連続で８動作クロック以下の場合に
はＮＡＲＲＯＷモード、それ以外の場合にはＷＩＤＥモ
ードとして、それぞれ設定されている。
【０１２２】ＦＢＰカウンタ７２は、リセット端子付き
の可変分周器７４及びＡ／Ｄコンバータ５１と接続され
ており、水平偏向回路１３へのトリガパルスの立ち上が
りエッジからディジタルＦＢＰの最上位ビットの立ち上
がりエッジまでの遅延時間を動作クロックを基準にして
計数する第２の計数回路である。
【０１２３】リセットパルス発生回路７３はＦＢＰカウ
ンタ７２と接続され、さらに第２の位相比較回路７１か
らモード識別信号が供給され、ＲＳＴモード時に、ＨＳ
ＹＮＣの立ち上がりエッジからＦＢＰ遅延量だけ進んだ
位相のパルスをリセットパルスとして出力するものであ
る。なお、リセットパルス発生回路７３はＲＳＴモード
時のみ動作し、ＷＩＤＥモードおよびＮＡＲＲＯＷモー
ド時は非動作の状態になる。
【０１２４】リセット端子付きの可変分周器７４は、Ｖ
ＣＯ１１からのＶＣＯクロックを分周比セレクタ６６で
設定される分周比で分周し、水平偏向回路１３を駆動す
るトリガパルスを出力するものである。さらに、リセッ
トパルス発生回路７３からのリセットパルスが入力され
ると、直ちにトリガパルスを出力する機能を備えてい
る。その他の分周比制御部の構成は、第５の実施例のも
のと同一である。
【０１２５】次に、この発明の水平偏向系を構成する水
平ＡＦＣ回路７０の動作について説明する。なお、第１
の位相比較回路５２、および第２の位相比較回路７１に
おける位相差検出方法は、第５の実施例のものと同様で
あり、ここではその説明を省略する。
【０１２６】図１２は、水平ＡＦＣ回路７０におけるＨ
ＳＹＮＣとＦＢＰの位相関係を示すタイミング図であ
る。ここでは、垂直期間の前後でＨＳＹＮＣの周波数が
一定のまま位相のみが大きく変化するような信号が入力
された場合に、位相のみを追従させるリセット機能につ
いて説明する。
【０１２７】図１２において、（Ａ）はＶＴＲの再生信
号の中に含まれるＨＳＹＮＣであって垂直期間の前後の
位相を示す。また、同図（Ｂ）、（Ｃ）、（Ｄ）にはそ
れぞれＦＢＰ、トリガパルス、およびリセットパルスの
位相関係を示している。ここで、ＶＴＲの再生信号の中
に含まれるスイッチングポイントより前では、ＨＳＹＮ
ＣとＦＢＰは完全に同期しており、水平ＡＦＣ回路７０
はＮＡＲＲＯＷモードに設定されている。
【０１２８】スイッチングポイントから垂直期間が終了
するまでは、水平ＡＦＣ回路７０の位相および周波数追
従動作が静止して、分周比とエラー電圧は一定に保持さ
れる。このため、ＨＳＹＮＣとＦＢＰの周波数は一致し
ているが、位相は大きくずれている。
【０１２９】この状態で、垂直期間が終了すると、水平
ＡＦＣ回路７０はＲＳＴモードとなり、リセットパルス
が発生して、可変分周器７４のリセット端子に入力され
る。これによって可変分周器７４は、ＨＳＹＮＣの立ち
上がりエッジからＦＢＰ遅延量だけ進んだ位相のトリガ
パルスを水平偏向回路１３に出力する。ＦＢＰはトリガ
パルスよりＦＢＰ遅延量だけ位相が遅れているので、結
果的にＨＳＹＮＣとＦＢＰの位相がほぼ一致する。
【０１３０】以上に説明した水平ＡＦＣ回路７０は、第
５の実施例と同様に、分周比セレクタ６６でＨＳＹＮＣ
カウント値が選択される（ＮＡＲＲＯＷモード）場合に
は、ＦＢＰの位相遅れ量、位相進み量に応じてエラー電
圧が変化し、ＦＢＰの遅れ、進みを打ち消す追従動作が
実行され、ＷＩＤＥモードが選択された場合も、第１の
エラー電圧によるＶＣＯ１１での位相制御は静止状態と
なって、第２の位相データに基づく位相制御が行なわれ
る。さらに、ＲＳＴモードでは、分周比を変化させる分
周比制御部も静止状態となり、同期分離回路７から入力
するＨＳＹＮＣの周波数が一定のまま、位相のみが遅
れ、進みを生じた場合に、分周器７４にリセットをかけ
て、ＦＢＰの位相のみを確実に追従させることが可能に
なる。
【０１３１】
【発明の効果】この発明は、以上に説明したように構成
されているので、以下に示すような効果を奏する。
【０１３２】請求項１の発明によれば、実用化が可能な
程度の周波数の動作クロックで、Ａ／ＤコンバータやＤ
／Ａコンバータを必要とせず、比較的小規模な回路で、
テレビジョン受像機での使用が可能となる精度での位
相、周波数の追従を行うことができる。
【０１３３】請求項２の発明によれば、ディジタル化さ
れた水平ＡＦＣ回路を比較的小規模な回路で構成して、
テレビジョン受像機での使用が可能となる精度での位
相、周波数の追従を行うことができる。
【０１３４】請求項３の発明によれば、動作クロックの
１クロック期間以内の精度で前記水平偏向電流の位相及
び周波数をＨＳＹＮＣに追従させるようにしたので、比
較的小規模な回路で、テレビジョン受像機での使用が可
能となる精度での位相、周波数の追従を行うことができ
る。
【０１３５】請求項４の発明によれば、追従動作中と定
常状態とで、差分電圧による効果が自動的に切り換るこ
とにより、追従速度が早く、かつ、安定度の高い回路を
実現できる。
【０１３６】請求項５の発明によれば、Ａ／Ｄコンバー
タを必要とせずにエラー電圧および差分電圧を出力する
ことができ、比較的小規模な回路で、テレビジョン受像
機での使用が可能となる精度での位相、周波数の追従を
行なうことができる。
【０１３７】請求項６の発明によれば、Ｄ／Ａコンバー
タもＡ／Ｄコンバータを必要とせずに、ＶＣＯの制御電
圧をＬレベルとＨレベルの２値ではなく、階調をもつア
ナログ電圧として与えることができる。
【０１３８】請求項７の発明によれば、実用化が可能な
程度の周波数の動作クロックでも、テレビジョン受像機
での使用が可能となる位相差検出の精度を得ることがで
きる。また、位相差の大小により、位相および周波数の
追従方式を切り換えることにより、追従速度が早く、か
つ、安定度の高い回路が実現できる。
【０１３９】請求項８の発明によれば、ＦＢＰとＨＳＹ
ＮＣの位相差が１動作クロック以内の場合でも、立ち上
がりスロープ、または立ち下がりスロープでのディジタ
ルＦＢＰの値を参照することにより、その位相差を検出
することが可能である。
【０１４０】
【０１４１】
【０１４２】請求項９の発明によれば、ビデオテープレ
コーダーの再生信号におけるスイッチングポイントのよ
うに、垂直期間の前後でＨＳＹＮＣの周波数が一定のま
ま位相のみが大きく変化するような信号が入力された場
合でも、周波数一定のままで位相のみを素早く追従させ
ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例であるディジタル水
平ＡＦＣ回路を示すブロック図である。
【図２】 定常状態におけるＦＢＰの位相変動の様子を
示す波形図である。
【図３】 この発明の第２の実施例であるディジタル水
平ＡＦＣ回路を示すブロック図である。
【図４】 追従動作から定常状態に移行する際のＦＢＰ
の様子を示す波形図である。
【図５】 この発明の第３の実施例であるディジタル水
平ＡＦＣ回路を示すブロック図である。
【図６】 この発明の第４の実施例であるディジタル水
平ＡＦＣ回路を示すブロック図である。
【図７】 ＨＳＹＮＣとＦＢＰの位相関係を示すタイミ
ング図である。
【図８】 図７におけるＨＳＹＮＣとＦＢＰの同期状態
を拡大して示す図である。
【図９】 図８におけるディジタルＦＢＰの位相遅延時
の参照値を示す説明図である。
【図１０】 この発明の第５の実施例であるディジタル
水平ＡＦＣ回路を示すブロック図である。
【図１１】 この発明の第６の実施例であるディジタル
水平ＡＦＣ回路を示すブロック図である。
【図１２】 ＨＳＹＮＣとＦＢＰの位相関係を示すタイ
ミング図である。
【図１３】 従来の水平ＡＦＣ回路を含むテレビジョン
受像機の主要部を示すブロック図である。
【符号の説明】
１５ Ｌレベル幅設定回路、１６ 位相比較回路、１８
抵抗、１９ コンデンサ、２０ 水平ＡＦＣ回路。
フロントページの続き (56)参考文献 特開 昭60−19363（ＪＰ，Ａ) 特開 平５−227453（ＪＰ，Ａ) 特開 平２−119380（ＪＰ，Ａ) 特開 平１−228377（ＪＰ，Ａ) 実開 昭64−55982（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 電圧制御形発振器（以下、ＶＣＯとい
    う。）のクロック（ＶＣＯクロック）から形成される駆
    動パルスに基づいて、テレビジョン受像機の水平偏向電
    流の周波数と位相を水平同期信号（以下、ＨＳＹＮＣと
    いう。）に同期させる自動周波数制御装置において、 前記ＨＳＹＮＣのパルス継続期間が動作クロックの奇数
    倍の長さとなるように前記ＨＳＹＮＣのデューティ比を
    変更するデューティ比変更手段と、 前記デューティ比が変更設定されたＨＳＹＮＣの位相と
    前記水平偏向電流に同期するフライバックパルス（以
    下、ＦＢＰという。）の位相との位相差を、前記動作ク
    ロックにより計数して、前記ＨＳＹＮＣを基準パルスと
    してＦＢＰの位相変化に応じたディジタルのエラー信号
    を出力する位相比較手段と、 前記エラー信号に基づいて平滑化されたエラー電圧を前
    記ＶＣＯクロックの制御電圧として出力する積分手段と
    を備えたことを特徴とする自動周波数制御装置。
  2. 【請求項２】 前記デューティ比変更手段は、 前記ＨＳＹＮＣのＬレベル期間を前記動作クロックの奇
    数倍の長さに設定されたＨＳＹＮＣを、位相比較のため
    の基準パルス信号として前記位相比較手段に出力するＬ
    レベル幅設定回路であることを特徴とする請求項１に記
    載の自動周波数制御装置。
  3. 【請求項３】 前記位相比較手段は、 前記デューティ比が変更設定されたＨＳＹＮＣの立ち下
    がりエッジから前記ＦＢＰの立ち上がりエッジまでの期
    間を前記動作クロックによって計数する第１のカウンタ
    と、 前記ＦＢＰの立ち上がりエッジから前記ＨＳＹＮＣの立
    ち上がりエッジまでの期間を前記動作クロックによって
    計数する第２のカウンタと、 前記第１、第２のカウンタの計数値から算出されるＨＳ
    ＹＮＣとＦＢＰとの位相差に応じてエラー信号を出力す
    る第１の出力回路と、 を備えており、前記動作クロックの１クロック期間以内
    の精度で前記水平偏向電流の位相及び周波数をＨＳＹＮ
    Ｃに追従させるようにしたことを特徴とする請求項２に
    記載の自動周波数制御装置。
  4. 【請求項４】 前記位相比較手段は、 現在のＨＳＹＮＣを基準として計測された位相差と先行
    するＨＳＹＮＣを基準として計測された位相差との差分
    値に応じて差分信号を出力する第２の出力回路と、 前記エラー信号に前記差分信号を所定の比率で加算し
    て、修正されたエラー信号を前記積分回路に出力する加
    算手段とを備えたことを特徴とする請求項１または請求
    項３に記載の自動周波数制御装置。
  5. 【請求項５】 前記第１の出力回路または前記第２の出
    力回路から、それぞれ前記位相差および差分値に応じた
    ディジタルのエラー信号および差分信号が入力され、こ
    れらのディジタル信号をそれぞれアナログのエラー電圧
    および差分電圧として前記積分手段に出力するディジタ
    ル／アナログ変換回路を備えたことを特徴とする請求項
    ４に記載の自動周波数制御装置。
  6. 【請求項６】 前記第１の出力回路または前記第２の出
    力回路から、それぞれ前記位相差および差分値に応じた
    エラー信号及び差分信号が入力され、これらエラー信号
    及び差分信号に規定される所定期間はＨレベルまたはＬ
    レベルの信号を、その他の期間はハイインピーダンスを
    それぞれエラー電圧および差分電圧として前記積分手段
    に出力する電圧変換回路を備えたことを特徴とする請求
    項４に記載の自動周波数制御装置。
  7. 【請求項７】 ＶＣＯクロックから形成される駆動パル
    スに基づいて、テレビジョン受像機の水平偏向電流の周
    波数と位相をＨＳＹＮＣに同期させる自動周波数制御装
    置において、 水平偏向電流に同期するＦＢＰをディジタル信号に変換
    するＡ／Ｄコンバータと、 このディジタル信号に変換されたＦＢＰ（以下、ディジ
    タルＦＢＰという。）と前記ＨＳＹＮＣとの位相差を検
    出する第１の位相比較回路と、 前記第１の位相比較回路で検出された第１の位相データ
    を積分する第１の積分回路と、 前記第１の位相データを正の数で表現したディジタルの
    エラー信号をアナログ信号に変換し、前記ＶＣＯの制御
    電圧を形成するＤ／Ａコンバータと、 前記動作クロックを分周して水平偏向用のトリガパルス
    を出力する分周器とを備え、 前記分周器は、分周比を変更設定できる可変分周器であ
    って、さらに前記可変分周器の分周比を制御する分周比
    制御手段を備え、 前記分周比制御手段は、 前記ＨＳＹＮＣの周期を動作クロックを基準にして計数
    する第１の計数回路と、 前記第１の計数回路で計数されたＨＳＹＮＣ周期の計数
    値を積分する第２の積分回路と、 前記ＨＳＹＮＣの位相と前記ＦＢＰの位相との位相差を
    前記動作クロック単位の精度で検出する第２の位相比較
    回路と、 前記第２の位相比較回路で検出された位相差（以下、第
    ２の位相データという。）の値が所定のしきい値より小
    さい場合には、前記第２の積分回路によって積分された
    ＨＳＹＮＣ周期の計数値（以下、ＨＳＹＮＣカウント値
    という。）を分周比として前記分周器に設定し、前記第
    ２の位相データの値が前記所定のしきい値より大きい場
    合には、前記第２の位相データに１以下の所定の係数を
    乗じた値と前記ＨＳＹＮＣカウント値との和を分周比と
    して前記分周器に設定する分周比設定手段とを備えた こ
    とを特徴とする自動周波数制御装置。
  8. 【請求項８】 前記第１の位相比較回路は、前記Ａ／Ｄ
    コンバータから出力されるディジタルＦＢＰの立ち上が
    り、または、立ち下がりスロープのディジタル値を参照
    値として検出する検出手段を備えたことを特徴とする請
    求項７に記載の自動周波数制御装置。
  9. 【請求項９】 前記分周比制御手段は、さらに前記水平
    偏向用のトリガパルスと前記ＦＢＰとの位相差をＦＢＰ
    遅延量として前記動作クロックを基準にして計数する第
    ２の計数回路と、 垂直偏向用の等価パルスの終了直後であって、前記第２
    の位相データの値が前記所定のしきい値より大きい場合
    には、前記ＨＳＹＮＣの位相より前記ＦＢＰ遅延量だけ
    早いタイミングで前記分周器に対するリセットパルスを
    発生するリセットパルス発生回路と、 を備えており、前記分周器はリセットパルスが入力され
    ると直ちに前記水平偏向用のトリガパルスを出力するよ
    うにしたことを特徴とする請求項７または請求項８に記
    載の自動周波数制御装置。
JP16229794A 1994-07-14 1994-07-14 自動周波数制御装置 Expired - Fee Related JP3311153B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP16229794A JP3311153B2 (ja) 1994-07-14 1994-07-14 自動周波数制御装置
US08/502,553 US5621485A (en) 1994-07-14 1995-07-14 Apparatus and method for synchronizing a horizontal deflection signal with a horizontal sync signal
US08/726,351 US5677743A (en) 1994-07-14 1996-10-04 Apparatus and method for synchronizing a horizontal deflection signal with a horizontal sync signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16229794A JP3311153B2 (ja) 1994-07-14 1994-07-14 自動周波数制御装置

Publications (2)

Publication Number Publication Date
JPH0832836A JPH0832836A (ja) 1996-02-02
JP3311153B2 true JP3311153B2 (ja) 2002-08-05

Family

ID=15751824

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16229794A Expired - Fee Related JP3311153B2 (ja) 1994-07-14 1994-07-14 自動周波数制御装置

Country Status (2)

Country Link
US (2) US5621485A (ja)
JP (1) JP3311153B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097440A (en) * 1995-11-17 2000-08-01 Sony Corporation Synchronous processing device
GB9623629D0 (en) * 1996-11-13 1997-01-08 Rca Thomson Licensing Corp Width and phase control of blanking pulse
FR2756685A1 (fr) * 1996-12-03 1998-06-05 Philips Electronics Nv Synthetiseur de frequence programmable a faible sensibilite au bruit de phase
US6317161B1 (en) * 1997-07-31 2001-11-13 Texas Instruments Incorporated Horizontal phase-locked loop for video decoder
JPH11187280A (ja) * 1997-12-02 1999-07-09 Thomson Multimedia Sa 水平偏向回路を備えたテレビジョン受像機
JPH11205627A (ja) * 1998-01-19 1999-07-30 Sony Corp 水平偏向装置、自動周波数制御装置および映像信号受信装置
US6941006B1 (en) * 1998-03-05 2005-09-06 Dupont Photomasks, Inc. Method and system for calibrating the scan amplitude of an electron beam lithography instrument
KR20000003896A (ko) * 1998-06-29 2000-01-25 전주범 영상 블로킹방법 및 프로그램 시청제한기능을 가진 수신장치
JP2000232355A (ja) * 1999-02-09 2000-08-22 Mitsubishi Electric Corp 位相同期回路
JP2000244767A (ja) * 1999-02-19 2000-09-08 Matsushita Electric Ind Co Ltd 水平ドライブパルスの位相制御装置
US6353403B1 (en) 2000-04-06 2002-03-05 Ericsson Inc. Fast ramping of control voltage with enhanced resolution
AU2002211571A1 (en) * 2000-10-10 2002-04-22 Xtremespectrum, Inc. Ultra wide bandwidth noise cancellation mechanism and method
US6703878B2 (en) * 2002-07-25 2004-03-09 Intel Corporation Input jitter attenuation in a phase-locked loop
KR100484183B1 (ko) * 2002-12-04 2005-04-20 삼성전자주식회사 수평 동기 신호 변동을 제어하는 영상 재생 장치 및 그 방법
JP4955485B2 (ja) * 2007-08-28 2012-06-20 ルネサスエレクトロニクス株式会社 水平同期検出装置
JP5310135B2 (ja) * 2009-03-12 2013-10-09 富士通株式会社 デジタルｐｌｌ回路
US8446191B2 (en) * 2009-12-07 2013-05-21 Qualcomm Incorporated Phase locked loop with digital compensation for analog integration
JP2019047208A (ja) * 2017-08-30 2019-03-22 東芝メモリ株式会社 半導体回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50119520A (ja) * 1974-03-02 1975-09-19
JP2714112B2 (ja) * 1989-03-10 1998-02-16 株式会社日立製作所 テレビジョン受像機

Also Published As

Publication number Publication date
JPH0832836A (ja) 1996-02-02
US5677743A (en) 1997-10-14
US5621485A (en) 1997-04-15

Similar Documents

Publication Publication Date Title
JP3311153B2 (ja) 自動周波数制御装置
US5898328A (en) PLL circuit having a switched charge pump for charging a loop filter up or down and signal processing apparatus using the same
US4847678A (en) Dual mode gen-lock system which automatically locks to color burst or to sync information
JPS5825773A (ja) 同期回路
US4351002A (en) Circuit for correcting phase deviations between the line deflection drive signals and the line synchronizing signals in a television receiver
JPH02285716A (ja) 位相検出器
US5181115A (en) Digital phase-locked loop
US4196445A (en) Time-base error correction
JP3520082B2 (ja) ビデオ処理のための表示ロックされたタイミング信号
US6429901B1 (en) PLL circuit and phase lock detector
JPH0522624A (ja) 同期回路
US6172711B1 (en) Sychronize processing circuit for multiscan display devices
US7268824B2 (en) Method and apparatus for canceling jitter
JP2714112B2 (ja) テレビジョン受像機
JP3032430B2 (ja) デジタル自動周波数調整方法及びその回路
JP2003177734A (ja) 映像処理のためのコスト信号発生方法及び装置
US4701800A (en) Scanning line position control system for shifting the position of scanning lines to improve photographic reproduction quality
US6597403B1 (en) System for generating horizontal synchronizing signal compatible with multi-scan
US5109285A (en) Time base correction circuit for a reproduced video signal from a video tape recorder
JP3070053B2 (ja) デジタルｐｌｌ回路
JP2794693B2 (ja) 水平偏向回路
JP2880187B2 (ja) デジタルテレビジョン受像機
JPH10191093A (ja) デジタル水平フライバック制御回路
US5631708A (en) Automatic phase control apparatus
JP2513602B2 (ja) 水平ドライブパルス制御回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020514

LAPS Cancellation because of no payment of annual fees