JPH02285716A - 位相検出器 - Google Patents
位相検出器Info
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- JPH02285716A JPH02285716A JP2067378A JP6737890A JPH02285716A JP H02285716 A JPH02285716 A JP H02285716A JP 2067378 A JP2067378 A JP 2067378A JP 6737890 A JP6737890 A JP 6737890A JP H02285716 A JPH02285716 A JP H02285716A
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- 238000001514 detection method Methods 0.000 claims abstract description 26
- 230000001360 synchronised effect Effects 0.000 claims abstract description 12
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/001—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which a pulse counter is used followed by a conversion into an analog signal
- H03D13/002—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which a pulse counter is used followed by a conversion into an analog signal the counter being an up-down counter
-
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２つの信号間の位相差を検出し該位相差を表わ
す信号を発生する位相検出器に関するものである。
す信号を発生する位相検出器に関するものである。
（従来の技術）
位相検出器は特に位相ロックループに適用され、（外部
で発生された）受信信号と基準信号との間の位相差を周
期的に検出し、クロックパルス信号を発生する発振器の
周波数を制御する補正信号を発生してクロックパルス信
号及び従ってこれと同期した基準信号を受信信号と同相
もしくは所定の位相関係にせしめるようにしている。
で発生された）受信信号と基準信号との間の位相差を周
期的に検出し、クロックパルス信号を発生する発振器の
周波数を制御する補正信号を発生してクロックパルス信
号及び従ってこれと同期した基準信号を受信信号と同相
もしくは所定の位相関係にせしめるようにしている。
このような位相検出を実行するものとしてディジタル式
とアナログ式の位相検出器が既知である。
とアナログ式の位相検出器が既知である。
（発明が解決しようとする課題）
ディジタル位相検出器では位相差を受信信号の周期中に
発生するクロックパルスの数の測定値として決定するこ
とができる。しかし、これは位相差を決定し得る分解能
、即ち精度が使用するクロックパルスの周波数に依存す
る欠点を有する。例えば、５ｎｓの分解能を得るには１
１５ｎｓ ＝ ２００ＭＨｚのクロックパルス周波数を
必要とする。アナログ位相検出器では同一の分解能を与
えるためには位相検出器の出力レンジも考慮に入れなけ
ればならない欠点がある。即ち、６２５ライン標準テレ
ビジョン方式においてライン周波数（ＨＬ ＝ １５．
６２５Ｈｚ）で発生する４、１ｕ期間の分離同期パルス
信号に対する位相検出に対しては位相検出器の出力レン
ジを６４μｓ（１／１ｔｔ）又は±３２μｓにする必要
がある。これがため、アナログ位相検出器はく６４μｓ
÷５ｎｓ＝１２．８００ ： １ ’）のグイナミンク
レンジに亘って良好な安定性と低い雑音特性を有する必
要がある。
発生するクロックパルスの数の測定値として決定するこ
とができる。しかし、これは位相差を決定し得る分解能
、即ち精度が使用するクロックパルスの周波数に依存す
る欠点を有する。例えば、５ｎｓの分解能を得るには１
１５ｎｓ ＝ ２００ＭＨｚのクロックパルス周波数を
必要とする。アナログ位相検出器では同一の分解能を与
えるためには位相検出器の出力レンジも考慮に入れなけ
ればならない欠点がある。即ち、６２５ライン標準テレ
ビジョン方式においてライン周波数（ＨＬ ＝ １５．
６２５Ｈｚ）で発生する４、１ｕ期間の分離同期パルス
信号に対する位相検出に対しては位相検出器の出力レン
ジを６４μｓ（１／１ｔｔ）又は±３２μｓにする必要
がある。これがため、アナログ位相検出器はく６４μｓ
÷５ｎｓ＝１２．８００ ： １ ’）のグイナミンク
レンジに亘って良好な安定性と低い雑音特性を有する必
要がある。
本発明の目的はこれらの欠点が緩和された位相検出器を
提供することにある。
提供することにある。
（課題を解決するための手段）
本発明の位相検出器は、クロックパルス信号を受信する
手段と、第１信号の前後縁の中心位置（又は他の中間位
置）とクロックパルス信号と同期した基準信号の１つの
縁との間の時間インターパル中に発生するクロックパル
スの数を決定する手段と、前記クロックパルス数を表わ
す第１ディジタル出力信号を発生する手段とを具えたデ
ィジタル位相検出回路と、前記第１信号を前記クロック
パルス信号と同期させた信号に相当する第２信号を発生
する手段と、前記第１及び第２信号の対応する縁間の時
間インターバルを決定する手段と、これら時間インター
バルから位相誤差電圧を決定する手段と、この誤差電圧
をディジタル化して第２ディジタル出力信号を発生する
手段とを具えたアナログ位相検出回路とを具え、更に前
記第１及び第２ディジタル出力信号を合成して総合位相
差を表わす合成ディジタル出力信号を発生させる手段を
具えていることを特徴とする。
手段と、第１信号の前後縁の中心位置（又は他の中間位
置）とクロックパルス信号と同期した基準信号の１つの
縁との間の時間インターパル中に発生するクロックパル
スの数を決定する手段と、前記クロックパルス数を表わ
す第１ディジタル出力信号を発生する手段とを具えたデ
ィジタル位相検出回路と、前記第１信号を前記クロック
パルス信号と同期させた信号に相当する第２信号を発生
する手段と、前記第１及び第２信号の対応する縁間の時
間インターバルを決定する手段と、これら時間インター
バルから位相誤差電圧を決定する手段と、この誤差電圧
をディジタル化して第２ディジタル出力信号を発生する
手段とを具えたアナログ位相検出回路とを具え、更に前
記第１及び第２ディジタル出力信号を合成して総合位相
差を表わす合成ディジタル出力信号を発生させる手段を
具えていることを特徴とする。
本発明の位相検出器においては、ディジタル検出回路か
らの第１ディジタル出力信号が１クロック周期以上の粗
分解能を表わし、アナログ検出回路からの第２ディジタ
ル出力信号が１クロック周期より小さい精分解能を表わ
す。精分解能の実際の値は位相誤差電圧をディジタル化
し得る精度により決まる。
らの第１ディジタル出力信号が１クロック周期以上の粗
分解能を表わし、アナログ検出回路からの第２ディジタ
ル出力信号が１クロック周期より小さい精分解能を表わ
す。精分解能の実際の値は位相誤差電圧をディジタル化
し得る精度により決まる。
従って、比較的低速のクロックを用いる低分解能のディ
ジタル位相検出器の使用が、その分解能を許容値にまで
精密化するアナログ位相検出器の付加により補われる。
ジタル位相検出器の使用が、その分解能を許容値にまで
精密化するアナログ位相検出器の付加により補われる。
このアナログ位相検出器は、例えば前述の位相ロックル
ープに対しｆηが６ ＭＨｚクロックである場合に２Ｘ
１／ｆη÷５ｎｓ＝６７：１の狭いダイナミックレンジ
に亘ってのみ動作すればよい。
ープに対しｆηが６ ＭＨｚクロックである場合に２Ｘ
１／ｆη÷５ｎｓ＝６７：１の狭いダイナミックレンジ
に亘ってのみ動作すればよい。
本発明位相検出器の一実施例においては、前記ディジタ
ル位相検出回路は前記第１信号が供給される“イネーブ
ル”入力端子と、前記クロックパルス信号が供給される
”クロック”入力端子と、前記クロックパルス信号と同
期した基準信号が供給される”アップ／ダウンカウント
′入力端子とを有するアップ／ダウンカウンタと、前記
第１信号の発生ごとに動作して前記カウンタが到達した
カウント値を前記第１ディジタル出力信号として出力す
る出力手段とを具えたものとする。
ル位相検出回路は前記第１信号が供給される“イネーブ
ル”入力端子と、前記クロックパルス信号が供給される
”クロック”入力端子と、前記クロックパルス信号と同
期した基準信号が供給される”アップ／ダウンカウント
′入力端子とを有するアップ／ダウンカウンタと、前記
第１信号の発生ごとに動作して前記カウンタが到達した
カウント値を前記第１ディジタル出力信号として出力す
る出力手段とを具えたものとする。
本発明の位相検出器の一実施例においては、前記アナロ
グ位相検出回路はキャパシタと、前記第１及び第２信号
の対応する縁間の時間インターバル中値■の第１電流に
よる前記キャパシタの充電を制御して前記キャパシタ間
に前記位相誤差電圧を発生させる第１手段と、前記キャ
パシタ間の電圧が零値になるまで値１／ｎの第２電流に
よる前記キャパシタの放電を制御する第２手段と、前記
キャパシタの放電期間中に前記クロックパルス信号に発
生するクロックパルスの数をカウントしこのカウント値
を前記第２ディジタル出力信号として出力する第３手段
とを具えたものとする。
グ位相検出回路はキャパシタと、前記第１及び第２信号
の対応する縁間の時間インターバル中値■の第１電流に
よる前記キャパシタの充電を制御して前記キャパシタ間
に前記位相誤差電圧を発生させる第１手段と、前記キャ
パシタ間の電圧が零値になるまで値１／ｎの第２電流に
よる前記キャパシタの放電を制御する第２手段と、前記
キャパシタの放電期間中に前記クロックパルス信号に発
生するクロックパルスの数をカウントしこのカウント値
を前記第２ディジタル出力信号として出力する第３手段
とを具えたものとする。
従って、この構成のシナログ位相検出回路はクロック周
期のＩ／ｎ倍の分解能を与える。電流源がリニアであり
且つ過電圧が生じなければ、位相検出動作の精度は２の
電流の絶対値やキャパシタの値に依存せず２つの電流の
比にのみ依存する。
期のＩ／ｎ倍の分解能を与える。電流源がリニアであり
且つ過電圧が生じなければ、位相検出動作の精度は２の
電流の絶対値やキャパシタの値に依存せず２つの電流の
比にのみ依存する。
図面につき本発明を説明する。
第１図に示す位相ロックループ回路は内部発生クロック
パルス及びビデオ表示用タイミング信号を入力複合ビデ
オ信号内に存在する同期パルスと同期させるものである
。この同期化を達成するために、この回路は可変周波数
発振器を複合ビデオ信号中に周期的に発生する同期パル
スに位相ロックさせる。この位相ロックループ回路は位
相検出器ｌと、ループフィルタ２と、可変周波数ディジ
タル発振器３と、タイミング回路４とを具えている。複
合ビデオ信号ＣＶＢＳから同期パルスを分離する同期分
離器５から分離同期パルス信号ＶＣＳが位相検出器１の
一方の入力端子に供給される。説明の便宜上、複合ビデ
オ信号ＣＶＢＳは６２５ライン標準ＰＡＬテレビジョン
信号であり、且つ同期パルスは１５６２５Ｈｚの周波数
で発生するライン同期パルスであるものとする。この信
号は６４μｓのライン周期を有し、各ライン周期の開始
時における同期パルス信号ＶＣＳの同期パルスの接続時
間は約４．７μｓである。
パルス及びビデオ表示用タイミング信号を入力複合ビデ
オ信号内に存在する同期パルスと同期させるものである
。この同期化を達成するために、この回路は可変周波数
発振器を複合ビデオ信号中に周期的に発生する同期パル
スに位相ロックさせる。この位相ロックループ回路は位
相検出器ｌと、ループフィルタ２と、可変周波数ディジ
タル発振器３と、タイミング回路４とを具えている。複
合ビデオ信号ＣＶＢＳから同期パルスを分離する同期分
離器５から分離同期パルス信号ＶＣＳが位相検出器１の
一方の入力端子に供給される。説明の便宜上、複合ビデ
オ信号ＣＶＢＳは６２５ライン標準ＰＡＬテレビジョン
信号であり、且つ同期パルスは１５６２５Ｈｚの周波数
で発生するライン同期パルスであるものとする。この信
号は６４μｓのライン周期を有し、各ライン周期の開始
時における同期パルス信号ＶＣＳの同期パルスの接続時
間は約４．７μｓである。
位相検出器１にはタイミング回路４により発声される位
相ロック基準パルス信号ＰＬも供給される。
相ロック基準パルス信号ＰＬも供給される。
位相検出器１は入来同期パルス信号ＣＶＳと基準パルス
信号ＰＬとの間の位相誤差を表わすディジタル誤差信号
ＤＰＥを発生する。ループフィルタ２による後続の処理
により誤差信号ＤＰＥはディジタル周波数制御信号ＦＣ
として再生され、この信号がクロックパルス信号ＣＰＳ
を発生する発振器３の周波数を制御し、そのクロックパ
ルス信号がタイミング回路４により発生される基準パル
ス信号ＰＬ及び他のタイミング信号ＨＬ、 ＴＳＩ 、
Ｔ５２等のタイミングを制御する。この回路の効果は
パルス信号ＰＬを入来同期パルス信号ＶＣＳと所要の位
相関係になるよう移動させてクロックパルス信号ＣＰＳ
を入来同期パルス信号ＣｖＳと同期させることにある。
信号ＰＬとの間の位相誤差を表わすディジタル誤差信号
ＤＰＥを発生する。ループフィルタ２による後続の処理
により誤差信号ＤＰＥはディジタル周波数制御信号ＦＣ
として再生され、この信号がクロックパルス信号ＣＰＳ
を発生する発振器３の周波数を制御し、そのクロックパ
ルス信号がタイミング回路４により発生される基準パル
ス信号ＰＬ及び他のタイミング信号ＨＬ、 ＴＳＩ 、
Ｔ５２等のタイミングを制御する。この回路の効果は
パルス信号ＰＬを入来同期パルス信号ＶＣＳと所要の位
相関係になるよう移動させてクロックパルス信号ＣＰＳ
を入来同期パルス信号ＣｖＳと同期させることにある。
発振器３により発生されるクロックパルス信号ＣＰＳが
６ＭＨｚ信号であるものとすると、タイミング回路４は
この信号を３８４分の１に分周して１５６２５Ｈｚのラ
イン周波数の基準パルス信号ＰＬを発生する必要がある
。パルスｖＣ３とＰＬとの関係は第３図に波形（ａ）及
び（ｃ）で示してあり、第３図については後に詳しく説
明する。クロックパルス信号ＣＰＳは第３図に波形（ｍ
）で示しである。
６ＭＨｚ信号であるものとすると、タイミング回路４は
この信号を３８４分の１に分周して１５６２５Ｈｚのラ
イン周波数の基準パルス信号ＰＬを発生する必要がある
。パルスｖＣ３とＰＬとの関係は第３図に波形（ａ）及
び（ｃ）で示してあり、第３図については後に詳しく説
明する。クロックパルス信号ＣＰＳは第３図に波形（ｍ
）で示しである。
（実施例）
本発明においては位相検出器ｌをディジタル位相検出回
路とアナログ位相検出回路の組合わせとして実現する。
路とアナログ位相検出回路の組合わせとして実現する。
その特定の実施例を第２図に示しである。そのディジタ
ル位相検出回路は、分離同期パルス信号ｖＣ８が供給さ
れるイネーブル入力端子ｅｎと、位相ロック基準パルス
信号ＰＬが供給されるアップ／ダウン入力端子ｕ／ｄと
、クロックパルス信号ＣＰＳが供給されるクロック入力
端子ｃｋとを有するアップ／ダウンカウンタ６を具えて
いる。
ル位相検出回路は、分離同期パルス信号ｖＣ８が供給さ
れるイネーブル入力端子ｅｎと、位相ロック基準パルス
信号ＰＬが供給されるアップ／ダウン入力端子ｕ／ｄと
、クロックパルス信号ＣＰＳが供給されるクロック入力
端子ｃｋとを有するアップ／ダウンカウンタ６を具えて
いる。
カウンタ６からの出力はＤ型フリップフロップ７にて信
号Ｈ４によりライン周波数でクロックされて各ライン周
期に対するディジタル誤差信号ＤＢＳを発生する。同期
パルス信号ｖＣ３がカウンタ６をイネーブルすると、カ
ウンタは基準パルス信号ＰＬが一方の論理値を有する時
間中クロックパルス信号ＣＰＳに応答して“アップ”カ
ウントし、基準パルス信号ＰＬが他方の論理値になった
後にクロックパルス信号ＣＰＳに応答して“ダウン”カ
ウントする。第３図の波形（ｄ）及び（ｅ）はこれらデ
ィジタル”アップ”カウント及び“ダウン”カウントの
期間ｕｐ及びＤＮをそれぞれ示す。
号Ｈ４によりライン周波数でクロックされて各ライン周
期に対するディジタル誤差信号ＤＢＳを発生する。同期
パルス信号ｖＣ３がカウンタ６をイネーブルすると、カ
ウンタは基準パルス信号ＰＬが一方の論理値を有する時
間中クロックパルス信号ＣＰＳに応答して“アップ”カ
ウントし、基準パルス信号ＰＬが他方の論理値になった
後にクロックパルス信号ＣＰＳに応答して“ダウン”カ
ウントする。第３図の波形（ｄ）及び（ｅ）はこれらデ
ィジタル”アップ”カウント及び“ダウン”カウントの
期間ｕｐ及びＤＮをそれぞれ示す。
アナログ位相検出回路はキャパシタ充／放電回路８と、
排他ＯＲゲート９と、電圧比較器１１と、制御兼タイミ
ング論理回路１２と、ラッチ１３とを具えている。信号
ｖＣ３はクロックパルス信号ＣＰＳによりセットされる
ラッチ１３に供給され、第３図に波形（ｂ）で示すよう
なりロックされた同期パルス信号ｖｃｓ ’を発生する
。
排他ＯＲゲート９と、電圧比較器１１と、制御兼タイミ
ング論理回路１２と、ラッチ１３とを具えている。信号
ｖＣ３はクロックパルス信号ＣＰＳによりセットされる
ラッチ１３に供給され、第３図に波形（ｂ）で示すよう
なりロックされた同期パルス信号ｖｃｓ ’を発生する
。
第３図の波形（ａ）〜（ｃ）から明らかなように、信号
ＶＣＳとＰＬとの間の真の位相誤差は次のように表わす
ことができる。
ＶＣＳとＰＬとの間の真の位相誤差は次のように表わす
ことができる。
真の位相誤差
＝ａ−ｂ
＝ ａ−ｂ＋ａ’ −ｂ’ −ａ’ ＋ｂ’＝（ａ’
ｂ’ ） ＋（ａ−ａ’ ） ＋（ｂ’ −ｂ）＝デ
ィジタル位相誤差士前遅延士後遅延＝“ディジタル”位
相誤差＋“アナログ位相誤差波形（ｆ）及び（ｇ）はア
ナログ前遅延ＦＤ及び後遅延ＢＤをそれぞれ示す。
ｂ’ ） ＋（ａ−ａ’ ） ＋（ｂ’ −ｂ）＝デ
ィジタル位相誤差士前遅延士後遅延＝“ディジタル”位
相誤差＋“アナログ位相誤差波形（ｆ）及び（ｇ）はア
ナログ前遅延ＦＤ及び後遅延ＢＤをそれぞれ示す。
クロックパルス信号ＣＰＳは６ ＭＨｚ信号であるため
、ループが位相ロックされる際のディジタル位相検出回
路の分解能はｌクロックパルス、即ちｌ／６ ＭＨｚ−
１６７ｎｓである。任意の瞬時における“ディジタル°
゛位相誤差は１以上のクロックパルス周期であり、ディ
ジタル誤差信号ＤＥＳで表わされるこの位相誤差は粗分
解能であるとみなせる。分解能をｌクロックパルス周期
以下に改善してＳｎｓ以内の精分解能を達成する位相誤
差検出は位相検出器内のアナログ位相検出回路により実
現される。
、ループが位相ロックされる際のディジタル位相検出回
路の分解能はｌクロックパルス、即ちｌ／６ ＭＨｚ−
１６７ｎｓである。任意の瞬時における“ディジタル°
゛位相誤差は１以上のクロックパルス周期であり、ディ
ジタル誤差信号ＤＥＳで表わされるこの位相誤差は粗分
解能であるとみなせる。分解能をｌクロックパルス周期
以下に改善してＳｎｓ以内の精分解能を達成する位相誤
差検出は位相検出器内のアナログ位相検出回路により実
現される。
２つの信号ＶＣＳ及びｖｃｓ ’を排他ＯＲゲート９に
供給して誤差パルス信号ＥＳを発生させる。この信号は
第３図に波形（ｈ）で示してあり、波形（ｆ）及び（ｇ
）で示す前遅延ＦＤ及び後遅延ＢＤから成る。この誤差
パルス信号ＢＳをＡＮＤゲートｌＯの一方の入力端子に
供給し、このゲートの他方の入力端子には回路１２から
ウィンドウパルスＷＰを供給する。このウィンドウパル
ス畦は第３図に波形（ｉ）で示してあり、このパルスは
分離同期パルス信号ｖＣ３が各テレビジョンラインにお
いて生ずるものと予想されるウィンドウ期間を規定する
。ゲート１０の出力信号は充／放電回路８に供給される
。
供給して誤差パルス信号ＥＳを発生させる。この信号は
第３図に波形（ｈ）で示してあり、波形（ｆ）及び（ｇ
）で示す前遅延ＦＤ及び後遅延ＢＤから成る。この誤差
パルス信号ＢＳをＡＮＤゲートｌＯの一方の入力端子に
供給し、このゲートの他方の入力端子には回路１２から
ウィンドウパルスＷＰを供給する。このウィンドウパル
ス畦は第３図に波形（ｉ）で示してあり、このパルスは
分離同期パルス信号ｖＣ３が各テレビジョンラインにお
いて生ずるものと予想されるウィンドウ期間を規定する
。ゲート１０の出力信号は充／放電回路８に供給される
。
回路８は電流Ｉを供給する第１電流源１４と、電流！／
ｎを供給する第２電流源工５と、キャパシタ１６と、３
個の電子スイッチ１７．１８及び１９とを具えている。
ｎを供給する第２電流源工５と、キャパシタ１６と、３
個の電子スイッチ１７．１８及び１９とを具えている。
回路８を構成するこれらの素子は既知の任意の好適な方
法で実現することができる。各ウィンドウパルス−Ｐの
発生前に回路１２からのリセットパルス（第３図の波形
（ｊ））がスイッチ１９を短時間動作させてキャパシタ
１６の急速放電路を閉成する。次いでゲートｌＯからの
出力信号がスイッチ１７を（２回）動作させて電流源１
４へのキャパシタ１６の充電路を閉成する。ウィンドウ
パルス−Ｐの終了後に、回路１２が制御パルス信号ｃｐ
＜第３図の波形（ｋ））を発生し、この信号がスイッ
チ１８を動作させて電流源１５へのキャパシタ１６の制
御放電路を閉成する。
法で実現することができる。各ウィンドウパルス−Ｐの
発生前に回路１２からのリセットパルス（第３図の波形
（ｊ））がスイッチ１９を短時間動作させてキャパシタ
１６の急速放電路を閉成する。次いでゲートｌＯからの
出力信号がスイッチ１７を（２回）動作させて電流源１
４へのキャパシタ１６の充電路を閉成する。ウィンドウ
パルス−Ｐの終了後に、回路１２が制御パルス信号ｃｐ
＜第３図の波形（ｋ））を発生し、この信号がスイッ
チ１８を動作させて電流源１５へのキャパシタ１６の制
御放電路を閉成する。
ゲート１０からの出力信号によるキャパシタ１６の充電
は波形（ｈ）の２個のパルスの幅の和に正比例し、従っ
て“アナログ位相誤差に比例する。キャパシタ１６の充
電によるキャパシタ電圧Ｃｖは第３図の波形（１）で示
しである。制御回路１２はこのキャパシタ電圧を表わす
ディジタル誤差信号ＡＥＳを発生し、この信号はキャパ
シタ１６を電流源１５を経て低減電流１／ｎでゆっくり
放電させると共にクロックパルス信号ＣＰＳを用いて瞬
時ｔ１におけるキャパシタの充電レベルからキャパシタ
が完全に放電する瞬時ｔ２までの放電時間をカウントす
ることにより発生される。電圧増幅器１１から制御回路
１２へ供給される電圧信号ｖＳはキャパシタ１６が放電
される時間を表わす。従って、アナログ位相検出器によ
り与えられる分解能はクロックパルス周期をｎで割った
値になり、ｎ＝３２にすると前述の所要の総合分解能で
ある１６７ｎｓ／３２＝ ５ ｎｓの分解能が得られる
。２のディジタル出力信号ＤＥＳ及びＡＥＳを合成回路
２０で加算して総合ディジタル位相誤差信号ＤＰＥを形
成する。同期パルス信号ＶＣＳは６４μｓごとに１度発
生するだけであるため、原理的には制御パルス信号ｃｐ
により与えられる放電期間を値ｎの増大に応じて長くす
ることにより分解能を更に向上させることができる。
は波形（ｈ）の２個のパルスの幅の和に正比例し、従っ
て“アナログ位相誤差に比例する。キャパシタ１６の充
電によるキャパシタ電圧Ｃｖは第３図の波形（１）で示
しである。制御回路１２はこのキャパシタ電圧を表わす
ディジタル誤差信号ＡＥＳを発生し、この信号はキャパ
シタ１６を電流源１５を経て低減電流１／ｎでゆっくり
放電させると共にクロックパルス信号ＣＰＳを用いて瞬
時ｔ１におけるキャパシタの充電レベルからキャパシタ
が完全に放電する瞬時ｔ２までの放電時間をカウントす
ることにより発生される。電圧増幅器１１から制御回路
１２へ供給される電圧信号ｖＳはキャパシタ１６が放電
される時間を表わす。従って、アナログ位相検出器によ
り与えられる分解能はクロックパルス周期をｎで割った
値になり、ｎ＝３２にすると前述の所要の総合分解能で
ある１６７ｎｓ／３２＝ ５ ｎｓの分解能が得られる
。２のディジタル出力信号ＤＥＳ及びＡＥＳを合成回路
２０で加算して総合ディジタル位相誤差信号ＤＰＥを形
成する。同期パルス信号ＶＣＳは６４μｓごとに１度発
生するだけであるため、原理的には制御パルス信号ｃｐ
により与えられる放電期間を値ｎの増大に応じて長くす
ることにより分解能を更に向上させることができる。
本発明の位相検出器では位相ロックループが全くロック
アツプしないことがあり得ること及び／又は分離抽出同
期パルス信号ｖＣ８が入来ビデオ信号上で例えば雑音に
より２個以上のパルスに分裂することがあり得ることを
考慮に入れる。
アツプしないことがあり得ること及び／又は分離抽出同
期パルス信号ｖＣ８が入来ビデオ信号上で例えば雑音に
より２個以上のパルスに分裂することがあり得ることを
考慮に入れる。
位相ロックループがロックアツプしないとき、基準パル
ス信号ＰＬの縁が第４図の波形（ｉ）＋（ｉｉ）及び（
ｉｉｉ ）で示すように信号ｖＣ５及びｖｃｓ ’の期
間外に位置する。しかし、この状態ではディジタル位相
検出器内のカランタン６が分離同期パルス信号ｖＣ３の
期間中カウントアツプ（又はダウン）するだげである。
ス信号ＰＬの縁が第４図の波形（ｉ）＋（ｉｉ）及び（
ｉｉｉ ）で示すように信号ｖＣ５及びｖｃｓ ’の期
間外に位置する。しかし、この状態ではディジタル位相
検出器内のカランタン６が分離同期パルス信号ｖＣ３の
期間中カウントアツプ（又はダウン）するだげである。
この場合、同期パルス信号ｖＣ３の期間中にカウントさ
れたクロックパルス数に対応する、一定のディジタル位
相誤差値を表わす大きな値のディジタル数ＤＢＳが発生
する。この状態でも２つの信号ＶＣＳ及びｖｃｓ ’間
の位相関係は２パルス”アナログ誤差信号ＥＳを発生し
、この信号がアナログ位相検出器により用いられる。
れたクロックパルス数に対応する、一定のディジタル位
相誤差値を表わす大きな値のディジタル数ＤＢＳが発生
する。この状態でも２つの信号ＶＣＳ及びｖｃｓ ’間
の位相関係は２パルス”アナログ誤差信号ＥＳを発生し
、この信号がアナログ位相検出器により用いられる。
分離同期パルス信号ＶＣＳが複数のパルスに分裂した場
合、第４図の波形（ｉｖ）及び（ｖ）で示すようにクロ
ック同期パルス信号ｖｃｓ ’も同様に分裂する。この
場合には、第４図の波形（ｖｉ）で示す基準信号ＰＬに
対し真の位相誤差は（ａ−ｃ） （ｂ−ｄ）であり、
“ディジタル”位相誤差は（ａ ｒ 、／ ）−（
ｂ’ −ｄ’ ）であり、この関係のパルス信号に対し
ａ＞ａ’ ； ｂｉｂ’ ； ｃ＞ｃ’及びｄａｄ’で
ある。この場合には“アナログ°゛位相誤差は真の位相
誤差から“ディジタル”位相誤差を引算したものである
ものとすると、“アナログ゛位相誤差＝（ａ−ｃ）−（
ｂ−ｄ）−（ａ’ −ｃ’ ） ＋（ｂ’ −ｄ’ ）
＝ ａ−ｃ−ｂ＋ｄ −ａ’ ＋ｃ’ 十ｂ’ −ｄ’
＝（ａ−ａ’ ）＋（ｂ’ −ｂ） （ｃ−ｃ’ ）
−（ｄ’ −ｄ）であり、これら４つの項は全て正であ
る。
合、第４図の波形（ｉｖ）及び（ｖ）で示すようにクロ
ック同期パルス信号ｖｃｓ ’も同様に分裂する。この
場合には、第４図の波形（ｖｉ）で示す基準信号ＰＬに
対し真の位相誤差は（ａ−ｃ） （ｂ−ｄ）であり、
“ディジタル”位相誤差は（ａ ｒ 、／ ）−（
ｂ’ −ｄ’ ）であり、この関係のパルス信号に対し
ａ＞ａ’ ； ｂｉｂ’ ； ｃ＞ｃ’及びｄａｄ’で
ある。この場合には“アナログ°゛位相誤差は真の位相
誤差から“ディジタル”位相誤差を引算したものである
ものとすると、“アナログ゛位相誤差＝（ａ−ｃ）−（
ｂ−ｄ）−（ａ’ −ｃ’ ） ＋（ｂ’ −ｄ’ ）
＝ ａ−ｃ−ｂ＋ｄ −ａ’ ＋ｃ’ 十ｂ’ −ｄ’
＝（ａ−ａ’ ）＋（ｂ’ −ｂ） （ｃ−ｃ’ ）
−（ｄ’ −ｄ）であり、これら４つの項は全て正であ
る。
第５図に示す位相検出器の変更例は分離同期パルス信号
ｖＣ８が複数のパルスに分裂してもこれに適応するよう
にしたものである。この変更部はアナログ位相検出回路
に関係し、第２図の位相検出器のアナログ位相検出回路
とは、第３及び第４の電流源１４’ 、 １５’及び関
連する電子スイッチ１７′１８’を付加すると共に排他
ＯＲゲート９及びＡＮＤゲート１０を論理回路素子２１
と置き替え点が相違する。
ｖＣ８が複数のパルスに分裂してもこれに適応するよう
にしたものである。この変更部はアナログ位相検出回路
に関係し、第２図の位相検出器のアナログ位相検出回路
とは、第３及び第４の電流源１４’ 、 １５’及び関
連する電子スイッチ１７′１８’を付加すると共に排他
ＯＲゲート９及びＡＮＤゲート１０を論理回路素子２１
と置き替え点が相違する。
第２図のアナログ位相検出回路の場合、信号ＶＣＳの分
裂（及び従って信号ｖｃｓ ’の分裂）により複数対の
パルスを有する誤差信号ＥＳを発生する。これはキャパ
シタ１６を過充電することになり、誤った時間インター
バルｔｌ −ｔ２を与えることになる。
裂（及び従って信号ｖｃｓ ’の分裂）により複数対の
パルスを有する誤差信号ＥＳを発生する。これはキャパ
シタ１６を過充電することになり、誤った時間インター
バルｔｌ −ｔ２を与えることになる。
第５図の変更回路は追加の電流源を用いてウィンドウパ
ルス−Ｐの期間中キャパシタ１６を充電するのみならず
放電させ且つウィンドウパルス畦後ににキャパシタ１６
を放電させるのみならず充電させて時間インターバルｔ
ｌ −ｔ２と測定することによりこの誤りを除去する。
ルス−Ｐの期間中キャパシタ１６を充電するのみならず
放電させ且つウィンドウパルス畦後ににキャパシタ１６
を放電させるのみならず充電させて時間インターバルｔ
ｌ −ｔ２と測定することによりこの誤りを除去する。
これらの動作に必要な制御は次の真理値表に従う論理回
路素子２１により達成される。
路素子２１により達成される。
−１−」Ｌ」［−支−
ＰＬ ＶＣ３ＶＣＳ’ 充電（ＣＯ） 放電（
ＣＤ）１．０００００ ２．００１１０ ３．０１００１ ４．０１１００ ５．１００００ ６．１０１０１ ？、１１０１０ ８．１１１００ これら８つの論理状態を第４図に示してあり、この図か
らパルスＣｖＳ及びｃｖｓ ’の後縁間の時間インター
バルに対しＰＬ＝０のとき充電が、ＰＬ＝１のとき放電
が生ずる。逆に、パルスｖｃｓ及びｖｃｓ ’の前縁間
の時間インターバルに対しＰＬ＝ｌのとき充電が、ＰＬ
＝Ｏのとき放電が生ずる。論理回路素子２１は充電に対
し信号ＣＵを発生してスイッチ１７を動作させ、放電に
対して信号ＣＤを発生してスイッチ１７′を動作させる
。このときタイミング論理回路１２は電圧比較器１１に
より発生される電圧信号ＶＳの初期極性に応じて２つの
制御パルス信号ＣＰｌ及びＣＦ２の一方を発生してスイ
ッチ１８又は１８′を動作させる。
ＣＤ）１．０００００ ２．００１１０ ３．０１００１ ４．０１１００ ５．１００００ ６．１０１０１ ？、１１０１０ ８．１１１００ これら８つの論理状態を第４図に示してあり、この図か
らパルスＣｖＳ及びｃｖｓ ’の後縁間の時間インター
バルに対しＰＬ＝０のとき充電が、ＰＬ＝１のとき放電
が生ずる。逆に、パルスｖｃｓ及びｖｃｓ ’の前縁間
の時間インターバルに対しＰＬ＝ｌのとき充電が、ＰＬ
＝Ｏのとき放電が生ずる。論理回路素子２１は充電に対
し信号ＣＵを発生してスイッチ１７を動作させ、放電に
対して信号ＣＤを発生してスイッチ１７′を動作させる
。このときタイミング論理回路１２は電圧比較器１１に
より発生される電圧信号ＶＳの初期極性に応じて２つの
制御パルス信号ＣＰｌ及びＣＦ２の一方を発生してスイ
ッチ１８又は１８′を動作させる。
論理回路素子２１は第６図に示すように４個のＡＮＤゲ
ート２２〜２５と、２個のＯＲゲー）２６．２７と、３
個のインバータ２８〜３０とで実現することができる。
ート２２〜２５と、２個のＯＲゲー）２６．２７と、３
個のインバータ２８〜３０とで実現することができる。
以上の本発明の説明から、当業者であれば他の種々の変
更が可能である。これらの変更は上述した特徴の代わり
に又は加えて使用し得る既知の他の特徴も含むことがで
きる。
更が可能である。これらの変更は上述した特徴の代わり
に又は加えて使用し得る既知の他の特徴も含むことがで
きる。
第１図は本発明の位相検出器を具体化し得る位相ロック
ループ回路のブロック図、 第２図は本発明の位相検出器のブロック図、第３及び４
図は動作説明用波形図、 第５図は第２図の位相検出器の変更例のブロック図、 第６図は第５図の変更例の論理回路素子のブロック図で
ある。 １・・・位相検出器 ２・・・ループフィルタ ３・・・可変周波数発振器 ４・・・タイミング回路 ５・・・同期分離器 ６・・・アップ／ダウンカウンタ ７・・・Ｄ型フリップフロップ ８・・・充／放電回路 ９・・・排他ＯＲゲート １０・・・ＡＮＤゲート １１・・・電圧比較器 １２・・・制御兼タイミング論理回路 １３・・・ラッチ １４・・・第１電流源 １５・・・第２電流源 １７、１８．１９・・・スイッチ ２０・・・合成回路 ２１・・・論理回路素子 １４’ 、 １５’・・・第３．第４電流源１７’ 、
１８’ ・・・スイッチ ＣＶＢＳ・・・複合ビデオ信号 ＶＣＳ・・・分離同期パルス信号 ＣＰＳ・・・クロックパルス信号 ＰＬ・・・基準パルス信号 ＤＰＥ・・・ディジタル位相誤差信号 ＦＣ・・・ディジタル周波数制御信号 ｖｃｓ ’・・・クロックド同期パルス信号ＤＢＳ・・
・ディジタル誤差信号 ＡＥＳ・・・ディジタル化アナログ誤差信号Ｆｔ’ｇ、
１゜
ループ回路のブロック図、 第２図は本発明の位相検出器のブロック図、第３及び４
図は動作説明用波形図、 第５図は第２図の位相検出器の変更例のブロック図、 第６図は第５図の変更例の論理回路素子のブロック図で
ある。 １・・・位相検出器 ２・・・ループフィルタ ３・・・可変周波数発振器 ４・・・タイミング回路 ５・・・同期分離器 ６・・・アップ／ダウンカウンタ ７・・・Ｄ型フリップフロップ ８・・・充／放電回路 ９・・・排他ＯＲゲート １０・・・ＡＮＤゲート １１・・・電圧比較器 １２・・・制御兼タイミング論理回路 １３・・・ラッチ １４・・・第１電流源 １５・・・第２電流源 １７、１８．１９・・・スイッチ ２０・・・合成回路 ２１・・・論理回路素子 １４’ 、 １５’・・・第３．第４電流源１７’ 、
１８’ ・・・スイッチ ＣＶＢＳ・・・複合ビデオ信号 ＶＣＳ・・・分離同期パルス信号 ＣＰＳ・・・クロックパルス信号 ＰＬ・・・基準パルス信号 ＤＰＥ・・・ディジタル位相誤差信号 ＦＣ・・・ディジタル周波数制御信号 ｖｃｓ ’・・・クロックド同期パルス信号ＤＢＳ・・
・ディジタル誤差信号 ＡＥＳ・・・ディジタル化アナログ誤差信号Ｆｔ’ｇ、
１゜
Claims (1)
- 【特許請求の範囲】 １、クロックパルス信号を受信する手段と、第１信号の
前後縁の中心位置（又は他の中間位置）とクロックパル
ス信号と同期した基準信号の１つの縁との間の時間イン
ターバル中に発生するクロックパルスの数を決定する手
段と、前記クロックパルス数を表わす第１ディジタル出
力信号を発生する手段とを具えたディジタル位相検出回
路と、前記第１信号を前記クロックパルス信号と同期さ
せた信号に相当する第２信号を発生する手段と、前記第
１及び第２信号の対応する縁間の時間インターバルを決
定する手段と、これら時間インターバルから位相誤差電
圧を決定する手段と、この誤差電圧をディジタル化して
第２ディジタル出力信号を発生する手段とを具えたアナ
ログ位相検出回路とを具え、更に前記第１及び第２ディ
ジタル出力信号を合成して総合位相差を表わす合成ディ
ジタル出力信号を発生させる手段を具えていることを特
徴とする位相検出器。 ２、前記ディジタル位相検出回路は前記第１信号が供給
される“イネーブル”入力端子と、前記クロックパルス
信号が供給される“クロック”入力端子と、前記クロッ
クパルス信号と同期した基準信号が供給される“アップ
／ダウンカウント”入力端子とを有するアップ／ダウン
カウンタと、前記第１信号の発生ごとに動作して前記カ
ウンタが到達したカウント値を前記第１ディジタル出力
信号として出力する出力手段とを具えていることを特徴
とする請求項１記載の位相検出器。 ３、前記アナログ位相検出回路はキャパシタと、前記第
１及び第２信号の対応する縁間の時間インターバル中値
Ｉの第１電流による前記キャパシタの充電を制御して前
記キャパシタ間に前記位相誤差電圧を発生させる第１手
段と、前記キャパシタ間の電圧が零値になるまで値Ｉ／
ｎの第２電流による前記キャパシタの放電を制御する第
２手段と、前記キャパシタの放電期間中に前記クロック
パルス信号に発生するクロックパルスの数をカウントし
このカウント値を前記第２ディジタル出力信号として出
力する第３手段とを具えていることを特徴とする請求項
１記載の位相検出器。 ４、前記第１手段は前記キャパシタの充電を正方向又は
負方向の何れか一方向に制御し、前記第２手段は前記キ
ャパシタの放電を上記一方向と逆の方向に制御するよう
にしてあることを特徴とする請求項３記載の位相検出器
。 ５、前記第１手段により実行される制御は前記第１信号
、第２信号及び基準信号の瞬時論理レベルにより決定さ
れ、前記第２手段により実行される制御は前記位相誤差
電圧の極性により決定されるようにしてあることを特徴
とする請求項４記載の位相検出器。 ６、前記第２信号を前記第１信号を受信すると共に前記
クロックパルス信号により動作し得るラッチ手段によっ
て発生させ、且つ前記第１及び第２信号の対応する縁間
の時間インターバルを前記第１及び第２信号を受信する
排他ＯＲゲートの出力信号で表わすようにしたことを特
徴とする請求項１〜５の何れかに記載の位相検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8906585.8 | 1989-03-22 | ||
| GB8906585A GB2229592A (en) | 1989-03-22 | 1989-03-22 | Phase detectors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285716A true JPH02285716A (ja) | 1990-11-26 |
| JP2912948B2 JP2912948B2 (ja) | 1999-06-28 |
Family
ID=10653803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067378A Expired - Fee Related JP2912948B2 (ja) | 1989-03-22 | 1990-03-19 | 位相検出器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5105160A (ja) |
| EP (1) | EP0390250B1 (ja) |
| JP (1) | JP2912948B2 (ja) |
| DE (1) | DE69013382T2 (ja) |
| GB (1) | GB2229592A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2933472B2 (ja) * | 1993-10-04 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | 位相同期回路 |
| DE69607528T2 (de) * | 1995-02-02 | 2000-10-19 | Koninklijke Philips Electronics N.V., Eindhoven | Mischen eines videomosaiks mit teletext |
| DK132895A (da) * | 1995-11-24 | 1997-05-25 | Dsc Communications As | Fremgangsmåde til regulering af et digitalt faselåst kredsløb, og et digitalt faselåst kredsløb med en spændingsstyret oscillator |
| US5808691A (en) * | 1995-12-12 | 1998-09-15 | Cirrus Logic, Inc. | Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock |
| DE19546632A1 (de) * | 1995-12-14 | 1997-06-19 | Thomson Brandt Gmbh | Digitale Detektorschaltung zur Rückgewinnung des Bittaktes aus einem Datenstrom |
| US5883536A (en) * | 1997-06-12 | 1999-03-16 | Hewlett-Packard Company | Digital phase detector device ultilizing dither generator |
| US6064235A (en) * | 1998-03-18 | 2000-05-16 | International Business Machines Corporation | Shared path phase detector |
| US6570947B1 (en) | 1999-09-24 | 2003-05-27 | Motorola, Inc. | Phase lock loop having a robust bandwidth and a calibration method thereof |
| US6181168B1 (en) | 1999-09-24 | 2001-01-30 | Motorola, Inc. | High speed phase detector and a method for detecting phase difference |
| US6208211B1 (en) | 1999-09-24 | 2001-03-27 | Motorola Inc. | Low jitter phase locked loop having a sigma delta modulator and a method thereof |
| DE10013935B4 (de) * | 2000-03-21 | 2006-04-13 | Micronas Gmbh | Vorrichtung zum Erzeugen eines auf einen Referenztakt synchronisierten Taktsignals |
| TWI248721B (en) * | 2001-04-27 | 2006-02-01 | Mediatek Inc | Phase-locked loop with dual-mode phase/frequency detection |
| US20070126490A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. Patent Counsel, Legal Affairs Dept. | Average time extraction circuit for eliminating clock skew |
| US20070127921A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Average time extraction by multiplication |
| US20070127922A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Eliminating clock skew by using bidirectional signaling |
| US20070127930A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Skew correction system eliminating phase ambiguity by using reference multiplication |
| US7500155B2 (en) * | 2005-12-06 | 2009-03-03 | Applied Materials, Inc. | Average time extraction circuit for eliminating clock skew |
| US20070127615A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | DC technique for eliminating phase ambiguity in clocking signals |
| US8319894B2 (en) * | 2006-02-09 | 2012-11-27 | Canon Kabushiki Kaisha | Display apparatus capable of discriminating the type of input signal from different signals |
| US8542046B2 (en) * | 2011-05-04 | 2013-09-24 | Intel Corporation | Apparatus, system, and method for voltage swing and duty cycle adjustment |
| JP6862900B2 (ja) * | 2017-02-22 | 2021-04-21 | セイコーエプソン株式会社 | 回路装置、物理量測定装置、電子機器及び移動体 |
| CN113708744B (zh) * | 2021-10-29 | 2022-02-08 | 湖南源科创新科技有限公司 | 一种基于fpga的同步数字信号相位检测方法及电路 |
Family Cites Families (6)
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| US4246497A (en) * | 1978-09-29 | 1981-01-20 | Neil Brown Instruments Systems, Inc. | Phase measuring circuit |
| CA1184979A (en) * | 1982-08-18 | 1985-04-02 | John G. Hogeboom | Phase comparator |
| US4639680A (en) * | 1985-04-12 | 1987-01-27 | Sperry Corporation | Digital phase and frequency detector |
| US4772843A (en) * | 1986-06-06 | 1988-09-20 | Yokogawa Electric Corporation | Time measuring apparatus |
| US4884040A (en) * | 1988-09-26 | 1989-11-28 | Rca Licensing Corporation | Sampled data phase locking system |
-
1989
- 1989-03-22 GB GB8906585A patent/GB2229592A/en not_active Withdrawn
-
1990
- 1990-03-14 US US07/494,034 patent/US5105160A/en not_active Expired - Fee Related
- 1990-03-16 EP EP90200620A patent/EP0390250B1/en not_active Expired - Lifetime
- 1990-03-16 DE DE69013382T patent/DE69013382T2/de not_active Expired - Fee Related
- 1990-03-19 JP JP2067378A patent/JP2912948B2/ja not_active Expired - Fee Related
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| DE69013382T2 (de) | 1995-05-04 |
| DE69013382D1 (de) | 1994-11-24 |
| GB2229592A (en) | 1990-09-26 |
| US5105160A (en) | 1992-04-14 |
| EP0390250A1 (en) | 1990-10-03 |
| JP2912948B2 (ja) | 1999-06-28 |
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