CN113708744B - 一种基于fpga的同步数字信号相位检测方法及电路 - Google Patents
一种基于fpga的同步数字信号相位检测方法及电路 Download PDFInfo
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Abstract
本发明涉及数字信号接收技术领域，具体涉及一种基于FPGA的同步数字信号相位检测方法及电路，包括对同步数字信号的时钟锁相输出两路同频时钟，分别用两路同频时钟去锁存输入的数字信号，并将锁存后的结果进行运算，以得到一个中间结果，对中间结果采样输出并计量，以判断数字信号相对于时钟的相位；以及包括一个用时钟管理器和常用触发器、门电路等组成的逻辑电路。本发明提供一种新的检测数字信号相位方法，解决了盲调时钟相位采样信号不可靠的风险；解决了只能对低频信号的检测问题；实现了对印制电板内部信号的检测；提供了一种同频方法，降低了对FPGA器件时序速度的要求，且采用的都是FPGA的常用逻辑电路，简单并具有通用性。
Description
技术领域
本发明涉及数字信号接收技术领域，具体涉及一种基于FPGA的同步数字信号相位检测方法及电路。
背景技术
在过往的同步数据链路传输中，为分析线路传输情况，通常采用示波器同时测量时钟和数据信号，通过观察信号跳变的位置，精确的分析出时序问题，而当前很多硬件设计信号线布在印制电路板的内层，示波器只能抓取到表层信号，无法对内层信号进行分析。或者通过对链路中的同步时钟进行高倍频采样，如同示波器原理，实现对信号多倍速率采样，观察数字信号的跳变位置，即可确定此同步信号的跳变相位，但此方法只适用于信号变化速度远低于FPGA器件可工作的频率，因器件工作频率有限，能检测的信号频率很低，因此，在信号频率较高的情况下，工程实践中常用的方法是多次试错，通过调整同步信号的采样时钟相位，比较采样结果与设想的预期结果是否接近，然后反复实验，得出一个经验值，但此方法没有找到问题的根源，只是从表面现象上去解决采样出错的问题。
发明内容
针对现有技术中存在的不足，本发明提供一种基于FPGA（Field ProgrammableGate Array，是在可编程器件的基础上进一步发展的产物，它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点）的同步数字信号相位检测方法，以实现在FPGA上对同步数字信号的相位检测。从而在得到各信号相对时钟的变化的位置后，可通过调整采样时钟的相位，在各信号处于最稳定的位置进行采样，或通过调整信号的延迟，实现在采样时刻，信号总线处于最稳定的状态，进而得到正确的数据，同时也提高系统对高低温产生温漂时的可靠性，并提供一种基于FPGA的同步数字信号相位检测电路。
本发明提供的技术方案是：一种基于FPGA的同步数字信号相位检测方法，包括如下步骤：
S100. 将同步数字信号中的时钟CLK进行锁相并输出两路与同步数字信号中的数字信号SIG频率相同的时钟C1和时钟C2，且所述时钟C1和时钟C2之间的相位差值为X；
S200. 通过时钟C1的上升沿锁存数字信号SIG的瞬时值，并输出采样结果R1，通过时钟C2的上升沿锁存数字信号SIG的瞬时值，并输出采样结果R2；
S300. 对采样结果R1和采样结果R2进行异或运算得到中间结果R3；
S400. 任选时钟C1和时钟C2中的其中一个下降沿去锁存中间结果R3的瞬时值，并输出采样结果R4;
S500. 对采样结果R4的电平进行计量以得到计量结果Y，根据计量结果Y即可判断数字信号SIG的跳变沿是否位于时钟C1的上升沿和时钟C2的上升沿之间，从而实现同步数字信号的相位检测。
优选的，所述步骤S500中的计量结果Y是指在设定时间内采样结果R4的高电平数量。
优选的，所述设定时间为10s。
优选的，还包括以下步骤：
S600. 当计量结果Y等于0时，则重复步骤S100~S500，直至计量结果Y大于0；
S700. 当计量结果Y大于0时，则减小时钟C1和时钟C2之间的相位差值X，并不断重复步骤S200~S500，直至时钟C1和时钟C2之间的相位差值X达到设定值。
优选的，采用二分法减小时钟C1和时钟C2之间的相位差值X。
优选的，所述步骤S100中时钟C1和时钟C2之间的相位差值X取值区间为0-180°。
一种基于FPGA的同步数字信号相位检测电路，包括：
时钟管理器，所述时钟管理器用于生成两路与同步数字信号中数字信号SIG频率相同但相位不同的时钟C1和时钟C2；
逻辑电路，用于将输出的采样结果R1和采样结果R2进行异或运算以得到中间结果R3；
边沿触发器，用于通过时钟C1和时钟C2分别锁存数字信号SIG的瞬时值并输出对应的采样结果R1和采样结果R2，以及通过时钟C1或时钟C2锁存中间结果R3的瞬时值并输出采样结果R4；
定时计数器，用于在设定时间内对采样结果R4的电平进行计量，得到计量结果Y。
优选的，所述逻辑电路为异或门逻辑电路。
优选的，所述边沿触发器包括上升沿触发器和下降沿触发器，所述上升沿触发器用于通过时钟C1和时钟C2分别锁存数字信号SIG的瞬时值并输出对应的采样结果R1和采样结果R2，所述下降沿触发器用于通过时钟C1或时钟C2锁存中间结果R3的瞬时值并输出采样结果R4。
与现有技术相比，本发明所涉及到的基于FPGA的同步数字信号相位检测方法及电路具有以下优点：
提供了一种新的检测数字信号相位方法，相较于盲调时钟解决了盲调时钟相位采样信号不可靠的风险；相较于多倍频检测，解决了只能对低频信号的检测问题，受器件工作频率限制小; 相较于示波器抓取的表层信号，实现了对印制电板内部信号的检测；降低了对FPGA器件时序速度的要求。
本方法实现了在FPGA上对同步数字信号的相位检测，在得到各信号相对时钟的变化位置后，可通过调整采样时钟的相位，实现在信号处于最稳定的位置进行采样，或通过调整信号的延迟，实现在采样时刻，信号总线处于最稳定的状态，从而得到正确的数据，同时也提高系统对高低温产生温漂时的可靠性。
由于电路采用的都是FPGA的常用的逻辑电路，因此简单且具有通用性。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明的基于FPGA的同步数字信号相位检测电路图；
图2为本发明的数字信号SIG变化位置在时钟C1和时钟C2上升沿之间的时序图；
图3为本发明的数字信号SIG变化位置在时钟C1和时钟C2上升沿之外的时序图；
图4为本发明一实施例的方法流程图。
图中：1、时钟管理器；2、第一上升沿触发器；3、第二上升沿触发器；4、异或门逻辑电路；5、下降沿触发器；6、定时计数器。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案，下面结合附图对本发明进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。
需要说明的是，在数字电路中，上升沿是指数字电平从低电平（数字“0”）变为高电平（数字“1”）的那一瞬间（时刻），下降沿是指数字电平从高电平（数字“0”）变为低电平（数字“1”）的那一瞬间（时刻），跳变沿是上升沿和下降沿的统称。
实施例一，如图4所示，一种基于FPGA的同步数字信号相位检测方法，包括如下步骤；
S100. 通过时钟锁相环对同步数字信号的时钟CLK（clock，时钟）锁相输出两路与数字信号SIG（signal，信号）频率相同的时钟C1和时钟C2，且时钟C1的相位和时钟C2的相位差值为X；本实施例中，将时钟C1和时钟C2的相位分别设置为0°和120度，即时钟C1和时钟C2的相位相对于同步数字信号的时钟CLK分别偏移0°和120度，则此次的检测区间为0°-120°，时钟C1的相位和时钟C2的相位差值X为120°；
S200. 通过时钟C1的上升沿对数字信号SIG的瞬时值（电平）进行锁存，并输出采样结果R1，通过时钟C2的上升沿对数字信号SIG的瞬时值（电平）进行锁存，并输出采样结果R2，如图2所示，如果数字信号SIG在时钟C1的上升沿和时钟C2的上升沿之间的电平有变化，即数字信号SIG发生跳变的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，则表示数字信号SIG的跳变沿发生的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，则会导致采样结果R1在时钟C1上升沿时刻的电平和采样结果R2在时钟C2上升沿时刻的电平存在相反的情况，如图3所述，若数字信号SIG发生变化的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之外，则采样结果R1在时钟C1上升沿时刻的电平和采样结果R2在时钟C2上升沿时刻的电平保持一致，应当注意的是，此处用于做对比的时钟C1的上升沿和时钟C2的上升沿应为时钟C1和时钟C2相邻时刻的上升沿。
S300. 对采样结果R1和采样结果R2进行异或运算得到中间结果R3，如图2和图3所示，如果数字信号SIG发生变化的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，那么中间结果R3在此区间会生成高电平，如果数字信号SIG发生变化的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之外，那么中间结果R3在此区间则会生成低电平；
S400. 任选时钟C1和时钟C2其中一个的下降沿对中间结果R3的瞬时值（电平）进行锁存，并输出采样结果R4，为观察R3的有效状态，不可在时钟C1和时钟C2之间的位置去观测，因此，本实施例中，采用时钟C1的下降沿对中间结果R3进行采样输出采样结果R4;
S500. 对采样结果R4的电平进行计量，得到计量结果Y，根据计量结果Y的值来判断数字信号SIG的电平是否在时钟C1的上升沿和时钟C2的上升沿之间发生变化，即数字信号SIG的跳变沿发生的时刻是否位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，若数字信号SIG在时钟C1的上升沿和时钟C2的上升沿之间的电平发生变化，则表示数字信号SIG的跳变沿发生的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，则数字信号SIG的相位位于时钟C1的相位和时钟C2的相位所构成的区间之内，反之则不位于；如图2和图3所示，当数字信号SIG的变化时刻不在时钟C1和时钟C2的上升沿之间时，采样结果R4的电平状态为常低，而只有数字信号SIG的变化在时钟C1的上升沿和时钟C2的上升沿之间时，采样结果R4才有高电平的出现，因此，只需计量采样结果R4的高电平数量，即可确定数字信号SIG的变化时刻是否位于时钟C1和时钟C2的上升沿的时刻之间，即数字信号SIG的相位是否位于于时钟C1的相位和时钟C2的相位所构成的区间之内，从而实现同步数字信号的相位检测。
本实施例中，采用定时计数器对采样结果R4的高电平数量进行计数，设定计数时间为10S，定时计数器输出计量结果Y，为保证计量结果的准确性，在其他可选实施例中，可根据实际需求延长计数时间，由图2、图3可知，计量结果Y仅存在两种情况，即Y=0和Y>0两种情况；
S600. 当步骤S500中的计量结果Y等于0时，即判断数字信号SIG的变化时刻不在时钟C1和时钟C2的上升沿之间，则将步骤S100中的检测区间设置为120°-240°，即将时钟C1的相位设置为120°，时钟C2的相位设置为240°，并重复步骤S100至S500，若计量结果Y仍等于0，则继续将步骤S100中的检测区间设置240°-360°，即将时钟C1的相位设置为240°，时钟C2的相位设置为360°并重复步骤S100至S500；
S700. 当步骤S500中的计量结果Y大于0时，则减小时钟C1的相位和时钟C2的相位的差值X，即将本次的检测区间范围0°-120°缩小，以进一步确定数字信号SIG的变化时刻，并重复步骤S200~S500，当时钟C1的相位和时钟C2的相位的差值X的大小达到设定的值时即停止重复以上步骤；
此处以Y>0的情况进行进一步说明，即数字信号SIG的变化时刻在时钟C1的上升沿和时钟C2的上升沿之间，也就是数字信号SIG在时钟CLK下的相位在0°-120°之间；
本实施例采用二分法来缩小检测区间，将检测区间分为0°至60°和60°-120°，并分别重复步骤S200~S500，以此类推缩减检测区间，当时钟C1的相位和时钟C2的相位的差值X达到设定值时即停止，最终确定数字信号SIG在时钟CLK下的相位区间。
本方法解决了盲调时钟相位采样信号不可靠的风险，相较于多倍频检测，解决了只能对低频信号的检测问题，受器件工作频率限制小，相较于示波器抓取的表层信号，实现了对印制电板内部信号的检测，降低了对FPGA器件时序速度的要求；
在得到数字信号SIG相对时钟CLK的变化位置后，可通过调整采样时钟的相位，实现在数字信号SIG处于最稳定的位置进行采样，或通过调整数字信号SIG的延迟，实现在采样时刻，信号总线处于最稳定的状态，从而得到正确的数据，同时也提高系统对高低温产生温漂时的可靠性。
实施例二，结合图1所示，本发明实施例提供一种基于FPGA的同步数字信号相位检测电路，包括：时钟管理器1，所述时钟管理器1用于生成两路与数字信号SIG频率相同但相位不同的时钟C1和C2；所述时钟管理器1为混合模式时钟管理器（MMCM），混合模式时钟管理器（MMCM）可以产生对输入时钟信号固定的多路不同相位时钟，且具有动态重配置接口DRP，可动态的配置输出时钟的相位和频率，
本实施例中，采用上升沿触发器来锁存数字信号SIG的电平瞬时状态，采用下降沿触发器来锁存中间结果R3的电平瞬时状态；
逻辑电路，用于将采样结果R1和采样结果R2进行逻辑运算得到中间结果R3；本实施例中，采用异或门逻辑电路4来对采样结果R1和采样结果R2异或，以得到中间结果R3，因此本实施例中的逻辑电路为异或门逻辑电路；
边沿触发器，用于通过时钟C1和时钟C2去锁存数字信号SIG的瞬时值并分别输出采样结果R1和采样结果R2，以及通过时钟C1锁存中间结果R3并输出采样结果R4；
定时计数器6，对采样结果R4在设定时间内的电平进行计量，得到计量结果Y，本实施例中，对采样结果R4在设定时间内的有效电平数量进行计量，所述有效电平为高电平，即定时计数器6计量设定时间内采样结果R4高电平的数量；
综上，本电路具有一个混合型时钟管理器（MMCM）、两个上升沿触发器、一个下降沿触发器5、一个异或门逻辑电路4和一个定时计数器6；为方便区分，将两个上升沿触发器分别描述为第一上升沿触发器2和第二上升沿触发器3；
所述连接关系如下，利用混合型时钟管理器（MMCM）对同步数字信号的时钟锁相输出两路不同相位的同频时钟C1、C2，并将时钟C1接入到第一上升沿触发器2的C端（CLK端），将时钟C2接入到第二上升沿触发器3的C端（CLK端），将数字信号SIG分别接入到第一上升沿触发器2和第二上升沿触发器3的D端（输入端），此时第一上升沿触发器2通过时钟C1的上升沿锁存数字信号SIG的电平瞬时状态，并输出采样结果R1，第二上升沿触发器3通过时钟C2的上升沿锁存数字信号SIG的电平瞬时状态，并输出采样结果R2，将第一上升沿触发器2的Q端（输出端）和第二上升沿触发器3的Q端与异或门逻辑电路4的输入端连接，通过异或门逻辑电路4对采样结果R1和采样结果R2进行异或运算，得到中间结果R3，将异或门逻辑电路4的输出端与下降沿触发器5的D端连接，将时钟C1接入到下降沿触发器5的C端，下降沿触发器5通过时钟C1的下降沿锁存中间结果R3的电平瞬时状态，得到采样结果R4，将下降沿触发器5的Q端与定时计数器6连接，利用定时计数器6对采样结果R4的高电平数量进行计量，输出计量结果Y，
由图2和图3可知，如果数字信号SIG在时钟C1的上升沿和时钟C2的上升沿之间的电平信号有变化，即数字信号SIG电平信号发生变化的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之间，则会导致采样结果R1在时钟C1上升沿时刻的电平和采样结果R2在时钟C2上升沿时刻的电平存在相反的情况，反之若数字信号SIG电平信号发生变化的时刻位于时钟C1的上升沿和时钟C2的上升沿的时刻之外，则采样结果R1在时钟C1上升沿时刻的电平和采样结果R2在时钟C2上升沿时刻的电平保持一致，数字信号SIG的电平信号变化时刻不在时钟C1的上升沿和时钟C2的上升沿之间时，采样结果R4的电平状态为常低，因此，只需看一定时间内计量结果Y的值是否大于0，即可判断数字信号SIG电平信号发生变化的时刻是否在时钟C1的上升沿和时钟C2的上升沿之间，即判断数字信号SIG在时钟CLK下的相位是否位于时钟C1相对于时钟CLK的相位和时钟C2相对于时钟CLK的相位所构成的区间之内。
最后应说明的是：以上所述仅为本发明的优选实例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种基于FPGA的同步数字信号相位检测方法，其特征在于，包括如下步骤：
S100. 将同步数字信号中的时钟CLK进行锁相并输出两路与同步数字信号中的数字信号SIG频率相同的时钟C1和时钟C2，且所述时钟C1和时钟C2之间的相位差值为X；
S200. 通过时钟C1的上升沿锁存数字信号SIG的瞬时值，并输出采样结果R1，通过时钟C2的上升沿锁存数字信号SIG的瞬时值，并输出采样结果R2；
S300. 对采样结果R1和采样结果R2进行异或运算得到中间结果R3；
S400. 任选时钟C1和时钟C2中的其中一个下降沿去锁存中间结果R3的瞬时值，并输出采样结果R4;
S500. 对采样结果R4的电平进行计量以得到计量结果Y，根据计量结果Y即可判断数字信号SIG的跳变沿是否位于时钟C1的上升沿和时钟C2的上升沿之间，从而实现同步数字信号的相位检测，具体的：
S600. 当计量结果Y等于0时，则重复步骤S100~S500，直至计量结果Y大于0；
S700. 当计量结果Y大于0时，则减小时钟C1和时钟C2之间的相位差值X，并不断重复步骤S200~S500，直至时钟C1和时钟C2之间的相位差值X达到设定值。
2.根据权利要求1所述的基于FPGA的同步数字信号相位检测方法，其特征在于，所述步骤S500中的计量结果Y是指在设定时间内采样结果R4为高电平的数量。
3.根据权利要求2所述的基于FPGA的同步数字信号相位检测方法，其特征在于：所述设定时间为10s。
4.根据权利要求1所述的基于FPGA的同步数字信号相位检测方法，其特征在于，采用二分法减小时钟C1和时钟C2之间的相位差值X。
5.根据权利要求1至4中任一项所述的基于FPGA的同步数字信号相位检测方法，其特征在于，所述步骤S100中时钟C1和时钟C2之间的相位差值X取值区间为0-180°。
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| GR01 | Patent grant | ||
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