JP2854173B2 - 同期信号分離形成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＴＲ（Video Tape R
ecorder ）等の非標準の複合映像信号から同期信号を分
離形成する同期信号分離形成装置に関するものである。

【０００２】

【従来の技術】従来、複合映像信号から水平同期信号お
よび垂直同期信号を以下のようにして分離していた。

【０００３】即ち、図１５に示すように、複合映像信号
はクランプ回路８０に入力され、複合映像信号の直流レ
ベルは一定電位にクランプされる。一定電位にクランプ
された複合映像信号はスライス回路８１に送られ、ここ
で同期信号に対応する部分のみがスライスされた後、複
合同期信号として出力される。

【０００４】複合同期信号は、積分回路８２及び微分回
路８４に送られる。積分回路８２及び微分回路８４は、
それぞれコンデンサ及び抵抗により構成されており、各
時定数を適当に設定することにより、波形整形回路８３
を介して積分回路８２からは垂直同期信号が出力される
一方、波形整形回路８５を介して微分回路８４からは水
平同期信号が出力されるようになっている。

【０００５】又、上記以外に、ＰＬＬ（Phase Locked L
oop ）を使用して同期信号を形成することも従来から知
られている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、複合映像信号を所定のレベルでスライス
して複合同期信号を得、スライスされた位相を同期タイ
ミングとしているので、タイミング誤差が生じやすい。
図１６および図１７にその一例の波形を示す。

【０００７】即ち、ＶＴＲ等の再生映像信号において
は、隣接トラックからのクロストーク、漏洩したＦＭキ
ャリア及びその他のノイズがビデオ信号に重畳されて出
力されるのが常である。又、テレビ放送受信等のように
弱電界で使用される場合、Ｓ／Ｎ劣化によるノイズが生
じる。したがって、これらノイズの影響により、図１６
で示すように、同期タイミングに誤差が生じてしまう。

【０００８】又、回路の周波数特性の劣化等により、同
期信号に対応する部分のエッジ部がなだらかに変化す
る。これによっても、図１７で示すように、真の同期タ
イミングを得ることは非常に難しい。

【０００９】更に、ローパスフィルタ等のフィルタ特性
を利用した従来のＰＬＬ型同期信号形成回路では、タイ
ミングの精度が悪く、且つ応答時間が遅いという問題点
を有している。

【００１０】

【課題を解決するための手段】本発明の同期信号分離形
成装置は、上記課題を解決するために、図１３で示すよ
うに、閾電圧と複合映像信号との大小比較に基づいて、
複合映像信号から複合同期信号を分離するコンパレータ
手段と、上記コンパレータ手段から出力された複合同期
信号の水平同期信号パルスが所定パルス幅を有するよう
に変化する上記閾電圧を出力する閾電圧発生手段と、上
記コンパレータ手段から出力された複合同期信号の水平
同期信号パルスにおけるパルス幅の中間時間を得て、前
半部でほぼ１／２パルス幅に対応する第１パルス、およ
び後半部でほぼ１／２パルス幅に対応する第２パルスを
出力するパルス信号生成手段と、上記複合映像信号から
上記の閾電圧を減算して該複合映像信号をクランプする
クランプ手段と、上記クランプ手段でクランプされた複
合映像信号の同期信号部分のみを演算検波する演算検波
手段と、第１パルスの期間に演算検波手段の出力を積分
する一方、第２パルスの期間に演算検波手段の出力を反
転して積分し、その積分結果をタイミング補正信号とし
て出力する積分手段と、上記タイミング補正信号に基づ
いて上記パルス信号生成手段で得られた水平同期信号パ
ルスの中間時間を補正し、かつ該中間時間から所定時間
後に水平同期タイミングを生成し、このタイミングに同
期して所定のパルス幅を有する水平同期信号を出力する
タイミング補正手段とを備えたことを特徴としている。

【００１１】

【作用】図１３および上記に示す構成により、閾電圧
は、閾電圧発生手段によって、複合同期信号の水平同期
パルスが所定パルス幅を有するように制御されるので、
図１４（ａ）で示すように、複合映像信号の直流レベル
に対して一定のレベルでコンパレータ手段により複合映
像信号と閾電圧とが大小比較される。この大小比較の結
果、複合映像信号から、１４（ｂ）で示すような複合同
期信号が分離される。

【００１２】コンパレータ手段により分離された複合同
期信号がパルス信号生成手段に入力されると、ここで、
仮水平同期タイミングとなる水平同期信号のパルス幅の
中間時間が検出され、１４（ｃ）で示すような上記パル
スの前半部でほぼ１／２パルス幅に対応する第１パルス
と、１４（ｄ）で示すような後半部でほぼ１／２パルス
幅に対応する第２パルスとが生成される。

【００１３】一方、入力された複合映像信号から閾電圧
が減算され、その結果直流レベルが一定値にクランプさ
れた複合映像信号が得られる。そして、そのクランプさ
れた複合映像信号について、１４（ｅ）で示すような水
平同期信号部分のみが演算検波手段により演算検波され
る。演算検波された同期信号は積分手段に入力される。

【００１４】積分手段では、第１パルスの期間に、上記
演算検波された同期信号が積分される一方、第２パルス
の期間には、上記演算検波された同期信号を反転したも
のが積分されて、タイミング補正信号としてタイミング
補正手段に出力される。第１パルスと第２パルスとは略
同じパルス幅を有し、且つ互いに逆極性として演算検波
された同期信号波形を積分することにより、演算検波さ
れた同期信号部分中の小さいノイズは相殺されて除去さ
れる。

【００１５】タイミング補正手段では、タイミング補正
信号に基づいて水平同期タイミングが水平同期信号パル
ス幅の中間時間から所定時間後に生成される。そして、
この水平同期タイミングに同期して正確な水平同期信号
が出力される。

【００１６】すなわち、ノイズや歪みを含む上記演算検
波された同期信号波形を利用し、パルス信号生成手段
で、該波形を単にスライスして得た水平同期信号の仮水
平同期タイミングに対して、同期信号波形の前半部の面
積積分値と、後半部の面積積分値とのどちらが大きいか
によって、上記仮水平同期タイミングを補正して、真の
水平同期タイミングを求める。したがって、外来ノイズ
や伝送路の歪みなどの影響を除去した正確な水平同期タ
イミングを得ることができる。

【００１７】

【実施例】本発明の一実施例について図１ないし図１２
に基づいて説明すれば、以下のとおりである。

【００１８】本実施例に係る同期信号分離形成装置は、
図１に示すように、複合映像信号から複合同期信号を分
離するためのコンパレータ２（コンパレータ手段）を有
している。入力端子１を介して入力された複合映像信号
は、コンパレータ２の非反転入力端子に送られる。コン
パレータ２の反転入力端子には、レベル変動する複合映
像信号の変化に応じて変化する閾電圧（後述する）が印
加されている。又、複合映像信号は減算器１２にも送ら
れる。なお、複合映像信号は、同期信号を含む映像信号
を意味している。

【００１９】上記閾電圧は、同期信号幅検出回路３、ス
イッチ４ａ・４ｂを含むスイッチ回路４、および積分回
路５から主として構成される閾電圧発生手段により出力
される。

【００２０】コンパレータ２は、図１４（ａ）で示すよ
うな上記複合映像信号を、上記閾電圧と比較し、図１４
（ｂ）で示すような複合同期信号を作成し、同期信号幅
検出回路３へ出力する。同期信号幅検出回路３は、複合
同期信号の水平同期信号のパルス幅が所定の基準パルス
幅ｔよりも大きいか小さいかを判定し、大きい場合には
スイッチ４ｂに負のパルスが制御信号として送られる一
方、小さい場合にはスイッチ４ａに負のパルスが制御信
号として送られるようになっている。なお、制御信号を
受けたスイッチは閉状態になる。

【００２１】スイッチ４ａの一端には正の一定電位Ｖ_S
が印加される一方、スイッチ４ｂの一端には負の一定電
位−Ｖ_S が印加されている。スイッチ４ａ・４ｂの他端
は、互いに接続され、その接続点は積分回路５の入力に
接続されている。

【００２２】例えば、複合同期信号の水平同期信号のパ
ルス幅が基準パルス幅ｔよりも大きい場合には、スイッ
チ４ｂを介して、積分回路５が一定電位−Ｖ_S で充電さ
れる一方、水平同期信号のパルス幅が基準パルス幅ｔよ
りも小さい場合には、スイッチ４ａを介して、積分回路
５が一定電位Ｖ_S で充電される。

【００２３】積分回路５の出力は、スイッチ回路１０内
のスイッチ１０ａを介して上記コンパレータ２の反転入
力端子に送られるようになっている。なお、同期信号幅
検出回路３には、後述する垂直帰線消去期間検出回路７
から垂直帰線消去期間のみローレベルとなる信号が送ら
れる。

【００２４】ここで、上記の同期信号幅検出回路３の例
を図２を参照しながら、以下に説明する。

【００２５】同期信号幅検出回路３は、図２に示すよう
に、遅延回路１８・２１・２４、Ｄフリップフロップ２
０・２３、インバータ１９・２２・２５、ＡＮＤ回路２
７ａ・２７ｂ及びＮＡＮＤ回路２８ａ・２８ｂから主と
して構成されている。

【００２６】上記構成において、入力端子１７を介して
コンパレータ２により分離され、２値化された複合同期
信号（図３（ａ）参照）は遅延回路１８に送られる。遅
延回路１８では、入力された複合同期信号に対して所定
時間（ｔ₁ ）だけ遅延処理が行われる（図３（ｂ）参
照）。

【００２７】時間ｔ₁ だけ遅延された複合同期信号は、
インバータ１９及び遅延回路２１にそれぞれ送られる。
インバータ１９で反転された複合同期信号（図３（ｃ）
参照）は、Ｄフリップフロップ２０のクロック端子（Ｃ
ＬＫ）に送られる。

【００２８】一方、遅延回路２１に入力された複合同期
信号は、更に所定時間（ｔ₂ ）だけ遅延処理されて出力
される（図３（ｅ）参照）。なお、上記の基準パルス幅
ｔは、ｔ＝ｔ₁ ＋ｔ₂ を満足するように設定される。遅
延回路２１で時間ｔ₂ だけ更に遅延された複合同期信号
は、インバータ２２を介してＤフリップフロップ２３の
クロック端子（ＣＬＫ）に送られる（図３（ｆ）参
照）。

【００２９】Ｄフリップフロップ２３の反転出力端子Ｑ
₂ は遅延回路２４に接続されている。遅延回路２４で
は、入力信号（図３（ｈ）参照）に対して所定の時間
（ｔ₃ ）だけ遅延処理され、その出力がＤフリップフロ
ップ２０・２３のクリア入力端子（Ｃ）にそれぞれ送ら
れる（図３（ｉ）参照）。なお、Ｄフリップフロップ２
０・２３のデータ入力端子（Ｄ）およびプリセット入力
端子（Ｐ）には、それぞれ電源電圧Ｖ_CCが印加されてい
る。

【００３０】Ｄフリップフロップ２０の出力端子Ｑ
₁ は、ＡＮＤ回路２７ａ（３入力ＮＡＮＤ回路）の入力
端子の１つに接続されている（図３（ｄ）参照）。ＡＮ
Ｄ回路２７ａの他の２つの入力端子には、上記入力端子
１７及びＤフリップフロップ２３の反転出力端子Ｑ₂ が
それぞれ接続されている。ＡＮＤ回路２７ａは、水平同
期信号幅が基準パルス幅ｔよりも小さいときに正のパル
スをＮＡＮＤ回路２８ａの一方の入力端子に送るように
なっている（図３（ｋ）参照）。

【００３１】Ｄフリップフロップ２３の出力端子Ｑ
₁ は、ＡＮＤ回路２７ｂの一方の入力端子に接続されて
いる（図３（ｇ）参照）。ＡＮＤ回路２７ｂの他方の入
力端子には、上記複合同期信号がインバータ２５を介し
て印加される（図３（ｊ）参照）。ＡＮＤ回路２７ｂか
らは、水平同期信号幅が基準パルス幅ｔよりも大きいと
きに正のパルスがＮＡＮＤ回路２８ｂの一方の端子に送
られるようになっている（図３（ｌ）参照）。

【００３２】垂直帰線消去期間検出回路７から出力され
る垂直帰線消去期間のみローレベルとなる信号が、入力
端子２６を介して、ＮＡＮＤ回路２８ａ・２８ｂの他方
の入力端子にそれぞれ送られ、垂直帰線消去期間以外の
時に負のパルスがＮＡＮＤ回路２８ａ・２８ｂから出力
されるようになっている。これは、垂直帰線消去期間に
おける複合同期信号は、等価パルスや切り込みパルス等
の通常の水平同期信号パルスとはパルス幅や周期が異な
るパルスであるので、この期間については補正動作を行
わない。

【００３３】図３乃至図６は、同期信号幅検出回路３の
各部のタイミング波形図であり、各（ａ）〜（ｌ）は、
同期信号幅検出回路３の対応する信号（ａ）〜（ｌ）の
波形を示している。なお、図３及び図４は、複合同期信
号の水平同期信号幅が（ｔ＋ｔ₃ ）より大きい場合、お
よび複合同期信号の水平同期信号幅が（ｔ−ｔ₂ ）より
小さい場合を示すそれぞれのタイミング波形図である。

【００３４】図３（ｌ）に示すように、ＡＮＤ回路２７
ｂからはパルスの幅ｔ₃ の正のパルスが出力される。
又、図４（ｋ）に示すように、ＡＮＤ回路２７ａからは
パルスの幅ｔ₂ の正のパルスが出力される。

【００３５】一方、図５は、水平同期信号幅が基準パル
スｔより大きく、且つ（ｔ＋ｔ₃ ）より小さい場合のタ
イミング波形図である。図５（ｌ）に示すように、ＡＮ
Ｄ回路２７ｂから出力される正のパルス幅は、ｔ₃ より
狭くなっており、基準パルス幅ｔと水平同期信号幅との
差に等しくなっている。

【００３６】又、図６は、水平同期信号幅が基準パルス
ｔより小さく、且つ（ｔ−ｔ₂ ）より大きい場合のタイ
ミング波形図である。図６（ｋ）に示すように、ＡＮＤ
回路２７ａから出力される正のパルス幅は、ｔ₂ より狭
くなっており、基準パルス幅ｔと水平同期信号幅との差
に等しくなっている。

【００３７】上記の回路構成により、基準パルス幅ｔと
水平同期信号幅との差が小さい時には、後段の積分回路
５の充電動作を細かく制御することができるので、精度
よくクランプ動作を行うことができる。そして、積分回
路５によって得られた平均化された出力電圧は、コンパ
レータ２の反転入力端子に補正された閾電圧として送ら
れる（補正ループが形成される）。

【００３８】ここで、閾電圧の補正ループが必要な根拠
を図７を参照しながら以下に説明する。

【００３９】図７は複合映像信号に対して、閾電圧が変
化した場合、コンパレータ２の出力がどのように変化す
るかを示している。即ち、図７（ａ）に示すように、Ｖ
ＴＲ等の再生映像信号は、周波数特性の劣化などから同
期信号のエッジ部がなだらかに変化する（エッジ部の立
ち上がり及び立ち下がりは急峻ではない）。

【００４０】この場合、コンパレータ２の反転入力端子
に印加される閾電圧が図中の（Ａ）で示すレベルである
とすると、コンパレータ２の出力は図７（ｂ）に示すよ
うな負のパルスになる。一方、閾電圧が図中の（Ｂ）で
示すレベルに変化すると、コンパレータ２の出力は図７
（ｃ）に示すように、図７（ｂ）よりは幅の広い負のパ
ルスになる。このように、閾電圧が変動するのに伴っ
て、コンパレータ２の出力のパルス幅が変化してしま
う。

【００４１】したがって、コンパレータ２からの複合同
期信号の水平同期信号幅が一定（ｔ）になるように閾電
圧を補正することにより、複合映像信号がその直流レベ
ルに対して一定のレベルの閾電圧で大小比較されるの
で、複合同期信号に対応する部分のみを取り出すことが
できる。

【００４２】ところで、本実施例においては、コンパレ
ータ２からの複合同期信号パルスに異常が認められた場
合には、積分回路５の出力が閾電圧としてコンパレータ
２の反転入力端子に送られなくなる（閾電圧のループが
切られる）。例えば、コンパレートして得られた複合同
期信号のパルスの数が通常の同期信号パルスの数より多
い場合や、複合同期信号パルスが全く検出できない場合
等に異常と判断される。この異常は、異常検出回路６に
よって検出、判断される（図１参照）。なお、これにつ
いて、図１を参照しながら、以下に説明する。

【００４３】即ち、コンパレータ２の出力は、異常検出
回路６に送られて、取り出された複合同期信号に異常が
ないかどうかが判断される。判断の結果、異常が認めら
れた場合、制御信号がスイッチ回路１０に送られて切り
替えられる。つまり、スイッチ１０ａが開状態になると
共に、スイッチ１０ｂが閉状態になる。これに伴って、
積分回路５の出力は、コンパレータ２の反転入力端子に
は印加されなくなる。その代わりに、加算器９の出力
が、閾電圧としてコンパレータ２の反転入力端子に印加
される。

【００４４】加算器９には、所定の正電圧Ｖ_P （複合映
像信号の同期信号パルスの振幅以下の電圧）と、負のピ
ーク検出回路８からの複合映像信号の負のピーク電圧と
が入力されており、両者を加算したものが加算器９から
出力される。

【００４５】これにより、異常が生じても、直ちに異常
状態を脱することができる。そして、異常状態が解除さ
れると、再び、前述のように、積分回路５から閾電圧が
コンパレータ２に供給される。したがって、異常検出に
よる補正ループ内設定電圧の発生手法は従来のピークク
ランプ電位発生手法を用いる。

【００４６】なお、上記の複合同期信号パルスに異常が
認められなかった場合には、スイッチ１０ａが閉状態を
保持すると共に、スイッチ１０ｂが開状態を保持するの
で、積分回路５の出力がコンパレータ２の反転入力端子
に印加される（閾電圧の補正ループが形成される）。

【００４７】上記図１４（ｂ）で示すようなコンパレー
タ２からの複合同期信号は、水平同期信号パルス幅の中
間時間（仮水平同期タイミングと称する）に対応するパ
ルス等を出力するパルス生成回路１１（パルス信号生成
手段）に送られる。ここでは、水平同期信号パルス幅の
前半部でほぼ１／２パルス幅に対応する図１４（ｃ）で
示すような第１パルスと、後半部でほぼ１／２パルス幅
に対応する図１４（ｄ）で示すような第２パルスとがそ
れぞれ生成されて出力される。パルス生成回路１１を図
８を参照しながら、以下に説明する。

【００４８】ここで開示するパルス生成回路１１は、図
８に示すように、ＮＯＲ回路３２、ＮＡＮＤ回路３３ａ
・３３ｂ、スイッチ３４ａ・３４ｂからなるスイッチ回
路３４、例えば抵抗およびコンデンサで構成された積分
回路３５、例えば、電池Ｅ₁・Ｅ₂ 及び可変抵抗器ＶＲ
で構成された定電圧発生回路３６、加算器３７およびワ
ンショットマルチバイブレータ３８から主として構成さ
れている。なお、上記定電圧発生回路３６の電池Ｅ₁ ・
Ｅ₂ は直列に接続されており、その中点が接地されてい
る。

【００４９】図８に示すように、入力端子３０を介して
入力されたコンパレータ２からの複合同期信号は、ＮＯ
Ｒ回路３２の一方の入力端子に送られる。この複合同期
信号は、ワンショットマルチバイブレータ３８の制御入
力端子Ａにも送られる。

【００５０】ワンショットマルチバイブレータ３８は、
複合同期信号の水平同期信号パルス幅のほぼ１／２のパ
ルス幅を有するパルスが出力端子Ｑ₁ から出力されるよ
うに、積分回路３５の時定数、定電圧発生回路３６の可
変抵抗器ＶＲの抵抗値、およびワンショットマルチバイ
ブレータ３８のパルス幅制御端子Ｔ₁ −Ｔ₂ 間に接続さ
れる外付コンデンサの容量等が調整される。

【００５１】パルス幅制御端子Ｔ₂ には加算器３７の出
力が印加される。そして、加算器３７の出力に基づいて
ワンショットマルチバイブレータ３８の出力のパルス幅
が制御されることによって、複合同期信号の水平同期信
号パルス幅の中間時間に対応するタイミングが生成され
る。なお、加算器３７には、積分回路３５の出力および
定電圧発生回路３６の出力がそれぞれ印加され、両者を
加算したものが加算器３７から出力される。

【００５２】ワンショットマルチバイブレータ３８の制
御入力端子Ｂには、電源電圧Ｖ_CCが印加されている。
又、出力端子Ｑ₁ は、上記ＮＯＲ回路３２の他方の入力
端子およびＮＡＮＤ回路３３ｂの一方の入力端子にそれ
ぞれ接続されると共に、反転出力端子Ｑ₂ からその立ち
上がりタイミングが生成され、水平同期信号パルス幅の
中間時間に対応する信号として出力端子３９を介して出
力される。

【００５３】垂直帰線消去期間だけローレベルになる信
号が、垂直帰線消去期間検出回路７（図１参照）からＮ
ＡＮＤ回路３３ｂの他方の入力端子に送られると共に、
ＮＡＮＤ回路３３ａの一方の入力端子に送られる。ＮＡ
ＮＤ回路３３ａ・３３ｂの出力はスイッチ回路３４にそ
れぞれ送られ、スイッチ３４ａ・３４ｂの開閉を制御す
るようになっている（ＮＡＮＤ回路３３ａ又は３３ｂが
ローレベルの時にスイッチ３４ａ又は３４ｂが閉状態に
なる）。

【００５４】ＮＡＮＤ回路３３ｂの出力は、水平同期信
号パルス（図９（ａ）参照）の前半部でほぼ１／２パル
ス幅に対応する第１パルス（上記図１４（ｃ）および図
９（ｂ）参照）として出力端子４０を介して、垂直帰線
消去期間を除く期間に出力される。

【００５５】つまり、複合映像信号の水平同期信号が立
ち下がると、ワンショットマルチバイブレータ３８の出
力端子Ｑ₁ は立ち上がる。従って、ＮＡＮＤ回路３３ｂ
の出力はローレベルになる。そして、所定の時間（水平
同期信号パルス幅のほぼ１／２に対応する時間）が経過
すると、出力端子Ｑ₁ はハイレベルからローレベルに立
ち下がる。これに伴って、ＮＡＮＤ回路３３ｂの出力は
ハイレベルになるので、スイッチ３４ｂは開状態にな
る。

【００５６】一方、ＮＡＮＤ回路３３ａの出力は、水平
同期信号パルスの後半部でほぼ１／２パルス幅に対応す
る第２パルス（上記図１４（ｄ）および図９（ｃ）参
照）として出力端子４１を介して、垂直帰線消去期間を
除く期間に出力される。

【００５７】つまり、水平同期信号が立ち下がると、ワ
ンショットマルチバイブレータ３８の出力端子Ｑ₁ は立
ち上がる。従って、ＮＯＲ回路３２の出力はローレベル
であるので、ＮＡＮＤ回路３３ａの出力はハイレベルで
ある。そして、上記所定の時間（バイブレータの時定
数）が経過すると、出力端子Ｑ₁ はハイレベルからロー
レベルに立ち下がる。これに伴って、ＮＯＲ回路３２の
出力はハイレベルになるので、ＮＡＮＤ回路３３ａの出
力はローレベルになり、これは水平同期信号が再び立ち
上がるまで保持される。なお、垂直帰線消去期間は、Ｎ
ＡＮＤ回路３３ａ・３３ｂの出力はハイレベルに保持さ
れる。

【００５８】なお、垂直帰線消去期間における複合同期
信号は、等価パルスや切り込みパルス等の通常の水平同
期信号パルスとはパルス幅や周期が異なるパルスである
ので、この期間については補正動作を行わない。

【００５９】スイッチ３４ａ・３４ｂの一方の端子はそ
れぞれ接続されており、その接続点の電圧が積分回路３
５の入力に送られる。スイッチ３４ａ・３４ｂの他方に
は、それぞれ所定電位Ｖ_S ・−Ｖ_S が常時印加されてい
る。スイッチ３４ａ・３４ｂの開閉に伴って、積分回路
３５が充放電される。

【００６０】例えば、第１パルスのパルス幅の方が第２
パルスのパルス幅よりも大きい場合、スイッチ３４ｂの
閉状態の時間が長くなる。従って、積分回路３５は電位
−Ｖ_S で充電される時間の方がＶ_S で充電される時間よ
り長くなり、加算器３７の出力は小さくなるので、出力
端子Ｑ₁ のハイレベルの期間が短くなり、第１パルスの
パルス幅が小さくなる。

【００６１】一方、第１パルスのパルス幅の方が第２パ
ルスのパルス幅よりも小さい場合、スイッチ３４ｂが閉
状態の時間が短くなる。従って、積分回路３５は電位Ｖ
_S で充電される時間の方が−Ｖ_S で充電される時間より
長くなり、加算器３７の出力は大きくなるので、出力端
子Ｑ₁ のハイレベルの期間が長くなり、第１パルスのパ
ルス幅が大きくなる。

【００６２】以上のようにして、第１パルスと第２パル
スのパルス幅がほぼ等しくなるように制御されるので、
反転出力端子Ｑ₂ からその立ち上がりタイミングが水平
同期信号パルス幅の中間時間に対応する信号（仮水平同
期タイミング）として、出力端子３９を介して出力され
る。

【００６３】上記図１４（ａ）で示す複合映像信号は、
図１に示すように、減算器１２に送られ、減算器１２で
複合映像信号から上記閾電圧が減算される。これによ
り、複合映像信号の直流レベルが一定電位に固定された
（クランプされた）複合映像信号が得られる。クランプ
された複合映像信号は演算検波回路１３（演算検波手
段）に送られ、ここで、図１４（ｅ）で示すように、同
期信号に対応した部分のみが演算検波されて、水平同期
信号波形積分回路１４（積分手段）に送られる。

【００６４】水平同期信号波形積分回路１４は、上記パ
ルス生成回路１１で得られた第１パルスと第２パルスと
の期間において、演算検波回路１３で得られた水平同期
信号波形をそれぞれ積分し、その大小比較によってタイ
ミング補正信号を得ようとするものであり、演算検波さ
れた水平同期信号波形に含まれる外来ノイズや伝送歪み
を、積分を行うことによって相殺して、上記パルス生成
回路１１で得られた仮水平同期タイミングを補正して、
真の水平同期タイミングを得ようとするものである。

【００６５】ここで、水平同期信号波形積分回路１４の
例を図１０を参照しながら、以下に説明する。

【００６６】ここで開示する水平同期信号波形積分回路
１４は、図１０に示すように、非反転増幅回路４６、反
転増幅回路４７、スイッチ回路４８、積分回路４９から
主として構成されている。

【００６７】入力端子４２を介して入力された演算検波
回路１３からの上記図１４（ｅ）で示すような演算検波
された信号は、非反転増幅回路４６および反転増幅回路
４７に送られて、それぞれ図１４（ｆ）および図１４
（ｇ）で示すように増幅される。なお、非反転増幅回路
４６と反転増幅回路４７の増幅率（ゲイン）は等しく設
定されている。

【００６８】又、非反転増幅回路４６の出力はスイッチ
回路４８内のスイッチ４８ａの一端に入力され、反転増
幅回路４７の出力はスイッチ４８ｂの一端に送られる。
スイッチ回路４８は、更にスイッチ４８ｃを有してお
り、その一端はグランドに接続され、他端は、スイッチ
４８ａ・４８ｂの他端とともに接続され、その接続点の
電圧が積分回路４９に送られるようになっている。な
お、スイッチ４８ａ〜４８ｃは、何れか１つのスイッチ
のみが閉状態になり、同時に２つ以上のスイッチが閉状
態になることはない。

【００６９】スイッチ４８ａは、第１パルスがローレベ
ルの時に閉状態になり、スイッチ４８ａを介して非反転
増幅回路４６の出力が、図１４（ｈ）で示すように積分
回路４９に送られて、図１４（ｉ）で示すように積分さ
れる。スイッチ４８ｂは、第２パルスがローレベルの時
に閉状態になり、スイッチ４８ｂを介して反転増幅回路
４７の出力が、図１４（ｈ）で示すように積分回路４９
に送られて、図１４（ｉ）で示すように積分される。ス
イッチ４８ｃは、入力端子４５を介して入力されたリセ
ットパルス（後述）に基づいて閉状態になり、グランド
レベルが積分回路４９に送られて積分される。そして、
積分回路４９からは、タイミング補正信号（図１２
（ｆ）参照）が後述するタイミング補正回路１５（タイ
ミング補正手段）に出力される。なお、リセットパルス
は、同期形成動作の終了時にローレベルになる。

【００７０】これにより、複合同期信号波形が、その極
性を変えて略同じ期間、積分回路４９で積分されるの
で、複合同期信号中に含まれる細かいノイズは相殺され
る。したがって、積分回路４９の出力はノイズを含まな
い。そして、同期形成動作が終了すると、スイッチ４８
ｃのみが閉状態になって積分回路はリセットされる。

【００７１】すなわち、複合映像信号を単にスライスし
て得られる水平同期信号は、そのタイミングに上記外来
ノイズや伝送歪みによる影響を含んでいるのに対して、
上記のように、演算検波された信号を、まず積分を行う
ことによって、それらのノイズや歪みを直流成分に変換
し、さらに水平同期信号のパルス幅の前半部と後半部と
でそれらの積分値を比較し、仮水平同期タイミングを補
正することによって、上記外来ノイズや伝送歪みによる
影響を除去した、真の水平同期タイミングを得ることが
できる。

【００７２】ここで、タイミング補正回路１５の例を図
１１及び図１２に基づいて、以下に説明する。

【００７３】タイミング補正回路１５は、水平同期信号
波形積分回路１４からの複合同期信号波形をそのままの
波形形状で積分し、（複合同期信号の波形、つまり振幅
と時間）、上記の仮水平同期タイミングで極性を反転し
て更に積分した（つまり、充電、放電を複合同期信号の
水平同期信号パルス幅の中間の時間で切り替えて積分し
た）電位によってタイミング補正する回路である。これ
により、複合同期信号の水平同期信号の波形形状（振幅
情報と時間情報）をも考慮に入れた水平同期信号のタイ
ミングが精度よく生成できる。

【００７４】ここに開示するタイミング補正回路１５
は、図１１に示すように、反転増幅回路５２、非反転増
幅回路５３、電池５４・５８、スイッチ回路５５、演算
積分回路５６、コンパレータ５７、ノンリトリガブルの
ワンショットマルチバイブレータ６２、ワンショットマ
ルチバイブレータ６３、Ｄフリップフロップ６４・６５
とから主として構成されている。

【００７５】電池５４のプラス端子は、反転増幅回路５
２および非反転増幅回路５３の入力に接続されており、
マイナス端子はグランドに接続され、所定の直流電圧Ｖ
₂ を反転増幅回路５２および非反転増幅回路５３にそれ
ぞれ印加するようになっている。

【００７６】反転増幅回路５２の出力はスイッチ回路５
５内のスイッチ５５ａの一端に接続され、非反転増幅回
路５３の出力はスイッチ５５ｂの一端に接続されてい
る。スイッチ回路５５は更にスイッチ５５ｃを有してお
り、その一端はグランドに接続され、他端は、スイッチ
５５ａ・５５ｂの他端にそれぞれ接続されている。この
接続点の電圧は、演算積分回路５６に送られる。なお、
反転増幅回路５２と非反転増幅回路５３の増幅率は等し
くなるように設定されている。

【００７７】スイッチ５５ａは第１パルスがローレベル
の期間に閉状態になり、スイッチ５５ｂはＤフリップフ
ロップ６５の反転出力端子Ｑ₂ がローレベルの期間に閉
状態になる。又、スイッチ５５ｃはＤフリップフロップ
６４の反転出力端子Ｑ₂ から出力される上記リセットパ
ルスがローレベルの期間に閉状態になる。なお、スイッ
チ５５ａ〜５５ｃは、何れか１つのスイッチのみが閉状
態になり、同時に２つ以上のスイッチが閉状態になるこ
とはない。

【００７８】つまり、第１パルスがローレベルの期間に
は、電圧Ｖ₂ が反転増幅回路５２により所定の増幅率で
反転増幅された後、スイッチ５５ａを介して演算積分回
路５６に送られる。一方、Ｄフリップフロップ６５の反
転出力端子Ｑ₂ がローレベルの期間には、電圧Ｖ₂ が非
反転増幅回路５３により所定の増幅率で増幅された後、
スイッチ５５ｂを介して演算積分回路５６に送られる。
演算積分回路５６は、Ｄフリップフロップ６４からリセ
ットパルスが出力されると、リセットされるようになっ
ている。

【００７９】演算積分回路５６の出力はコンパレータ５
７の非反転入力端子に送られる。一方、コンパレータ５
７の反転入力端子には、加算器５９の出力が印加され
る。この加算器５９には、電池５８のプラス端子から電
圧Ｖ₁ が入力されると共に、水平同期信号波形積分回路
１４からのタイミング補正信号が入力される。

【００８０】したがって、タイミング補正信号の変化に
応じて、コンパレータの反転入力端子に印加される電圧
は変化することになる。なお、電池５８のマイナス端子
はグランドに接続されている。

【００８１】コンパレータ５７の出力は、ノンリトリガ
ブルのワンショットマルチバイブレータ６２の制御入力
端子Ｂに送られる。ノンリトリガブルのワンショットマ
ルチバイブレータ６２の他の制御入力端子Ａはグランド
に接続されており、パルス幅制御端子Ｔ₁ −Ｔ₂ 間には
外付けのコンデンサＣ_X1が接続され、パルス幅制御端子
Ｔ₂ には抵抗Ｒ_X1を介して電源電圧Ｖ_CCが印加されてい
る。

【００８２】これらＣ_X1およびＲ_X1により出力端子Ｑ₁
から出力されるパルス幅（水平同期信号の周期Ｈ₀ の１
／２強に設定されている）を調節している。出力端子Ｑ
₁ はワンショットマルチバイブレータ６３の制御入力端
子Ｂに送られ、これら２つのワンショットマルチバイブ
レータによりコンパレータ５７の出力（水平同期信号タ
イミングの出力）に含まれる等価パルスや切り込みパル
スが除去される。

【００８３】すなわち、垂直同期期間の等価パルスや切
り込みパルスでは、通常の水平同期周期のほぼ１／２の
箇所にもパルスが有り、上記ワンショットマルチバイブ
レータ６３が１水平同期周期に２度作動することがない
ように、前段のノンリトリガブルのワンショットマルチ
バイブレータ６２が水平同期周期の１／２強のパルスを
作成し、後段のワンショットマルチバイブレータ６３が
水平同期時にのみ作動するように構成されている。

【００８４】なお、ワンショットマルチバイブレータ６
３の接続は、コンデンサＣ_X2および抵抗Ｒ_X2が異なる
（時定数は基準の水平同期信号パルス幅に対応する時間
である）以外は、上記ノンリトリガブルのワンショット
マルチバイブレータ６２と同様に接続されており、反転
出力端子Ｑ₂ から出力端子１６を介して水平同期信号が
出力されるようになっている。

【００８５】又、コンパレータ５７の出力は、Ｄフリッ
プフロップ６４のクロック入力端子ＣＬＫに送られる。
Ｄフリップフロップ６４のデータ入力端子Ｄは電源電圧
Ｖ_CCに接続され、反転出力端子Ｑ₂ から出力端子６６を
介して上記リセットパルスが出力される。又、クリア端
子は、Ｄフリップフロップ６５のクロック端子ＣＬＫに
接続され、入力端子６１よりの複合同期信号が入力され
る。

【００８６】Ｄフリップフロップ６５は、データ入力端
子が電源電圧Ｖ_CCに接続され、クリア端子はＤフリップ
フロップ６４の反転出力端子Ｑ₂ に接続されている。Ｄ
フリップフロップ６５の反転出力端子Ｑ₂ からは、スイ
ッチ５５ｂの開閉を制御する信号が出力される。

【００８７】ここで、図１２を参照しながらタイミング
補正回路１５の動作説明を行うと以下のとおりである。
なお、図１２の信号（ａ）〜（ｇ）は、図１１中の各部
（ａ）〜（ｇ）の信号波形である。又、図１２（ｆ）
は、コンパレータ５７の反転入力端子及び非反転入力端
子にそれぞれ印加される信号ｆ₂ 及びｆ₁ を同位相で描
いた波形図である。

【００８８】例えば、第１パルスがローレベルの期間
（図１２（ｂ）参照）には、電圧Ｖ₂を反転増幅回路５
２により反転増幅した電位が積分回路５６に印加されて
積分されるので、図１２（ｆ）中の期間Ｔ_a に示すよう
に、積分回路５６の出力ｆ₁ は所定の時定数で変化して
負の電位になる（負の電荷が蓄積される）。

【００８９】そして、第１パルスがハイレベルになる
と、演算積分回路５６の出力は保持され（期間Ｔ_b 参
照）、これは水平同期信号パルス（図１２（ａ）参照）
がハイレベルになるまで継続される（図１２（ｆ）のｆ
₁ 参照）。

【００９０】その後、水平同期信号パルスがローレベル
からハイレベルに立ち上がると、この立ち上がりエッジ
でＤフリップフロップ６５の反転出力端子Ｑ₂ はハイレ
ベルからローレベルに変化する。この変化に伴って、ス
イッチ５５ｂが閉状態になり、電圧Ｖ₂ を非反転増幅回
路５３により増幅した電位が演算積分回路５６に印加さ
れて積分されるので、図１２（ｆ）のｆ ₁ の期間Ｔ_c に
示すように、演算積分回路５６の出力は所定の時定数で
放電される。

【００９１】一方、加算器５９の出力は、図１２（ｆ）
のｆ ₂ のように変化し、期間Ｔ_d で、演算積分回路５６
の出力と加算器５９の出力との大小関係が逆転する。こ
れに伴って、コンパレータ５７はローレベルからハイレ
ベルに立ち上がり、図１２（ｄ）に示すように、期間Ｔ
_d だけハイレベルの信号を出力する。

【００９２】コンパレータ５７の立ち上がりに同期し
て、ノンリトリガブルのワンショットマルチバイブレー
タ６２の出力端子Ｑ₁ から、Ｃ_X1およびＲ_X1で決まる時
定数（水平同期信号の周期Ｈ₀ の１／２強に相当）だけ
ハイレベルの信号が出力されるので、この間に等価パル
スや切り込みパルスが入力されても出力側へは何の影響
も与えない。

【００９３】この時、ノンリトリガブルのワンショット
マルチバイブレータ６２の出力端子Ｑ₁ の立ち上がりに
同期して、ワンショットマルチバイブレータ６３の反転
出力端子Ｑ₂ からＣ_X2およびＲ_X2で決まる時定数（基準
の水平同期信号パルス幅に等しい）だけローレベルの信
号が水平同期信号（ＨＳＹＮＣ）として出力端子１６を
介して出力される（図１２（ｇ）参照）。

【００９４】なお、複合同期信号の水平同期信号パルス
がローレベルの期間には、Ｄフリップフロップ６４はク
リアされて、その反転出力端子Ｑ₂ はハイレベルにな
る。一方、Ｄフリップフロップ６５は、その直前の状態
を保持する。その後、水平同期信号パルスがローレベル
からハイレベルに変化すると、Ｄフリップフロップ６４
のクリア状態が解除される。そして、コンパレータ５７
の出力がローレベルからハイレベルに立ち上がると、Ｄ
フリップフロップ６４の反転出力端子Ｑ₂ はハイレベル
からローレベルに変化する（図１２（ｅ）参照）。この
変化に伴って、Ｄフリップフロップ６５はクリアされる
ので、その反転出力端子Ｑ₂ はハイレベルになり（図１
２（ｃ）参照）、スイッチ５５ｂは開状態になる。又、
Ｄフリップフロップ６４の反転出力端子Ｑ₂ はハイレベ
ルからローレベルに変化すると、スイッチ５５ｃが閉状
態になるので、演算積分回路５６はリセットされる（出
力がゼロ電位になる）。

【００９５】以上のように、本実施例の構成によれば、
非標準信号の再生複合映像信号に対して水平同期信号を
分離形成する回路において、従来と比較して、外来ノイ
ズや伝送歪みの影響を受けにくくし、各同期パルス毎に
その真の水平同期タイミングを精度よく抽出することが
できる。

【００９６】なお、垂直同期信号については、従来と同
様に、複合映像信号をスライスして得られた複合同期信
号を積分し、波形整形することによって得られる。これ
は、垂直同期信号が水平同期信号に比べてそれほどの精
度を必要としないことおよび積分によって上記外来ノイ
ズや伝送歪みの影響を除去することができるためであ
る。

【００９７】

【発明の効果】本発明の同期信号分離形成装置は、以上
のように、閾電圧と複合映像信号との大小比較に基づい
て、複合映像信号から複合同期信号を分離するコンパレ
ータ手段と、上記コンパレータ手段から出力された複合
同期信号の水平同期信号パルスが所定パルス幅を有する
ように変化する上記閾電圧を出力する閾電圧発生手段
と、上記コンパレータ手段から出力された複合同期信号
の水平同期信号パルスにおけるパルス幅の中間時間を得
て、前半部でほぼ１／２パルス幅に対応する第１パル
ス、および後半部でほぼ１／２パルス幅に対応する第２
パルスを出力するパルス信号生成手段と、上記複合映像
信号から上記の閾電圧を減算して該複合映像信号をクラ
ンプするクランプ手段と、上記クランプ手段でクランプ
された複合映像信号の同期信号部分のみを演算検波する
演算検波手段と、第１パルスの期間に演算検波手段の出
力を積分する一方、第２パルスの期間に演算検波手段の
出力を反転して積分し、その積分結果をタイミング補正
信号として出力する積分手段と、上記タイミング補正信
号に基づいて上記パルス信号生成手段で得られた水平同
期信号パルスの中間時間を補正し、かつ該中間時間から
所定時間後に水平同期タイミングを生成し、このタイミ
ングに同期して所定のパルス幅を有する水平同期信号を
出力するタイミング補正手段とを備えている構成であ
る。

【００９８】それゆえ、隣接トラックからのクロストー
ク、漏洩したＦＭキャリアやその他のノイズが重畳され
なくなる。したがって、ジッタ周波数特性が高く、ジッ
タ幅の大きい広帯域非標準信号に対しても、水平同期信
号ごとに精度の高い同期タイミングが得られる。

【００９９】又、水平同期パルス毎にその真の水平同期
タイミングを精度良く分離することができるので、周期
誤差の算出や液晶ディスプレイ等に応用した場合、高品
位の画像を得ることができるという効果を併せて奏す
る。

【図面の簡単な説明】

【図１】本発明の構成の要部を示すブロック図である。

【図２】図１の同期信号幅検出回路の構成例を示すブロ
ック図である。

【図３】複合同期信号の水平同期信号幅が（ｔ＋ｔ₃ ）
より大きい場合の図２の各部のタイミング波形図であ
る。

【図４】複合同期信号の水平同期信号幅が（ｔ−ｔ₂ ）
より小さい場合の図２の各部のタイミング波形図であ
る。

【図５】水平同期信号幅が基準パルスｔより大きく、且
つ（ｔ＋ｔ₃ ）より小さい場合の図２の各部のタイミン
グ波形図である。

【図６】水平同期信号幅が基準パルスｔより小さく、且
つ（ｔ−ｔ₂ ）より大きい場合の図２の各部のタイミン
グ波形図である。

【図７】複合映像信号に対して、閾電圧が変化した場
合、図１のコンパレータの出力がどのように変化するか
を示す説明図である。

【図８】図１のパルス生成回路の構成例を示すブロック
図である。

【図９】図８の複合同期信号と、第１パルスと、第２パ
ルスとの関係を示す説明図である。

【図１０】図１の水平同期信号波形積分回路の構成例を
示すブロック図である。

【図１１】図１のタイミング補正回路の構成例を示すブ
ロック図である。

【図１２】図１１の各部の波形を示す波形図である。

【図１３】本発明の請求項に対応する構成を示すブロッ
ク図である。

【図１４】本発明の請求項に対応する動作を説明するた
めの波形図である。

【図１５】従来の同期信号分離装置の構成例を示すブロ
ック図である。

【図１６】従来の同期信号分離装置の動作を説明するた
めの波形の一例を示す図である。

【図１７】従来の同期信号分離装置の動作を説明するた
めの波形の他の例を示す図である。

【符号の説明】

２ コンパレータ（コンパレータ手段） ３ 同期信号幅検出回路（閾電圧発生手段） ６ 異常検出回路 １１ パルス生成回路（パルス信号生成手段） １３ 演算検波回路（演算検波手段） １４ 水平同期信号波形積分回路（積分手段） １５ タイミング補正回路（タイミング補正手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】閾電圧と複合映像信号との大小比較に基づ
   いて、複合映像信号から複合同期信号を分離するコンパ
   レータ手段と、上記コンパレータ手段から出力された 複合同期信号の水
   平同期信号パルスが所定パルス幅を有するように変化す
   る上記閾電圧を出力する閾電圧発生手段と、上記コンパレータ手段から出力された複合同期信号の 水
   平同期信号パルスにおけるパルス幅の中間時間を得て、
   前半部でほぼ１／２パルス幅に対応する第１パルス、お
   よび後半部でほぼ１／２パルス幅に対応する第２パルス
   を出力するパルス信号生成手段と、上記 複合映像信号から上記の閾電圧を減算して該複合映
   像信号をクランプするクランプ手段と、上記クランプ手段で クランプされた複合映像信号の同期
   信号部分のみを演算検波する演算検波手段と、 第１パルスの期間に演算検波手段の出力を積分する一
   方、第２パルスの期間に演算検波手段の出力を反転して
   積分し、その積分結果をタイミング補正信号として出力
   する積分手段と、上記 タイミング補正信号に基づいて上記パルス信号生成
   手段で得られた水平同期信号パルスの中間時間を補正
   し、かつ該中間時間から所定時間後に水平同期タイミン
   グを生成し、このタイミングに同期して所定のパルス幅
   を有する水平同期信号を出力するタイミング補正手段と
   を備えたことを特徴とする同期信号分離形成装置。