JP2793726B2 - 水平同期信号検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＵＳＥ信号をＶＳＢ−
ＡＭ方式で過変調したときなどに使用される水平同期信
号検出装置に関する。

【０００２】［発明の概要］ 本発明はＭＵＳＥ信号をＶＳＢ−ＡＭ方式で過変調した
ときのＩＦ信号を包絡線検波して得られる信号や前記Ｉ
Ｆ信号を直接、サンプリングして得られる信号が、所定
期間所定レベルの条件を満たすかどうかを判定してクラ
ンプレベル期間を検出し、この検出結果に基づき、全ラ
インの水平同期期間（以下、ＨＤ期間という）を検出
し、この検出結果と前記信号とを水平同期信号の再生に
用いる。

【０００３】

【従来の技術】ＮＴＳＣ信号方式のテレビジョンシステ
ムにおいては、水平同期信号が負極性となっているた
め、振幅分離等の技術を用いて水平同期信号を分離抽出
している。

【０００４】

【発明が解決しようとする課題】しかしながら、ハイビ
ションテレビジョンシステム等において使用されるＭＵ
ＳＥ信号では、正極性の水平同期信号を使用しているの
で、このような振幅分離等の技術で水平同期信号を抽出
することができない。

【０００５】このため、ＭＵＳＥデコーダ等で用いられ
ているように非常に複雑な回路によって水平同期信号を
抽出しなければならず、製造コストが高くなってしまう
という問題があった。

【０００６】本発明は上記の事情に鑑み、簡単な回路構
成によってＭＵＳＥ信号の水平同期信号を検出でき、こ
れによって大幅なコストダウンを達成することができる
水平同期信号検出装置を提供することを目的としてい
る。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の水平同期信号検出装置は、ＭＵＳ
Ｅ信号のＩＦ信号を包絡線検波して得られる信号が、所
定期間所定レベルの条件を満たすか否かを検出しクラン
プレベル期間であることを示す検出信号を出力するクラ
ンプレベル期間検出部と、このクランプレベル期間検出
部の検出信号に同期しライン毎に出力されるタイミング
信号であって、ＭＵＳＥ信号のＨＤ期間部分を切り出す
ゲート信号を生成するためのタイミング信号を出力する
ためのタイミング信号発生部とを備えたことを特徴とし
ている。

【０００８】請求項２記載の水平同期信号検出装置は、
ＭＵＳＥ信号のＩＦ信号を直接サンプリングしたデータ
が、所定期間所定レベルの条件を満たすか否かを検出し
クランプレベル期間であることを示す検出信号を出力す
るクランプレベル期間検出部と、このクランプレベル期
間検出部の検出信号に同期しライン毎に出力されるタイ
ミング信号であって、ＭＵＳＥ信号のＨＤ期間部分を切
り出すゲート信号を生成するためのタイミング信号を出
力するタイミング信号発生部とを備えたことを特徴とし
ている。

【０００９】

【００１０】

【作用】上記の構成において、請求項１記載の水平同期
信号検出装置では、クランプレベル期間検出部によって
ＭＵＳＥ信号のＩＦ信号を包絡線検波して得られる信号
が所定期間所定レベルの条件を満たすかどうかが判定さ
れるとともに、タイミング信号発生部から出力されるタ
イミング信号により生成されたゲート信号によってＭＵ
ＳＥ信号のＨＤ期間部分が切り出され、全ラインのＨＤ
期間が検出される。

【００１１】請求項２記載の水平同期信号検出装置で
は、クランプレベル期間検出部によってＭＵＳＥ信号の
ＩＦ信号を直接サンプリングしたデータが所定期間所定
レベルの条件を満たすかどうかが判定されるとともに、
タイミング信号発生部から出力されるタイミング信号に
より生成されたゲート信号によってＭＵＳＥ信号のＨＤ
期間部分が切り出され、全ラインのＨＤ期間が検出され
る。

【００１２】

【００１３】

【実施例】図１は本発明による水平同期信号検出装置の
第１実施例である水平同期信号検出再生回路の一例を示
すブロック図である。

【００１４】この図に示す水平同期信号検出再生回路は
包絡線検出部１と、Ａ／Ｄ変換部２と、同期検出部３
と、水平同期信号再生部４とを備えており、図２に示す
伝送信号形式で送信されるＭＵＳＥ信号を受信して得ら
れたＩＦ信号を取り込んで、クランプレベル期間部分を
検出してＨＤ期間を検知するととともに、このＨＤ期間
に対応する水平同期信号を再生する。

【００１５】包絡線検出部１はＭＵＳＥ信号を受信して
得られた一定振幅のＩＦ信号を取り込むとともに、この
ＩＦ信号を検波して包絡線信号を抽出し、これをＡ／Ｄ
変換部２に供給する。

【００１６】Ａ／Ｄ変換部２は予め設定されている周
期、例えば３２．４ＭＨｚのクロックレートで前記包絡
線検出部１から出力される包絡線信号を取り込んでこれ
を量子化し予め設定されているビット数、例えば８ビッ
トのデジタル信号に変換し、これを同期検出部３に供給
する。

【００１７】同期検出部３は第１ゲート信号生成部５
と、システムクロック信号生成部６と、第２ゲート信号
生成部７と、制御信号生成部８とを備えており、前記Ａ
／Ｄ変換部２から出力されるデジタル信号のクランプレ
ベル期間を検出してＨＤ期間を検知するととともに、こ
のＨＤ期間に対応する第２ゲート信号を生成してこれを
水平同期信号再生部４に供給する。

【００１８】第１ゲート信号生成部５は図３に示す如く
クランプレベル期間検出回路１０と、クランプレベル期
間判定回路１１と、信号ループ回路１２と、第１ゲート
信号生成回路１３とを備えており、前記Ａ／Ｄ変換部２
から出力されるデジタル信号を取り込んでクランプレベ
ル期間を検出するとともに、この検出結果に基づいて第
１ゲート信号を生成してこれをシステムクロック信号生
成部６と、第２ゲート信号生成部７と、制御信号生成部
８とに供給する。

【００１９】クランプレベル期間検出回路１０は前記包
絡線検出部１に入力されるＩＦ信号の変調度に応じたレ
ベル、例えば極めてキャリア抑圧に近い状態では零に近
いレベルの基準レベル信号を出力するように設定される
レベル設定回路１４と、このレベル設定回路１４から出
力される基準レベル信号と前記Ａ／Ｄ変換部２から出力
されるデジタル信号との差を取り、その絶対値を示す差
分信号を生成する差分抽出回路１５と、クランプレベル
判定値が設定されるクランプレベル設定回路１６と、前
記差分抽出回路１５から出力される差分信号の値と前記
クランプレベル設定回路１６に設定されているクランプ
レベル判定値とを比較して前記差分抽出回路１５から出
力される差分信号の値が前記クランプレベル判定値より
小さいとき、低レベル検知信号を生成するコンパレータ
回路１７と、このコンパレータ回路１７から低レベル検
知信号が出力されたとき、これを検出してロード信号を
生成する立ち上がり検出回路１８と、前記コンパレータ
回路１７から低レベル検知信号が出力されなくなったと
き、これを検出してクリア信号を生成する立ち下がり検
出回路１９とを備えている。

【００２０】そして、前記Ａ／Ｄ変換部２から出力され
るデジタル信号を取り込んでこのデジタル信号のレベル
と基準レベル信号との差が予め設定されているクランプ
レベル判定値より小さくなったとき、低レベル検知信号
を生成してこれをクランプレベル期間判定回路１１に供
給するとともに、ロード信号を生成してこれを前記クラ
ンプレベル期間判定回路１１に供給し、前記デジタル信
号のレベルと基準レベル信号との差が前記クランプレベ
ル判定値より大きくなったとき、低レベル検知信号の生
成を停止するとともに、クリア信号を生成してこれを前
記クランプレベル期間判定回路１１に供給する。

【００２１】クランプレベル期間判定回路１１は前記ク
ランプレベル期間検出回路１０から出力されるロード信
号と信号ループ回路１２から出力されるロード信号との
論理積をとるアンド回路２０と、クランプレベル期間デ
ータ値“７４８”が設定されるクランプレベル期間デー
タ設定回路２１と、前記アンド回路２０からロード信号
が出力されたとき、前記クランプレベル期間データ設定
回路２１に設定されているクランプレベル期間データ値
“７４８”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントして前記クランプレベル期間検出回路１０からク
リア信号が出力される前に、前記計数値が零になったと
き、クランプレベル期間の終了を検出したことを示すク
ランプレベル期間終了検出信号を生成するカウンタ回路
２２とを備えている。このカウンタ回路２２とクランプ
レベル期間検出回路１０が請求項１記載のクランプレベ
ル期間検出部を構成する。

【００２２】そして、前記クランプレベル期間検出回路
１０及び信号ループ回路１２からロード信号が出力され
ると、カウンタ回路２２によってクランプレベル期間デ
ータ設定回路２１に設定されているクランプレベル期間
データ値“７４８”をロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
前記クランプレベル期間検出回路１０からクリア信号が
出力される前に、前記計数値が零になったとき、クラン
プレベル期間の終了を検出したことを示すクランプレベ
ル期間終了検出信号を生成してこれを信号ループ回路１
２と、第１ゲート信号生成回路１３とに供給する。

【００２３】信号ループ回路１２はシステムクロック信
号が供給される毎にシフト動作を行なって前記クランプ
レベル期間判定回路１１からクランプレベル期間終了検
出信号が出力されたとき、これを取り込んで“２１２”
クロック遅延させるシフトレジスタ回路２３と、ＭＵＳ
Ｅ信号の１走査ラインのクロック数値“９６０”が設定
される期間データ設定回路２４と、前記シフトレジスタ
回路２３から信号が出力されたとき、前記期間データ設
定回路２４に設定されている１走査ラインのデータ値
“９６０”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントしてこれが零になったとき、前回の測定結果に基
づいて予測される今回のクランプレベル期間の開始タイ
ミングを示すロード信号を生成するカウンタ回路２５
と、このカウンタ回路２５のロード信号と前記シフトレ
ジスタ回路２３の出力信号との論理和をとって前記カウ
ンタ回路２５に出力するオア回路１２１とを備えてい
る。

【００２４】そして、前記クランプレベル期間判定回路
１１からクランプレベル期間終了検出信号が出力された
とき、これを取り込んで“２１２”クロック遅延させた
後、システムクロック信号を“９６０”計数する毎に、
ロード信号を生成してこれを前記クランプレベル期間判
定回路１１に供給する。

【００２５】また、第１ゲート信号生成回路１３は実験
等によって得られたライン数値が設定されるライン数設
定回路２６と、前記クランプレベル期間判定回路１１か
らクランプレベル期間終了検出信号が出力される毎にこ
れを計数してこの計数結果と前記ライン数設定回路２６
に設定されているライン数値とが一致したとき、検出信
号を生成するカウンタ回路２７と、１走査ラインのクロ
ック数値が設定される期間データ設定回路２８と、前記
カウンタ回路２７から検出信号が出力される毎に、前記
期間データ設定回路２８に設定されているクロック数値
を初期の計数値としてロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
この計数値が零になったとき、第１ゲート信号を生成す
るカウンタ回路２９とを備えている。

【００２６】そして、前記クランプレベル期間判定回路
１１からクランプレベル期間終了検出信号が所定回数、
出力されたとき、システムクロック信号の計数を開始し
てシステムクロック信号を“９６０”計数したとき、第
１ゲート信号を生成してこれをシステムクロック信号生
成部６と、第２ゲート信号生成部７と、制御信号生成部
８とに供給する。従って、第１ゲート信号は数フレーム
毎に出力される。

【００２７】システムクロック信号生成部６は図４に示
す如く前記第１ゲート信号生成部５から出力される第１
ゲート信号の位相と帰還信号の位相とを比較してこの比
較結果に応じた電圧値の信号を生成する位相比較回路３
０と、この位相比較回路３０から出力される信号を積分
するループフィルタ回路３１と、前記制御信号生成部８
から第２制御信号が出力されていないときには前記ルー
プフィルタ回路３１から出力される信号を取り込んでこ
れを出力し、また前記制御信号生成部８から第２制御信
号が出力されたときには、前記ループフィルタ回路３１
から出力される信号をサンプルして前記第２制御信号が
出力されなくなるまでホールドしてサンプルした信号を
出力し続けるサンプル・ホールド回路３２と、このサン
プル・ホールド回路３２から出力される信号の電圧値に
応じた周波数（基本周波数は“３２．４ＭＨｚ”）で発
振してシステムクロック信号を生成するＶＣＸＯ３３
と、このＶＣＸＯ３３から出力されるシステムクロック
信号を“１／５４００００”に分周して帰還信号を生成
しこれを前記位相比較回路３０に供給する分周回路３４
とを備えている。

【００２８】そして、前記第１ゲート信号生成部５から
出力される第１ゲート信号に同期したシステムクロック
信号を生成してこれを前記第１ゲート信号生成部５と、
第２ゲート信号生成部７とに供給する。

【００２９】第２ゲート信号生成部７は図５に示す如く
前記制御信号生成部８から第１制御信号が出力されてい
るとき、前記第１ゲート信号生成部５から出力される第
１ゲート信号を通過させるアンド回路３５と、１走査ラ
インのクロック数値“９６０”が設定される期間データ
設定回路３６と、前記アンド回路３５から第１ゲート信
号が出力されたとき、前記期間データ設定回路３６に設
定されているクロック数値を初期の計数値としてロード
し、この後システムクロック信号が供給される毎に前記
計数値をディクリメントして計数値が零になる毎に第２
ゲート信号を生成して初期の計数値をロードし、以下こ
の動作を繰り返すカウンタ回路３７と、このカウンタ回
路３７の出力信号と前記アンド回路３５の出力信号との
論理和をとって前記カウンタ回路３７に出力するオア回
路３８とを備えている。この第２ゲート信号が請求項１
記載のタイミング信号に相当し、第２ゲート信号生成部
７が請求項１記載のタイミング信号発生部を構成する。

【００３０】そして、前記制御信号生成部８から第１制
御信号が出力されている状態で、前記第１ゲート信号生
成部５から第１ゲート信号が出力されたとき、前記期間
データ設定回路３６に設定されているクロック数値を初
期の計数値としてロードする。この後、システムクロッ
ク信号が供給される毎に前記計数値をディクリメントし
て計数値が零になる毎に第２ゲート信号を生成して初期
の計数値をロードする。以下、この動作を繰り返して
“９６０”クロック毎（１ライン毎）に、第２ゲート信
号を生成しこれを制御信号生成部８と、水平同期信号再
生部４とに供給する。

【００３１】制御信号生成部８は図６に示す如く第１制
御信号生成部４０と、第２制御信号生成部４１とを備え
ており、第１ゲート信号生成部５から出力される第１ゲ
ート信号と前記第２ゲート信号生成部７から出力される
第２ゲート信号との関係が予め設定されている条件を満
たしていないとき、第１制御信号を生成してこれを前記
第２ゲート信号生成部７に供給したり、第２制御信号を
生成してこれを前記システムクロック信号生成部６に供
給したりする。

【００３２】第１制御信号生成部４０は２つのアンド回
路４２、４４および１つのオア回路４３によって構成さ
れ、前記第１ゲート信号生成部５から出力される第１ゲ
ート信号と前記第２ゲート信号生成部７から出力される
第２ゲート信号とが時間的に一致していないとき、これ
を検出してパルス信号を生成する不一致検出回路４５
と、この不一致検出回路４５からパルス信号が出力され
る毎に、これを計数し、第１制御信号が供給されたと
き、計数値を零に戻すカウンタ回路４６と、このカウン
タ回路４６の計数値が予め設定されている値になったと
き、これを検出して第１制御信号を生成して前記カウン
タ回路４６をリセットするコンパレータ回路４７とを備
えており、前記第１ゲート信号生成部５から出力される
第１ゲート信号と前記第２ゲート信号生成部７から出力
される第２ゲート信号とが一致していない状態が所定回
数、発生したとき、これを検出して第１制御信号を生成
し、これを前記第２ゲート信号生成部７に供給する。

【００３３】これによって、第１ゲート信号生成部５か
ら第１ゲート信号が出力されなくなった後、図７（ａ）
に示す如く前記第１ゲート信号生成部５から第１ゲート
信号が出力され始めたとき、図７（ｃ）に示す如く第２
ゲート信号生成部７から出力される第２ゲート信号を前
記第１ゲート信号に同期させて、図７（ｂ）に示す如く
システムクロック信号生成部６から出力されるシステム
クロック信号を前記第１ゲート信号に同期させる。

【００３４】また、第２制御信号生成部４１は１つのア
ンド回路４８によって構成され、前記第２ゲート信号生
成部７から第２ゲート信号が出力されている状態で前記
第１ゲート信号生成部５から第１ゲート信号が出力され
なくなったとき、これを検出して立ち上がりパルス信号
を生成する信号有無検出回路４９と、データ“１”が設
定されるデータ設定回路５０と、前記第２ゲート信号生
成部７から第２ゲート信号が出力されたとき、前記デー
タ設定回路５０に設定されているデータ“１”をロード
し、この状態で前記信号有無検出回路４９から立ち上が
りパルス信号が出力されたとき、ロードしたデータ
“１”をダウンカウントして第２制御信号を生成するダ
ウンカウンタ回路５１とを備えており、前記第２ゲート
信号生成部７から第２ゲート信号が出力されている状態
で前記第１ゲート信号生成部５から第１ゲート信号が出
力されなくなったとき、これを検出して第２制御信号を
生成し、これを前記システムクロック信号生成部６に供
給してこのシステムクロック信号生成部６から出力され
るシステムクロック信号の周波数をロックさせる。

【００３５】また、水平同期信号再生部４は位相誤差検
出部５５と、ループフィルタ部５６と、ＶＣＸＯ５７
と、カウンタ回路５８とを備えており、図９（ａ）に示
す如く前記第２ゲート信号生成部７から１ライン毎に出
力される第２ゲート信号に基づいて生成された前記Ａ／
Ｄ変換部２から出力されるデジタル信号のＨＤ期間部分
をゲートするゲート信号により、図９（ｂ）に示す如く
前記Ａ／Ｄ変換部２から出力されるデジタル信号のＨＤ
期間部分を切り出すとともに、切り出したデジタル信号
に基づいてＨＤ期間の中点を検出し、この中点に応じた
正確なタイミングで水平同期信号を再生する。

【００３６】位相誤差検出部５５は図８に示す如くゲー
ト回路５５１と、シフトレジスタ回路５５２と、演算回
路５９とを備えており、前記第２ゲート信号生成部７か
ら出力される第２ゲート信号に基づいて前記Ａ／Ｄ変換
部２から出力されるデジタル信号をゲートしてＨＤ期間
部分のみを選択するとともに、選択したデジタル信号に
基づいて演算を行なってＨＤ期間の中点からの誤差を示
す位相誤差信号を生成しこれを前記ループフィルタ部５
６に供給する。

【００３７】ゲート回路５５１は前記第２ゲート信号生
成部７から第２ゲート信号が出力されているとき、前記
Ａ／Ｄ変換部２から出力されるデジタル信号を通過させ
てシフトレジスタ回路５５２と、演算回路５９とに供給
する。

【００３８】シフトレジスタ回路５５２はクロック信号
が供給される毎に、前記ゲート回路５５１から出力され
るデジタル信号を取り込んでこれを順次、シフトして遅
延させるとともに、この遅延動作によって得られた
“８”クロック前のデジタル信号と、“４”クロック前
のデジタル信号とを演算回路５９に供給する。

【００３９】演算回路５９は前記シフトレジスタ回路５
５２から出力される“８”クロック前のデジタル信号を
取り込んで符号を反転させる符号反転回路６５と、この
符号反転回路６５によって符号が反転されたデジタル信
号と前記ゲート回路５５１から出力される今回のデジタ
ル信号とを加算する加算回路６６と、この加算回路６６
の加算動作によって得られたデジタル信号の絶対値を求
める絶対値回路６７と、この絶対値回路６７から出力さ
れるデジタル信号に対して“−１／２”をかける係数回
路６８と、この係数回路６８から出力されるデジタル信
号と前記シフトレジスタ回路５５２から出力される
“４”クロック前のデジタル信号とを加算して位相誤差
信号を生成する加算回路６９とを備えており、前記シフ
トレジスタ回路５５２から出力される“８”クロック前
のデジタル信号と、“４”クロック前のデジタル信号
と、前記ゲート回路５５１から出力される今回のデジタ
ル信号とに基づいて次式に示す演算を行なってＨＤ期間
の中点からの誤差を示す位相誤差信号を生成してこれを
前記ループフィルタ部５６に供給する。

【００４０】

【数１】 Ｓ＝Ｂ−｜−Ａ＋Ｃ｜／２ …（１） 但し、Ｓ：位相誤差信号 Ａ：“８”クロック前のデジタル信号の値 Ｂ：“４”クロック前のデジタル信号の値 Ｃ：今回のデジタル信号の値

【００４１】この場合、この（１）式から明らかなよう
に、ＭＵＳＥ信号のＩＦ信号の水平同期波形の部分のキ
ャリアの極性が１ライン毎に反転する程度の過変調とな
り、図９（ｂ）に示す如く、前記Ａ／Ｄ変換部２から出
力されるデジタル信号のレベルの微分値の符号が最小点
を境にして反転していても、１ラインに１回、確定する
ＨＤ期間の中点を確実に検出して前記中点に対する位相
誤差を求めることができる。

【００４２】また、ループフィルタ部５６は前記位相誤
差検出部５５から出力される位相誤差信号を積分してこ
の積分動作によって得られた信号をＶＣＸＯ５７に供給
する。

【００４３】ＶＣＸＯ５７は前記ループフィルタ部５６
から出力される信号に応じた周波数で発振してクロック
信号（３２．４ＭＨｚ）を生成し、これを前記位相誤差
検出部５５と、Ａ／Ｄ変換部２と、カウンタ回路５８と
に供給する。

【００４４】カウンタ回路５８は前記ＶＣＸＯ５７から
出力されるクロック信号をカウントして計数値が“９６
０”になる毎に、水平同期信号を生成して次段回路（図
示は省略する）に出力する。

【００４５】このようにこの実施例においては、受信動
作によって得られたＭＵＳＥ信号のレベル判定と、期間
判定とを行なってクランプレベル期間を検出するように
したので、簡単な回路によってＭＵＳＥ信号のＨＤ期間
を検出して水平同期信号を再生することができ、これに
よって水平同期信号検出回路部分の大幅なコストダウン
を達成することができる。

【００４６】また、上述した実施例においては、第１ゲ
ート信号生成部５に設けられた差分抽出回路１５によっ
てＩＦ信号の変調度に応じたレベルのプリセット値と、
ＩＦ信号に対応するデジタル信号との差を抽出しこれら
の差の絶対値を使用するようにしているので、ノイズに
よる誤動作が発生しないようにすることができる。

【００４７】また、第１ゲート信号生成部５によってＩ
Ｆ信号のレベル判定と、“７４８”クロックの期間判定
を数フレームに渡って行なってクランプレベル期間を検
出するようにしているので、送信側から送信されるＭＵ
ＳＥ信号の変調度がキャリア抑圧に近く、これに対応し
てクランプレベル期間のＩＦ信号レベルが零に非常に近
いレベルになっても、また過変調になっても、クランプ
レベル期間を検出することができる。なお、この場合、
図２に示す如く映像のＹ信号で同様の信号が存在する可
能性があるが、このような信号をクランプレベル期間の
信号と誤判定しても、その期間の直後にＨＤ期間が存在
するので、なんら差し支えない。また、映像のＣ信号期
間と、Ｙ信号期間とにまたがって、上述した信号と同様
な信号が存在する可能性があるが、この実施例において
は、信号ループ回路１２によってＨＤ期間が終了してか
ら“１９１”クロック後かどうかを判定しているため、
“１９０”クロック以内に立ち上がり検出されたものは
誤検出として排除することができる。

【００４８】また、上述した実施例においては、第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と、第２ゲート信号生成部７から出力される第２ゲート
信号の位相とが一定値以上ずれたとき、制御信号生成部
８によってこれを検出して第１制御信号を生成するとと
もに、この第１制御信号によって第２ゲート信号生成部
７のカウンタ回路３７をリセットしこの第２ゲート信号
生成部７から出力される第２ゲート信号の位相を第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と同期させるようにしているので、第１ゲート信号生成
部５から出力される第１ゲート信号の位相と、第２ゲー
ト信号生成部７から出力される第２ゲート信号の位相と
のずれを一定値以内にすることができる。

【００４９】また、上述した実施例においては、第２ゲ
ート信号生成部７から第２ゲート信号が出力されている
状態で前記第１ゲート信号生成部５から第１ゲート信号
が出力されなくなったとき、これを検出して第２制御信
号を生成し、これをシステムクロック信号生成部６に供
給してサンプル・ホールド回路３２に前記第１ゲート信
号生成部５から第１ゲート信号が出力されなくなる前の
値を保持させるようにしているので、第１ゲート信号生
成部５から第１ゲート信号が出力されなくなっても、前
記第１ゲート信号生成部５から新たな第１ゲート信号が
出力されるまでの間（例えば、数フレームの間）、ほぼ
正確なシステムクロック信号を生成することができ、こ
れによって第２ゲート信号生成部７からほぼ正確な第２
ゲート信号を出力させることができる。

【００５０】また、この実施例においては、ＨＤ期間の
中点からの誤差を示す位相誤差信号を生成してＶＣＸＯ
５７から出力されるクロック信号の位相と前記中点とを
対応させながら、前記クロック信号を計数して水平同期
信号を再生するようにしているので、正確な水平同期信
号を再生することができる。

【００５１】図１０は本発明による水平同期信号検出装
置の第２実施例である水平同期信号検出再生回路の一例
を示すブロック図である。なお、この図において、図１
に示す各部と同じ部分には同じ符号が付してある。

【００５２】この図に示す水平同期信号検出再生回路が
図１に示す回路と異なる点は包絡線検出部１とＡ／Ｄ変
換部２とに代えてサンプリング部７５を設け、さらに第
１ゲート信号生成部５に代えて第１ゲート信号生成部７
６を設けたことである。

【００５３】サンプリング部７５は前記水平同期信号再
生部４から出力されるクロック信号に基づいたサンプリ
ングタイミングでキャリア抑圧されたＭＵＳＥ信号のＩ
Ｆ信号を直接サンプリングしてデジタル信号を抽出し、
これを同期検出部３の第１ゲート信号生成部７６と、水
平同期信号再生部４の位相誤差検出部５５とに供給す
る。

【００５４】第１ゲート信号生成部７６は図１１に示す
如くクランプレベル期間検出回路７７と、クランプレベ
ル期間判定回路１１と、信号ループ回路１２と、第１ゲ
ート信号生成回路１３とを備えており、前記サンプリン
グ部７５から出力されるデジタル信号を取り込んでクラ
ンプレベル期間を検出するとともに、この検出結果に基
づいて第１ゲート信号を生成してこれをシステムクロッ
ク信号生成部６と、第２ゲート信号生成部７と、制御信
号生成部８とに供給する。なお、この図に示すクランプ
レベル期間判定回路１１および信号ループ回路１２、第
２ゲート信号生成回路１３は上述した第１ゲート信号生
成部５に設けられているものと同じものである。

【００５５】クランプレベル期間検出回路７７はデジタ
ル値判定回路７８と、立ち上がり検出回路１８と、立ち
下がり検出回路１９とを備えており、前記サンプリング
部７５から出力されるデジタル信号を取り込んでこのデ
ジタル信号の値が“０”または“１”のとき、低レベル
検知信号（“１”信号）を生成してこれをクランプレベ
ル期間判定回路１１に供給するとともに、ロード信号を
生成してこれを前記クランプレベル期間判定回路１１に
供給し、前記デジタル信号の値が“２”以上になったと
き、低レベル検知信号の生成を停止するとともに、クリ
ア信号を生成してこれを前記クランプレベル期間判定回
路１１に供給する。

【００５６】この場合、デジタル値判定回路７８は図１
２に示す如く前記サンプリング部７５から出力されるデ
ジタル信号の上位“７”ビットを反転させるインバータ
８０と、前記デジタル信号の最下位ビットを反転させる
インバータ８１と、前記サンプリング部７５から出力さ
れるデジタル信号の最下位ビットと前記インバータ８０
から出力される信号との論理積をとって前記デジタル信
号の値が“１”のときこれを検出するアンド回路８２
と、前記各インバータ８０、８１から出力される信号の
論理積をとって前記サンプリング部７５から出力される
デジタル信号の値が“０”のとき、これを検出するアン
ド回路８３と、これらの各アンド回路８２、８３から出
力される信号の論理和をとるオア回路８４とを備えてお
り、前記サンプリング部７５から出力されるデジタル値
の値が“０”または“１”のとき、低レベル検知信号を
生成してこれをクランプレベル期間判定回路１１と、立
ち上がり検出回路１８と、立ち下がり検出回路１９とに
供給する。

【００５７】これによって、図３に示す上述した実施例
のクランプレベル期間検出回路１０と同様に前記デジタ
ル信号の値がクランプレベルとなっているとき、これを
検出してクランプレベル期間判定回路１１を動作させる
ことができる。

【００５８】このようにしても、上述した実施例と同様
に簡単な回路によってＭＵＳＥ信号のクランプレベル期
間を検出して水平同期信号を再生することができ、これ
によって水平同期信号検出再生回路部分の大幅なコスト
ダウンを達成することができる。

【００５９】

【発明の効果】以上説明したように本発明によれば、簡
単な回路によってＭＵＳＥ信号のＨＤ期間を検出して水
平同期信号を再生させることができ、これによって水平
同期信号検出装置の大幅なコストダウンを達成すること
ができる。

【図面の簡単な説明】

【図１】本発明による水平同期信号検出装置の第１実施
例である水平同期信号検出再生回路の一例を示すブロッ
ク図である。

【図２】図１に示す水平同期信号検出再生回路に入力さ
れるＭＵＳＥ信号のフォーマット例を示す模式図であ
る。

【図３】図１に示す第１ゲート信号生成部の詳細な構成
を示すブロック図である。

【図４】図１に示すシステムクロック信号生成部の詳細
な構成を示すブロック図である。

【図５】図１に示す第２ゲート信号生成部の詳細な構成
を示すブロック図である。

【図６】図１に示す制御信号生成部の詳細な構成を示す
ブロック図である。

【図７】図１に示す同期検出部の動作例を示すタイミン
グ図である。

【図８】図１に示す位相誤差検出部の詳細な構成を示す
ブロック図である。

【図９】図１に示す水平同期信号再生部の動作例を示す
波形図である。

【図１０】本発明による水平同期信号検出装置の第２実
施例である水平同期信号検出再生回路の一例を示すブロ
ック図である。

【図１１】図１０に示す第１ゲート信号生成部の詳細な
構成を示すブロック図である。

【図１２】図１１に示すデジタル値判定回路の詳細な構
成を示す回路図である。

【符号の説明】

１ 包絡線検出部 ２ Ａ／Ｄ変換部 ３ 同期検出部 ４ 水平同期信号再生部 ５ 第１ゲート信号生成部 ７ 第２ゲート信号生成部 １０ クランプレベル期間検出回路 ２２ カウンタ回路 ５５ 位相誤差検出部 ５７ ＶＣＸＯ ５８ カウンタ回路 ７５ サンプリング部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＭＵＳＥ信号のＩＦ信号を包絡線検波し
   て得られる信号が、所定期間所定レベルの条件を満たす
   か否かを検出しクランプレベル期間であることを示す検
   出信号を出力するクランプレベル期間検出部と、このク
   ランプレベル期間検出部の検出信号に同期しライン毎に
   出力されるタイミング信号であって、ＭＵＳＥ信号のＨ
   Ｄ期間部分を切り出すゲート信号を生成するためのタイ
   ミング信号を出力するためのタイミング信号発生部と、
   を備えたことを特徴とする水平同期信号検出装置。
2. 【請求項２】 ＭＵＳＥ信号のＩＦ信号を直接サンプリ
   ングしたデータが、所定期間所定レベルの条件を満たす
   か否かを検出しクランプレベル期間であることを示す検
   出信号を出力するクランプレベル期間検出部と、このク
   ランプレベル期間検出部の検出信号に同期しライン毎に
   出力されるタイミング信号であって、ＭＵＳＥ信号のＨ
   Ｄ期間部分を切り出すゲート信号を生成するためのタイ
   ミング信号を出力するタイミング信号発生部と、を備え
   たことを特徴とする水平同期信号検出装置。