JPH0564034A

JPH0564034A - 同期信号検出回路

Info

Publication number: JPH0564034A
Application number: JP3223842A
Authority: JP
Inventors: Kazuhiro Nakamura; 和弘中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-04
Filing date: 1991-09-04
Publication date: 1993-03-12

Abstract

(57)【要約】【目的】映像信号の状態に関係なく、安定して外部ＦＰ
を発生でき、同期再生の信頼性を向上する。【構成】Ａ／Ｄ変換器１０３から得られたデジタルＭＵ
ＳＥ信号は、フレーム検出回路３００に入力される。こ
こでは、フレームパルスが入力したときにそのパターン
を論理判定により検出するのであるが、ＭＵＳＥ信号の
入力直流レベルに大きな差があっても、４クロック遅延
器３０２、反転器３０３、加算器３０４により構成され
る差動演算部により直流を除去してパターン判定回路３
０５に入力するようにしているので、安定してフレーム
パルス到来を検出し、外部フレームパルス発生回路３０
６で外部ＦＰ信号を発生することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル信号処理を
行う受信装置に用いられる同期信号検出回路に関する。

【０００２】

【従来の技術】テレビジョンシステムにおいては、送信
側と受信側との同期をとるために、テレビジョン信号に
同期信号が含まれている。受信側においては、テレビジ
ョン信号から同期信号を分離導出し、内部の回路の信号
処理のための同期をとっている。テレビジョン信号の方
式に応じて、同期信号の種類も各種のものがある。

【０００３】例えば、ＭＵＳＥ（multiple sub-Nyquist
sampling encoding ）方式においては、図９に示すよ
うな信号形式を採用しており、同期信号としては、ＨＤ
信号、フレームパルスがある。図１０（Ａ）はそのうち
のフレームパルス部分を取り出してその波形を示してい
る。フレームパルスは、第１ライン及び第２ラインの後
半部に挿入されており、映像信号振幅に等しい２値の変
化をとる信号である。フレームパルスは、４クロック毎
にハイレベル“Ｈ”とローレベル“Ｌ”を繰り返すパタ
ーンであり、第１ラインと第２ラインでは反転した関係
にある。

【０００４】また図１０（Ｂ）にはＨＤ信号を示してい
る。ＨＤ信号は水平同期をとる信号であり映像信号の前
半部でかつ各ラインに台形波の形で挿入されている。但
し、ライン間では反転した関係にある。さらに送信側と
受信側の信号レベルの基準を与えるものとして、ＭＵＳ
Ｅ信号の各フィールドの終りのラインには、クランプレ
ベル信号が挿入されている。このクランプレベル信号に
より設定されたレベルは、映像信号の中点振幅を示して
いる。図７は、ＭＵＳＥデコーダにおける同期処理系統
を示している。

【０００５】入力端子１００には、ベースバンドＭＵＳ
Ｅ信号が導入され、コンデンサ１０１により交流結合さ
れてクランプ回路１０２に入力される。クランプ回路１
０２ではクランプパルスを基準にして直流再生が行われ
る。クランプ回路１０２から出力されたＭＵＳＥ信号
は、アナログデジタル（Ａ／Ｄ）変換器１０３に入力さ
れデジタル化される。Ａ／Ｄ変換器１０３から出力され
たＭＵＳＥ信号は、フレームパルス検出回路１０６及び
クランプレベル検出回路１０４に入力される。クランプ
レベル検出回路１０４では、垂直カウンタ１２２からの
タイミングパルスによりクランプパルス期間の信号を取
り込み、この信号がＡ／Ｄ変換器１０３の入力ダイナミ
ックレンジの中点でデジタル化されたものであるか否か
を判定し、その誤差を出力している。この誤差出力は、
デジタルアナログ（Ｄ／Ａ）変換器１０５にてアナログ
変換され、クランプ回路１０２におけるクランプ電圧の
補正用として用いられる。

【０００６】フレームパルス検出回路１０６において
は、まずデジタルＭＵＳＥ信号をリミッタ１０７にて振
幅制限し、パターン判定回路１０８に入力する。パター
ン判定回路１０８では、フレームパルスのデジタルパタ
ーンが論理判定されるようになっており、その判定出力
は、外部フレームパルス発生回路（以下外部ＦＰ発生回
路と記す）１０９に入力される。外部ＦＰ発生回路１０
９は、判定出力に応答して受信機の同期再生を得るため
のフレームパルスを作成して出力する。

【０００７】フレームパルス検出回路１０６についてさ
らに詳しく説明する。ＭＵＳＥ信号をＦＭ伝送した場
合、映像信号は、Ａ／Ｄ変換器１０３の入力ダイナミッ
クレンジの中点を中心とした半分に分布し、上あるいは
下の１／４は非線形エンファシス信号が分布している
（図２参照）。そこで、リミッタ１０７では、フレーム
パルス信号の検出に関係しない非線形エンファシス領域
の信号分布については振幅制限を行っている。

【０００８】図８（Ａ）には上記パターン判定回路１０
８と外部ＦＰ発生回路１０９の具体的構成を示してい
る。リミッタ１０７からのＭＳＢ信号は、１Ｈ遅延器１
４１、イクスクルーシブオア（ＥＸ−ＯＲ）回路１４
２、１４３の各一端、及び４クロック遅延器１４４に入
力される。ＥＸ−ＯＲ回路１４２の他端には１Ｈ遅延器
１４１の出力が供給され、ＥＸ−ＯＲオア回路１４３の
他端には４クロック遅延器１４４の出力が供給されてい
る。そしてＥＸ−ＯＲ回路１４２、１４３の出力は、ア
ンド回路１４５に供給されている。フレームパルスのＭ
ＳＢ信号は、図１０に示したように４クロック毎に
“Ｈ”、“Ｌ”レベルの繰り返しパターンであり、第１
ラインと第２ラインとでは反転しているために、第２ラ
インのフレームパルスと、１Ｈ遅延された第１ラインの
フレームパルスとの排他的論理和及び４クロック遅延さ
れたフレームパルスとの排他的論理和出力は、“Ｈ”レ
ベルとなる。従って、フレームパルスが入力したとき
は、アンド回路１４５の出力は第２ラインのフレームパ
ルスの期間中は“Ｈ”レベルとなる。これがフレームパ
ルス判定出力である。

【０００９】外部ＦＰ発生回路１０９では、上記フレー
ムパルス判定出力が積分器１５１、リセット回路１５２
に入力される。積分器１５１では、フレームパルス判定
出力が“Ｈ”のときカウントアップされる。しかしフレ
ームパルス判定出力が“Ｌ”であることが所定回数（例
えば５クロック）続くと、リセット回路１５２により積
分器１５１出力はリセットされる。積分器１５１の出力
は、スライサ１５３に入力され、所定レベルでスライス
され、パルス発生回路１５４に入力される。パルス発生
回路１５４では、スライスされた信号の立ち下がりを検
出して、パルスを発生する。これが外部ＦＰ信号であ
る。積分器１５１、スライサ１５３、パルス発生回路１
５４の各出力ａ，ｂ，ｃの波形例を図８（Ｂ）に示して
いる。

【００１０】図７に戻り説明する。上記のように得られ
た外部ＦＰ信号は、ＦＰ位相比較回路１１１に入力され
る。ＦＰ位相比較回路１１１は、外部ＦＰ信号と、垂直
カウンタ１２２から出力される内部ＦＰ信号との位相を
比較し、両者が一致していれば“Ｌ”、不一致であれば
“Ｈ”の同期判定結果を出力する。この同期判定結果
は、同期判定回路１１２に入力される。同期判定回路１
１２は、内部ＦＰ信号の周期で同期判定結果を監視して
おり、同期判定結果が所定回数連続して“Ｈ”の場合、
即ち外部ＦＰ信号と内部ＦＰ信号がある期間一定してい
ないアンロック状態の場合は、“Ｈ”レベルを出力し、
これをリセットパルス発生回路１１３に供給する。リセ
ットパルス発生回路１１３は、アンロック状態のとき
は、フレーム検出回路１０６からの外部フレームパルス
を通過させて、これにより水平カウンタ１２１、垂直カ
ウンタ１２２を同時にリセットする。これにより、内部
ＦＰ信号を外部ＦＰ信号に強制的に同期させる。

【００１１】上記したアンロック状態で、水平及び垂直
カウンタ１２１、１２２が同時にリセットされた時点で
は、受信機が入力信号に対して完全に同期状態になった
とは言えない。例えば、受信機においてアナログＭＵＳ
Ｅ信号をサンプリングするクロックに、送信機の送出す
るクロック周波数及び位相に対してわずかなオフセット
があってもフレームパルスは検出できるからである。

【００１２】そこで、水平カウンタ１２１から得られて
いるタイミングパルスにより、ＨＤ位相比較回路１３１
はＨＤ信号を抜き取り、受信機のサンプリングクロック
の周波数及び位相誤差を検出している。この誤差信号
は、ループフィルタ１３２で雑音を除去され、Ｄ／Ａ変
換器１３３に入力されアナログ制御電圧に変換される。
この制御電圧は、電圧制御発振器（ＶＣＸＯ）１３４の
発振周波数を制御するために用いられる。電圧制御発振
器１３４は、例えば６４．８ＭＨｚの発振出力を出力し
ており、この発振出力は、１／４分周器１３５で分周さ
れて、先の水平カウンタ１２１のクロック入力となると
ともに、Ａ／Ｄ変換器１０３のサンプリングパルスとし
て利用されている。これにより、サンプリングクロック
の周波数及び位相同期を確立するようにしている。

【００１３】さて、以上の説明では、フレームパルスを
リミッタ１０７に通して、このリミッタ出力が“Ｈ”、
“Ｌ”レベルの繰り返しパターンであることを前提とし
て同期確立の処理を行っている。しかし、電源投入時あ
るいはチャンネル切り換え時等の場合、直流再生の基準
電圧を出力するクランプレベル検出回路１０４の出力は
不定状態にある。従って、ＭＵＳＥ信号が全画黒、ある
いは全画白のとき、これら映像信号からクランプレベル
を検出し制御した場合を考えると、非同期状態であるか
ら、図２に示すように異常状態Ｘ１、あるいはＸ２にフ
レームパルスが位置することになる。このような状態で
は、フレームパルスのリミッタ１０７出力は、“Ｈ”、
“Ｌ”の繰り返しパターンとはならず、常に“Ｈ”、あ
るいは“Ｌ”の状態となる。従って、外部ＦＰ信号が発
生されず、受信機の同期再生ができない状態になる。

【００１４】

【発明が解決しようとする課題】上記したように、従来
の同期検出システムであると、映像信号の内容が特定の
状態にある場合、外部ＦＰ発生が得られず、受信機の同
期再生が不安定となり、信頼性に劣る面があった。そこ
でこの発明は、映像信号の状態に関係なく、安定して外
部ＦＰを発生でき、同期再生の信頼性を向上する同期信
号検出回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明は、信号レベル
の高レベル、低レベル期間の等しい２値繰り返しパター
ンの同期信号を含む入力信号が入力され、前記高レベル
から次の低レベルになる間にＮ回（Ｎ≧２の自然数）の
速さで入力信号をサンプリングするサンプリング手段
と、このサンプリング手段の出力が入力され、前記同期
信号のパターンを論理判定により検出して、前記同期信
号の到来タイミング検出信号を得るパターン判定手段と
を具備した同期信号検出回路において、

【００１６】前記サンプリング手段とパターン判定手段
との間に設けられ、前記サンプリング手段の出力に対し
て差分演算を行い、直流変動を除去し前記同期信号の２
値繰り返し情報を抽出する演算手段を備えるものであ
る。

【００１７】

【作用】上記の手段により、同期信号（フレームパル
ス）検出回路に入力する入力信号の直流再生が異常にな
っても、同期信号パターン検出前に差分演算による直流
除去手段を設けているために確実パルス波形を得ること
ができ、パターン判定が可能となる。

【００１８】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１９】図１はこの発明の一実施例である。図７に
示した回路ブロックと共通する部分には同一符号を付し
ている。この実施例において、従来と異なる部分は、フ
レームパルス検出回路３００であり、この部分を中心に
説明することにする。

【００２０】即ち、Ａ／Ｄ変換器変１０３から出力され
たデジタルＭＵＳＥ信号は、フレームパルス検出回路３
００のリミッタ３０１に入力され、振幅制限を受け、次
に、差動演算回路を構成する４クロック遅延器３０２、
反転器３０３に入力される。４クロック遅延器３０２、
反転器３０３の出力は、加算器３０４にて加算される。
この加算器３０４の出力は、パターン判定回路３０５に
入力されてパターン判定される。パターン判定回路３０
５は、フレームパルスのパターンを論理判定するもの
で、その判定結果を外部ＦＰ発生回路３０６に供給す
る。この外部ＦＰ発生回路３０６の出力は、ＦＰ位相比
較回路１１１に入力されている。その他の部分は図７の
構成と同じである。

【００２１】次に、上記フレームパルス検出回路３００
の動作を図２（Ａ）及び図２（Ｂ）を参照して説明す
る。図２（Ａ）はＡ／Ｄ変換器の入力ダイナミックレン
ジとその出力を振幅制限するリミッタの第１ＭＳＢ信号
及び第２ＭＳＢ信号の関係を示している。

【００２２】まず、図２（Ａ）に示す正常なフレームパ
ルスが入力したとすると、リミッタ３０１からの第１Ｍ
ＳＢ信号、第２ＭＳＢ信号が、差動演算されると、図２
（Ｂ）の正常の項に示すようになる。即ち４クロック遅
延した信号Ａと、信号Ｂの反転出力が加算されと“１１
０”を得、次に信号Ｂと、信号Ｃの反転出力が加算され
ると“０００”を得る。このように演算結果の上位ビッ
トとしては次々と“１”、“０”の繰り返しを得ること
ができる。

【００２３】次に、図２（Ａ）に示す異常Ｘ１のような
フレームパルスが入力したとすると、差動演算結果は、
図２（Ｂ）の異常Ｘ１の項に示すようになる。この場合
も、演算結果の上位ビットとしては次々と“１”、
“０”の繰り返しを得ることができる。次に、図２
（Ａ）に示す異常Ｘ２のようなフレームパルスが入力し
たとすると、差動演算結果は、図２（Ｂ）の異常Ｘ２の
項に示すようになる。この場合も、演算結果の上位ビッ
トとしては次々と“１”、“０”の繰り返しを得ること
ができる。このようにいずれの場合も、差動演算出力の
第１ＭＳＢ信号は、フレームパルスの“Ｈ”、“Ｌ”レ
ベル成分を再生している。

【００２４】図３は、フレームパルスが上記した正常な
場合、異常Ｘ１、Ｘ２の各場合の差動演算結果の第１Ｍ
ＳＢ信号の波形と、第１及び第２ラインのフレームパル
ス波形を示している。入力フレームパルスが正方向に片
寄った状態（Ａ／Ｄ変換出力の第１ＭＳＢ信号は常に
“Ｈ”）、及び負方向に片寄った状態（Ａ／Ｄ変換出力
の第１ＭＳＢ信号は常に“Ｌ”）においても、正常状態
と同一の波形が差動演算出力として得られる。図４及び
図５は、上記のように得られた差動演算出力を処理する
パターン判定回路３０５、外部ＦＰ発生回路３０６及び
動作波形を示している。

【００２５】パターン判定回路３０５及び外部ＦＰ発生
回路３０６の内部構成は、図８に示した構成と変わりは
ない。従って、図８と同一符号を付している。但し外部
ＦＰ発生回路３０６のパルス発生回路１４５から出力さ
れたパルスは、差動演算分の時間調整のために４クロッ
ク遅延器３１０を介して導出される。図５には図４の各
部の信号波形（フレームパルス入力時）を示している。

【００２６】上記したようにこのシステムは、フレーム
パルスが４クロック置きに“Ｈ”、“Ｌ”レベルの繰り
返しパターンであることに着目し、４クロック離れたサ
ンプル信号間の差動演算を行うことにより、フレームパ
ルスに含まれる直流成分に関係なくパルス波形変化を捕
らえるようにし、安定した外部ＦＰ信号を発生させるこ
とができる。この発明は上記の実施例に限定されるもの
ではない。

【００２７】図６はこの発明の要部における他の実施例
を示している。この実施例では、Ａ／Ｄ変換器１０３の
出力が、リミッタにより振幅制限を受けずに直接差動演
算部に入力されるように構成されている。つまりＡ／Ｄ
変換器１０３の出力が、直接４クロック遅延器４００及
び減算器４０１に入力される。減算器４０１は、４クロ
ック遅延器４０１の出力からＡ／Ｄ変換器１０３の出力
を減算し差動演算出力を得る。この減算器４０１の出力
は、スライサ４０２に入力され、振幅制限される。そし
てスライサ４０２の出力は、パターン判定回路３０６に
入力される。この実施例における各部の信号は、同図
（Ｂ）に示すようになる。即ち減算器４０１の出力ａ
は、スライサ４０２において所定レベルでスライスされ
信号ｂとして出力される。この信号ｂは、先の実施例で
説明した差動演算出力と同じである。以降の信号処理は
先の実施例と同じであるから説明は省略する。この実施
例においても、図１の実施例と同様な効果を得ることが
できる。

【００２８】

【発明の効果】以上説明したようにこの発明の同期信号
検出回路によれば、映像信号の状態に関係なく、安定し
て外部ＦＰを発生でき、同期再生の信頼性を向上するこ
とができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図。

【図２】この発明の要部の動作を説明するために示した
説明図。

【図３】この発明の要部の動作を説明するために示した
波形図。

【図４】パターン判定回路及び外部ＦＰ発生回路の具体
的回路とその各部信号波形を示す図。

【図５】図４の回路の各部信号波形を示す図。

【図６】この発明の他の実施例における要部の回路とそ
の動作を説明するために示した波形を示す図。

【図７】従来の同期信号検出回路を示す図。

【図８】図７の回路のパターン判定回路及び外部ＦＰ発
生回路の具体的回路とその各部信号波形を示す図。

【図９】ＭＵＳＥ信号のフォーマットを示す図。

【図１０】ＭＵＳＥ信号の一部の信号波形を具体的に示
す説明図。

【符号の説明】

１０２…クランプ回路、１０３…Ａ／Ｄ変換器、１０４
…クランプレベル検出回路、１０５…Ｄ／Ａ変換器、１
１１…ＦＰ位相比較回路、１１２…同期判定回路、１１
３…リセットパルス発生回路、１２１…水平カウンタ、
１２２…垂直カウンタ、１３１…ＨＤ位相比較回路、１
３２…ループフィルタ、１３３…Ｄ／Ａ変換器、１３４
…電圧制御発振器、１３５…１／４分周器、３００…フ
レームパルス検出回路、３０１…リミッタ、３０２…４
クロック遅延器、３０３…反転器、３０４…加算器、３
０５…パターン判定回路、３０６…外部ＦＰ発生回路。

Claims

【特許請求の範囲】

【請求項１】信号レベルの高レベル、低レベル期間の等
しい２値繰り返しパターンの同期信号を含む入力信号が
入力され、前記高レベルから次の低レベルになる間にＮ
回（Ｎ≧２の自然数）の速さで入力信号をサンプリング
するサンプリング手段と、このサンプリング手段の出力
が入力され、前記同期信号のパターンを論理判定により
検出して、前記同期信号の到来タイミング検出信号を得
るパターン判定手段とを具備した同期信号検出回路にお
いて、前記サンプリング手段とパターン判定手段との間に設け
られ、前記サンプリング手段の出力に対して差分演算を
行い、直流変動を除去し前記同期信号の２値繰り返し情
報を抽出する演算手段を設けたことを特徴とする同期信
号検出回路。
【請求項２】前記演算手段は、前記サンプリング手段の
出力信号と、この出力信号を前記ＫＮ個分遅延させた遅
延信号との差動演算する手段で構成されていることを特
徴とする請求項１記載の同期信号検出回路。
【請求項３】前記２値繰り返しパターンの同期信号は、
ＭＵＳＥ信号に含まれている同期信号であることを特徴
とする請求項１記載の同期信号検出回路。