JPH0576049A - クロツク再生装置 - Google Patents
クロツク再生装置Info
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- JPH0576049A JPH0576049A JP3232787A JP23278791A JPH0576049A JP H0576049 A JPH0576049 A JP H0576049A JP 3232787 A JP3232787 A JP 3232787A JP 23278791 A JP23278791 A JP 23278791A JP H0576049 A JPH0576049 A JP H0576049A
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Abstract
(57)【要約】
【目的】 ＭＵＳＥ信号とＮＴＳＣ信号を受信するハイ
ビジョン受信機のためのクロック発生装置に関するもの
で、ＭＵＳＥとＮＴＳＣでほぼ同一周波数のクロックを
発生し、信号処理の共用化と、メモリの共用化を図るこ
とを目的とする。 【構成】 共通に使用できる位相比較回路２を持ち、Ｍ
ＵＳＥ信号のフレームパルスを検出するフレームパルス
検出回路８と、ＮＴＳＣ信号の同期信号を分離し検出す
る同期検出回路９との、それぞれの検出信号によりスイ
ッチ７を切り換えて分周回路６の分周比を切り換えるよ
う構成したＰＬＬにより、ＭＵＳＥおよびＮＴＳＣに対
して処理に必要なクロックを発生することを特徴とす
る。
ビジョン受信機のためのクロック発生装置に関するもの
で、ＭＵＳＥとＮＴＳＣでほぼ同一周波数のクロックを
発生し、信号処理の共用化と、メモリの共用化を図るこ
とを目的とする。 【構成】 共通に使用できる位相比較回路２を持ち、Ｍ
ＵＳＥ信号のフレームパルスを検出するフレームパルス
検出回路８と、ＮＴＳＣ信号の同期信号を分離し検出す
る同期検出回路９との、それぞれの検出信号によりスイ
ッチ７を切り換えて分周回路６の分周比を切り換えるよ
う構成したＰＬＬにより、ＭＵＳＥおよびＮＴＳＣに対
して処理に必要なクロックを発生することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明はハイビジョン受信機のＭ
ＵＳＥデコーダとＮＴＳＣデコーダとのためのクロック
発生装置に関するものでる。
ＵＳＥデコーダとＮＴＳＣデコーダとのためのクロック
発生装置に関するものでる。
【０００２】
【従来の技術】近年、ハイビジョン（高精細度テレビジ
ョン）がＭＵＳＥ方式により衛星放送を使って実験放送
されており、それを受信するためのハイビジョン受信機
やＭＵＳＥデコーダも商品化されようとしている。商品
としてはＭＵＳＥ放送だけでなくＮＴＳＣ放送も受信で
きるようにＮＴＳＣデコーダ（ＥＤＴＶデコーダ）も内
蔵されている。これらはＭＵＳＥ放送のときにはＭＵＳ
Ｅデコーダが動作し、ＮＴＳＣ放送のときにはＮＴＳＣ
デコーダが動作するように構成されている。
ョン）がＭＵＳＥ方式により衛星放送を使って実験放送
されており、それを受信するためのハイビジョン受信機
やＭＵＳＥデコーダも商品化されようとしている。商品
としてはＭＵＳＥ放送だけでなくＮＴＳＣ放送も受信で
きるようにＮＴＳＣデコーダ（ＥＤＴＶデコーダ）も内
蔵されている。これらはＭＵＳＥ放送のときにはＭＵＳ
Ｅデコーダが動作し、ＮＴＳＣ放送のときにはＮＴＳＣ
デコーダが動作するように構成されている。
【０００３】以下、従来のハイビジョン受信機について
説明する。図５は従来のハイビジョン受信機のシステム
構成を示すものである。図５において、３１はＭＵＳＥ
デコーダである。４１はＮＴＳＣデコーダで、ＮＴＳＣ
信号をデコードしＥＤＴＶ処理して出力する。５１は信
号切り換えスイッチである。ＭＵＳＥデコーダ３１とＮ
ＴＳＣデコーダ４１は独立しており、それぞれＡ／Ｄコ
ンバータ，Ｄ／Ａコンバータ、クロック再生装置などを
内蔵した完結したシステムである。入力信号がＭＵＳＥ
信号であればＭＵＳＥデコーダ３１が動作し、ＮＴＳＣ
信号であればＮＴＳＣデコーダ４１が動作し、出力信号
を信号切り換えスイッチ５１で切り換えて出力する。ク
ロック再生装置はＭＵＳＥデコーダ３１とＮＴＳＣデコ
ーダ４１でそれぞれ独立して保有している。
説明する。図５は従来のハイビジョン受信機のシステム
構成を示すものである。図５において、３１はＭＵＳＥ
デコーダである。４１はＮＴＳＣデコーダで、ＮＴＳＣ
信号をデコードしＥＤＴＶ処理して出力する。５１は信
号切り換えスイッチである。ＭＵＳＥデコーダ３１とＮ
ＴＳＣデコーダ４１は独立しており、それぞれＡ／Ｄコ
ンバータ，Ｄ／Ａコンバータ、クロック再生装置などを
内蔵した完結したシステムである。入力信号がＭＵＳＥ
信号であればＭＵＳＥデコーダ３１が動作し、ＮＴＳＣ
信号であればＮＴＳＣデコーダ４１が動作し、出力信号
を信号切り換えスイッチ５１で切り換えて出力する。ク
ロック再生装置はＭＵＳＥデコーダ３１とＮＴＳＣデコ
ーダ４１でそれぞれ独立して保有している。
【０００４】図６は前記ＭＵＳＥデコーダ３１のクロッ
ク発生部であり、１はＡ／Ｄ変換器、３３はデータを遅
延させる４つのレジスタ、３４は加算器、３５は−１／
２を掛けられる係数乗算器、３６は加算器、３７は±１
が掛けられる係数乗算器、３８は水平駆動パルス（ＨＤ
パルス）を２分周するカウンタ、３９は結果をＨＤパル
スでラッチするレジスタである。３はループフィルタ、
４はＤ／Ａ変換器、５は電圧制御発振器である。
ク発生部であり、１はＡ／Ｄ変換器、３３はデータを遅
延させる４つのレジスタ、３４は加算器、３５は−１／
２を掛けられる係数乗算器、３６は加算器、３７は±１
が掛けられる係数乗算器、３８は水平駆動パルス（ＨＤ
パルス）を２分周するカウンタ、３９は結果をＨＤパル
スでラッチするレジスタである。３はループフィルタ、
４はＤ／Ａ変換器、５は電圧制御発振器である。
【０００５】以上のように構成されたクロック発生部に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００６】まずＡ／Ｄ変換器１によりディジタル化さ
れたＭＵＳＥ信号は、レジスタ３３と加算器３４係数乗
算器３５、加算器３６により、現在値から±２クロック
離れたデータの和の１／２が減算され、位相誤差とな
る。ＭＵＳＥ信号の同期信号はライン毎に反転している
から極性を合わせるために、ＨＤパルスをカウンタ３８
で２分周したパルスにより±１が係数乗算器３７により
乗算され、レジスタ３９にラッチされる。以上で位相比
較回路３２を構成している。この位相比較回路３２は±
２クロックの範囲でしか使えないので、別にフレームパ
ルス検出回路によりＨＤパルスの位相を特定する。
れたＭＵＳＥ信号は、レジスタ３３と加算器３４係数乗
算器３５、加算器３６により、現在値から±２クロック
離れたデータの和の１／２が減算され、位相誤差とな
る。ＭＵＳＥ信号の同期信号はライン毎に反転している
から極性を合わせるために、ＨＤパルスをカウンタ３８
で２分周したパルスにより±１が係数乗算器３７により
乗算され、レジスタ３９にラッチされる。以上で位相比
較回路３２を構成している。この位相比較回路３２は±
２クロックの範囲でしか使えないので、別にフレームパ
ルス検出回路によりＨＤパルスの位相を特定する。
【０００７】このようにして得られた位相誤差はループ
フィルタ３によりループ時定数が決められ、Ｄ／Ａ変換
器４によってアナログ信号に変換されて、電圧制御発振
器５を制御してＭＵＳＥの同期信号に同期したクロック
１６．２ＭＨｚを再生し、Ａ／Ｄ変換器１や位相比較回
路３２やＭＵＳＥの信号処理回路に供給される。（例え
ば、「ＭＵＳＥ−ハイビジョン伝送方式−」二宮祐一
著、103〜107 ページ、電子情報通信学会、1990）。
フィルタ３によりループ時定数が決められ、Ｄ／Ａ変換
器４によってアナログ信号に変換されて、電圧制御発振
器５を制御してＭＵＳＥの同期信号に同期したクロック
１６．２ＭＨｚを再生し、Ａ／Ｄ変換器１や位相比較回
路３２やＭＵＳＥの信号処理回路に供給される。（例え
ば、「ＭＵＳＥ−ハイビジョン伝送方式−」二宮祐一
著、103〜107 ページ、電子情報通信学会、1990）。
【０００８】ＮＴＳＣデコーダ部では例えば水平周波数
の９１０倍に同期したクロック１４．３１８ＭＨｚをＰ
ＬＬ回路により再生して、処理を行っている。
の９１０倍に同期したクロック１４．３１８ＭＨｚをＰ
ＬＬ回路により再生して、処理を行っている。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＭＵＳＥ信号の処理回路とＮＴＳＣ信号
の処理回路でクロック周波数が異なっているので、現状
ではまだ高価なフレームメモリの共用化が図り難く、今
後信号処理回路の共用化を図ろうとしても、再設計が必
要である。またＭＵＳＥの位相比較回路はＭＵＳＥ専用
であり、ＮＴＳＣ用には使えないという課題があった。
うな構成では、ＭＵＳＥ信号の処理回路とＮＴＳＣ信号
の処理回路でクロック周波数が異なっているので、現状
ではまだ高価なフレームメモリの共用化が図り難く、今
後信号処理回路の共用化を図ろうとしても、再設計が必
要である。またＭＵＳＥの位相比較回路はＭＵＳＥ専用
であり、ＮＴＳＣ用には使えないという課題があった。
【００１０】本発明は上記従来の問題点を解決するもの
で、ＭＵＳＥ信号処理とＮＴＳＣ信号処理に必要なクロ
ックを発生する共用のクロック再生装置を提供すること
を目的とする。
で、ＭＵＳＥ信号処理とＮＴＳＣ信号処理に必要なクロ
ックを発生する共用のクロック再生装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明のクロック再生装置は、発生されたクロックを
所定の分周比で分周しＨＤパルスを出力する分周回路
と、入力信号の同期信号部分と分周したＨＤパルスとの
位相比較を行う位相比較回路と、位相比較回路からの位
相誤差を累積演算するループフィルタと、ループフィル
タの出力をアナログ信号に変換するＤ／Ａ変換器と、Ｄ
／Ａ変換器の出力信号で制御されクロックを発生する電
圧制御発振器（ＶＣＯ）と、ＭＵＳＥ信号のフレームパ
ルスを検出するフレームパルス検出回路と、ＮＴＳＣ信
号の同期信号を分離し検出する同期検出回路と、前記フ
レームパルス検出回路と同期検出回路の検出信号により
スイッチ回路を切り換えて前記分周回路の分周比を切り
換えるという構成を備えたものである。
に本発明のクロック再生装置は、発生されたクロックを
所定の分周比で分周しＨＤパルスを出力する分周回路
と、入力信号の同期信号部分と分周したＨＤパルスとの
位相比較を行う位相比較回路と、位相比較回路からの位
相誤差を累積演算するループフィルタと、ループフィル
タの出力をアナログ信号に変換するＤ／Ａ変換器と、Ｄ
／Ａ変換器の出力信号で制御されクロックを発生する電
圧制御発振器（ＶＣＯ）と、ＭＵＳＥ信号のフレームパ
ルスを検出するフレームパルス検出回路と、ＮＴＳＣ信
号の同期信号を分離し検出する同期検出回路と、前記フ
レームパルス検出回路と同期検出回路の検出信号により
スイッチ回路を切り換えて前記分周回路の分周比を切り
換えるという構成を備えたものである。
【００１２】
【作用】この構成によって、ＭＵＳＥおよびＮＴＳＣに
対してともに１６．２ＭＨｚというほぼ同じクロック周
波数を発生するクロック再生装置が実現でき、メモリの
共用化を容易にするものである。
対してともに１６．２ＭＨｚというほぼ同じクロック周
波数を発生するクロック再生装置が実現でき、メモリの
共用化を容易にするものである。
【００１３】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１４】図４は本発明のクロック再生装置を含むハ
イビジョン受信機のブロック図である。１はＡ／Ｄ変換
器、２０は本発明のクロック再生装置、３０はＭＵＳＥ
デコーダ部、４０はＮＴＳＣデコーダ部、５０はデータ
切り換えスイッチ、６０はＤ／Ａ変換器である。ＭＵＳ
Ｅ信号およびＮＴＳＣ信号のいずれの場合にもクロック
を再生し、ＭＵＳＥデコーダ部３０およびＮＴＳＣデコ
ーダ部４０へ供給する。
イビジョン受信機のブロック図である。１はＡ／Ｄ変換
器、２０は本発明のクロック再生装置、３０はＭＵＳＥ
デコーダ部、４０はＮＴＳＣデコーダ部、５０はデータ
切り換えスイッチ、６０はＤ／Ａ変換器である。ＭＵＳ
Ｅ信号およびＮＴＳＣ信号のいずれの場合にもクロック
を再生し、ＭＵＳＥデコーダ部３０およびＮＴＳＣデコ
ーダ部４０へ供給する。
【００１５】図１は本発明の一実施例におけるクロック
再生装置のブロック図を示すものである。図１におい
て、１はＡ／Ｄ変換器、２は位相比較回路、３はループ
フィルタ、４はＤ／Ａ変換器、５は電圧制御発振器、６
は１／Ｎ分周回路、７はリセットパルス切り換えスイッ
チ、８はフレームパルス検出回路、９は同期検出回路で
ある。
再生装置のブロック図を示すものである。図１におい
て、１はＡ／Ｄ変換器、２は位相比較回路、３はループ
フィルタ、４はＤ／Ａ変換器、５は電圧制御発振器、６
は１／Ｎ分周回路、７はリセットパルス切り換えスイッ
チ、８はフレームパルス検出回路、９は同期検出回路で
ある。
【００１６】以上のように構成されたクロック再生装置
について、以下図１を用いてその動作を説明する。
について、以下図１を用いてその動作を説明する。
【００１７】まず入力信号はＡ／Ｄ変換器１でディジタ
ル信号に変換され、位相比較回路２でクロックをＮ分周
したＨＤパルスとの位相誤差が検出される。このＮの値
はＭＵＳＥ信号の場合には４８０であり、ＮＴＳＣ信号
の場合には５１５である。検出された位相誤差はループ
フィルター３により累積加算および係数加算されてルー
プ応答を決定し、Ｄ／Ａ変換器４でアナログ信号に変換
される。この信号は電圧制御発振器（ＶＣＯ）５を制御
し入力同期信号と同期したクロックを発生する。クロッ
ク周波数はＭＵＳＥの場合には１６．２ＭＨｚであり、
ＮＴＳＣの場合には１６．２０６３ＭＨｚとなり、ＶＣ
Ｏ５の制御範囲に入っている。１ラインのサンプル数は
ＭＵＳＥの場合４８０、ＮＴＳＣの場合１０３０とな
る。
ル信号に変換され、位相比較回路２でクロックをＮ分周
したＨＤパルスとの位相誤差が検出される。このＮの値
はＭＵＳＥ信号の場合には４８０であり、ＮＴＳＣ信号
の場合には５１５である。検出された位相誤差はループ
フィルター３により累積加算および係数加算されてルー
プ応答を決定し、Ｄ／Ａ変換器４でアナログ信号に変換
される。この信号は電圧制御発振器（ＶＣＯ）５を制御
し入力同期信号と同期したクロックを発生する。クロッ
ク周波数はＭＵＳＥの場合には１６．２ＭＨｚであり、
ＮＴＳＣの場合には１６．２０６３ＭＨｚとなり、ＶＣ
Ｏ５の制御範囲に入っている。１ラインのサンプル数は
ＭＵＳＥの場合４８０、ＮＴＳＣの場合１０３０とな
る。
【００１８】ＭＵＳＥとＮＴＳＣの切り換えはフレーム
パルス検出回路８と同期検出回路９の検出出力によって
行われる。すなわち同期検出回路９によりＮＴＳＣ信号
が検出されると、スイッチ７はＮＴＳＣ（同期検出回
路）側に接続されるとともに、分周比は５１５にセット
され、同期検出されたＮＴＳＣの水平同期信号によって
Ｎ分周回路６がリセットされ、ＨＤパルスのタイミング
が概略決められ、更に精密なタイミング位相は位相比較
回路２とＰＬＬによって再生される。またフレームパル
スが検出されるとスイッチ７はＭＵＳＥ（フレームパル
ス検出回路）側に接続されるとともに、分周比は４８０
にセットされ、分周回路６はフレームパルスでリセット
される。その後位相比較回路２によるＰＬＬ動作によ
り、クロック位相は精密に制御される。
パルス検出回路８と同期検出回路９の検出出力によって
行われる。すなわち同期検出回路９によりＮＴＳＣ信号
が検出されると、スイッチ７はＮＴＳＣ（同期検出回
路）側に接続されるとともに、分周比は５１５にセット
され、同期検出されたＮＴＳＣの水平同期信号によって
Ｎ分周回路６がリセットされ、ＨＤパルスのタイミング
が概略決められ、更に精密なタイミング位相は位相比較
回路２とＰＬＬによって再生される。またフレームパル
スが検出されるとスイッチ７はＭＵＳＥ（フレームパル
ス検出回路）側に接続されるとともに、分周比は４８０
にセットされ、分周回路６はフレームパルスでリセット
される。その後位相比較回路２によるＰＬＬ動作によ
り、クロック位相は精密に制御される。
【００１９】フレームパルス検出回路８はＭＵＳＥ信号
の特徴のあるフレームパルスを自己相関を利用して検出
し、誤動作を防ぐため適当な回数の多数決をとって出力
する。同期検出回路９では、ＮＴＳＣの同期信号を黒レ
ベルと同期先頭値の中間レベルでスライスすることによ
って検出する。ノイズによる誤動作を防ぐため一定時間
積分して同期の有無を判断する。
の特徴のあるフレームパルスを自己相関を利用して検出
し、誤動作を防ぐため適当な回数の多数決をとって出力
する。同期検出回路９では、ＮＴＳＣの同期信号を黒レ
ベルと同期先頭値の中間レベルでスライスすることによ
って検出する。ノイズによる誤動作を防ぐため一定時間
積分して同期の有無を判断する。
【００２０】ここでは分周比の切り換えを主に説明した
が、ＭＵＳＥとＮＴＳＣではクランプ方式や自動振幅制
御回路の動作も異なり、同時に切り換えられる。
が、ＭＵＳＥとＮＴＳＣではクランプ方式や自動振幅制
御回路の動作も異なり、同時に切り換えられる。
【００２１】図２は位相比較回路２の具体的構成を示す
ブロック図である。２２は係数器、例えば−１／２倍で
あれば極性反転と１ビットシフトで得られる。２１はデ
ータ選択回路で、タイミング発生回路２７からのＳＥＬ
信号で入力データを選択する。２３は極性反転回路（例
えばＥＸＯＲ回路）、２４は加算器、２５はレジスタで
あり、加算器２４と共に累積加算器を構成しており、タ
イミング発生回路２７からのＣＬＲパルスによりクリア
され、クロック毎に入力データを累積加算する。２６は
レジスタであり、累積加算器のデータをタイミング発生
回路２７からのＬＤパルスによって記憶する働きをす
る。タイミング発生回路２７は、２分周回路２８と共
に、位相比較回路に必要なタイミングを発生するもので
ある。
ブロック図である。２２は係数器、例えば−１／２倍で
あれば極性反転と１ビットシフトで得られる。２１はデ
ータ選択回路で、タイミング発生回路２７からのＳＥＬ
信号で入力データを選択する。２３は極性反転回路（例
えばＥＸＯＲ回路）、２４は加算器、２５はレジスタで
あり、加算器２４と共に累積加算器を構成しており、タ
イミング発生回路２７からのＣＬＲパルスによりクリア
され、クロック毎に入力データを累積加算する。２６は
レジスタであり、累積加算器のデータをタイミング発生
回路２７からのＬＤパルスによって記憶する働きをす
る。タイミング発生回路２７は、２分周回路２８と共
に、位相比較回路に必要なタイミングを発生するもので
ある。
【００２２】図３（ａ）、図３（ｂ）は図２の位相比較
回路の動作を示すタイミング図である。以上のように構
成された位相比較回路について、図２、図３を用いて動
作を説明する。
回路の動作を示すタイミング図である。以上のように構
成された位相比較回路について、図２、図３を用いて動
作を説明する。
【００２３】まず、ＭＵＳＥ信号時には図３（ａ）に示
すようにタイミング発生回路２７にＨＤパルスが入力さ
れると、ＣＬＲパルスが発生し、累積加算器のレジスタ
２５をクリアする。次にＳＥＬ信号により１クロック毎
に−１／２、０、１、０、−１／２の係数が掛けられた
入力データがデータ選択回路２１で選択され累積加算さ
れる。最後にＬＤパルスにより累積加算されたデータが
レジスタ２６に記憶され出力される。ＰＯＬパルスは１
ライン毎に反転し極性反転回路２３によりデータの極性
を反転する。
すようにタイミング発生回路２７にＨＤパルスが入力さ
れると、ＣＬＲパルスが発生し、累積加算器のレジスタ
２５をクリアする。次にＳＥＬ信号により１クロック毎
に−１／２、０、１、０、−１／２の係数が掛けられた
入力データがデータ選択回路２１で選択され累積加算さ
れる。最後にＬＤパルスにより累積加算されたデータが
レジスタ２６に記憶され出力される。ＰＯＬパルスは１
ライン毎に反転し極性反転回路２３によりデータの極性
を反転する。
【００２４】以上のようにして位相比較を行うが、原理
は図６のＭＵＳＥ用の位相比較回路３２と同じである。
は図６のＭＵＳＥ用の位相比較回路３２と同じである。
【００２５】次に、ＮＴＳＣの場合には図３（ｂ）に示
すようにＨＤパルスを２分周したＨＤ２パルスを基準と
してタイミングを発生する。すなわちＨＤ２パルスによ
り累積加算器をクリアし、ＳＥＬデータとデータ選択回
路で−１／２、−１／２、−１／２、０、１、１、１、
０、−１／２、−１／２、−１／２のデータを選択して
累積加算を行う。最後に結果をＬＤパルスによりレジス
タ２６に記憶して出力する。ＮＴＳＣの同期信号はＭＵ
ＳＥに比べて振幅も帯域も約半分しかないため、ここで
は３倍して誤差出力のレベルを概略合わせている。
すようにＨＤパルスを２分周したＨＤ２パルスを基準と
してタイミングを発生する。すなわちＨＤ２パルスによ
り累積加算器をクリアし、ＳＥＬデータとデータ選択回
路で−１／２、−１／２、−１／２、０、１、１、１、
０、−１／２、−１／２、−１／２のデータを選択して
累積加算を行う。最後に結果をＬＤパルスによりレジス
タ２６に記憶して出力する。ＮＴＳＣの同期信号はＭＵ
ＳＥに比べて振幅も帯域も約半分しかないため、ここで
は３倍して誤差出力のレベルを概略合わせている。
【００２６】以上のように本実施例によれば、クロック
再生装置にＭＵＳＥ信号のフレームパルスを検出するフ
レームパルス検出回路８と、ＮＴＳＣ信号の同期信号を
分離し検出する同期検出回路９と、前記フレームパルス
検出回路８と同期検出回路９の検出信号によりスイッチ
７を切り換えて前記分周回路６の分周比を切り換えるス
イッチ回路とにより構成されたＰＬＬを設けることによ
り、ＭＵＳＥとＮＴＳＣでほぼ同一のクロックを発生で
き、信号処理の共用化と、メモリの共用化を図ることが
できる優れたクロック再生装置を実現できるものであ
る。
再生装置にＭＵＳＥ信号のフレームパルスを検出するフ
レームパルス検出回路８と、ＮＴＳＣ信号の同期信号を
分離し検出する同期検出回路９と、前記フレームパルス
検出回路８と同期検出回路９の検出信号によりスイッチ
７を切り換えて前記分周回路６の分周比を切り換えるス
イッチ回路とにより構成されたＰＬＬを設けることによ
り、ＭＵＳＥとＮＴＳＣでほぼ同一のクロックを発生で
き、信号処理の共用化と、メモリの共用化を図ることが
できる優れたクロック再生装置を実現できるものであ
る。
【００２７】また実施例では、１６．２ＭＨｚのクロッ
クを例にして説明しているが、実際にはもっと高い周波
数から分周して各種の必要なクロックの再生を行ってい
る。
クを例にして説明しているが、実際にはもっと高い周波
数から分周して各種の必要なクロックの再生を行ってい
る。
【００２８】
【発明の効果】以上のように本発明は、発生されたクロ
ックを所定の分周比で分周しＨＤパルスを出力する分周
回路と、入力信号の同期信号部分と分周したＨＤパルス
との位相比較を行う位相比較回路と、位相比較回路から
の位相誤差を累積演算するループフィルタと、ループフ
ィルタの出力をアナログ信号に変換するＤ／Ａ変換器
と、Ｄ／Ａ変換器の出力信号で制御されクロックを発生
する電圧制御発振器と、ＭＵＳＥ信号のフレームパルス
を検出するフレームパルス検出回路と、ＮＴＳＣ信号の
同期信号を分離し検出する同期検出回路と、前記フレー
ムパルス検出回路と同期検出回路の検出信号によりスイ
ッチを切り換えて前記分周回路の分周比を切り換えるス
イッチ回路とにより構成されたＰＬＬを設けることによ
り、ＭＵＳＥとＮＴＳＣでほぼ同一のクロックを発生で
き、信号処理の共用化と、メモリの共用化を図ることが
できる優れたクロック再生装置を実現できるものであ
る。
ックを所定の分周比で分周しＨＤパルスを出力する分周
回路と、入力信号の同期信号部分と分周したＨＤパルス
との位相比較を行う位相比較回路と、位相比較回路から
の位相誤差を累積演算するループフィルタと、ループフ
ィルタの出力をアナログ信号に変換するＤ／Ａ変換器
と、Ｄ／Ａ変換器の出力信号で制御されクロックを発生
する電圧制御発振器と、ＭＵＳＥ信号のフレームパルス
を検出するフレームパルス検出回路と、ＮＴＳＣ信号の
同期信号を分離し検出する同期検出回路と、前記フレー
ムパルス検出回路と同期検出回路の検出信号によりスイ
ッチを切り換えて前記分周回路の分周比を切り換えるス
イッチ回路とにより構成されたＰＬＬを設けることによ
り、ＭＵＳＥとＮＴＳＣでほぼ同一のクロックを発生で
き、信号処理の共用化と、メモリの共用化を図ることが
できる優れたクロック再生装置を実現できるものであ
る。
【図１】本発明の一実施例におけるクロック再生装置の
ブロック図
ブロック図
【図２】本発明の一実施例における位相比較回路の構成
図
図
【図３】（ａ）本発明の一実施例における位相比較回路
のＭＵＳＥ信号時の動作タイミングの説明図（ｂ）本発
明の一実施例における位相比較回路のＮＴＳＣ信号時の
動作タイミングの説明図
のＭＵＳＥ信号時の動作タイミングの説明図（ｂ）本発
明の一実施例における位相比較回路のＮＴＳＣ信号時の
動作タイミングの説明図
【図４】本発明の一実施例のクロック再生装置を含むハ
イビジョン受信機のシステム構成図
イビジョン受信機のシステム構成図
【図５】従来例のハイビジョン受信機のシステム構成図
【図６】ＭＵＳＥデコーダのクロック発生回路の構成図
１ Ａ／Ｄ変換器 ２ 位相比較回路 ３ ループフィルタ ４ Ｄ／Ａ変換器 ５ 電圧制御発振器（ＶＣＯ） ６ Ｎ分周回路 ７ 切り換えスイッチ ８ フレームパルス検出回路 ９ 同期検出回路
Claims (2)
- 【請求項１】 ディジタル化されたＭＵＳＥ信号あるい
はＮＴＳＣ信号を入力し、発生されたクロックを所定の
分周比で分周しＨＤパルスを出力する分周回路と、入力
信号の同期信号部分と分周したＨＤパルスとの位相比較
を行う位相比較回路と、位相比較回路からの位相誤差を
累積演算するループフィルタと、ループフィルタの出力
をアナログ信号に変換するＤ／Ａ変換器と、Ｄ／Ａ変換
器の出力信号で制御されクロックを発生する電圧制御発
振器と、ＭＵＳＥ信号のフレームパルスを検出するフレ
ームパルス検出回路と、ＮＴＳＣ信号の同期信号を分離
し検出する同期検出回路と、前記フレームパルス検出回
路と同期検出回路の検出信号によりスイッチを切り換え
て前記分周回路の分周比を切り換えるスイッチ回路とに
より構成されたＰＬＬ回路によりＭＵＳＥおよびＮＴＳ
Ｃに対して必要なクロックを発生することを特徴とする
クロック発生装置。 - 【請求項２】 位相比較回路は１、−１／２、０倍の係
数が掛けられた入力信号を切り換えるスイッチと、極性
反転回路とが直列に接続され、その出力にクリアされて
からクロック毎に入力信号を累積加算する累積加算器
と、累積加算器の出力を記憶するラッチ回路とが接続さ
れ、前記分周回路からのＨＤパルスとクロックから上記
演算回路に必要なタイミングを供給するタイミング発生
回路を有することを特徴とする請求項１記載のクロック
再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232787A JPH0576049A (ja) | 1991-09-12 | 1991-09-12 | クロツク再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232787A JPH0576049A (ja) | 1991-09-12 | 1991-09-12 | クロツク再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0576049A true JPH0576049A (ja) | 1993-03-26 |
Family
ID=16944742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232787A Pending JPH0576049A (ja) | 1991-09-12 | 1991-09-12 | クロツク再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0576049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135621A (ja) * | 2000-10-27 | 2002-05-10 | Sony Corp | 映像信号処理装置及び方法 |
| US7983525B2 (en) | 2005-09-08 | 2011-07-19 | Sony Corporation | Recording apparatus and method and program |
-
1991
- 1991-09-12 JP JP3232787A patent/JPH0576049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135621A (ja) * | 2000-10-27 | 2002-05-10 | Sony Corp | 映像信号処理装置及び方法 |
| US7983525B2 (en) | 2005-09-08 | 2011-07-19 | Sony Corporation | Recording apparatus and method and program |
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