JPH08223545A

JPH08223545A - クロック再生回路、文字放送デコード装置及び受信装置

Info

Publication number: JPH08223545A
Application number: JP2240295A
Authority: JP
Inventors: Kosuke Yoshimura; 幸祐吉村; Hiroyuki Kawashima; 弘之川島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-02-10
Filing date: 1995-02-10
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】バーストＡＣＣ回路等が不要で、且つ、最適
なサンプルを得る文字データ再生用クロックを作成する
と共に１つの発振器にて回路を構成する。【構成】位相比較器５、加算器７、ループフィルタ
８、電圧可変型発振器９及び１／７２８分周器１０から
第１の位相同期ループ回路Ａを構成し、ＡＤ変換器１、
クロックランイン信号位相エラー算出回路４、完全積分
型ループフィルタ１１、選択スイッチＳＷ、上記加算器
７、上記ループフィルタ８及び上記電圧可変型発振器９
から第２の位相同期ループ回路Ｂを構成し、クロックラ
ンイン信号検出回路３がクロックランイン信号を検出す
ると、上記位相比較器５の出力する位相差データの値を
固定し、且つ、上記選択スイッチＳＷの接続をａ端子か
らｂ端子に切り換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号より文字デー
タ再生用クロックを再生するクロック再生回路及び文字
放送デコード装置、並びに、映像信号より確認信号再生
用クロックを再生するクロック再生回路及び受信装置に
関する。

【０００２】

【従来の技術】文字放送伝送システムは、映像信号の垂
直帰線期間の指定された水平走査線期間に、様々な番組
をデジタル信号にて伝送するシステムである。このデジ
タル信号である文字データを抽出するために文字データ
再生用クロックを再生するクロック再生回路が必要であ
り、この従来の回路ブロック図が図８に示されている。

【０００３】図８において、入力映像信号はＢＰＦ（バ
ンドパスフィルタ）回路３０及び同期分離回路３１にそ
れぞれ供給されている。ＢＰＦ回路３０は映像信号中の
色成分帯域を通し、この色成分をバーストＡＣＣ（オー
トマチック・カラー・コントロール）回路３２に出力す
る。同期分離回路３１は映像信号中の同期信号を分離し
てバーストゲートタイミング発生回路３３に出力する。
バーストゲートタイミング発生回路３３は同期信号に基
づきカラーバースト信号のタイミングを検出し、バース
トゲート信号をバーストＡＣＣ回路３２に出力する。バ
ーストＡＣＣ回路３２は映像信号の色成分信号よりカラ
ーバースト信号を抜き出し、抜き出したカラーバースト
信号を一定レベルの出力としてｆｓｃ（カラーサブキャ
リア周波数）クロック再生用発振器（ｆｓｃＶＣＯ）３
４に出力する。

【０００４】ｆｓｃクロック再生用発振器３４はカラー
バースト信号に基づきｆｓｃクロックを再生し、この再
生したｆｓｃクロックを１／５分周器３５に出力する。
１／５分周器３５は１／５倍のｆｓｃを作成して１／５
・ｆｓｃクロックを位相比較器３６に出力する。位相比
較器３６と１６／５・ｆｓｃ発生用発振器（１６／５・
ｆｓｃＶＣＯ）３７と１／１６分周器３８とにて位相同
期ループ回路が構成され、１６／５・ｆｓｃ発生用発振
器３７よりｆｓｃクロックに同期した１６／５倍のｆｓ
ｃクロックが出力される。

【０００５】４位相８／５・ｆｓｃクロック発生回路３
９は、１６／５・ｆｓｃクロックから、位相の異なった
４種類の８／５倍のｆｓｃクロックを作成してクロック
選択回路４０に出力し、クロック選択回路４０は４種類
のクロックの中から１つを選択する。即ち、デジタル信
号である文字データのデータレートは、ｆｓｃの８／５
倍であり、４種類の８／５・ｆｓｃクロックの中から文
字データを正しく再生できる８／５・ｆｓｃクロックを
選択し、これを文字データ用クロックとして利用する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のクロック再生回路によれば、ｆｓｃクロックを再生
し、これに基づいて文字データ用クロックを作成してい
る。従って、弱電界等によりカラーバーストのレベルが
変動するのに対処するため、バーストＡＣＣ回路３２等
が必要であった。又、ｆｓｃと文字データとの位相関係
は、伝搬状態等により一定ではないため、選択により得
られた文字データ用クロックが常に最適な状態で文字デ
ータをサンプリングするとは限らない。さらに、ｆｓｃ
クロック再生用発振器３４と１６／５・ｆｓｃクロック
発生用発振器３７との２つの発振器が必要であった。

【０００７】そこで、本発明はｆｓｃクロックに基づい
て文字データ用クロックを作成することに起因する上述
の欠点を解消し、バーストＡＣＣ回路等が不要で、且
つ、常に最適なサンプルを得る文字データ再生用クロッ
クが作成できるクロック再生回路及び文字放送デコード
装置を提供することを課題とする。又、バーストＡＣＣ
回路等が不要で、且つ、常に最適なサンプルを得る文字
データ用クロックが作成できると共に１つの発振器で構
成できるクロック再生回路及び文字放送デコード装置を
提供することを課題とする。さらに第２世代ＥＤＴＶ放
送に対応して識別制御信号が導入され、その確認信号を
再生するための確認信号再生用クロックを作成するクロ
ック再生回路及び受信装置を提供することを課題とす
る。

【０００８】

【課題を解決するための手段】上記課題を達成するため
の第１発明のクロック再生回路及び文字放送デコード装
置は、入力映像信号の水平同期信号を抽出し、この水平
同期信号に基づき文字データ再生用クロックを再生し、
この文字データ再生用クロックの位相を前記入力映像信
号のクロックランイン信号の位相に同期させるものであ
る。

【０００９】また、第２発明のクロック再生回路及び文
字放送デコード装置は、発振器を有し、入力映像信号の
水平同期信号に位相が同期されたクロックを出力する第
１の位相同期ループ回路と、前記発振器を含み、前記入
力映像信号のクロックランイン信号に位相が同期された
クロックを出力する第２の位相同期ループ回路とを有
し、前記入力映像信号のクロックランイン信号を検出す
ると、前記第１の位相同期ループ回路の動作を固定し、
前記第２の位相同期ループ回路の動作を開始するもので
ある。

【００１０】また、第３発明のクロック再生回路及び文
字放送デコード装置は、入力映像信号の水平同期信号と
発振器の出力するクロックとの位相差データを出力する
位相比較器と、この位相比較器が出力する位相差データ
に基づき発振周波数を可変する前記発振器とを有する第
１の位相同期ループ回路と、前記入力映像信号を前記発
振器の出力するクロックでデジタル信号に変換するＡＤ
変換器と、このＡＤ変換器でデジタル化された映像信号
のクロックランイン信号の位相エラーを算出するクロッ
クランイン信号位相エラー算出回路と、このクロックラ
ンイン信号位相エラー算出回路の位相エラー値を前記位
相比較器の位相差データに重畳するか否か選択する選択
スイッチと、この選択スイッチにより前記クロックラン
イン信号の位相エラー値を重畳した場合に、前記発振器
を含めて構成される第２の位相同期ループ回路とを有
し、前記入力映像信号のクロックランイン信号を検出す
ると、前記位相比較器が出力する位相差データを固定
し、且つ、前記選択スイッチにより前記第２の位相同期
ループ回路を閉じるよう制御するものである。

【００１１】さらに、確認信号用クロックを作成するク
ロック再生回路及び受信装置は、第１発明から第３発明
の上記構成において、文字データ用クロックを確認信号
用クロックに、クロックランイン信号を確認信号に、ク
ロックランイン信号位相エラー算出回路を確認信号位相
エラー算出回路にそれぞれ置き換えて構成したものであ
る。

【００１２】

【作用】第１発明によれば、カラーサブキャリアクロッ
クではなく水平同期信号に基づき文字データ再生用クロ
ックが再生され、この文字データ再生用クロックが文字
データと一定の位相関係にあるクロックランイン信号に
同期される。

【００１３】第２発明によれば、第１の位相同期ループ
回路でカラーサブキャリアクロックではなく水平同期信
号に位相が同期したクロックを再生し、入力映像信号の
クロックランイン信号を検出すると、第１の位相同期ル
ープ回路の動作を固定し、第１の位相同期ループ回路内
の発振器を含む第２の位相同期ループ回路の動作を開始
し、第２の位相同期ループ回路で上記クロックの位相が
文字データと一定の位相関係にあるクロックランイン信
号に同期される。

【００１４】第３発明によれば、第１の位相同期ループ
回路でカラーサブキャリアクロックではなく水平同期信
号に位相が同期したクロックを再生し、入力映像信号の
クロックランイン信号を検出すると、選択スイッチによ
り第１の位相同期ループ回路内の発振器を含む第２の位
相同期ループ回路が構成され、クロックランイン信号位
相エラー演出回路の位相エラーが位相比較器の位相差デ
ータに重畳されて発振器に出力されることにより、第２
の位相同期ループ回路で上記クロックの位相が文字デー
タと一定の位相関係にあるクロックランイン信号に同期
される。

【００１５】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１から図５には本発明の第１実施例が示され、こ
の第１実施例は本発明を映像信号より文字データ再生用
クロックを再生するクロック再生回路に適用した場合を
示す。

【００１６】図５には文字データが挿入された映像信号
の一部波形図が示されている。図５において、映像信号
の垂直帰線期間の指定された水平走査線期間には文字デ
ータが重畳され、文字データの先頭部分にはクロックラ
ンイン信号（ＣＲＩ信号）が配置されている。このクロ
ックランイン信号の周波数は４／５ｆｓｃ：カラーサブ
キャリア周波数）であると共に１８２ｆ_H（ｆ_H：水平同
期周波数）である。そして、クロックランイン信号は文
字データと一定の位相関係にある。

【００１７】図１には文字放送デコード装置のクロック
再生回路の回路ブロック図が示されている。図１におい
て、ＡＤ変換器１は入力映像信号を下記する電圧可変型
発振器９の出力クロックに基づきデジタル信号に変換
し、このデジタル映像信号を同期分離回路２、クロック
ランイン信号検出回路３及びクロックランイン信号位相
エラー算出回路４にそれぞれ出力する。同期分離回路２
はデジタル映像信号中から同期信号を分離し、位相比較
器５に水平同期信号を、クロックランイン信号ゲートタ
イミング発生回路６に垂直同期信号及び水平同期信号を
それぞれ出力する。

【００１８】位相比較器５は、水平同期信号の位相と下
記する１／７２８分周器１０の出力クロックの位相とを
比較し、その位相差データを加算器７及びループフィル
タ８を介して発振器である電圧可変型発振器（ＶＣＯ）
９に出力する。又、位相比較器５はクロックランイン信
号検出回路３からＣＲＩ検出信号が出力されると、出力
である位相差データをその値で固定するよう構成されて
いる。電圧可変型発振器９は入力される位相差データに
基づき発振周波数を可変し、位相差データをゼロとする
よう動作する。電圧可変型発振器９の出力は１／７２８
分周器１０で７２８分周された後位相比較器５に戻され
る。即ち、位相比較器５、加算器７、ループフィルタ
８、電圧可変型発振器９及び１／７２８分周器１０にて
第１の位相同期ループ回路Ａが構成されており、電圧可
変型発振器９からは水平同期信号に同期した７２８ｆ_H
（ｆ_H：水平同期周波数）のクロックが出力される。

【００１９】一方、クロックランイン信号ゲートタイミ
ング発生回路６は、垂直同期信号及び水平同期信号に基
づきクロックランイン信号の挿入されている位置を算出
し、その期間を示すＣＲＩゲート信号をクロックランイ
ン信号検出回路３に出力する。クロックランイン信号検
出回路３は、ＣＲＩゲート信号期間内に入力されるデジ
タル映像信号のデータを解析し、デジタル映像信号にク
ロックランイン信号が挿入されているか否かを検出す
る。クロックランイン信号検出回路３はクロックランイ
ン信号を検出すると、クロックランイン信号を検出でき
ないフィールドが来るまでＣＲＩ検出信号を位相比較器
５及び選択スイッチＳＷに出力する。又、クロックラン
イン信号検出回路３はクロックランイン信号を検出する
と、クロックランイン信号の位置を示す検出位置信号を
クロックランイン信号位相エラー算出回路４に出力す
る。

【００２０】クロックランイン信号位相エラー算出回路
４はクロックランイン信号のサンプルエラーを算出し、
この位相エラー値を電圧値として完全積分型ループフィ
ルタ１１に出力する。クロックランイン信号位相エラー
算出回路４のサンプルエラーの算出手段等については下
記に詳述する。完全積分型ループフィルタ１１は、上記
ループフィルタ８に較べてその時定数が非常に大きく構
成されており、完全積分型ループフィルタ１１によりフ
ィルタリングされた位相エラー値は選択スイッチＳＷの
ｂ端子に供給されている。選択スイッチＳＷのａ端子に
は位相エラー値としてゼロ値が供給されており、選択ス
イッチＳＷにより選択された位相エラー値は上記加算器
７に出力される。選択スイッチＳＷはクロック信号検出
回路３よりＣＲＩ検出信号が出力される期間はｂ端子を
選択し、それ以外の期間はａ端子を選択するよう構成さ
れる。即ち、選択スイッチＳＷがｂ端子を選択すると、
ＡＤ変換器１、クロックランイン信号位相エラー算出回
路４、完全積分型ループフィルタ１１、選択スイッチＳ
Ｗ、加算器７、ループフィルタ８及び電圧可変型発振器
９にて第２の位相同期ループ回路Ｂが構成される。

【００２１】また、電圧可変型発振器９の出力は２位相
３６４ｆ_H発振回路１２に出力され、２位相３６４ｆ_H発
振回路１２は７２８ｆ_Hクロックより、１８０度位相シ
フトした２種類の３６４ｆ_Hクロックを発生させる。こ
の２種類の３６４ｆ_Hクロックはクロック選択回路１３
に供給され、クロック選択回路１３は２種類のクロック
の１つを選択する。

【００２２】図２にはクロックランイン信号位相エラー
算出回路４のサンプルエラーの算出手段を説明する図が
示されている。図２において、クロックランイン信号位
相エラー算出回路４ではクロックランイン信号の波形立
ち上がり部分のサンプルについて、７２８ｆ_Hクロック
を用いＡ，Ｂ，Ｃの各ポイントに対しＢ−｛（Ａ＋Ｃ）
／２｝＝ＳＥの演算を行う。そして、サンプル位置が最
適であれば、ＳＥ＝０、サンプル位置が遅れていればＳ
Ｅ＞０、サンプル位置が早すぎればＳＥ＜０の値とな
る。即ち、位相差に応じた値が位相エラー値として算出
される。尚、クロックランイン信号の波形立ち下がり部
分でサンプルする場合には位相エラー値の極性を反転さ
せる。

【００２３】図３及び図４には上記位相エラー値をデジ
タルで表現した場合、１ビット以下の量をも表現すると
きの説明図が示されている。即ち、クロックランイン信
号の位相エラー値は、位相比較器５の位相差データに較
べて微小であるため、１ビット以下の量も必要であり、
且つ、有効である。図３に示すように、位相エラー値を
８ビットで表し、この位相エラー値をアンド回路１４の
一方の入力端子に導き、このアンド回路１４の他方の入
力端子にはゲート信号が導かれている。そして、位相エ
ラー値が「０１」（１６進表示）以下であったとする
と、エラー値を「０１」の１／ｎとする場合にはゲート
信号の出力時間を１／ｎの時間としてエラー値出力の時
間を制御する。即ち、図４に示すように、エラー値を
「０１」そのまま出力したい場合にはゲート信号を出力
し続け、エラー値を「０１」の１／２としたい場合には
ゲート信号を１／２の時間だけ出力し、エラー値を「０
１」の１／４としたい場合にはゲート信号を１／４の時
間だけ出力する。

【００２４】尚、上記実施例では全てのビット線をアン
ド回路１４に導くよう構成したが、最下位ビット線のみ
をアンド回路に導くよう構成しても１ビット以下の値を
出力できる。但し、上記実施例の如く全てのビット線を
アンド回路１４に導くよう構成すれば１ビット以上の値
で、且つ、細かい値も出力できる。例えば、エラー値
「０３」（１６進表示）の１／２，１／４等の値であ
る。

【００２５】以下、上記構成の作用を説明する。映像信
号が入力されると、ＡＤ変換器１でデジタル信号に変換
され、同期信号が同期分離回路２によって分離される。
分離された水平同期信号は位相比較器５に送られる。
又、電圧可変型発振器（ＶＣＯ）９で発生されたクロッ
クは１／７２８分周器１０にて分周され、この分周され
たクロックが位相比較器５に送られる。位相比較器５は
双方のクロックの位相を比較し、その位相差データが加
算器１１に送られる。ここで、選択スイッチＳＷはａ端
子側に接続されているので、位相エラー値としてはゼロ
が加えられるため、位相比較器５の位相差データがその
ままループフィルタ８を通る。そして、電圧可変型発振
器９のコントロール電圧となり、電圧可変型発振器９の
発振周波数をコントロールする。即ち、第１の位相同期
ループ回路Ａは水平同期系ＰＬＬ（フェーズロックドル
ープ）として動作し、電圧可変型発振器９の発振周波数
は７２８倍のｆ_Hにて安定する。

【００２６】一方、クロックランインゲートタイミング
発生回路６は、同期信号を基にＣＲＩゲート信号を作成
し、クロックランイン信号検出回路３はＣＲＩゲート信
号を基にクロックランイン信号を検出する。すると、ク
ロックランイン信号検出回路３は位相比較器５及び選択
スイッチＳＷにＣＲＩ検出信号を出力し、位相比較器５
の位相差データがその値で固定されると共に選択スイッ
チＳＷがｂ端子側に切り換えられる。即ち、第１の位相
同期ループ回路Ａの動作が固定される。

【００２７】また、クロックランイン信号を検出する
と、クロックランイン信号検出回路３はクロックランイ
ン信号位相エラー算出回路４に検出位置信号を出力す
る。クロックランイン位相エラー算出回路４はクロック
ランイン信号のサンプルエラーを算出し、この位相エラ
ー値が完全積分型ループフィルタ１１を経て加算器７に
供給される。加算器７ではこの位相エラー値が位相比較
器５の出力である固定位相差データと加算され、この加
算値がループフィルタ８を経て電圧可変型発振器９のコ
ントロール電圧となり、電圧可変型発振器９の発振周波
数をコントロールする。即ち、第２の位相同期ループ
回路Ｂはクロックランインサンプル系ＰＬＬとして動作
し、電圧可変型発振器９の発振クロックはＡＤ変換する
際のクロックランイン信号のサンプル位置を最良（Ｂ−
｛（Ａ＋Ｃ）／２｝＝０）とするよう動作する。その結
果として電圧可変型発振器９の発振クロックはクロック
ランイン信号を図２の（ｂ）のようにサンプルされた状
態で安定する。この７２８ｆ_Hクロックにより２位相３
６４ｆ_H発生回路１２では図２に示す２種類の３６４ｆ_H
クロックが作成され、その１つが文字データ再生用クロ
ックとして使われる。従って、常に最適な状態で文字デ
ータが再生される。

【００２８】上記動作において、第１の位相同期ループ
回路Ａが組まれた場合にはループフィルタ８のみが、第
２の位相同期ループ回路Ｂが組まれた場合にはループフ
ィルタ８と完全積分型ループフィルタ１１の２つが用い
られる。完全積分型ループフィルタ１１は第２の位相同
期ループ回路Ｂ、即ち、クロックランインサンプル系Ｐ
ＬＬ用であり、ループフィルタ８に較べて時定数が非常
に大きくなっているので、クロックランインサンプル系
ＰＬＬが組まれたときにはループフィルタ８からの影響
を受けない。

【００２９】また、完全積分型ループフィルタ１１を使
用しているので、電圧可変型発振器９の温度特性による
オフセットによりクロックランインサンプル位置が最適
位置よりずれるのを防止できる。

【００３０】さらに、完全積分型ループフィルタ１１の
位相エラー値は、選択スイッチＳＷがａ端子からｂ端子
に切り替わった当初ゼロであり、徐々にクロックランイ
ン信号位相エラー算出回路４の位相エラー値を反映する
ため、第１の位相同期ループ回路Ａから第２の位相同期
ループ回路Ｂへの切り替わり点が不連続にならない。

【００３１】さらにまた、クロックランイン信号位相エ
ラー算出回路４は、１ビット以下の量をも出力できるた
め、ビット数を増やすことなく微小な値を出力できる。
図６及び図７には本発明の第２実施例が示され、この第
２実施例は本発明を映像信号より確認信号用クロックを
再生するクロック再生回路に適用した場合を示す。図６
には識別制御信号が挿入された映像信号の一部波形図が
示されている。図６において、２世代ＥＤＴＶ放送に対
応して、その識別と制御に用いるため識別制御信号が導
入され、この識別制御信号は映像信号の垂直帰線期間の
指定された水平走査線期間に重畳されている。この識別
制御信号内には本識別制御信号が従来の映像信号ではな
いことを示す確認信号が挿入されており、この確認信号
の周波数は４／７ｆｓｃ（ｆｓｃ：カラーサブキャリア
周波数）であると共に１３０ｆ_H（ｆ_H：水平同期周波
数）である。

【００３２】図７には受信装置のクロック再生回路の回
路ブロック図が示されている。図７において、第１実施
例の回路ブロック（図１）と比較して、クロックランイ
ン信号ゲートタイミング発生回路６が識別制御信号ゲー
トタイミング発生回路２０に、クロックランイン信号検
出回路３が確認信号検出回路２１に、クロックランイン
位相エラー算出回路４が確認信号位相エラー算出回路２
２にそれぞれ置換されている。

【００３３】識別制御信号ゲートタイミング発生回路２
０は、識別制御信号の挿入されている位置を算出し、そ
の期間だけ識別制御ゲート信号を確認信号検出回路２１
に出力する。確認信号検出回路２１は、識別制御ゲート
信号期間内に入力されるデジタル映像信号のデータを解
析し、デジタル映像信号に確認信号が挿入されているか
否かを検出する。確認信号を検出すると、確認信号検出
信号を位相比較器５及び選択スイッチＳＷに出力すると
共に確認信号の位置を示す検出位置信号を確認信号位相
エラー算出回路２２に出力する。確認信号位相エラー算
出回路２２は、確認信号のサンプルエラーを算出し、こ
の位相エラー値を電圧値として完全積分型ループフィル
タ１１に出力する。確認信号位相エラー算出回路２２の
サンプルエラーの算出手段は上記第１実施例の場合と同
様であり、又、１ビット以下の量を出力する手段も第１
実施例の場合と同様である。

【００３４】また、第１実施例の回路ブロック（図１）
と比較して、１／７２８分周器１０が１／５２０分周器
２３に置換され、これに伴って２位相３６４ｆ_H発生回
路１２が２位相２６０ｆ_H発生回路２４に置換されてい
る。従って、第１の位相同期ループ回路Ａ′は、位相比
較器５、加算器７、ループフィルタ８、発振器である電
圧可変型発振器９及び１／５２０分周器２３にて構成さ
れ、電圧可変型発振器９の発振周波数は５２０倍のｆ_H
となる。又、第２の位相同期ループ回路Ｂ′は、ＡＤ変
換器１、確認信号位相エラー算出回路２２、完全積分型
ループフィルタ、選択スイッチＳＷ、加算器７、ループ
フィルタ８及び発振器である電圧可変型発振器９にて構
成される。他の構成は、第１実施例と同様であるため、
図面に同一符号を付してその説明を省略する。

【００３５】上記構成において、映像信号が入力される
と、第１実施例の場合と略同様に動作し、第１の位相同
期ループ回路Ａ′は水平同期系ＰＬＬ（フェーズロック
ドループ）として動作し、電圧可変型発振器９の発振周
波数は５２０倍のｆ_Hで安定する。一方、確認信号検出
回路２１が確認信号を検出すると、位相比較器５の位相
差データが現在出力している値で固定されると共に選択
スイッチＳＷがｂ端子側に切り換えられる。又、確認信
号位相エラー算出回路２２が確認信号のサンプルエラー
を算出し、この位相エラー値が完全積分型ループフィル
タ１１を経て加算器７に供給される。ここで、位相エラ
ー値が位相比較器５の固定位相差データと加算され、こ
の加算値がループフィルタ８を経て電圧可変型発振器９
のコントロール電圧となる。従って、第２の位相同期ル
ープ回路Ｂ′は確認信号サンプル系ＰＬＬとして動作
し、電圧可変型発振器９の発振クロックはＡＤ変換する
際の確認信号のサンプル位置を最良とするよう動作し、
その位置で安定する。このように作られた５２０倍のｆ
_Hクロックを基に２位相２６０ｆ_H発生回路２４では２種
類の２６０ｆ_Hクロックが作成され、その１つが確認信
号再生用クロックとされる。従って、最適な状態で確認
信号が再生される。

【００３６】

【発明の効果】以上述べたように本発明によれば、入力
映像信号の水平同期信号を抽出し、この水平同期信号に
基づき文字データ再生用クロック／確認信号再生用クロ
ックを再生し、この文字データ再生用クロック／確認信
号再生用クロックの位相を前記入力映像信号のクロック
ランイン信号の位相に同期させるよう構成したので、水
平同期信号に基づきクロックを再生するため、バースト
ＡＣＣ回路等が不要で、且つ、常に最適なサンプルを得
る文字データ再生用クロック／確認信号再生用クロック
を作ることができるという効果がある。

【００３７】また、他の本発明によれば、発振器を有
し、入力映像信号の水平同期されたクロックを出力する
第１の位相同期ループ回路と、前記発振器を含み、前記
入力映像信号のクロックランイン信号／確認信号に位相
が同期されたクロックを出力する第２の位相同期ループ
回路とを有し、前記入力映像信号のクロックランイン信
号／確認信号を検出すると、前記第１の位相同期ループ
回路の動作を固定し、前記第２の位相同期ループ回路の
動作を開始するよう構成したので、水平同期信号に基づ
きクロックを再生するため、バーストＡＣＣ回路等が不
要で、且つ、常に最適なサンプルを得る文字データ再生
用クロック／確認信号再生用クロックを作ることがで
き、又、第１及び第２の位相同期ループ回路で発振器を
共用するため、１つの発振器で構成できるという効果が
ある。又、バーストＡＣＣ回路等が不要で、且つ、発振
器が１つで足りることから回路の簡略化にも供する。

【００３８】さらに、他の発明によれば、入力映像信号
の水平同期信号と発振器の出力するクロックとの位相差
データを出力する位相比較器と、この位相比較器が出力
する位相差データに基づき発振周波数を可変する前記発
振器とを有する第１の位相同期ループ回路と、前記入力
映像信号を前記発振器の出力するクロックでデジタル信
号に変換するＡＤ変換器と、このＡＤ変換器でデジタル
化された映像信号のクロックランイン信号／確認信号の
位相エラーを算出するクロックランイン信号位相エラー
算出回路／確認信号エラー算出回路と、このクロックラ
ンイン信号位相エラー算出回路／確認信号位相エラー算
出回路の位相エラー値を前記位相比較器の位相差データ
に重畳するか否か選択する選択スイッチと、この選択ス
イッチにより前記クロックランイン信号位相エラー算出
回路／確認信号位相エラー算出回路の位相エラー値を重
畳した場合に、前記発振器を含めて構成される第２の位
相同期ループ回路とを有し、前記入力映像信号のクロッ
クランイン信号／確認信号を検出すると、前記位相比較
器が出力する位相差データを固定し、且つ、前記選択ス
イッチにより前記第２の位相同期ループ回路を閉じるよ
う制御したので、水平同期信号に基づきクロックを再生
するため、バーストＡＣＣ回路等が不要で、且つ、常に
最適なサンプルを得る文字データ再生用クロック／確認
信号再生用クロックを作ることができ、又、第１及び第
２の位相同期ループ回路で発振器を共用するため、１つ
の発振器で構成できるという効果がある。又、バースト
ＡＣＣ回路等が不要で、且つ、発振器が１つで足りるこ
とから回路の簡略化にも供する。

【図面の簡単な説明】

【図１】文字放送デコード装置のクロック再生回路の回
路ブロック図（第１実施例）。

【図２】クロックランイン信号のサンプルエラーの算出
手段を説明するための波形図（第１実施例）。

【図３】クロックランイン信号位相エラー算出回路の一
部回路ブロック図（第１実施例）。

【図４】（ａ）は１ビットをそのまま出力する場合のタ
イムチャート、（ｂ）は１ビットを１／２出力とする場
合のタイムチャート、（ｃ）は１ビットを１／４出力と
する場合のタイムチャート（第１実施例）。

【図５】映像信号中の文字データが挿入されている箇所
の概略波形図（第１実施例）。

【図６】映像信号中の識別制御信号が挿入されている箇
所の概略波形図（第２実施例）。

【図７】受信装置のクロック再生回路の回路ブロック図
（第２実施例）。

【図８】クロック再生回路の回路ブロック図（従来
例）。

【符号の説明】

Ａ，Ａ′…第１の位相同期ループ回路Ｂ，Ｂ′…第２の位相同期ループ回路１…ＡＤ変換器４…クロックランイン信号位相エラー算出回路５…位相比較器９…電圧可変型発振器（発振器）２２…確認信号位相エラー算出回路ＳＷ…選択スイッチ

Claims

【特許請求の範囲】

【請求項１】入力映像信号の水平同期信号を抽出し、
この水平同期信号に基づき文字データ再生用クロックを
再生し、この文字データ再生用クロックの位相を前記入
力映像信号のクロックランイン信号の位相に同期させる
ことを特徴とするクロック再生回路。
【請求項２】入力映像信号の水平同期信号を抽出し、
この水平同期信号に基づき文字データ再生用クロックを
再生し、この文字データ再生用クロックの位相を前記入
力映像信号のクロックランイン信号の位相に同期させる
クロック再生回路を備えたことを特徴とする文字放送デ
コード装置。
【請求項３】発振器を有し、入力映像信号の水平同期
信号に位相が同期されたクロックを出力する第１の位相
同期ループ回路と、前記発振器を含み、前記入力映像信号のクロックランイ
ン信号に位相が同期されたクロックを出力する第２の位
相同期ループ回路とを有し、前記入力映像信号のクロックランイン信号を検出する
と、前記第１の位相同期ループ回路の動作を固定し、前
記第２の位相同期ループ回路の動作を開始することを特
徴とするクロック再生回路。
【請求項４】発振器を有し、入力映像信号の水平同期
信号に位相が同期されたクロックを出力する第１の位相
同期ループ回路と、前記発振器を含み、前記入力映像信号のクロックランイ
ン信号に位相が同期されたクロックを出力する第２の位
相同期ループ回路とを有し、前記入力映像信号のクロックランイン信号を検出する
と、前記第１の位相同期ループ回路の動作を固定し、前
記第２の位相同期ループ回路の動作を開始するクロック
再生回路を備えたことを特徴とする文字放送デコード装
置。
【請求項５】入力映像信号の水平同期信号と発振器の
出力するクロックとの位相差データを出力する位相比較
器と、この位相比較器が出力する位相差データに基づき
発振周波数を可変する前記発振器とを有する第１の位相
同期ループ回路と、前記入力映像信号を前記発振器の出力するクロックでデ
ジタル信号に変換するＡＤ変換器と、このＡＤ変換器で
デジタル化された映像信号のクロックランイン信号の位
相エラーを算出するクロックランイン信号位相エラー算
出回路と、このクロックランイン信号位相エラー算出回
路の位相エラー値を前記位相比較器の位相差データに重
畳するか否か選択する選択スイッチと、この選択スイッ
チにより前記クロックランイン信号の位相エラー値を重
畳した場合に、前記発振器を含めて構成される第２の位
相同期ループ回路とを有し、前記入力映像信号のクロックランイン信号を検出する
と、前記位相比較器が出力する位相差データを固定し、
且つ、前記選択スイッチにより前記第２の位相同期ルー
プ回路を閉じるよう制御することを特徴とするクロック
再生回路。
【請求項６】入力映像信号の水平同期信号と発振器の
出力するクロックとの位相差データを出力する位相比較
器と、この位相比較器が出力する位相差データに基づき
発振周波数を可変する前記発振器とを有する第１の位相
同期ループ回路と、前記入力映像信号を前記発振器の出力するクロックでデ
ジタル信号に変換するＡＤ変換器と、このＡＤ変換器で
デジタル化された映像信号のクロックランイン信号の位
相エラーを算出するクロックランイン信号位相エラー算
出回路と、このクロックランイン信号位相エラー算出回
路の位相エラー値を前記位相比較器の位相差データに重
畳するか否か選択する選択スイッチと、この選択スイッ
チにより前記クロックランイン信号の位相エラー値を重
畳した場合に、前記発振器を含めて構成される第２の位
相同期ループ回路とを有し、前記入力映像信号のクロックランイン信号を検出する
と、前記位相比較器が出力する位相差データを固定し、
且つ、前記選択スイッチにより前記第２の位相同期ルー
プ回路を閉じるよう制御するクロック再生回路を備えた
ことを特徴とする文字放送デコード装置。
【請求項７】入力映像信号の水平同期信号を抽出し、
この水平同期信号に基づき識別制御信号内の確認信号再
生用クロックを再生し、この確認信号再生用クロックの
位相を前記入力映像信号の確認信号の位相に同期させる
ことを特徴とするクロック再生回路。
【請求項８】入力映像信号の水平同期信号を抽出し、
この水平同期信号に基づき識別制御信号内の確認信号再
生用クロックを再生し、この確認信号再生用クロックの
位相を前記入力映像信号の確認信号の位相に同期させる
クロック再生回路を備えたことを特徴とする受信装置。
【請求項９】発振器を有し、入力映像信号の水平同期
信号に位相が同期されたクロックを出力する第１の位相
同期ループ回路と、前記発振器を含み、前記入力映像信号の確認信号に位相
が同期されたクロックを出力する第２の位相同期ループ
回路とを有し、前記入力映像信号の確認信号を検出すると、前記第１の
位相同期ループ回路の動作を固定し、前記第２の位相同
期ループ回路の動作を開始することを特徴とするクロッ
ク再生回路。
【請求項１０】発振器を有し、入力映像信号の水平同
期信号に位相が同期されたクロックを出力する第１の位
相同期ループ回路と、前記発振器を含み、前記入力映像信号の確認信号に位相
が同期されたクロックを出力する第２の位相同期ループ
回路とを有し、前記入力映像信号の確認信号を検出すると、前記第１の
位相同期ループ回路の動作を固定し、前記第２の位相同
期ループ回路の動作を開始するクロック再生回路を備え
たことを特徴とする受信装置。
【請求項１１】入力映像信号の水平同期信号と発振器
の出力するクロックとの位相差データを出力する位相比
較器と、この位相比較器が出力する位相差データに基づ
き発振周波数を可変する前記発振器とを有する第１の位
相同期ループ回路と、前記入力映像信号を前記発振器の出力するクロックでデ
ジタル信号に変換するＡＤ変換器と、このＡＤ変換器で
デジタル化された映像信号の確認信号の位相エラーを算
出する確認信号位相エラー算出回路と、この確認信号位
相エラー算出回路の位相エラー値を前記位相比較器の位
相差データに重畳するか否か選択する選択スイッチと、
この選択スイッチにより確認信号位相エラー算出回路の
位相エラー値を重畳した場合に、前記発振器を含めて構
成される第２の位相同期ループ回路とを有し、前記入力映像信号の確認信号を検出すると、前記位相比
較器が出力する位相差データを固定し、且つ、前記選択
スイッチにより前記第２の位相同期ループ回路を閉じる
よう制御することを特徴とするクロック再生回路。
【請求項１２】入力映像信号の水平同期信号と発振器
の出力するクロックとの位相差データを出力する位相比
較器と、この位相比較器が出力する位相差データに基づ
き発振周波数を可変する前記発振器とを有する第１の位
相同期ループ回路と、前記入力映像信号を前記発振器の出力するクロックでデ
ジタル信号に変換するＡＤ変換器と、このＡＤ変換器で
デジタル化された映像信号の確認信号の位相エラーを算
出する確認信号位相エラー算出回路と、この確認信号位
相エラー算出回路の位相エラー値を前記位相比較器の位
相差データに重畳するか否か選択する選択スイッチと、
この選択スイッチにより確認信号位相エラー算出回路の
位相エラー値を重畳した場合に、前記発振器を含めて構
成される第２の位相同期ループ回路とを有し、前記入力映像信号の確認信号を検出すると、前記位相比
較器が出力する位相差データを固定し、且つ、前記選択
スイッチにより前記第２の位相同期ループ回路を閉じる
よう制御するクロック再生回路を備えたことを特徴とす
る受信装置。
【請求項１３】クロックランイン信号位相エラー算出
回路は、位相エラー値をデジタル信号として出力し、且
つ、このデジタル出力の少なくとも最下位ビットの出力
時間を制御する手段を有することを特徴とする請求項５
に記載のクロック再生回路。
【請求項１４】クロックランイン信号位相エラー算出
回路は、位相エラー値をデジタル信号として出力し、且
つ、このデジタル出力の少なくとも最下位ビットの出力
時間を制御する手段を有することを特徴とする請求項６
に記載の文字放送デコード装置。
【請求項１５】確認信号位相エラー算出回路は、位相
エラー値をデジタル信号として出力し、且つ、このデジ
タル出力の少なくとも最下位ビットの出力時間を制御す
る手段を有することを特徴とする請求項１１に記載のク
ロック再生回路。
【請求項１６】確認信号位相エラー算出回路は、位相
エラー値をデジタル信号として出力し、且つ、このデジ
タル出力の少なくとも最下位ビットの出力時間を制御す
る手段を有することを特徴とする請求項１２に記載の受
信装置。