JP3511821B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバーストロックから
ラインロックへのクロック変換処理回路を含んだテレビ
ジョン受信機に関する。
ラインロックへのクロック変換処理回路を含んだテレビ
ジョン受信機に関する。
【０００２】
【従来の技術】近年、テレビジョン受信機のディジタル
化が進み、標準方式のテレビジョン信号に対しても高画
質化のためフレームメモリを用いた３次元Ｙ／Ｃ分離処
理や、順次走査変換などのディジタル信号処理を行う機
器が増えている。
化が進み、標準方式のテレビジョン信号に対しても高画
質化のためフレームメモリを用いた３次元Ｙ／Ｃ分離処
理や、順次走査変換などのディジタル信号処理を行う機
器が増えている。
【０００３】テレビジョン信号のディジタル信号化にあ
たっては、アナログ入力映像信号をディジタル信号に変
換するＡ／Ｄ変換器とＡ／Ｄ変換するためのクロック発
生回路が必要である。標準方式のテレビジョン信号に同
期したクロックを生成する場合、テレビジョン信号に含
まれるカラーバースト信号にロックしたバーストロック
クロックと水平同期信号にロックしたラインロッククロ
ックの２種類が考えられそれぞれ次のような特徴があ
る。
たっては、アナログ入力映像信号をディジタル信号に変
換するＡ／Ｄ変換器とＡ／Ｄ変換するためのクロック発
生回路が必要である。標準方式のテレビジョン信号に同
期したクロックを生成する場合、テレビジョン信号に含
まれるカラーバースト信号にロックしたバーストロック
クロックと水平同期信号にロックしたラインロッククロ
ックの２種類が考えられそれぞれ次のような特徴があ
る。
【０００４】バーストロッククロックは３次元Ｙ／Ｃ分
離や色復調回路などのシステムクロックとして適してい
るが、ＶＴＲ（ビデオテープレコーダ）の再生信号等の
非標準信号に対しての安定性が劣っている。一方ライン
ロッククロックは水平同期信号を基準としているため、
非標準信号が入力された場合でも十分に同期をとること
ができる。
離や色復調回路などのシステムクロックとして適してい
るが、ＶＴＲ（ビデオテープレコーダ）の再生信号等の
非標準信号に対しての安定性が劣っている。一方ライン
ロッククロックは水平同期信号を基準としているため、
非標準信号が入力された場合でも十分に同期をとること
ができる。
【０００５】したがって、安定なシステムを構築するた
めにバーストロッククロックとラインロッククロックを
併用するシステムが考案されている。（たとえば特開平
７−２８８８４７号公報の映像信号位相補正回路や、特
開平８−７０４６３号公報の映像信号処理回路に記載さ
れている）。
めにバーストロッククロックとラインロッククロックを
併用するシステムが考案されている。（たとえば特開平
７−２８８８４７号公報の映像信号位相補正回路や、特
開平８−７０４６３号公報の映像信号処理回路に記載さ
れている）。
【０００６】図３、図４に従来の実施例を示す。図３に
おいて、１はアナログ映像信号入力端子、２はＡ／Ｄ変
換器、３は輝度信号と色信号を分離するＹ／Ｃ分離回
路、４は色復調回路、５は時間軸補正回路、６はたとえ
ば順次走査変換などを行う信号処理回路、７はＤ／Ａ変
換器、８、９はそれぞれ輝度信号、色信号の出力端子、
１０はテレビジョン信号に含まれるカラーバースト信号
を抽出するバースト信号抽出回路、１１は同期分離回
路、１２はバーストロッククロックを発生するバースト
ロックＰＬＬ回路、１３はラインロッククロックを発生
するラインロックＰＬＬ回路である。
おいて、１はアナログ映像信号入力端子、２はＡ／Ｄ変
換器、３は輝度信号と色信号を分離するＹ／Ｃ分離回
路、４は色復調回路、５は時間軸補正回路、６はたとえ
ば順次走査変換などを行う信号処理回路、７はＤ／Ａ変
換器、８、９はそれぞれ輝度信号、色信号の出力端子、
１０はテレビジョン信号に含まれるカラーバースト信号
を抽出するバースト信号抽出回路、１１は同期分離回
路、１２はバーストロッククロックを発生するバースト
ロックＰＬＬ回路、１３はラインロッククロックを発生
するラインロックＰＬＬ回路である。
【０００７】次に図３の動作を説明する。Ａ／Ｄ変換器
２によりディジタル信号に変換された映像信号からバー
スト抽出回路１０によりバースト信号を抜き出し、バー
ストロックＰＬＬ回路１２でバースト信号の色副搬送波
周波数（ｆｓｃ）を基準にバーストロッククロックを発
生させる。クロック周波数（ｆ１Ｈｚ）としてはｆｓｃ
の４倍または８倍に設定することが多い。Ａ／Ｄ変換器
２、Ｙ／Ｃ分離回路３、色復調回路４、および時間軸補
正回路５へのデータの書き込みはこのバーストロックク
ロックで行う。一方、同期分離回路１１では入力映像信
号に含まれる水平、垂直の同期信号を分離し、このうち
水平同期信号をラインロックＰＬＬ回路１３に入力して
ラインロッククロックの基準信号としている。ラインロ
ックＰＬＬ回路についてもう少し詳しく述べる。
２によりディジタル信号に変換された映像信号からバー
スト抽出回路１０によりバースト信号を抜き出し、バー
ストロックＰＬＬ回路１２でバースト信号の色副搬送波
周波数（ｆｓｃ）を基準にバーストロッククロックを発
生させる。クロック周波数（ｆ１Ｈｚ）としてはｆｓｃ
の４倍または８倍に設定することが多い。Ａ／Ｄ変換器
２、Ｙ／Ｃ分離回路３、色復調回路４、および時間軸補
正回路５へのデータの書き込みはこのバーストロックク
ロックで行う。一方、同期分離回路１１では入力映像信
号に含まれる水平、垂直の同期信号を分離し、このうち
水平同期信号をラインロックＰＬＬ回路１３に入力して
ラインロッククロックの基準信号としている。ラインロ
ックＰＬＬ回路についてもう少し詳しく述べる。
【０００８】ラインロックＰＬＬ回路のブロック図を図
４に示す。図４において、１４は基準水平同期信号入力
端子、１５は位相比較回路、１６はローパスフィルタ
ー、１７はＤ／Ａ変換器、１８はクロックを発振する発
振器、１９はクロックを分周する分周回路、２０は分周
回路１９でクロックを分周して作った水平パルス出力端
子、２１はラインロッククロックの出力端子である。
４に示す。図４において、１４は基準水平同期信号入力
端子、１５は位相比較回路、１６はローパスフィルタ
ー、１７はＤ／Ａ変換器、１８はクロックを発振する発
振器、１９はクロックを分周する分周回路、２０は分周
回路１９でクロックを分周して作った水平パルス出力端
子、２１はラインロッククロックの出力端子である。
【０００９】以下、図４の動作を説明する。発振器１８
はラインロッククロック（周波数ｆ２Ｈｚ）を発振する
電圧制御型の発振回路であり、Ｄ／Ａ変換器１７の出力
電圧により発振周波数（ｆ２Ｈｚ）が変化する。ライン
ロッククロック周波数（ｆ２Ｈｚ）はバーストロックク
ロック周波数（ｆ１Ｈｚ）と同じ周波数の４×ｆｓｃま
たは８×ｆｓｃである。
はラインロッククロック（周波数ｆ２Ｈｚ）を発振する
電圧制御型の発振回路であり、Ｄ／Ａ変換器１７の出力
電圧により発振周波数（ｆ２Ｈｚ）が変化する。ライン
ロッククロック周波数（ｆ２Ｈｚ）はバーストロックク
ロック周波数（ｆ１Ｈｚ）と同じ周波数の４×ｆｓｃま
たは８×ｆｓｃである。
【００１０】分周回路１９は発振器１８の出力であるク
ロックを分周して水平同期信号と同じ水平レートの信号
を作る回路である。たとえばクロックがｆｓｃの４倍の
約１４．３ＭＨｚであれば９１０分周すれば水平同期周
波数になるし、８倍の約２８．６ＭＨｚであれば１８２
０分周すればよい。
ロックを分周して水平同期信号と同じ水平レートの信号
を作る回路である。たとえばクロックがｆｓｃの４倍の
約１４．３ＭＨｚであれば９１０分周すれば水平同期周
波数になるし、８倍の約２８．６ＭＨｚであれば１８２
０分周すればよい。
【００１１】このようにして作った水平レートの信号を
位相比較器１５の一方の入力とし、もう一方の入力とし
て入力端子１４に前記同期分離回路１１で同期分離した
水平同期信号を入力し、両者の位相比較を行い、その出
力にローパスフィルター１６をかけ、Ｄ／Ａ変換器１７
でアナログ信号に変換して発振器１８に戻している。
位相比較器１５の一方の入力とし、もう一方の入力とし
て入力端子１４に前記同期分離回路１１で同期分離した
水平同期信号を入力し、両者の位相比較を行い、その出
力にローパスフィルター１６をかけ、Ｄ／Ａ変換器１７
でアナログ信号に変換して発振器１８に戻している。
【００１２】以上のようなループ回路により水平同期信
号にロックしたクロックを発生させている。
号にロックしたクロックを発生させている。
【００１３】ここで図３に戻って、時間軸補正回路５の
読み出しクロックと信号処理回路６、Ｄ／Ａ変換器７の
クロックとして水平同期信号を基準としたラインロック
クロックを用いることにより非標準信号に対しても安定
なシステムを構築している。
読み出しクロックと信号処理回路６、Ｄ／Ａ変換器７の
クロックとして水平同期信号を基準としたラインロック
クロックを用いることにより非標準信号に対しても安定
なシステムを構築している。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うな複数のクロックを用いたシステムではクロック同志
が干渉しあい、その妨害によりノイズが発生してしまう
という課題を有している。
うな複数のクロックを用いたシステムではクロック同志
が干渉しあい、その妨害によりノイズが発生してしまう
という課題を有している。
【００１５】ノイズが発生する原因について図５を用い
て簡単に説明する。図５（ａ）はバーストロッククロッ
ク、（ｂ）はバーストロッククロックと同位相のライン
ロッククロック、（ｃ）はラインロッククロック（ｂ）
の妨害を受けたＡ／Ｄ変換器の入力信号（破線が元の信
号）、（ｄ）はバーストロッククロックから少し位相が
ずれた時のラインロッククロック、（ｅ）はラインロッ
ククロック（ｄ）の妨害を受けた信号である。
て簡単に説明する。図５（ａ）はバーストロッククロッ
ク、（ｂ）はバーストロッククロックと同位相のライン
ロッククロック、（ｃ）はラインロッククロック（ｂ）
の妨害を受けたＡ／Ｄ変換器の入力信号（破線が元の信
号）、（ｄ）はバーストロッククロックから少し位相が
ずれた時のラインロッククロック、（ｅ）はラインロッ
ククロック（ｄ）の妨害を受けた信号である。
【００１６】図５（ｃ）の信号はバーストロッククロッ
ク（ａ）でサンプリングされるので、その場合黒丸で示
した点をサンプリングすることになり、そのレベルは元
の信号レベルと同じであり、ラインロッククロック
（ｂ）の妨害の影響はあらわれない。ところが、ライン
ロッククロックが（ｄ）のように少し位相がずれた場合
はその妨害を受けた信号（ｅ）をバーストロッククロッ
クでサンプリングすると、図５（ｅ）に黒丸で示したよ
うに元の信号レベルから少しだけずれてきてしまう。
ク（ａ）でサンプリングされるので、その場合黒丸で示
した点をサンプリングすることになり、そのレベルは元
の信号レベルと同じであり、ラインロッククロック
（ｂ）の妨害の影響はあらわれない。ところが、ライン
ロッククロックが（ｄ）のように少し位相がずれた場合
はその妨害を受けた信号（ｅ）をバーストロッククロッ
クでサンプリングすると、図５（ｅ）に黒丸で示したよ
うに元の信号レベルから少しだけずれてきてしまう。
【００１７】ラインロックＰＬＬは図４に示したように
水平同期周波数レートで位相比較を行うため、ラインロ
ッククロックとバーストロッククロックの位相はＰＬＬ
のジッタにより水平走査線毎に微妙に変化する。この位
相変化がラインロッククロックのＡ／Ｄ変換器への妨害
によって、水平走査線毎の微妙な輝度変化となり、横引
き状のノイズとして画面にあらわれてしまう。この横引
きノイズは輝度変化量としては微少なものであるが、低
周波ノイズであるため非常に目につきやすい。
水平同期周波数レートで位相比較を行うため、ラインロ
ッククロックとバーストロッククロックの位相はＰＬＬ
のジッタにより水平走査線毎に微妙に変化する。この位
相変化がラインロッククロックのＡ／Ｄ変換器への妨害
によって、水平走査線毎の微妙な輝度変化となり、横引
き状のノイズとして画面にあらわれてしまう。この横引
きノイズは輝度変化量としては微少なものであるが、低
周波ノイズであるため非常に目につきやすい。
【００１８】
【課題を解決するための手段】この課題を解決するため
に本発明は、アナログ映像信号を入力としディジタル信
号に変換するＡ／Ｄ変換器と、入力映像信号に含まれる
バースト信号に同期したクロックを発生するバーストロ
ッククロック発生回路と、入力映像信号に含まれる水平
同期信号に同期したクロックを発生するラインロックク
ロック発生回路と、前記Ａ／Ｄ変換器の出力を入力とし
Ｙ／Ｃ分離、色復調、同期分離等を行う第一の信号処理
回路と、前記バーストロッククロックとラインロックク
ロックを用いて時間軸補正を行う第二の信号処理回路
と、走査線補間等を行う第三の信号処理回路と、ディジ
タル信号をアナログ信号に変換するＤ／Ａ変換器とを備
え、前記Ａ／Ｄ変換器および第一の信号処理回路は前記
バーストロッククロックで動作させ、前記第三の信号処
理回路およびＤ／Ａ変換器は前記ラインロッククロック
で動作させる構成を備えた映像信号処理回路において、
前記ラインロッククロック発生回路のクロック周波数を
前記バーストロッククロック発生回路のクロック周波数
と異なる周波数に設定することにより横引き状のノイズ
の発生を抑え画質の向上を図ることができる。
に本発明は、アナログ映像信号を入力としディジタル信
号に変換するＡ／Ｄ変換器と、入力映像信号に含まれる
バースト信号に同期したクロックを発生するバーストロ
ッククロック発生回路と、入力映像信号に含まれる水平
同期信号に同期したクロックを発生するラインロックク
ロック発生回路と、前記Ａ／Ｄ変換器の出力を入力とし
Ｙ／Ｃ分離、色復調、同期分離等を行う第一の信号処理
回路と、前記バーストロッククロックとラインロックク
ロックを用いて時間軸補正を行う第二の信号処理回路
と、走査線補間等を行う第三の信号処理回路と、ディジ
タル信号をアナログ信号に変換するＤ／Ａ変換器とを備
え、前記Ａ／Ｄ変換器および第一の信号処理回路は前記
バーストロッククロックで動作させ、前記第三の信号処
理回路およびＤ／Ａ変換器は前記ラインロッククロック
で動作させる構成を備えた映像信号処理回路において、
前記ラインロッククロック発生回路のクロック周波数を
前記バーストロッククロック発生回路のクロック周波数
と異なる周波数に設定することにより横引き状のノイズ
の発生を抑え画質の向上を図ることができる。
【００１９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、アナログ映像信号を入力としディジタル信号に変換
するＡ／Ｄ変換器と、入力映像信号に含まれるバースト
信号に同期したクロックを発生するバーストロッククロ
ック発生回路と、入力映像信号に含まれる水平同期信号
に同期したクロックを発生するラインロッククロック発
生回路と、前記Ａ／Ｄ変換器の出力を入力としＹ／Ｃ分
離、色復調、同期分離等を行う第一の信号処理回路と、
前記バーストロッククロックとラインロッククロックを
用いて時間軸補正を行う第二の信号処理回路と、走査線
補間等を行う第三の信号処理回路と、ディジタル信号を
アナログ信号に変換するＤ／Ａ変換器とを備え、前記Ａ
／Ｄ変換器および第一の信号処理回路は前記バーストロ
ッククロックで動作させ、前記第三の信号処理回路およ
びＤ／Ａ変換器は前記ラインロッククロックで動作させ
る構成を備えた映像信号処理回路において、前記ライン
ロッククロック発生回路のクロック周波数を前記バース
トロッククロック発生回路のクロック周波数と異なる周
波数に設定したことを特徴としたものであり、ラインロ
ッククロックのバーストロック系へあたえる妨害をおさ
え横引き状のノイズの発生を防ぐという作用を有する。
は、アナログ映像信号を入力としディジタル信号に変換
するＡ／Ｄ変換器と、入力映像信号に含まれるバースト
信号に同期したクロックを発生するバーストロッククロ
ック発生回路と、入力映像信号に含まれる水平同期信号
に同期したクロックを発生するラインロッククロック発
生回路と、前記Ａ／Ｄ変換器の出力を入力としＹ／Ｃ分
離、色復調、同期分離等を行う第一の信号処理回路と、
前記バーストロッククロックとラインロッククロックを
用いて時間軸補正を行う第二の信号処理回路と、走査線
補間等を行う第三の信号処理回路と、ディジタル信号を
アナログ信号に変換するＤ／Ａ変換器とを備え、前記Ａ
／Ｄ変換器および第一の信号処理回路は前記バーストロ
ッククロックで動作させ、前記第三の信号処理回路およ
びＤ／Ａ変換器は前記ラインロッククロックで動作させ
る構成を備えた映像信号処理回路において、前記ライン
ロッククロック発生回路のクロック周波数を前記バース
トロッククロック発生回路のクロック周波数と異なる周
波数に設定したことを特徴としたものであり、ラインロ
ッククロックのバーストロック系へあたえる妨害をおさ
え横引き状のノイズの発生を防ぐという作用を有する。
【００２０】請求項２に記載の発明は、クロックを発振
する発振回路と前記発振回路のクロック出力を分周する
分周回路と、前記分周回路の出力と映像信号から分離し
た水平同期信号とを入力とし両入力の位相を比較して前
記発振回路を制御するための制御信号を出力する位相比
較回路とを備え、前記分周回路の分周比を変えて前記発
振回路の発振周波数を変化させることができるＰＬＬ回
路を備えたことを特徴としたものであり、分周比の変更
によってラインロッククロックの周波数を容易に変更で
きるという作用を有する。
する発振回路と前記発振回路のクロック出力を分周する
分周回路と、前記分周回路の出力と映像信号から分離し
た水平同期信号とを入力とし両入力の位相を比較して前
記発振回路を制御するための制御信号を出力する位相比
較回路とを備え、前記分周回路の分周比を変えて前記発
振回路の発振周波数を変化させることができるＰＬＬ回
路を備えたことを特徴としたものであり、分周比の変更
によってラインロッククロックの周波数を容易に変更で
きるという作用を有する。
【００２１】以下、本発明の実施の形態について、図１
から図２を用いて説明する。 （実施の形態１）図１は本発明の映像信号処理回路のブ
ロック図を示すもので、図１において１はアナログ映像
信号入力端子、２はＡ／Ｄ変換器、３は輝度信号と色信
号を分離するＹ／Ｃ分離回路、４は色復調回路、５は時
間軸補正回路、６はたとえば順次走査変換などを行う信
号処理回路、７はＤ／Ａ変換器、８、９はそれぞれ輝度
信号、色信号の出力端子、１０はテレビジョン信号に含
まれるカラーバースト信号を抽出するバースト信号抽出
回路、１１は同期分離回路、１２はバーストロッククロ
ックを発生するバーストロックＰＬＬ回路、１３はライ
ンロッククロックを発生するラインロックＰＬＬ回路で
ある。
から図２を用いて説明する。 （実施の形態１）図１は本発明の映像信号処理回路のブ
ロック図を示すもので、図１において１はアナログ映像
信号入力端子、２はＡ／Ｄ変換器、３は輝度信号と色信
号を分離するＹ／Ｃ分離回路、４は色復調回路、５は時
間軸補正回路、６はたとえば順次走査変換などを行う信
号処理回路、７はＤ／Ａ変換器、８、９はそれぞれ輝度
信号、色信号の出力端子、１０はテレビジョン信号に含
まれるカラーバースト信号を抽出するバースト信号抽出
回路、１１は同期分離回路、１２はバーストロッククロ
ックを発生するバーストロックＰＬＬ回路、１３はライ
ンロッククロックを発生するラインロックＰＬＬ回路で
ある。
【００２２】次に図１の動作を説明する。Ａ／Ｄ変換器
２によりディジタル信号に変換された映像信号からバー
スト抽出回路１０によりバースト信号を抜き出し、バー
ストロックＰＬＬ回路１２でバースト信号の色副搬送波
周波数（ｆｓｃ）を基準にバーストロッククロックを発
生させる。クロック周波数（ｆ１Ｈｚ）としてはｆｓｃ
の４倍または８倍に設定することが多い。Ａ／Ｄ変換器
２、Ｙ／Ｃ分離回路３、色復調回路４、および時間軸補
正回路５へのデータの書き込みはこのバーストロックク
ロックで行う。一方、同期分離回路１１では入力映像信
号に含まれる水平、垂直の同期信号を分離し、このうち
水平同期信号をラインロックＰＬＬ回路１３に入力して
ラインロッククロックの基準信号としている。そして時
間軸補正回路５の読み出しクロックと信号処理回路６、
Ｄ／Ａ変換器７のクロックとして水平同期信号を基準と
したラインロッククロックを用いることにより非標準信
号に対しても安定なシステムを構築している。
２によりディジタル信号に変換された映像信号からバー
スト抽出回路１０によりバースト信号を抜き出し、バー
ストロックＰＬＬ回路１２でバースト信号の色副搬送波
周波数（ｆｓｃ）を基準にバーストロッククロックを発
生させる。クロック周波数（ｆ１Ｈｚ）としてはｆｓｃ
の４倍または８倍に設定することが多い。Ａ／Ｄ変換器
２、Ｙ／Ｃ分離回路３、色復調回路４、および時間軸補
正回路５へのデータの書き込みはこのバーストロックク
ロックで行う。一方、同期分離回路１１では入力映像信
号に含まれる水平、垂直の同期信号を分離し、このうち
水平同期信号をラインロックＰＬＬ回路１３に入力して
ラインロッククロックの基準信号としている。そして時
間軸補正回路５の読み出しクロックと信号処理回路６、
Ｄ／Ａ変換器７のクロックとして水平同期信号を基準と
したラインロッククロックを用いることにより非標準信
号に対しても安定なシステムを構築している。
【００２３】ここまでの説明では従来例と同じである
が、本実施例ではラインロックＰＬＬ回路１３で発生さ
せるラインロッククロックの周波数（ｆ２Ｈｚ）をバー
ストロッククロック周波数（ｆ１Ｈｚ）と異なる周波数
に設定することを特徴としている。
が、本実施例ではラインロックＰＬＬ回路１３で発生さ
せるラインロッククロックの周波数（ｆ２Ｈｚ）をバー
ストロッククロック周波数（ｆ１Ｈｚ）と異なる周波数
に設定することを特徴としている。
【００２４】ラインロッククロックをバーストロックク
ロックと異なる周波数に設定した場合の効果を図２を用
いて説明する。
ロックと異なる周波数に設定した場合の効果を図２を用
いて説明する。
【００２５】図２（ａ）は周波数ｆ１Ｈｚのバーストロ
ッククロック、（ｂ）はバーストロッククロックと少し
だけ周波数の異なる周波数ｆ２Ｈｚのラインロッククロ
ック、（ｃ）はラインロッククロック（ｂ）の妨害を受
けたＡ／Ｄ変換器の入力信号（破線が元の信号）、
（ｄ）は（ｂ）とは少し位相のずれたラインロッククロ
ック、（ｅ）はラインロッククロック（ｄ）の妨害を受
けた信号である。
ッククロック、（ｂ）はバーストロッククロックと少し
だけ周波数の異なる周波数ｆ２Ｈｚのラインロッククロ
ック、（ｃ）はラインロッククロック（ｂ）の妨害を受
けたＡ／Ｄ変換器の入力信号（破線が元の信号）、
（ｄ）は（ｂ）とは少し位相のずれたラインロッククロ
ック、（ｅ）はラインロッククロック（ｄ）の妨害を受
けた信号である。
【００２６】図２（ｃ）の信号はバーストロッククロッ
ク（ａ）でサンプリングされるので、その場合黒丸で示
した点をサンプリングすることになるが、妨害の周波数
（ｆ２Ｈｚ）と異なるためサンプリングポイント毎に少
しずつレベルがずれていく。さらにラインロックＰＬＬ
のジッタにより図２（ｃ）と図２（ｅ）のようにライン
毎にもレベルが変わるため輝度変化量は画素毎にランダ
ムに変わって見える。この場合、ラインロッククロック
の妨害の影響を受けなくなるわけではないが、画素毎に
妨害レベルが異なるため従来例のように横引き状の低周
波ノイズではなくランダムなノイズになる。いわば横引
きノイズを画面全体に拡散したような効果になり横引き
ノイズに比べ非常に見やすい画面になる。
ク（ａ）でサンプリングされるので、その場合黒丸で示
した点をサンプリングすることになるが、妨害の周波数
（ｆ２Ｈｚ）と異なるためサンプリングポイント毎に少
しずつレベルがずれていく。さらにラインロックＰＬＬ
のジッタにより図２（ｃ）と図２（ｅ）のようにライン
毎にもレベルが変わるため輝度変化量は画素毎にランダ
ムに変わって見える。この場合、ラインロッククロック
の妨害の影響を受けなくなるわけではないが、画素毎に
妨害レベルが異なるため従来例のように横引き状の低周
波ノイズではなくランダムなノイズになる。いわば横引
きノイズを画面全体に拡散したような効果になり横引き
ノイズに比べ非常に見やすい画面になる。
【００２７】また、低周波ノイズでなくなるためローパ
スフィルターなどでノイズ成分を弱めることも可能にな
り画面全体でみるとノイズ感を大幅に改善することがで
きる。
スフィルターなどでノイズ成分を弱めることも可能にな
り画面全体でみるとノイズ感を大幅に改善することがで
きる。
【００２８】（実施の形態２）ラインロックＰＬＬ回路
のブロック図は従来例図４と同じ構成である。
のブロック図は従来例図４と同じ構成である。
【００２９】ここでは従来例との違いを述べる。従来例
では、分周回路１９ではたとえばクロックがｆｓｃの４
倍の約１４．３ＭＨｚであれば９１０分周、８倍の約２
８．６ＭＨｚであれば１８２０分周していたが、本実施
例ではこの分周比を変えることにより、ラインロックク
ロック周波数を変化させている。ラインロックＰＬＬ回
路は基準パルスである水平同期信号（１５．７３４ｋＨ
ｚ）に周波数をあわせるため、たとえば分周回路１９の
分周比を少し変えて９２０に設定したとするとラインロ
ッククロック周波数は、１５．７３４ｋＨｚ×９２０＝
１４．４７５ＭＨｚとなり、４×ｆｓｃの１４．３ＭＨ
ｚより高くすることができる。
では、分周回路１９ではたとえばクロックがｆｓｃの４
倍の約１４．３ＭＨｚであれば９１０分周、８倍の約２
８．６ＭＨｚであれば１８２０分周していたが、本実施
例ではこの分周比を変えることにより、ラインロックク
ロック周波数を変化させている。ラインロックＰＬＬ回
路は基準パルスである水平同期信号（１５．７３４ｋＨ
ｚ）に周波数をあわせるため、たとえば分周回路１９の
分周比を少し変えて９２０に設定したとするとラインロ
ッククロック周波数は、１５．７３４ｋＨｚ×９２０＝
１４．４７５ＭＨｚとなり、４×ｆｓｃの１４．３ＭＨ
ｚより高くすることができる。
【００３０】このようにラインロックＰＬＬ回路の中の
分周回路の分周比を変更すればラインロッククロックの
周波数を容易に変更でき、従来回路からのコストアップ
もなく横引きノイズを改善することができる。
分周回路の分周比を変更すればラインロッククロックの
周波数を容易に変更でき、従来回路からのコストアップ
もなく横引きノイズを改善することができる。
【００３１】
【発明の効果】以上のように本発明によれば、ラインロ
ックＰＬＬ回路のクロック周波数をバーストロッククロ
ックの周波数から少しずらすことによって、ラインロッ
ククロックの妨害によって発生する横引き状のノイズの
発生を防ぎ、ノイズの目立ちにくい良好な受信状態を実
現することができる。
ックＰＬＬ回路のクロック周波数をバーストロッククロ
ックの周波数から少しずらすことによって、ラインロッ
ククロックの妨害によって発生する横引き状のノイズの
発生を防ぎ、ノイズの目立ちにくい良好な受信状態を実
現することができる。
【図１】本発明の一実施の形態による映像信号処理回路
のブロック構成図
のブロック構成図
【図２】図１の効果を説明する波形図
【図３】従来の映像信号処理回路のブロック構成図
【図４】ラインロックＰＬＬ回路の一例を示すブロック
構成図
構成図
【図５】従来の課題を説明する波形図
３ Ｙ／Ｃ分離回路
５ 時間軸補正回路
６ 信号処理回路
１２ バーストロックＰＬＬ
１３ ラインロックＰＬＬ
１５ 位相比較回路
１８ 発振器
１９ 分周回路
Claims (2)
- 【請求項１】 アナログ映像信号を入力としディジタル
信号に変換するＡ／Ｄ変換器と、入力映像信号に含まれ
るバースト信号に同期したクロックを発生するバースト
ロッククロック発生回路と、入力映像信号に含まれる水
平同期信号に同期したクロックを発生するラインロック
クロック発生回路と、前記Ａ／Ｄ変換器の出力を入力と
しＹ／Ｃ分離、色復調、同期分離等を行う第一の信号処
理回路と、前記バーストロッククロックとラインロック
クロックを用いて時間軸補正を行う第二の信号処理回路
と、走査線補間等を行う第三の信号処理回路と、ディジ
タル信号をアナログ信号に変換するＤ／Ａ変換器とを備
え、前記Ａ／Ｄ変換器および第一の信号処理回路は前記
バーストロッククロックで動作させ、前記第三の信号処
理回路およびＤ／Ａ変換器は前記ラインロッククロック
で動作させる構成を備えた映像信号処理回路であって、
前記ラインロッククロック発生回路のクロック周波数を
前記バーストロッククロック発生回路のクロック周波数
と異なる周波数に設定したことを特徴とする映像信号処
理回路。 - 【請求項２】 ラインロッククロック発生回路として、
クロックを発振する発振回路と前記発振回路のクロック
出力を分周する分周回路と、前記分周回路の出力と映像
信号から分離した水平同期信号とを入力とし両入力の位
相を比較して前記発振回路を制御するための制御信号を
出力する位相比較回路とを備え、前記分周回路の分周比
を変えて前記発振回路の発振周波数を変化させることが
できるＰＬＬ回路を備えたことを特徴とする請求項１記
載の映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31736796A JP3511821B2 (ja) | 1996-11-28 | 1996-11-28 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31736796A JP3511821B2 (ja) | 1996-11-28 | 1996-11-28 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10164618A JPH10164618A (ja) | 1998-06-19 |
| JP3511821B2 true JP3511821B2 (ja) | 2004-03-29 |
Family
ID=18087462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31736796A Expired - Fee Related JP3511821B2 (ja) | 1996-11-28 | 1996-11-28 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3511821B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515211B2 (en) * | 2003-08-29 | 2009-04-07 | Mitsubishi Denki Kabushiki Kaisha | Video signal processing circuit, video signal display apparatus, and video signal recording apparatus |
-
1996
- 1996-11-28 JP JP31736796A patent/JP3511821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10164618A (ja) | 1998-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031229 |
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