JP3183884B2 - テレビジョン受像機 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、走査線の数を倍増させて走査線構造をイン
タレース走査から順次走査のそれに変換することによ
り、高精細な画面を実現するテレビジョン受像機に関す
るものであり、更に詳しくは、例えばNTSC標準方式によ
る標準テレビジョン信号が入力されたときも、或いはVT
R（ビデオテープレコーダ）からの再生映像信号の如
き、非標準的なテレビジョン信号が入力されたときに
も、水平同期信号にロックしたラインロッククロック信
号と、カラーバーストにロックしたバーストロッククロ
ック信号を、使い分けるなどして、最適なクロックで信
号処理を行うことにより、高精細な画面を維持すること
を可能にしたテレビジョン受像機に関するものである。

〔従来の技術〕

第２図（ａ），（ｂ）はそれぞれ、テレビジョン受像
機における従来のクロック発生装置を示すブロック図で
ある。

第２図（ａ），（ｂ）において、１は映像信号入力端
子、２はラインロッククロック発生回路、３はラインロ
ッククロック、４はバーストロッククロック発生回路、
５はバーストロッククロック、９は同期信号発生回路、
10は信号処理回路、11は同期信号出力端子、12は映像信
号出力端子、である。

まず、第２図（ａ）の回路について説明する。

バーストロッククロック発生回路４は、水晶発振器
（図示せず）を用いて、映像信号入力端子１より入力さ
れる映像信号に含まれるカラーバースト信号に同期した
安定なバーストロッククロック５を作成して発生する。

ここで、入力する映像信号は標準テレビジョン放送方
式に適合している信号（以下、標準信号と略す。）であ
り、この標準信号に含まれるカラーバースト信号の周波
数（fsc）と水平同期信号の周波数（fh）との関係は、 fsc＝（455/2）fh ……（１） となっている。

次に、同期信号発生回路９は、バーストロッククロッ
ク発生回路４からのバーストロッククロック５を入力
し、上記（１）式の関係を利用して作成した同期信号を
発生する。

また、信号処理回路10は、映像信号入力端子１より入
力される映像信号とバーストロッククロック発生回路４
からのバーストロッククロック５とを入力し、上記
（１）式の関係を利用して映像信号に信号処理を施し、
映像信号の高画質化を図るための信号処理を行ってい
る。尚、このような映像信号の高画質化を図るための信
号処理を行う従来の回路例を記載したものとしては、例
えば、特開昭60−18085号公報が挙げられる。

次に、第２図（ｂ）の回路について説明する。

ラインロッククロック発生回路２は、映像信号入力端
子１より入力される映像信号に含まれる水平同期信号に
同期したラインロッククロック３を作成して発生する。

次に、同期信号発生回路９は、ラインロッククロック
発生回路２からのラインロッククロック３を入力し、同
期信号を作成して発生する。

また、信号処理回路10は、映像信号入力端子１より入
力される映像信号とラインロッククロック発生回路２か
らのラインロッククロック３を入力し、映像信号に信号
処理を施している。

〔発明が解決しようとする課題〕

上記従来技術において、まず、第２図（ａ）の回路で
は、映像信号入力端子１に入力される映像信号が標準信
号である場合には、非常に安定な同期信号が発生できる
と共に、映像信号の高画質化を図るための信号処理がで
きる。

しかし、VTR（ビデオテープレコーダ）等より再生さ
れた映像信号のように、標準テレビジョン放送方式に対
して厳密には規格を守っていない信号（以下、非標準信
号と略す。）、つまり上記（１）式の関係が必ずしも保
たれていない非標準信号が入力された場合には、上記
（１）式の関係が必ずしも成立しないことから、高画質
化、即ち画質の改善を図るための信号処理ができないば
かりか、受像機における回路動作全体の同期がとれない
という問題があった。

一方、第２図（ｂ）の回路では、映像信号に含まれる
水平同期信号を基準としているため、非標準信号が入力
された場合でも十分同期をとることができ、従って、引
き込み範囲の異なる種々の機器からの映像信号に対応す
ることが可能である。また、画質改善のための信号処理
については、非標準信号が入力された場合、上記した如
く非標準信号は上記（１）式の関係が保たれていないた
め、その関係を利用しない範囲においては、画質の改善
のための信号処理が可能である。

しかし、標準信号が入力された場合、標準信号は上記
（１）式の関係が保たれているが、第２図（ｂ）の回路
では、ラインロッククロック発生回路２の持つ発振器
（図示せず）のＱの値が、第２図（ａ）のバーストロッ
ククロック発生回路４の持つ水晶発振器（図示せず）の
それのように高くなく、発生するクロックの安定度も低
いため、上記（１）式の関係を利用して画質改善のため
の信号処理を行おうとすると、その改善効果は低いもの
になっていた。

本発明の目的は、標準及び非標準の何れの信号入力時
にも、それに適した最適なクロックで信号処理を行うこ
とにより、画質改善効果を維持することのできるテレビ
ジョン受像機を提供することにある。

〔課題を解決するための手段〕 上記した目的を達成するために、本発明によるテレビ
ジョン受像機では、 入力映像信号に含まれるカラーバースト信号に同期し
たバーストロッククロックを発生する第１のクロック発
生回路と、 入力映像信号に含まれる水平同期信号に同期したライ
ンロッククロックを発生する第２のクロック発生回路
と、 入力映像信号から輝度信号及び色信号を分離して、輝
度信号及び２つの色差信号を出力する輝度／色信号分離
回路と、 前記バーストロッククロックと、前記ラインロックク
ロックに基づいて作成された同期信号と、が入力され、
該入力されたバーストロッククロック及び同期信号に基
づいて、前記輝度／色信号分離回路から出力された輝度
信号及び２つの色差信号の補正データを作成して出力す
るデータ変換回路と、 前記データ変換回路から出力された補正データを用い
て、入力映像信号の走査線数を増加させるための倍速変
換処理を行う倍速変換回路と、を有し、 前記データ変換回路は、前記輝度信号及び２つの色差
信号のデータをそれぞれ記憶するメモリと、該メモリの
それぞれから読み出された、互いに異なる２つのアドレ
スのデータに対し、それぞれ係数を乗算する係数器と、
該係数器によって係数が乗算された２つのデータ同士を
加算することにより前記補正データを作成する加算器
と、前記同期信号の１周期における前記バーストロック
クロックのカウント値と基準となる１水平走査周期の長
さとの差に応じて、前記メモリの読み出しアドレス並び
に前記係数器の係数値を演算する演算手段とを含むこと
を特徴とする。

〔作用〕

本発明によれば、テレビジョン受像機において、入力
された映像信号が、標準信号である場合だけでなく、非
標準信号である場合にも、入力された映像信号としての
データをインタフェースしたり、データ変換したりする
ことによって、最適なクロックで信号処理を行うことが
でき、その結果、高画質で画面表示をすることができ
る。

〔実施例〕

以下、本発明の理解に役立つ参考例を第１図により説
明する。

第１図は本発明の理解に役立つ参考例としてのテレビ
ジョン受像機の構成を示すブロック図である。同図にお
いて、101は入力端子、102はY/C分離回路、103は色復調
回路、104はフレームくし形回路、105はインタフェース
回路、106は倍速変換回路、107は輝度信号出力端子、10
8,109は色差信号出力端子、である。

110はバーストロッククロック発生回路、111はライン
ロッククロック発生回路、112は同期分離回路、113は位
相比較器、114は低域濾波器（LPF）、115は加算器、116
は電圧制御発振器（VCO）、117はコンデンサ、118は分
周器、119,120はスイッチ、121は標準／非標準信号検出
回路、である。

次に回路動作について説明する。

入力端子101から入力された複合映像信号は、標準／
非標準信号検出回路121に入力される。標準／非標準信
号検出回路121は、入力された信号の水平同期信号とカ
ラーバースト信号との周波数の関係を調べ、前述の
（１）式の関係が成り立つ場合には入力された信号を標
準信号と判定し、上記（１）式の関係が成り立たない場
合には入力された信号を非標準信号と判定してその結果
を出力する。

尚、このような標準／非標準信号検出回路の公知例を
記載したものとしては、例えば特開昭61−184082号公報
が挙げられる。

また、入力端子101から入力された複合映像信号はラ
インロッククロック発生回路111に入力される。ライン
ロッククロック発生回路111では、映像信号に含まれて
いる水平同期信号を同期分離回路112によって分離し、
水平同期信号の周波数fhの1820倍の周波数を持つライン
ロッククロックを、位相比較器113,低域濾波器（LPF）1
14,加算器115,電圧制御発振器（VCO）116,分周器118に
て構成されるフェーズ・ロックド・ループ（PLL）回路
によって発生させ出力する。

また、入力端子101から入力された複合映像信号はバ
ーストロッククロック発生回路110に入力される。バー
ストロッククロック発生回路110は、入力された映像信
号に含まれているカラーバースト信号を抜き取り、この
周波数fscの８倍の周波数を持つバーストロッククロッ
クを、水晶発振器（図示せず）を用いて発生させ出力す
る。このように、バーストロッククロックは水晶発振器
により発生されるので非常に安定なクロックが得られ
る。

次に、スイッチ120は、標準／非標準信号検出回路121
からの検出信号を入力し、入力された映像信号が非標準
信号であるときにはラインロッククロック側に、また、
標準信号であるときにはバーストロッククロック側に閉
じ、各々のクロックを出力する。

次に、クロック位相制御の動作について説明する。

バーストロッククロック発生回路110は、バーストロ
ッククロックをスイッチ119にも出力する。スイッチ119
は、スイッチ120と同様に標準／非標準信号検出回路121
からの検出信号により制御されており、入力された映像
信号が標準信号であるときにはスイッチを開く。従っ
て、スイッチ119は、標準信号であるときのみバースト
ロッククロックをラインロッククロック発生回路111に
供給する。

ラインロッククロック発生回路111は、スイッチ119よ
りバーストロッククロックが供給されると、そのバース
トロッククロックの位相に出力するラインロッククロッ
クの位相を合わせるように動作する。

ここで、ラインロッククロック発生回路111の動作に
ついてもう少し詳しく説明する。

まず、同期分離回路112は、入力端子101より入力され
る映像信号に含まれる水平同期信号を分離し、位相比較
器113の一方の入力へ入力する。分周器118は、電圧制御
発振器（VCO）116から出力されるラインロッククロック
を1820分周し、その分周出力を位相比較器113の他方の
入力へ入力する。

位相比較器113は、入力された水平同期信号と分周器1
18からの出力信号との位相を比較し、その位相差に応じ
て電圧を出力する。そして、低域濾波器（LPF）114は、
その位相比較器113の出力電圧のうち低域成分のみを取
り出し、加算器115の一方の入力に入力する。

電圧制御発振器（VCO）116は、加算器115より出力さ
れる制御電圧を入力し、その制御電圧に応じた周波数で
発振し、その発振出力をラインロッククロックとして出
力する。

また、コンデンサ117は、スイッチ119よりバーストロ
ッククロックが入力されているときには、そのバースト
ロッククロックの直流成分を除去し、交流成分のみを加
算器115の他方の入力に入力し、スイッチ119より何も入
力されていないときには、加算器115に何も入力しな
い。

加算器115は、コンデンサ117よりバーストロッククロ
ックの交流成分が入力されているときには、さきに入力
された低域濾波器（LPF）114からの出力に、そのバース
トロッククロックの交流成分を加算（重畳）し、前述し
た制御電圧として電圧制御発振器（VCO）116に入力す
る。

逆に、コンデンサ117より何も入力されていないとき
には、さきに入力された低域濾波器（LPF）114からの出
力をそのまま、前述した制御電圧として電圧制御発振器
（VCO）116に入力する。

従って、入力端子101に入力された映像信号が非標準
信号であり、スイッチ119よりコンデンサ117に何も入力
されていないときには、電圧制御発振器（VCO）116の出
力であるラインロッククロックは水平同期信号に同期し
たクロックとなる。

逆に、入力端子101に入力された映像信号が標準信号
であり、スイッチ119よりコンデンサ117にバーストロッ
ククロックが入力されたときには、電圧制御発振器（VC
O）116の出力であるラインロッククロックはバーストロ
ッククロックに位相同期したクロックとなる。尚、この
ような回路動作については、志村正道著「非線形回路理
論」（電子回路講座３）p69−p74などに詳しいので、必
要があれば、それを参照されたい。

さて、入力端子101から入力された複合映像信号は、Y
/C分離回路102にも入力される。入力された複合映像信
号は、標準／非標準信号検出回路121から出力される検
出信号により、標準信号の場合は、複合映像信号と色信
号帯域の信号に分離され、非標準信号の場合は、輝度信
号と色信号帯域の信号に分離されて出力される。色信号
帯域の信号は色復調回路103に入力されて色復調され色
差信号となり出力される。

ここで、Y/C分離回路102の具体的構成について、第３
図を用いて詳しく説明する。

第３図はY/C分離回路102の一具体例を示すもので、13
0は入力端子、131,134はスイッチ、133はラインくし形
フィルタ、132,135は出力端子、136は切り替え信号入力
端子である。

複合映像信号が入力端子130から入力されると、ライ
ンくし形フィルタ133は輝度信号と搬送色信号を分離し
て、輝度信号はスイッチ131へ、搬送色信号はスイッチ1
34へ出力される。

切り替え信号入力端子136は、第１図における標準／
非標準検出回路121に接続されており、標準／非標準検
出回路121から出力される検出信号が入力される。

スイッチ131及び134は切り替え信号入力端子136から
入力された検出信号により、標準信号の場合には入力端
子130から入力された信号をそのまま通し、非標準信号
の場合にはラインくし形フィルタ133の出力信号を通
す。

尚、ここで用いるラインくし形フィルタ133は、輝度
信号と搬送色信号が分離できれば、どの様な方式でもよ
い。また、ラインくし形フィルタ133が常に動作するよ
うにスイッチ131と134を取り去ってもよい。

その結果、出力端子132には、標準信号の場合には複
合映像信号がそのまま出力され、非標準信号の場合には
輝度信号が出力される。また、出力端子135には、標準
信号の場合には複合映像信号がそのまま出力され、非標
準信号の場合には搬送色信号が出力される。

さて、第１図に戻り、Y/C分離回路102から出力された
標準の時には複合映像信号で、非標準の時には輝度信号
である信号と、色復調回路103から出力された色差信号
は、フレームくし形回路104に入力されてフレームY/C分
離が行われ、高画質な信号となってインタフェース回路
105に送られる。

但し、このフレームくし形回路104は、標準信号の時
はフレームY/C分離は行うが、非標準信号の時は前述の
（１）式の関係が保たれていないので、フレームY/C分
離は行わない。これは、標準／非標準検出回路121の出
力によって制御される。

インタフェース回路105は、入力された信号が標準信
号の場合には何もしないが、非標準信号の場合にはデー
タのインターフェースを行う。

つまり、入力された信号が非標準信号である場合のY/
C分離（102）、色復調（103）、フレームくし形フィル
タ（104）に対してはバーストロッククロックが用いら
れ、後述する倍速変換回路106にはラインロッククロッ
クが用いられる。そこで、インタフェース回路105によ
ってそのインタフェースをとるためデータ変換を行う。
具体的には、第４図に示す。

第４図は、インタフェース回路105の一具体例を示す
もので、140、141,148は入力端子、141,145,149はD/A変
換器、142,146,150はA/D変換器、143,147,151は出力端
子、152はD/A用クロック入力端子、153はA/D用クロック
入力端子である。

次に第４図の回路動作を入力された信号が非標準の場
合について説明する。

入力端子140,144,148から入力された輝度信号及び２
つの色差信号は、D/A用クロック入力端子152から入力さ
れるバーストロッククロックで動作するD/A変換器141,1
45,149に入力され、ディジタル信号からアナログ信号に
変換される。

アナログ信号に変換された信号は、さらにA/D変換器1
42,146,150に入力され、A/D用クロック入力端子153から
入力されたラインロッククロックでディジタル信号に変
換される。そして、出力端子143,147,151に出力され
る。

こうして、入力されたときにはバーストロッククロッ
クでサンプリングされていた信号をラインロッククロッ
クでサンプリングされた信号に変換することができる。
ただし、インタフェース回路105に入力される信号がア
ナログ信号である場合には、D/A変換器141,145,149は必
要ない。

尚、入力された信号が非標準信号の場合は上記に示す
ようなデータ変換が行われるが、標準信号の場合はA/D
用クロック入力端子153から入力されるクロックもバー
ストロッククロックなので、同一のクロックでD/A変換
及びA/D変換が行われるわけで、データ変換は行われな
いことと同じである。

第１図に戻り、インタフェース回路105から得られた
信号は倍速変換回路106に入力される。倍速変換回路106
は、入力されたインターレース走査（飛び越し走査）の
信号をノンインターレース走査（非飛び越し走査又は順
次走査とも云う）の信号に変換を行い、出力にはノンイ
ンターレース走査に変換された輝度信号及び２つの色差
信号が得られる。

ノンインターレース走査に変換された輝度信号及び２
つの色差信号は、出力端子107,108,109から出力され
る。

こうして、出力には各々の処理において最適のクロッ
クで処理された信号が得られる。

ここで、第１図におけるラインロッククロック発生回
路111からのクロック出力回路の第２の具体例について
第５図を用いて説明する。

第５図は、ラインロッククロック発生回路111からの
クロック出力回路の第２の具体例を示すもので、155は
バーストロッククロック入力端子、156は信号入力端
子、157は標準／非標準切り替え信号入力端子、158a,15
9bはラインロッククロック出力端子である。

すなわち、第５図においては、第１図に示したライン
ロッククロック発生回路111の出力側における第２のス
イッチ120を除去し、倍速変換回路106に送るクロック
は、ラインロッククロックをそのまま出力するものであ
る。

このように第２のスイッチ120を除去しても、ライン
ロッククロックは、標準信号時には、スイッチ119、コ
ンデンサ117、加算器115のルートでバーストロッククロ
ックに同期しているので、倍速変換回路106は問題なく
動作するわけである。

尚、以下に示すラインロッククロック発生回路111の
出力回路としては、第１図と第５図の何れの回路を用い
てもよい。

次に本発明の他の参考例について説明する。第６図は
本発明の他の参考例を示すブロック図で、第１図におけ
るのと同一部分には同一の符号を付してある。

次に回路動作について説明するが、第１図におけるの
と同一部分は同一の動作をするので説明を省略する。

第６図に示した参考例は、第１図におけるインタフェ
ース回路105とフレームくし形回路104の接続順序を逆に
した例である。

この第６図において、インタフェース回路105をフレ
ームくし形回路104の前に位置したことにより、標準信
号をバーストロッククロックでサンプリングした時程正
確ではないが、非標準信号をラインロッククロックでサ
ンプリングすることができる。よって、フレームくし形
回路104を非標準信号の場合にも動作させることができ
る。

これにより、入力された信号が標準／非標準であるに
係わらずフレームくし形回路を動作させることができる
ので、ノイズを除去し、より高画質な信号を得ることが
できる。

次に、本発明の別の参考例について説明する。

第７図は本発明の別の参考例を示すブロック図で、20
1はTBC（タイムベースコレクタ）回路（時間軸補正回路
とも云う）であり、第１図におけるのと同一分には同一
の符号を付してある。

次に回路動作について説明するが、第１図におけると
同一部分は同一の動作をするので説明を省略する。

第７図に示した参考例において、TBC回路201は、VTR
等に利用されているように、入力された信号の時間軸を
補正する動作を行うものである。

ここで、TBC回路201の一具体例を第８図を用いて説明
する。

第８図において、371は入力端子、372は波形メモリ、
373は出力端子、337は書き込み用クロック入力端子、33
8は読出し用クロック入力端子である。

入力端子371から入力された信号は、書き込み用クロ
ック入力端子337から入力された書き込みクロックで波
形メモリ372へ書き込まれる。この時書き込み用クロッ
クは、入力された信号の時間軸変動に追従したラインロ
ッククロックを用いる。

そして、この波形メモリ372に書き込まれた信号は、
次の水平走査周期で読出し用クロック入力端子338から
入力されるクロックで読み出される。この読み出し用ク
ロックは、水晶などで発生した色副搬送波周波数の所定
倍の非常に安定したクロックを用いる。

これにより、入力では時間軸変動のある信号であった
ものが、出力では時間軸変動が補正された信号に変換さ
れて出力される。このようにして、出力端子373には時
間軸変動が補正された信号を得ることができる。

尚、TBC回路の動作については、「NHKホームビデオ技
術」（日本放送協会編）p115に詳しいので、必要があれ
ば参照されたい。

以上説明したように、第７図において、TBC回路201に
よって得られた信号は、その後に接続されたバーストロ
ッククロックで動作するフレームくし形回路104と倍速
変換回路106で処理されて出力される。また、同期信号
発生回路９は、出力する信号がバーストロッククロック
で処理されているので、入力するクロックをバーストロ
ッククロック発生回路110から得られるように接続す
る。

本参考例では、その信号処理回路の大部分をバースト
ロッククロックで動作することができ、安定した動作を
実現できる利点がある。

次に本発明の更に別の参考例について説明する。

第９図は、本発明の更に別の参考例を示すブロック図
で、第１図及び第７図におけるのと同一部分には同一符
号を付してある。

次に回路動作について説明するが、第１図及び第７図
におけるのと同一部分は同一の動作をするので説明を省
略する。

本発明の更に別の参考例である第９図は、第７図のフ
レームくし形回路104とインタフェース回路201の接続が
逆になったものである。この構成によっても第７図にお
けるのと同様の動作を実現できる。但し、この際のフレ
ームくし形回路104は、非標準信号入力時にその動作をo
ffするように制御する。

以上を踏まえて次に、本発明の一実施例について説明
する。

第10図は、本発明の一実施例を示すブロック図で、20
2はデータ変換回路であり、第１図におけるのと同一部
分には同一の符号を付してある。

次に回路動作について説明するが、第１図及び第７図
におけるのと同一部分は同一の動作をするので説明を省
略する。

本発明の一実施例である第10図は、第９図におけるTB
C回路201の代わりにインタフェース回路としてデータ変
換回路202を設けたものである。

このインタフェース回路としてのデータ変換回路202
は、バーストロッククロック発生回路110からクロック
が入力され、ラインロッククロック発生回路111の分周
器118の出力信号が入力されている。

ここでデータ変換回路202について詳しく説明する。

尚、ここではNTSC信号が入力され、標準のクロックが
水平周波数の910倍、色副搬送波周波数の４倍である場
合について説明するが、その他任意の倍数のクロックを
用いてもよく、入力信号がNTSC信号に限らずPALやSECAM
等の信号に於いても同様に動作する。

第11図は第10図におけるデータ変換回路202の具体例
を示す図で、160,166,172は入力端子、161,167,173は信
号を記憶するメモリ、162,168,174は係数器K1、163,16
9,175は係数器K2、である。

164,170,176は加算器、165,171,177は出力端子、178
はクロック入力端子、179は同期信号入力端子、180は長
さカウンタ、181は910クロックカウンタ、182は演算回
路である。

第11図において、入力端子160,166,172から入力され
た信号は、メモリ161,167,173に入力される。メモリ16
1,167,173は、入力された信号をクロック入力端子178か
ら入力されたバーストロックのクロックで書き込む。こ
のメモリ161,167,173は、入力された信号を１走査線分
以上記憶することができる。

一方、長さカウンタ180は、同期信号入力端子179から
入力された水平同期信号の１水平走査期間の長さがバー
ストロッククロックで何クロックであるかをカウントす
る。そしてその結果を演算回路182へ出力する。また、9
10クロックカウンタ181は、バーストロッククロックを
１水平走査周期毎にカウントして出力する。

入力された信号の１水平走査期間の長さと、バースト
ロッククロックを１水平走査周期毎にカウントした信号
は、演算回路182へ入力される。

演算回路182は、入力された信号から入力された信号
が正しい信号の長さからどのくらいずれているかを計算
し、さらに、そのずれ量に応じて入力信号が正しい長さ
になるように信号を変換するための情報を出力する。そ
の動作について第12図を用いて説明する。

第12図は、第11図における演算回路182を回路で実現
するためのブロック図である。同図において、301は長
さカウンタ180からの長さ情報（Ｌ）の入力端子、302は
910カウンタ181からのカウント信号（Ｎ）の入力端子、
303は定数（1/910）発生器、304,305は乗算器、306は入
力信号（LN/910）の中から整数部分だけを取出して出力
する整数部取出し器、307,310は減算器、308はメモリ読
み出し信号出力端子、314は定数１発生器、312は係数K1
の出力端子、315は係数K2の出力端子である。

長さ情報入力端子301から入力された長さ情報Ｌは、
乗算器304に入力され、もう一方の端子から入力された
定数（1/910）と乗算される。乗算された出力はさらに
乗算器305に入力され、910カウント信号入力端子302か
ら入力されたカウント信号Ｎと乗算される。

その乗算器305の出力は、整数部取出し器306に入力さ
れ、（LN/910）の整数部（これをＡとする）だけを取り
出す。取り出された整数部の情報（Ａ）は、出力端子30
8から出力され、第11図のメモリ161,167,173からデータ
を読み出すときのアドレスとして使用される。

また、乗算器305から出力された情報（LN/910）か
ら、整数部取り出し器306の出力情報（Ａ）が減算器307
で減算され、（LN/910）の中の小数部の情報（Ｂ＝（LN
/910）−Ａ）が取り出される。

減算器307から出力された小数部の情報は、係数K1出
力端子312に出力される。減算器307から出力された小数
部の情報は、減算器310で定数１から減算されて、係数K
2出力端子315に出力される。ここで出力された係数K1と
K2は、第11図で信号をMIXするときの割合を示す係数と
して用いられている。

このようにして得られたメモリ読み出しのアドレスと
係数K1とK2は、第11図において、演算回路182から出力
されるわけである。

第11図に戻り、まず、演算回路182から出力された読
み出しのアドレスはメモリ161,167,173に入力され、そ
のアドレスのデータを各々K1係数162,168,174に入力
し、１つ後のアドレスのデータをK2係数器163,169,175
に入力する。

入力されたデータは、係数器K1とK2で所定の混合比に
係数倍され、加算器164,170,176に入力される。加算器1
64,170,176は、入力されたデータを加算し、加算された
データは出力端子165,171,177に出力される。

こうしてデータの混合が行われ、混合されたデータ
が、変換後の補正データとして出力されるわけである
が、この補正が行われる態様を実際のデータを用いて具
体的に説明する。

第13図は、第11図に示すデータ変換回路202の動作を
説明するための波形図である。

第13図において、（ａ）は入力された映像信号から得
られた水平同期信号を示し、（ｂ）はバーストにロック
した4fscのクロックを示す。クロック（ｂ）でサンプル
されたデータが（ｃ）に示す矢印のポイントであるとす
ると、このとき入力された映像信号は、クロック（ｂ）
で912クロック分ある（標準ならば910クロック）非標準
の信号である。

そこで、入力された映像信号をサンプルしたデータ
（ｃ）を、標準の水平周期の長さ（ｄ）に変換しようと
すると、データ（ｅ）に示すように、サンプルクロック
（ｂ）の中間に位置するデータとなる。

これは、入力された映像信号を、入力された映像信号
に関係なく、バーストに同期した4fscのクロックでサン
プリングしたために発生したものであるので、データを
変換する必要がある。

サンプルされたデータが（ｅ）のようになった場合、
そのとき最終的に得たいデー４タを（ｆ）とする。入力
されたデータの長さ（Ｌ）は、長さカウンタ180で912ク
ロックとカウントされ、演算回路182に入力される。

演算回路182は、第12図に示したように長さ情報
（Ｌ）に1/910を乗算器304で乗算するので、その結果は
（912/910）となる。出力サンプルのＸ（０）では、入
力サンプルのＤ（０）とサンプル位相が一致しているの
で、そのままＸ（０）＝Ｄ（０）となる。

出力サンプルのＸ（１）は、１個目のサンプルなの
で、乗算器305で（912/910）と１が乗算され（912/91
0）が得られる。得られた値は整数取り出し器306で整数
部である１が取り出され、アドレス１として出力され
る。

また、減算器307で（912/910）から整数部の１が減算
されて（2/910）が得られ、係数K1として出力される。
さらに、係数K1は、減算器301で１から減算されて（908
/910）が得られ、係数K2として出力される。

よって、求める出力サンプルＸ（１）は、 Ｘ（１）＝（980/910）Ｄ（１）＋（2/910）Ｄ（２） となる。

次に、Ｘ（ｎ）番目のサンプルについて求めるため、
Ｉを次のように定める。すなわち、 Ｉ＝整数部（n912/910） これよりＸ（ｎ）は、 Ｘ（ｎ）＝（n912/910−Ｉ）Ｄ（Ｉ）＋（−１（n912
/910−Ｉ）Ｄ（Ｉ＋１） となる。

以上の様にして、入力された映像信号が標準の水平周
期の長さからずれていても、データを変換することによ
り、標準の水平周期の長さをもつ標準信号に変換するこ
とができる。

次に、第10図のデータ変換回路202の演算回路182（第
12図）をCPU（中央演算処理装置）等で実現する場合の
実施例について説明する。

第14図は、第12図の演算回路182をCPUで行う場合に該
CPUが実行する動作のフローチャートを示すものであ
る。同図において、長さカウンタ180から長さ情報
（Ｌ）と、910カウンタ181からカウント値（Ｎ）が入力
されると、まずCPUで（L/910）を計算する。次に、（L/
910）にカウント値Ｎが乗算される。

その後、（LN/910）の整数部Ａと小数部Ｂが計算され
る。ここで得られた整数部Ａはメモリの読み出しアドレ
スとなる。小数部Ｂは、係数K1となり、係数K2は（１−
Ｂ）から得られる。

以上の様にして、入力された信号の読み出しアドレス
と混合の割合を示す係数K1,K2はCPUを用いても行うこと
ができる。但し、この処理は入力されてから１クロック
以内か、もしくは１クロックで処理できない場合は常に
数クロック遅れたパイプライン処理でなければならな
い。

次に、本発明の他の参考例について説明する。

第15図は、本発明の他の参考例を示すブロック図で、
第１図及び第10図におけると同一部分には同一の符号を
付してある。

次に回路動作について説明するが、第１図及び第10図
におけるのと同一部分は同一の動作をするので説明を省
略する。

第15図は、第10図の実施例に対して、フレームくし形
回路104の前にデータ変換回路202を配置したもので、そ
の動作は、第10図に示す実施例とほぼ同様であるが、デ
ータ変換回路202で入力されたデータが非標準信号であ
っても標準信号の長さに変換されるので、常にフレーム
くし形回路104を動作させることができる利点がある。

次に、本発明の別の参考例について説明する。

第16図は本発明の別の参考例を示すブロック図で、第
15図におけるラインロッククロック発生回路111の代わ
りに、同期分離回路112を配置したもので、第１図及び
第15図におけるのと同一部分には同一の符号を付してあ
る。

次に回路動作について説明するが、第１図及び第15図
におけるのと同一部分は同一の動作をするので説明を省
略する。

本参考例（第16図）では、データ変換回路202に入力
される水平同期信号は、同期分離回路112から直接入力
される。入力される水平同期信号は、標準／非標準に関
係なく入力された信号から分離されたものなので、第10
図と同様に常に正しいデータ変換を行うことができる。

ここで、同期分離回路112の具体例について第17図を
用いて説明する。

第17図は、同期分離回路の具体例を示すもので、320
は入力端子、203はノイズ除去回路、321は出力端子であ
り、第１図におけるのと同一部分には同一の符号が付し
てある。

次に、回路動作について説明する。

第17図において、入力端子320に入力された映像信号
は、同期分離回路112で水平同期信号が分離される。分
離された水平同期信号は、ノイズ除去回路203に入力さ
れる。

ノイズ除去回路203は、第１図のラインロッククロッ
ク発生回路111に示したのと同様の、位相比較器113、低
域濾波器（LPF）114、電圧制御発生器（VCO）116、から
構成されている。

このノイズ除去回路は、PLL動作を行い、入力された
水平同期信号の周波数付近の周波数しか通さないので、
それ以外の帯域に含まれるノイズ成分は除去される。こ
うして、出力端子321には、ノイズの除去された水平同
期信号が得られる。

尚、以下に示す同期分離回路112は、本具体例のよう
なノイズ除去機能を備えたものでもよい。

次に本発明の更に別の参考例について説明する。

第18図は、本発明の更に別の参考例を示すもので、第
16図におけるデータ変換回路202がフレームくし形回路1
04の後に配置されたもので、第１図及び第16図における
のと同一部分には同一の符号を付してある。

次に回路動作について説明するが、第１図及び第16図
におけるのと同一部分は同一の動作をするので説明を省
略する。

本発明の更に別の参考例（第18図）では、他の参考例
（第16図）と同様に、同期分離回路112から出力される
水平同期信号によってデータ変換を実現することができ
る。但し、非標準信号時には、フレームくし形回路104
の動作をoffする制御が必要である。

次に、本発明のなお更に別の参考例について説明す
る。

第19図は、本発明のなお更に別の参考例を示すもの
で、第16図におけるデータ変換回路202を除去し、新た
にデータ変調回路204を、Y/C分離回路102の後に配置し
たもので、第１図及び第16図におけるのと同一分には同
一の符号を付してある。

次に回路動作について説明するが、第１図及び第16図
におけるのと同一部分は、同一の動作をするので説明を
省略する。

第19図において、Y/C分離回路102から出力された輝度
信号と搬送色信号はデータ変調回路204に入力される。

データ変調回路204に入力された信号は、データ変換
回路と同様にして１水平周期の長さが標準の長さと一致
するように変換されるが、搬送色信号に関しては、時間
軸の補正が行われると色副搬送波fscの周波数が変動し
てしまう。

そこで、データの時間軸が補正された後に、搬送色信
号の周波数が基準の周波数に一致するように周波数変換
を行う。

これにより、輝度信号は時間軸が補正され、搬送色信
号は時間軸と周波数が補正された信号が出力されるの
で、その後の処理は標準信号と同様の処理を行うことが
できる。

次に、データ変調回路204の一具体例について説明す
る。

第20図は、第19図におけるデータ変調回路204の具体
的回路例を示すもので、２種類の回路について（ａ），
（ｂ）として示す。

第20図（ａ）において、401aはデータ変換部、402は
周波数変換部、335は周波数変換回路、339は電圧制御発
振器（VCO）、360は搬送色信号入力端子、361は出力端
子であり、第11図におけるのと同一部分には同一の符号
を付してある。

次に、回路動作について説明するが、第11図における
のと同一部分は同一の動作をするので説明を省略する。

搬送色信号入力端子360から入力された搬送色信号
は、データ変換部401aで時間軸が補正されて出力され、
周波数変換部402に入力される。

周波数変換部402は、周波数変換回路335と電圧制御発
振器（VCO）339で構成され、データ変換部401aから出力
された信号は周波数変換回路335に入力される。

周波数変換回路335に入力された信号は、データ変換
部401aで時間軸が補正されたため、色副搬送波の周波数
が標準の値からずれている。そこで、演算回路182から
得られる時間軸補正の信号を電圧制御発振器（VCO）339
に入力する。

電圧制御発振器（VCO）339は、入力された時間軸補正
の信号を用いて補正用の周波数を決定する。その補正用
の周波数の信号は、周波数変換回路335に入力されて搬
送色信号の周波数のずれ分を補償する。

このようにして、出力は時間軸が補正された輝度信号
と、時間軸と周波数が補正された搬送色信号が得られ
る。

次に、第19におけるデータ変調回路204の第２の具体
例について説明する。

第20図（ｂ）において、403は周波数変換部、340はバ
ースト抜取り回路、341は比較器、342は基準発振器であ
り、第11図及び第20図（ａ）におけるのと同一部分には
同一の符号を付してある。

次に、回路動作について説明するが、第11図及び第20
図（ａ）におけるのと同一部分は同一の動作をするので
説明を省略する。

第20図（ａ）の周波数変換部402は、データ変換部401
aの演算回路182から出力された時間軸補正情報を基に補
正を行うシステムであるが、第20図（ｂ）の本具体例で
は、データ変換部401aから出力され、周波数変換回路33
5を通過した搬送色信号をバースト抜取り回路340に入力
する。

入力された搬送色信号のバースト信号は、比較器341
に送られる。比較器341のもう一方の入力には基準発振
器342が接続されていて、色副搬送波信号fscを発振し、
比較器341に入力する。

比較器341は、抜き取られたバースト信号が基準の色
副搬送波の周波数とどの位違うかを検出し出力する。そ
の出力は電圧制御発振器（VCO）339に入力され。周波数
のずれ分だけの周波数を発振し周波数変換回路335に出
力する。この結果、出力には、時間軸の補正された輝度
信号と、時間軸と周波数の補正された搬送色信号が得ら
れる。

この第20図（ｂ）に示す具体例では、出力の周波数が
基準の色副搬送波周波数と一致するように帰還制御をか
けているので、出力の周波数が基準の色副搬送波周波数
からずれるようなことはない。

次に、本発明の更に他の参考例について説明する。

第21図は、本発明の更に他の参考例を示すもので、第
９図におけるTBC回路201を除去して、代わりにY/C分離
回路102の後に変換TBC回路205を配置したもので、第１
図及び第９図におけるのと同一部分には同一の符号を付
してある。

次に回路動作について説明するが、第１図及び第９図
におけるのと同一部分は同一の動作をするので説明を省
略する。

第21図において、Y/C分離回路102から出力された輝度
信号と搬送色信号は、変換TBC回路205に入力される。

入力された信号は、輝度信号は時間軸補正が行われ、
搬送色信号は時間軸と周波数の補正が行われる。この動
作について第22図を用いて詳しく説明する。

第22図（ａ）は、変換TBC回路205の一具体例を示すも
ので、404aはTBC部、330は輝度信号入力端子、333は搬
送色信号入力端子、331,334は波形メモリ、である。

332は輝度信号出力端子、336は搬送色信号出力端子、
337は書き込みクロック入力端子、338は読み出しクロッ
ク入力端子であり、第８図及び第20図（ａ）におけるの
と同一部分には同一の符号を付してある。

次に回路動作について説明するが、第８図及び第20図
（ａ）におけるのと同一部分は同一の動作をするので、
説明を省略する。

第22図（ａ）において、輝度信号入力端子330から入
力された輝度信号はTBC部404aに入力され、第８図で説
明したのと同様の動作を行い、輝度信号出力端子332に
は時間軸の補正された信号が得られる。

搬送色信号入力端子333から入力された搬送色信号
は、TBC部404aに入力され、輝度信号と同様に時間軸が
補正されて出力され、周波数変換部402に入力される。

周波数変換部402は、波形メモリ331或いは334から得
られる補正情報により、電圧制御発振器（VCO）339が制
御され、その出力によって、第20図（ａ）と同様の動作
を行い、入力された信号か時間軸補正を受けたために変
動した周波数を基の周波数に変換する。

この結果、搬送色信号出力端子336には、時間軸と周
波数が補正された搬送色信号が得られる。

このようにして入力された信号の時間軸と周波数を補
正することができる。

第22図（ｂ）は、変換TBC回路205の第２の具体例を示
すもので、第８図、第20図（ｂ）及び第22図（ａ）にお
けるのと同一部分には同一の符号を付してある。

回路動作は、第22図（ａ）のTBC部404aと第20図
（ｂ）の周波数変換部403を組み合わせたものと同じで
ある。

これによっても、入力された信号の時間軸と周波数を
補正することができる。また、第20図（ｂ）と同様に出
力された信号のバーストの周波数が基準の色副搬送周波
数と一致するように動作しているので周波数がずれるよ
うなことはない。

次に本発明の別の参考例について説明する。

第23図は、本発明の別の参考例を示すもので、第16図
におけるデータ変換回路202と色復調回路103を除去し
て、代わりにY/C分離回路102の後に復調データ変換回路
206を配置したもので、第１図及び第16図におけるのと
同一部分には同一の符号を付してある。

次に回路動作について説明するが、第１図及び第16図
におけるのと同一部分は同一の動作をするので説明を省
略する。

第23図において、Y/C分離回路102から出力された輝度
信号と搬送色信号は、復調データ変換回路206に入力さ
れる。入力された輝度信号は、第11図で説明したデータ
変換回路202と同様の動作をして、時間軸の補正された
輝度信号が得られる。

一方、搬送色信号は、時間軸の補正と色復調が行わ
れ、第１図で説明したデータ変換回路202と同様の動作
をして時間軸が補正され、さらに時間軸を変換された色
副搬送波によって色復調され、色差信号が得られる。

ここで、第23図における復調データ変換回路206の具
体例について説明する。

第24図（ａ）は、復調データ変換回路206の一具体例
について示したもので、406は色復調部、350は色復調用
色副搬送波入力端子であり、第11図及び第20図（ａ）に
おけるのと同一部分には同一の符号を付してある。

次に回路動作について説明するが、第11図及び第20図
（ａ）におけるのと同一部分は同一の動作をするので説
明を省略する。

第24図（ａ）において、色復調用色副搬送波入力端子
350から入力された色副搬送波信号は、色復調部406の周
波数変換回路335に入力される。

入力された色副搬送波信号は、データ変換部401aから
得られる時間軸の補正情報に応じて周波数を変調され
る。変調された色副搬送波信号は、色復調回路103に入
力され、もう一方から入力された搬送色信号を復調す
る。

この時、入力端子350から入力された搬送色信号が、
時間軸補正で変化した周波数のずれと同様の周波数補正
を受けた色副搬送波で復調をするので、正しい色復調を
行うことができる。

この結果、出力端子336と337には、時間軸が補正さ
れ、さらに正しく色復調された色差信号が得られる。

次に、第23図における復調データ変換回路206の第２
の具体例について説明する。

第24図（ｂ）は、復調データ変換回路206の第２の具
体例を示すもので、401bはデータ変換のメモリを３系統
設けたデータ変換部、407は色復調部であり、第11図，
第20図（ｂ）及び第24図（ａ）におけるのと同一部分に
は同一の符号を付してある。

次に回路動作について説明するが、第11図，第20図
（ｂ）及び第24図（ａ）におけるのと同一部分は同一の
動作をするので説明を省略する。

第24図（ｂ）において、色復調用色副搬送波入力端子
350から入力された色副搬送波は、データ変換部401bで
入力された輝度信号及び搬送色信号と同様に時間軸が補
正される。

時間軸が補正された色副搬送波は、色復調部407の色
復調回路103に入力される。色復調回路103には、入力と
して時間軸が補正された搬送色信号が入力されており、
色復調が行われる。この時、搬送色信号と色副搬送波の
両方とも時間軸の補正が行われているので、正しく色復
調が行われる。

このようにして、出力端子336と337には、時間軸が補
正され、さらに正しく色復調された色差信号が得られ
る。

次に本発明の他の参考例について説明する。

第25図は、本発明の他の参考例を示すもので、第21図
における変換TBC回路205と色復調回路103を除去し、新
たに復調TBC回路207をY/C分離回路102の後に配置したも
ので、第１図及び第21図におけるのと同一部分には同一
の符号を付してある。

次に回路動作について説明するが、第１図及び第21図
におけるのと同一部分は同一の動作をするので説明を省
略する。

第25図において、Y/C分離回路102から出力された輝度
信号と搬送色信号は、復調TBC回路207に入力される。輝
度信号については、第８図で説明した回路で時間軸補正
が行われて出力される。

搬送色信号については、第８図で説明した回路で時間
軸の補正が行われ、さらに色復調が行われて色差信号が
出力される。この動作について第26図を用いて詳しく説
明する。

第26図（ａ）は、復調TBC回路207の一具体例を示すも
ので、第８図、第22図（ａ）及び第24図（ａ）における
のと同一部分には同一の符号を付している。

次に回路動作について説明するが、第８図、第22図
（ａ）及び第24図（ａ）におけるのと同一部分は同一の
動作をするので説明を省略する。

本具体例（第26図ａ）は、輝度信号は第22図（ａ）と
同様にして、TBC部404aで時間軸の補正が行われる。

搬送色信号は、まず第22図（ａ）と同様に、TBC部404
aで時間軸の補正が行われる。その後色復調部406の色復
調回路103に入力され、第24図（ａ）における色復調と
同様の動作が行われる。これにより、時間軸が補正さ
れ、さらに色復調された色差信号が得られる。

第26図（ｂ）は、復調TBC回路207の第２の具体例を示
すもので、404bはTBC用のメモリを３系統設けたTBC部で
あり、第８図、第22図（ｂ）及び第24図（ｂ）における
のと同一部分には同一の符号を付している。

次に回路動作について説明するが、第８図、第22図
（ｂ）及び第24図（ｂ）におけるのと同一部分は同一の
動作をするので説明を省略する。

本具体例（第26図ｂ）は、色復調を行うための色副搬
送波信号を、搬送色信号がTBC部404bで処理されたのと
同様の時間軸補正をTBC部404bで行う。これにより、第2
4図（ｂ）におけるのと同様に色復調が行われ、出力に
は時間軸が補正され、さらに正しく復調された色差信号
が得られる。

〔発明の効果〕

本発明によれば、テレビジョン受像機において、入力
された映像信号が、標準信号である場合だけでなく、非
標準信号である場合にも、入力された映像信号としての
データをインタフェースしたり、データ変換したりする
ことによって、最適なクロックで信号処理を行うことが
でき、その結果、高画質で画面表示できるという利点が
ある。

【図面の簡単な説明】

第１図は本発明の理解に役立つ参考例の回路構成を示す
ブロック図、第２図はテレビジョン受像機におけるクロ
ック発生装置の従来例を示すブロック図、第３図は第１
図におけるY/C分離回路の具体例を示す回路図、第４図
は第１図におけるインタフェース回路の具体例を示す回
路図、第５図は第１図におけるラインロッククロック発
生回路の他の出力回路例を示す回路図、第６図，第７図
はそれぞれ本発明の他の参考例の回路構成を示すブロッ
ク図、第８図は第７図におけるTBC回路の具体例を示す
回路図、第９図は本発明の他の参考例の回路構成を示す
ブロック図、第10図は本発明の一実施例の回路構成を示
すブロック図、第11図は第10図におけるデータ変換回路
の具体例を示す回路図、第12図は第11図における演算回
路の具体例を示す回路図、第13図はデータ変換回路の動
作を説明するための波形図、第14図はデータ変換回路の
演算回路を演算処理装置で実現する場合のフローチャー
ト、第15図，第16図はそれぞれ本発明の更に別の参考例
の回路構成を示すブロック図、第17図は同期分離回路に
ノイズ除去機能を備えた場合の具体例を示すブロック
図、第18図，第19図はそれぞれ本発明の更に他の参考例
の回路構成を示すブロック図、第20図は第19図における
データ変調回路の具体例を示す回路図、第21図は本発明
のなお更に別の参考例の回路構成を示すブロック図、第
22図は第21図における変換TBC回路の具体例を示す回路
図、第23図は本発明のなお更に他の参考例の回路構成を
示すブロック図、第24図は第23図における復調データ変
換回路の具体例を示す回路図、第25図は本発明のなお更
に別の参考例の回路構成を示すブロック図、第26図は第
25図における復調TBC回路の具体例を示す回路図、であ
る。 符号の説明 101……入力端子、102……Y/C分離回路、103……色復調
回路、104……フレームくし形回路、105……インタフェ
ース回路、106……倍速変換回路、110……バーストロッ
ククロック発生回路、111……ラインロッククロック発
生回路、121……標準／非標準信号検出回路、９……同
期信号発生回路、201……TBC回路、202……データ変換
回路、204……データ変調回路、205……変換TBC回路、2
06……復調データ回路、207……復調TBC回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−276994（ＪＰ，Ａ) 特開 平１−93286（ＪＰ，Ａ) 特開 平２−249392（ＪＰ，Ａ) 特開 平２−252390（ＪＰ，Ａ) 実開 昭63−90389（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 11/00 - 11/24 H04N 7/01

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力映像信号に含まれるカラーバースト信
   号に同期したバーストロッククロックを発生する第１の
   クロック発生回路と、 入力映像信号に含まれる水平同期信号に同期したライン
   ロッククロックを発生する第２のクロック発生回路と、 入力映像信号から輝度信号及び色信号を分離して、輝度
   信号及び２つの色差信号を出力する輝度／色信号分離回
   路と、 前記バーストロッククロックと、前記ラインロッククロ
   ックに基づいて作成された同期信号と、が入力され、該
   入力されたバーストロッククロック及び同期信号に基づ
   いて、前記輝度／色信号分離回路から出力された輝度信
   号及び２つの色差信号の補正データを作成して出力する
   データ変換回路と、 前記データ変換回路から出力された補正データを用い
   て、入力映像信号の走査線数を増加させるための倍速変
   換処理を行う倍速変換回路と、を有し、 前記データ変換回路は、前記輝度信号及び２つの色差信
   号のデータをそれぞれ記憶するメモリと、該メモリのそ
   れぞれから読み出された、互いに異なる２つのアドレス
   のデータに対し、それぞれ係数を乗算する係数器と、該
   係数器によって係数が乗算された２つのデータ同士を加
   算することにより前記補正データを作成する加算器と、
   前記同期信号の１周期における前記バーストロッククロ
   ックのカウント値と基準となる１水平走査周期の長さと
   の差に応じて、前記メモリの読み出しアドレス並びに前
   記係数器の係数値を演算する演算手段とを含むことを特
   徴とするテレビジョン受像機。
2. 【請求項２】前記第２のクロック発生回路によって発生
   されたラインロッククロックを1820分周することによ
   り、前記データ変換回路に入力する同期信号を作成する
   ようにしたことを特徴とする請求項１に記載のテレビジ
   ョン受像機。