JPS6184183A

JPS6184183A - 順次走査ビデオ・プロセツサ

Info

Publication number: JPS6184183A
Application number: JP60192994A
Authority: JP
Inventors: ダルトン　ハロルド　プリチヤード; ベルナー　ニクラウス　ハートマイヤー
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1984-08-31
Filing date: 1985-08-30
Publication date: 1986-04-28
Also published as: CA1228154A; US4577225A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の分野〕この発明は、線周波数インタレース・ビデオ信号を２倍
の線周波数非インタレース・ビデオ信号に変換する形式
の順次走査ビデオシステム用のビデオ信号プロセッサに
関するものである。この場合、追加された走査線は補間
によって得られるものである。

〔発明の背景〕

順次走査テレビジョン受像機は既に提案されているが、
この受像機では水平走査周波数は逓倍、すなわち２逓倍
され、各ビデオ走査線は２回表示雪、それによって線組織の見え難い表示映像を得ることが
でき、また垂直解像度も主観的に改善されたように見え
る。代表的な順次走査受像機では、各ビデオ走査線は２
個のメモリのうちの一方に記憶される。１番目のメモリ
が標準線走査周波数で入力ビデオ信号によって書込まれ
ると、２番目のメモリは標準線走査周波数で２回読取ら
れ、それによって１本の標準線期間中に２本の走査線か
らなる゛１スピード・アップされだ°１（時間圧縮され
た）ビデオ信号が生成される。２番目のメモリの出力は
、そのメモリの読出しと同期した２倍の水平走査周波数
をもった表示装置に供給され、それによってビデオ信号
の表示された線の数を２倍にすることができる。追加さ
れたビデオ信号の線が元の走査線のレプリカである順次
走査テレビジョン受像機の例が「２倍水平走査線をもっ
たテレビジョン表示ｉｔ（置ＥＶＩＳＩＯＮ　　ＤＩＳ
ＰＬＡＹＷＩＴＨＤＯＵＢＬＥＤ　ＨＯＲＩＺＯＮＴＡ
Ｌ　　ＬＩＮＥＳ）」という名称の１９８３年１１月１
５日付のディスチャー＋（Ｒ、Ａ、　Ｄｉｓｃｈｅｒｔ
）氏の米国特許第４，４１５゜９３１号明細書中に開示
されている。

順次走査受像機では、元の信号からビデオ信号の追加さ
れた線を補間することによっである１１のアーティファ
クト（信号処理によって人為的に現われる好ましくない
現象で、例えば線相互間フリッカ、動きに伴なう線の乱
れ等）が減少するという効果の得られることが認識され
た。これはメモリ中のビデオ信号のスピード・アンプ（
時間圧縮）の前後のいずれでも行なうことができる。時
間圧縮前、すなわちビデオ信号のスピード・アップ前に
追加走査線を元の走査線からの補間によって得る順次走
査表示装置の例が「線走査アーティファクトの減少した
テレビジョン表示装置（Ｔ　Ｅ　Ｌ　Ｅ　？ｌ５ＩＯＮ
　、ＤＩＳＰＬＡＹ　　ＳＹＳＴＥＭ　ＷＩＴＨＲＥＤ
−ＵＣＥＤ　　ＬＩＮＥ　　５ＣＡＮ　　ＡＲＴＩＦＡ
ＣＴＳ）Ｊという名称の１９８３年８月２３日付のパワ
ーズ（Ｋ、　Ｈ。

Ｐｏｗｅｒｓ）氏の米国特許第４，４００．７１９号明
細書中にべ開示されている。ビデオ信号のスピード・ア
ップに続いて補間を行なう例は１９８３年６月２９日付
の英国特許第２１１１３４３１号明細書中に開示されて
いる。これらの補間順次走査受像機では、別々にクロッ
クされるメモリ（例えばＣＣＤ、あるいはＲＡＭ）は縦
続に接続されて補間とスピード・アップの機能を果す。

〔発明の概要〕

補間と時間圧縮の機能を与えるために別々にクロックさ
れる縦続メモリを使用すると、非常に厳密なタロツクの
タイミングに適合する必要のあることが判った。この問
題はメモリが縦続接続されているために生ずるものであ
って、縦続接続中の第１のメモリは、それから取出され
た情報が第２のメモリに書込まれる前に安定していなけ
ればならず、また安定化に要する時間はクロック・サイ
クルのかなりの部分からなる。例えばＮＴＳＣプロセッ
サにおける読出しクロックは一般には約２８ＭＨｚ（す
なわち色副搬送波周波数の４倍、８ｆ８ｃ）の周波数で
動作し、従って僅か約３６ナノ秒の期間をもっている。

このタイミングの要求に適合し、また製造余裕度に対す
る適正な余裕を持たせるだめには、多相クロックの使用
に頼るか、あるいは特殊なりロック遅延線を使用して各
別の補間装置および時間圧縮メモリの動作を適正に調時
する必要がある。

この発明は、上述のクロック・タイミングの問題を相当
に軽減することのできる補間順次走査ビデオ言置プロセ
ッサの要求を満足させることができるものである。この
発明によれば、プロセッサは処理されるビデオ信号の抽
問および時間圧縮の関数を与える並列に配列された共通
のメモリを含んでいる。

〔実施例の説明〕以下、図示の実施例によってこの発明の詳細な説明する
。各図面中、同一の素子は同じ参照番号によって示す。

この発明の凰埋ばＹ、Ｉ、ＱあるいはＲ，Ｇ、Ｂのよう
な成分ビデオ信号の処理に適用することができる。第１
図に示す特定の例では、この発明全実施しだビデオ・プ
ロセッサ１０（点線で囲んだ部分）は、補間順次走査テ
レビジョン受ｆ象磯におけるビデオ信号のルミナンス成
分Ｙの補間および時間圧縮を行なうために使用される。

受像機には通常の設計に係るチューナ／ＩＦ検波ユニッ
ト１４に結合されたアンテナ端子１２が設けられている
。

チューナ／ＩＦ検波ユニット１４は信号源（例えばアン
テナ、テープレコーダ、ディスク・プレヤー、その他の
信号源）から端子１２に供給されるＲＦ入力信号を処理
してベースバンド複合ビデオ出力←信号Ｓ１を生成する
。説明の都合上、信号Ｓ１はの線周波数、約３．５８Ｍ
Ｈｚの色副搬送波周波数のＮＴＳＣ方式インクレース信
号と仮定する。しかしながら、この発明の原理は他の形
式のビデオ信号（例えばＰＡＬ、多重アナログ成分形式
の方式等）にも適用できることは言う迄もない。

複合ビデオ信号Ｓ１は同期信号検出器１６に供給され、
該同期信号検出器は、それぞれ水平および垂直、駆動ユ
ニット２ｏ、２２を経て映像管１８のヨークに水平（Ｈ
８）および垂直（ＶＳ　）同期信号を供給する。水平同
期信号ＨＳは駆動ユニット２０に供給される前に周波数
ダブラ２４によって周波数が２逓倍される。それによっ
て映像管１８の水平走査周波数は２倍になる。フィール
ド周波数（６０／秒）は変らないから、映像管１８上に
はフィールド当９５２５本の走査線が生成される。

信号Ｓ１はルミナンス／クロミナンス分離器２６（例え
ばくし形フィルタ）にも供給されてルミナンス成分とク
ロミナンス成分とが分離される。クロミナンス成分Ｃは
線の２逓倍およびクロマ信号の復調を行なうクロマ・プ
ロセッサ２８に供給され、２逓倍線周波数色差信号Ｒ−
ＹおよびＢ−Ｙが生成される。もし補間が必要であれば
、クロマ信号の線の２逓倍はプロセッサ１０と同様なプ
ロセッサによって行なわれる。しかしながら、何らの補
間も行なうことなく単にクロマの各線をくり返すことに
よってのみ満足できるカラー映像が得られる」弱含はク
ロマの補間は必要でない。

分離器２６によって取出されたルミナンス信号Ｙはプロ
セッサ１０に供給され、受信された線の６対をなす線の
相互間に補間操作によって得られた別の線を挿入するこ
とによってフィールド当りの線の数を２倍にする。プロ
セッサ１０によって生成された処理済みのビデオ信号Ｙ
′は２倍の線周波数で、これはプロセッサ２８によって
供給される２倍の線周波数の色差信号Ｒ−ＹおよびＢ−
Ｙと共にマトリックス３０に供給されて映像管１８に供
給されるＲｌＧ、Ｂ駆動信号が発生される。従って、映
像管上に表示される映像は、受信された線（非補間）の
レプリカであるクロマの付加された線と、受信した＝Ｊ
の補間された形態のルミナンス（ルーフ）の付加された
腺とを持ったフィールド当り５２５本の線からなる。

この発明を実施したプロセッサ１０は、３個の１本のｄ
（ＬＨ）クロック・メモリ３２　、３４　、３６を並列
に配列した構成を含んでいる。−例としてメモリは電荷
結合装置（ＣＣＤ）形式のものでもランダム・アクセス
・メモリ（ＲＡＭ）形式のものでもよい。

これらのメモリはいずれも周知のものである。この発明
の例では、メモリ３２．３４．３６は各々ＲＡＭ形式の
装置であると仮定する。

入力すなわち受信したルミナンス信号ＹはＡ／Ｄ変換器
４０によってイモ１Ｊ３２．３４．３６に蓄積するため
にデジタル形式（ＹＤ）に変換される。信号ＹＤは入力
線周波数でステップ状にあるいは順次に切換えられる３
つの切換位置をもった入力スイッチ５０によってメモリ
３２．３４．３６に順次に供給される。

例えばフィールドの１本目の線期間中、信号ＹＤはメモ
リ３２に供給され、２本目、３本目の線期間中、信号Ｙ
Ｄはそれぞれメモリ３４および３６に供給される。４本
目の線期間中は信号ＹＤはメモリ３２に供給されてこの
シーケンスがくり返される。

メモ！ｊ３２．３４．３６に対する読出しおよび書込み
タロツク信号（ＦＲおよびＦ’Ｗ）はタイミング信号発
生器４２によって供給される。第２図について説明する
ように、タイミング信号発生器４２はプロセッサ１０中
の動作スイッチ５０、クロックスイッチ５２および出力
スイッチ５４にも調時された信号を供給する。読出しク
ロック周波数ＦＲは書込みクロック周波数Ｆ’Ｗの２倍
となるように選定されている。周波数および位相がカラ
ー・バーストにロッりされた信号を発生する比較的簡単
な位相ロックド・ループによって容易にクロック信号を
発生することができるように、ＦＲおよびＦＷは色副搬
送波周波数ＦＳＣの逓倍された周波数であるのが都合が
よい。−例としてＦ’Ｗｉｄ　４　Ｆ　Ｓ　Ｃすなわち
約１４ＭＨｚ　（Ｎ　Ｔ　Ｓ　Ｃ信号の場合）であり、
ＦＲは８ＦＳＣすなわち約２８ＭＨｚである。

読出しおよび書込みクロック信号ＰＲおよびＦＷは、後
述するようにタイミング信号発生器４２の制御のもとて
入力スイッチ５０と同期して動作するクロック・スイッ
チ５２によってメモリ３２．３４．３６に供給される。

スイッチ５０がメモリ３２．３４．３６の１個にデジタ
ル化されたループ信号ＹＤを供給するとき、スイッチ５
２は書込みクロック信号ＦＷを選択されたメモリのクロ
ック入力（ＣＬ）に供給し、同時に残る２個のメモリの
クロック入力に読出しクロック信号ＦＲを供給する。そ
の結果、１つのメモリがループ信号ＹＤの現在の線の書
込みプロセスにある期１４中は他の２個のメモリはルー
プ信号ＹＤの先に蓄積された線を２回読出している。

これは読出しクロック周波数は書込みタロツク周波数の
正確に２倍であることによって生ずるものである。スイ
ッチが図示の位置にあるときは、メモリ３２はルーマ信
４ＹＤおよび書込みクロック信号ＦＷを受信するように
結合され、メモリ３４および３６はそれぞれ読出しクロ
ック信号ＦＲを受信するように結合されている。ループ
の現在の線がメモリ３２に蓄積されると、スイッチ５０
はメモリ３４にループの次の線を記憶させるようにステ
ツブ的に切換わり、スイッチ５２はメモリ３２および３
６に読出しクロック信号を供給し、メモリ３４に書込み
クロック信号ＦＷを供給するように切換わる。このサイ
クルはフィールド全体を通じて線毎に継続され。

２個のメモリは読出されつつある先行する２つの蓄積さ
れたビデオ信号を保持し、一方、１個のメモリは現在受
信した線を書込んでいる。

先に蓄積された２本の線を同時に読出し、現在の線を書
込む上述の３個のメモリからなる並列形式の構成はこの
発明の重要な特徴である。この構成によれば、ビデオ線
を２倍にするための同じメモリ素子を使用してメモリの
書込み／読出し動作のスピード・アップと同時に補間さ
れた線を容易に発生することができ、しかも縦続あるい
は直列形態に構成されたメモリを有し、ビデオのスピー
ド・アップの前あるいは後に補間を行なう前述の従来技
術による方式では当然のこととして生ずるタイミング誤
差の可能性を大幅に減少することができる。

補間は３個のメモリの各々の対の出力を平均することに
よって行なわれる。この平均化は加算器６０．６２．６
４をメモリ３２．３４の対、３４　、３６の対、３６．
３２の対の出力に接続することによって行なわれる。

これによって各線対の和を求めることができる。

加算器６０．６２．６４の各出力に接続された割算器６
６．６８．７０で上記の和を２で割ることによって平均
を得ることができる。メモリ３２．３４．３６がＲＡＭ
装置ではなく　ＣＣＤ装置である場合は、加算（和を求
める）、割算（６ｄｂだけ減衰させる）は簡単な抵抗性
回路網によって得られる。

処理されたルミナンス信号Ｙ′は、メモリ３２．３４．
３６および割算器６６．６８．７０の出力の１つを順次
選択する出力スイッチ５　ｐｉによって得られ１選択さ
れた出力はデジタル−アナログ変換器７２を介してマト
リックス３０に供給される。スイッチ５４はタイミング
信号発生器４２によって′１５１制御されてスイッチ５
０の速さの２＠の速さで進められる（ステップする）。

スイッチ５０に対するスイッチ５４の位相は、スイッチ
５４がメモリのうちの１つの出力を読出し、次いで第３
のメモリに書込まれる期間中、メモリの２個の補間され
た出力を読出すように定められている。

例えば、図示のスイッチの位置では、メモリ３２に書込
まれる期間中、メモリ３４および割算器６８の出力を順
次選択する。スイッチ５０がメモリ３４中の次の入力線
を蓄積するために１ステップ進むと、スイッチ５４はメ
モリ３６および加算器７０の出力を順次読出すために進
められる。これらの全体の動作の結果として、メモリ３
２．３４．３６によって与えられる実際の線と割算器６
６．６８．７０によって与えられる補間された線との間
で交番する一連の線が映保管１８上に表示される。入力
線をＡ、Ｂ、Ｃ，Ｄによって示すと、出力線の順序はＡ
　、　　（Ａ＋Ｂ　）　７２、Ｂ、（Ｂ＋Ｃ）７２　、
Ｃ１（Ｃ＋Ｄ）　／２、Ｄｌ、＼（Ｄ　＋　Ａ　）　７
２、Ａ・・・となる。

第２図はタイミング信号発生器４２およびスイッチ５０
．５２．５４の適当な構成の一例を示す。図面を簡潔に
するためにビデオ信号母線は第１図に示した母線と同様
に１本の線で示されている。またビデオ線に結合された
ゲートは、実際には母線用導体の数に等しい数の並列の
ゲートからなるが、図面中では単一のゲートとして示さ
れている。

すべてのスイッチを動作させ、メモリ書込み付勢信号を
発生させるだめのタイミングは、同期分離器１６によっ
て与える水平同期信号の２倍の線周波１１２Ｈ８でクロ
ックされるモジュロ６カウ／り２０２によって与えられ
る。カラ／り２０２の出力は６蘭の可能な状態を有する
３ビツト２進語からなる。カウンタは映像管１８の各水
平走査線毎に計数を１だけ進める。従って、２の計数が
入力ビデオ信号の１本の線走査期間に相当し、また１の
計数はスピード・アノグすなわち処理されたビデオ出力
信号の１線走査期間に相当する。

計数は１オブ６（１ｏｆ６）デコーダ２０４で復号され
て出力スイッチ５４を構成する６個のアンド・ゲート２
０６乃至２１１に対する付勢用出力を発生する。ビデオ
信号が８ビツトからなると仮定すると、各ゲートは前に
示したように８個の並列ゲートとして構成されることに
なる。ＣＣＤ形式のメモリを使用した場合は、ゲート２
０６乃至２１１は伝送ゲートとなる。デコーダ２０４の
復号された出力は、計数値が００期間中ゲート２０８が
付勢されるようにゲート２０６乃至２１１に接続されて
おり、それによってメモリ３４の出力はＤ／Ａ変換器７
２に供給される。これは第１図に図式的に示すスイッチ
５４の状態に対応している。計数が進むと、第３図に示
すようにゲート２０８乃至２１１および２０６　、２０
７が順次付替され、付勢された状態は波形の高レベルに
よって示されている。

デコーダ２０４の復号された出力は３個のオア・ゲート
２２０．２２４　、２２６によってさらに復号されて、
メモリ３２．３４．３６に対する書込み付勢信号および
入力線周波数で入力スイッチ５０に対する制御信号を発
生する。スイッチ５０は３個のアンド・ゲート２３０．
２３２、および２３４からなる。ゲート２２０はデコー
ダ２０４の０１１および＠１１出力によって付勢されて
メモリ３６に対する書込み付勢信号およびゲート２３０
に対する付勢信号を発生する。

ゲート２２２はデコーダ２０４の“２″および“１３１
出力によって付勢されてメモリ３４に対する書込み付勢
信号およびスイッチ５０のゲート２３２に対する付勢信
号を発生する。ゲート２２４はデコーダ２０４の“°４
Ｉおよび°１５１１出力によって付勢されてメモリ３６
に対する書込み付勢信号およびゲート２３４に対する付
勢信号を発生する。ゲート２２４乃至２３４の上述の付
勢シーケンスおよび書込み付勢信号の発生については第
３図に示されている。

第２図の残りの素子はメモリ３２．３４．３６に対する
読出しクロック信号ＦＲ，書込みクロック信号ＦＲがど
のようにして発生され、またタロツク・スイッチ５２が
どのように構成されているかを示している。読出しクロ
ック信号ＦＲは、複合ビデオ信号Ｓ１を受信し、発振器
を信号Ｓ１のカラーバースト成分の周波数の８倍にロッ
クする逓倍位相ロックド・ループ２４０によって発生さ
れる。書込みクロック信号Ｆ’Ｗは信号Ｆ’Ｒを割算器
２４２で２で割ることによって生成される。スイッチ５
２は、各々が１対のアンド・ゲートとオア・ゲートとか
らなる３個の選択ゲートからなる。信号ＦＲは各選択ゲ
ートの１ｇのアンド・ゲート（２５１、２６１，２７１
）に供給され、また信号Ｆ’Ｗは各選択ゲートの他のア
ンド・ゲート（２５０，２６０，２７ｏ）に供給される
。選択ゲート中の６対をなす各々のアンド・ゲートの出
力はオア・ゲートに供給されてメモリ・クロック信号を
発生する。さらに詳しく言えば、ゲート２５０．２５１
はゲート２５２に結合され、ゲート２６０．２６１はゲ
ート２６２に結合され、ゲート２７０　、２７１はゲー
ト２７２に結合されている。ゲー　ト２５１．２６１　
、および２７１の入力の丸印は負が真理の論理を示す。

すなわち、そのゲートは丸印の入力が低レベルのとき付
勢される。これは丸印の入力にインバータが存在するこ
とを簡単に示したものである。

ゲート２５０．２５１は、計数値が＋＋　０　＋＋およ
び°１１“°の期間中ゲート２５０が付勢されてゲート
２５１が消勢され、それによってこの期間中、書込ミク
ロツクＦＲをメモリ３２に供給するようにゲート２２０
によって制御される。他のすべての期間でゲート２５１
は付勢され（ゲート２２ｏの出力が低レベル）、それに
よってメモリ３２に読出しクロック信号を発生する。残
りのゲートは後続する線期間（すなわち計数値＋＋　２
　ｗ、＋＋　３　ｕ、および計数値″４゛ゝ、１“５°
１に相当する期間）中、同様に制御される。

ビデオ入力信号Ｙの４本の線期間中のプロセッサ１０の
全動作は第３図に概略的に示されている。

説明の都合上、カラ／り２０１の計数値はビデオ入力信
号Ｙの線４の開始時に０であると仮定する。

メモリ３２．３４．３６のタイミング図表に示すように
、メモリ３２は線４を受信したときそれを書込み、線５
および６の期間中蓄積された線を４回読出し、次いで線
７を蓄積する。メモリ３２が線４で書込まれつつあると
き、メモリ３４は先に蓄積された線で２回読出し、線５
で書込み、線６および７を受信しているとき線５を４回
読出す。メモリ３Ｇは線４および５を受信しているとき
先に蓄積された線３を４回読出し、線６で書込み、次い
で線６の読出しを開始する。

出力スイッチ選択図表に示すように、スイッチ５４は計
数値が００ときメモリ３４の読出しを選択する。従って
、入力線４の初めの１／２の期間中ビデオ出力信号はメ
モリ３４からの線２に相当する。読出しクロック周波数
は書込みクロック周波数の２倍であるから、受信した線
２は入力線周波数に対して２倍だけスピードアップすな
わち圧縮されている。計数値１の期間中、スイッチ５４
はメモリ３４および３６に蓄積された線の平均値、すな
わち線２と３の和の半分を含む割算器６８の出力を選択
する。

スイッチ５４が進むと、ビデオ出力信号は圧縮された受
信線と圧縮された補間された線との間で交番し、「ビデ
オ出力」の図表に示すようなシーケンスの出力を生成す
る。

第４図は加算器および割算器の数を減らして出力信号発
生回路を大幅に簡略化したプロセッサ１０の好ましい変
形例を示す。この回路では調時されたスイッチングによ
り、連続する線期間の１本の線期間中に両方の平均化回
路の入力を１個のメモリの出力に結合し、次の線期間中
に平均化回路の両方の人力をに別のメモリの出力に結合
している。

これによって読出されつつある２個のメモリの１個から
得られたビデオ信号の非補間、時間圧縮された線が、読
出されつつあるメモリの２個の出力信号を平均化するこ
とによって得られたビデオ信号の補間された時間圧酩さ
れた線と相互に間挿された平均化回路からの出力を得る
ことができる。

この変形例では、第１図の加算器６ｏ乃至６４、割算器
６６乃至７０、スイッチ５４は第４図では１面の加算器
８２．１個の割算器８４．２個のスイッチ５４Ａ、５４
Ｂと置換されている。タイミング信号発生器４２もまた
以下に説明するように変形されている。スイッチ５４Ａ
および５４Ｂはメモリ３２．３４．３６のそれぞれに接
続された３個の入力を具備している。スイッチ５４Ａお
よび５４Ｂの出力は加算器８２の入力に接続され、該加
算器８２の出力は割算器８４を介してＤ／Ａ変換器７２
の入力に結合されている。スイッチ５４Ａ、５４Ｂの任
意の位置に対して、力ロ算器８２および割算器８４はス
イッチの出力信号を平均化する（すなわち加算と２で割
る割算をする）。第１の例として、スイッチ５４Ａが１
個のメモリからの線°′Ｘ１を受信するように結合され
ており、スイッチ５４Ｂが別のメモリからの線°“Ｙ　
＋＋を受信していると２割算器８４の出力は捕間される
、すなわち平均化されだ線（Ｘ　＋　Ｙ　）　７２　と
なる。しかしながら、両方のスイッチが同じメモリ、例
えば線Ｘを含むメモリに結合されていると、出力は（Ｘ
＋Ｘ）／２すなわちＸになる。従って、すべての出力信
号が加算器８２および割算器８４を通過しても、これら
の素子は入力信号が異っておれば２点補間器として動作
し、入力信号が同じであればあたかも単なる導線のよう
に動作する。

動作について言えば、入カスイノチ５ｏおよびりロック
・スイッチ５２は前に述べたように、入力ビデオ信号（
この場合ＹＤ　）をメモリ３２．３４．３６に順次書込
むように動作する。スイッチ５４Ａおよび５４Ｂは、第
６図の「スイッチ５４Ａ」、「スイッチ５４Ｂ」と示さ
れたタイミング図表に示す順序で加算器８２をメモリに
結合する。計数値０（線４の前半）の期間中は、スイッ
チ５４Ａおよび５４Ｂは加算器８２の両方の人力をメモ
リ３４の出力に結合して、そこに前に蓄積された線２が
加算器８２に供給される。線２の平均は森２であるので
、計数値Ｏの期間中のビデオ出力は線２になる。計数値
１の期間中は、加算器８２の入力はメモリ３４および３
６の出力に結合されて、それぞれ線２と線３とが供給さ
れる。従って、ビデオ出力は２点補間すなわちこれらの
線の平均になり、前述のように（線２＋Ｍ３）／２とな
る。この処理はくり返されて、得られたビデオ出力信号
は第６図の「ビデオ出力」に示すように、スピードアン
プ（圧縮）された実際の受信線と、補間された線とが交
番したものとなる。これは第３図と同じソーケンスであ
るが、必要とする加算器および割算器の数は少なくてす
み、コストが低減し、部品点数が少なくなることにより
プロセッサの信頼性は改善される。

第５図は、スイッチ５４Ａおよび５４Ｂを構成し、適正
なスイッチ・タイミング信号を発生させるために第２図
の構成をどのように変形するかを示している。図示のよ
うに、タイミング信号はデコーダ２０４の出力に結合さ
れた６個のオア・ゲート５０１乃至５０６によって発生
される。スイッチ５４Ａはオア・ゲート５２０に結合さ
れたアンド・ゲート５１０乃至５１２からなる。スイッ
チ５４Ｂはオア・ゲート５３０に結合された３個のアン
ド・ゲート５１３乃至５１５からなる。前に説明したよ
うに、各ゲートはビデオ母線の導体数に等しい数の並列
ゲートからなる。

ゲート５１０．５１１．５１２はそれぞれオア・ゲート
５０１．５０２．５０３によって付勢されると、メモリ
３２．３４．３６の各出力をオア・ゲート５２０を介し
て加算器８２の一方の入力に供給する。ゲート５１３．
５１４．５１５はそれぞれオア・ゲート５０４．５０５
．５０６によって付勢さルると、メモリ３２．３４．３
６の出力をオア・ゲート５３０を介して加算器８２の他
の人力に供給する。ゲート５０１乃至５０６はデコーダ
２０４の出力に結合されていて、第６図に示すスイッチ
・タイミングに従ってゲート５１０乃至５１５を付勢す
る。−例として、計数値が０のときゲート５０２および
５０５はゲート５１１および５１４を付勢し、それによ
って加算器８２の両方の入力をメモリ３４の出力に結合
し、非補間線１１２１のビデオ出力信号を発生する。計
数値ＩＩ　１１の期間中は、ゲート５０３および５０５
はゲート５１２および５１４を付勢し、メモリ３６およ
び３４の出力を加算器８２に結合して補間されだ線（２
＋３）／２のビデオ出力信号を発生する。残りのゲート
は図示のように同様に接続されており、第６図によって
前に説明したようなスイッチ・ソーケンスで動作する。

【図面の簡単な説明】

第１図はこの発明によるプロセッサを使用したテレビジ
ョン受像機のブロック図、第２図は第１図の受像機中で使用するのに適したタイミ
ング信号発生器およびスイッチング回路構成の詳細な構
造を示すブロック図、第３図は第１図および第２図に関連するタイミング図、第４図は第１図に示すプロセッサの変形例を示すブロッ
ク図、第５図は第２図のタイミング信号発生器およびスイッチ
ング回路の他の実施例を示す図、第６図は第４図および
第５図に関連するタイミング図である。第１図で、３２．３４．３６・・・メモリ、第４図で、５４Ａ、５４Ｂ・・・スイッチ。

Claims

【特許請求の範囲】

（１）ビデオ入力信号源と、各々が上記ビデオ入力信号の１本の線の蓄積容量を持つ
３個の線メモリと、上記ビデオ入力信号の現在の線を第１のクロック率で１
度に１本づつ上記メモリの各々に書込み、上記ビデオ入
力信号が上記メモリの１つに書込まれつつあるとき上記
メモリの他の２個から先に蓄積された線を第２のクロッ
ク率で読出して２個の時間圧縮されたビデオ信号を生成
するようにするメモリ制御手段と、上記メモリに結合されており、上記２個の時間圧縮され
たビデオ信号に応答して、１つおきの線がこの２個の時
間圧縮されたビデオ信号から補間された処理されたビデ
オ出力信号を生成する出力手段と、からなる順次走査ビ
デオ・プロセッサ。
（２）上記出力手段は第１および第２の入力を有する１
個だけの平均化回路と、各々上記入力に結合され、その
入力を上記メモリの出力に選択的に結合するように動作
するスイッチとを有し、交互の線が上記メモリから引出
された非補間、時間圧縮された線であり、中間の線は時
間圧縮され、平均化された線である、処理されたビデオ
出力信号を生成する特許請求の範囲第１項記載の順次走
査ビデオ・プロセッサ。