JPS61133881A - デイジタル走査変換装置 - Google Patents
デイジタル走査変換装置Info
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- JPS61133881A JPS61133881A JP59255750A JP25575084A JPS61133881A JP S61133881 A JPS61133881 A JP S61133881A JP 59255750 A JP59255750 A JP 59255750A JP 25575084 A JP25575084 A JP 25575084A JP S61133881 A JPS61133881 A JP S61133881A
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- 239000000872 buffer Substances 0.000 claims abstract description 35
- 238000004364 calculation method Methods 0.000 claims description 23
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
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- 206010047571 Visual impairment Diseases 0.000 description 1
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- 238000013139 quantization Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
- G01S7/28—Details of pulse systems
- G01S7/285—Receivers
- G01S7/295—Means for transforming co-ordinates or for evaluating data, e.g. using computers
- G01S7/298—Scan converters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
- G01S7/523—Details of pulse systems
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- G01S7/53—Means for transforming coordinates or for evaluating data, e.g. using computers
- G01S7/531—Scan converters
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- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Radar Systems Or Details Thereof (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レーダ等の映像の走査方式を変換する走査変
換装置に関するものである。
換装置に関するものである。
（従来の技術）
従来、この分野の技術としては、例えば「特公昭５２−
４２６３８デイジタル走査変換器」に開示されるものが
ある。
４２６３８デイジタル走査変換器」に開示されるものが
ある。
第４図は従来のディジタル走査変換装置の一構成例を示
すブロック図で、１はＡ／Ｄ変換回路、２は入力バッフ
ァ回路、３はＸ−Ｙ配列構成のＲＡＭ −メモリ、４は
Ｄ／Ａ変換回路、５は書込みアドレス作成回路、６はア
ドレス切換回路、７は出力カウンタ、８は同期掃引発生
回路、Ｔ１はビデオ信号の入力端子、Ｔ２は角度データ
の入力端子、Ｔ３は変換ビデオ信号の出力端子、Ｔ４は
同期掃引信号の出力端子である。入力端子ＴＩからのビ
デオ信号はＡ／１）変換回路１によシＡ沖変換され、入
力バッファ回路２に一時的に記憶される。一方、入力端
子Ｔ２からの角度データは書込みアドレス作成回路５で
角度データの方向の各位置をＸ−Ｙ座標に変換してアド
レス切換回路６を介してメモリ３に送られる。前記入カ
パノファ回路２に一時的に記憶されていたビデオ信号は
書込みアドレス作成回路５からのアドレス・データと同
期して読み出されてメモリ３に送られ、このアドレスに
記憶される。メモリ３に記憶されたビデオ信号は、出力
カウンタ７で作成される読出し走査用アドレス・データ
をメモリ３がアドレス切換回路６を介して受け、このア
ドレスに対応したものが読み出された後、所定の読み出
し走査に従ってメモリ３から順次出力される。このビデ
オ信号はＤ／Ａ変換回路４によりＤ／Ａ変換されて出力
端子Ｔ３から出力される。このようにして入力のビデオ
信号が極座標（Ｒ，Ｏ）走査の場合は出力カウンタ７で
規定される読出し走査（例えば直角座標ＣＸＸＹ、））
走査）に変換される。
すブロック図で、１はＡ／Ｄ変換回路、２は入力バッフ
ァ回路、３はＸ−Ｙ配列構成のＲＡＭ −メモリ、４は
Ｄ／Ａ変換回路、５は書込みアドレス作成回路、６はア
ドレス切換回路、７は出力カウンタ、８は同期掃引発生
回路、Ｔ１はビデオ信号の入力端子、Ｔ２は角度データ
の入力端子、Ｔ３は変換ビデオ信号の出力端子、Ｔ４は
同期掃引信号の出力端子である。入力端子ＴＩからのビ
デオ信号はＡ／１）変換回路１によシＡ沖変換され、入
力バッファ回路２に一時的に記憶される。一方、入力端
子Ｔ２からの角度データは書込みアドレス作成回路５で
角度データの方向の各位置をＸ−Ｙ座標に変換してアド
レス切換回路６を介してメモリ３に送られる。前記入カ
パノファ回路２に一時的に記憶されていたビデオ信号は
書込みアドレス作成回路５からのアドレス・データと同
期して読み出されてメモリ３に送られ、このアドレスに
記憶される。メモリ３に記憶されたビデオ信号は、出力
カウンタ７で作成される読出し走査用アドレス・データ
をメモリ３がアドレス切換回路６を介して受け、このア
ドレスに対応したものが読み出された後、所定の読み出
し走査に従ってメモリ３から順次出力される。このビデ
オ信号はＤ／Ａ変換回路４によりＤ／Ａ変換されて出力
端子Ｔ３から出力される。このようにして入力のビデオ
信号が極座標（Ｒ，Ｏ）走査の場合は出力カウンタ７で
規定される読出し走査（例えば直角座標ＣＸＸＹ、））
走査）に変換される。
（発明が解決しようとする問題点）
前述のように、従来技術では走査変換されたビデオ信号
はメモリ３の１種類の領域（通常はメモリ３の全領域）
から読み出されたもののみである。
はメモリ３の１種類の領域（通常はメモリ３の全領域）
から読み出されたもののみである。
したがって、走査変換されたビデオ信号をディスプレー
（例えばＴＶディスプレー）に接続して表示する場合は
、この１種類の領域の画像のみしか表示できなかった。
（例えばＴＶディスプレー）に接続して表示する場合は
、この１種類の領域の画像のみしか表示できなかった。
ハーバ−・レーダ・システム等では１つのレーダの映像
、まだは複数のレーダの映像を１系統に合成した映像を
、走査変換して複数のディスプレーによシそれぞれ異な
る領域毎に同時に表示して観測する場合があるが、この
ような場合、従来は前記の理由によシブイスプレーの数
だけ走査変換装置を必要としていた。
、まだは複数のレーダの映像を１系統に合成した映像を
、走査変換して複数のディスプレーによシそれぞれ異な
る領域毎に同時に表示して観測する場合があるが、この
ような場合、従来は前記の理由によシブイスプレーの数
だけ走査変換装置を必要としていた。
本発明は前記の不便を改善するため、１つのディジタル
走査変換装置で複数の異なる領域のビデオ信号をそれぞ
れ走査変換して同時に並列に出力できるようにしたもの
を提供することにある。
走査変換装置で複数の異なる領域のビデオ信号をそれぞ
れ走査変換して同時に並列に出力できるようにしたもの
を提供することにある。
（問題点を解決するための手段）
本発明は、前記の目的を達成するため、入力バッファ回
路と、入力演算回路と、Ｘ「Ｙメモリと出力切換回路と
複数の出力バッファ回路と書込みアドレス作成回路とア
ドレス切換回路とアフタグロー・アドレス作成回路と複
数の読出しアドレス作成回路とを備えるようにしたもの
であり、また、入力バッファ回路とＸ−Ｙメモリと出力
切換回路と複数の出力バッファ回路と書込みアドレス作
成回路とアドレス切換回路と複数の読出しアドレス作成
回路とを備えるようにしたものである。
路と、入力演算回路と、Ｘ「Ｙメモリと出力切換回路と
複数の出力バッファ回路と書込みアドレス作成回路とア
ドレス切換回路とアフタグロー・アドレス作成回路と複
数の読出しアドレス作成回路とを備えるようにしたもの
であり、また、入力バッファ回路とＸ−Ｙメモリと出力
切換回路と複数の出力バッファ回路と書込みアドレス作
成回路とアドレス切換回路と複数の読出しアドレス作成
回路とを備えるようにしたものである。
（作用）
前述した手段によれば、複数の異なる領域のビデオ信号
をそれぞれ走査変換し７て同時に並列的に出力すること
が可能となる。
をそれぞれ走査変換し７て同時に並列的に出力すること
が可能となる。
シタ力って、従来ディスプレーの数だけ走査変換装置を
必要とする不都合を解決することが出来たのである。
必要とする不都合を解決することが出来たのである。
以下、本発明の実施例を図にしたがって詳細に説明する
。
。
（実施例）
第１図は本発明の実施例のグロック図を示し、１１はＡ
／’Ｄ変換回路、１２はスイープ相関回路。
／’Ｄ変換回路、１２はスイープ相関回路。
１３は入力バッファ回路、１４は入力演算回路。
１５はＸ−Ｙメモリ回路、１６は出力切換回路。
１７．１８及び１９は出力バッファ回路、２０゜２Ｊ及
び２２はＤ／Ａ変換回路、２３は書込みアドレス作成回
路、２４はアドレス切換回路、２５はアフタグロー・ア
ドレス作成回路、２６．２７及び２８は読出しアドレス
作成回路、２９．３０及び３１は同期信号作成回路、３
２はタイミング信号作成回路、Ｔ１□はビデオ信号の入
力端子、Ｔ１□は角度データの入力端子、Ｔ１３はオフ
センタ・データの入力端子、Ｔ１４はトリガ信号の入力
端子。
び２２はＤ／Ａ変換回路、２３は書込みアドレス作成回
路、２４はアドレス切換回路、２５はアフタグロー・ア
ドレス作成回路、２６．２７及び２８は読出しアドレス
作成回路、２９．３０及び３１は同期信号作成回路、３
２はタイミング信号作成回路、Ｔ１□はビデオ信号の入
力端子、Ｔ１□は角度データの入力端子、Ｔ１３はオフ
センタ・データの入力端子、Ｔ１４はトリガ信号の入力
端子。
Ｔ１５ ＋ Ｔ’ｔｅ 、及びＴＩ７はビデオ信号の出
力端子。
力端子。
ＴＩ８１ Ｔ ２Ｑ ＋及びＴ２□は水平同期信号の出
力端子。
力端子。
Ｔ１９ ｐ Ｔ ２１ ＋及びＴ２３は垂直同期信号の
出力端子でちる０ 第１図の入力端子Ｔ１１ ｒ Ｔ１□＋Ｔ１３＋及びＴ
１４は通常の極座標走査を行うレーダのビデオ信号、空
中線の角！データ、オフセンタ・データ、及びトリガ信
号とする。入力端子Ｔｌｌから入力したビデオ信号はＡ
／Ｄ変換回路１１により量子化距離（Δｒ）毎に多値の
ディノタル・ビデオ信号に変換され、スイープ相関回路
１２に送られる。スイープ相関回路１２はＡ／Ｄ変換回
路１１よりディゾタルのビデオ信号をうけ、トリガ毎の
同一距離の信号を一定回数（３）だけ相加するスイープ
相関処理をり。
出力端子でちる０ 第１図の入力端子Ｔ１１ ｒ Ｔ１□＋Ｔ１３＋及びＴ
１４は通常の極座標走査を行うレーダのビデオ信号、空
中線の角！データ、オフセンタ・データ、及びトリガ信
号とする。入力端子Ｔｌｌから入力したビデオ信号はＡ
／Ｄ変換回路１１により量子化距離（Δｒ）毎に多値の
ディノタル・ビデオ信号に変換され、スイープ相関回路
１２に送られる。スイープ相関回路１２はＡ／Ｄ変換回
路１１よりディゾタルのビデオ信号をうけ、トリガ毎の
同一距離の信号を一定回数（３）だけ相加するスイープ
相関処理をり。
スイープ相関処理をしたビデオ信号を上記一定回数のト
リが毎に１回１スイーゾ分だけ出力し、入カバ、７つ一
回路１３に送り出している。ここに、上記の一定回数は
レーダのヒツト数以内の整数値で、かつＸ−・Ｙメモリ
１６への書込みが時間的に可能となるような値に選ばれ
る。入力バッファ回路１３は２つのライン・メモリで構
成され、スイープ相関回路１２よりスイープ相関処理さ
れたビデオ信号を前記一定回数のトリが毎に１回１スイ
ーグ分だけうけ、この１スイ一ゾ分のビデオ信号を２つ
のライン・メモリの一方に交互に格納する。
リが毎に１回１スイーゾ分だけ出力し、入カバ、７つ一
回路１３に送り出している。ここに、上記の一定回数は
レーダのヒツト数以内の整数値で、かつＸ−・Ｙメモリ
１６への書込みが時間的に可能となるような値に選ばれ
る。入力バッファ回路１３は２つのライン・メモリで構
成され、スイープ相関回路１２よりスイープ相関処理さ
れたビデオ信号を前記一定回数のトリが毎に１回１スイ
ーグ分だけうけ、この１スイ一ゾ分のビデオ信号を２つ
のライン・メモリの一方に交互に格納する。
そして、格納が完了している方のライン・メモリから格
納されているビデオ信号を入力したのと同じ順序で、た
だし、入力とは異なる所定の速さで読み出し、この読み
出したビデオ信号を入力演算回路１４に送り出している
。入力演算回路１４は入力バッファ回路１３から出力さ
れるビデオ信号と、出力切換器１６から出力されるビデ
オ信号とをうけ、Ｘ−Ｙメモリ１５の画素（素メモリ）
への書込み期間（ｔｗ）内の演算時間（しａ）内では上
記ビデオ信号間の演算（例えば大小比較）をし、アフタ
グロー読出し・演算期間（ｔＡＲ）内では出力切換器１
６から出力されるビデオ信号に演算（例えばアフタグロ
ーのための減衰演算）をし、演算をした結果のビデオ信
号を出力し、この出力をＸ−Ｙメモリ１５に送り出して
いる。Ｘ−Ｙメモリ１５はＸ−Ｙ配列のメモリ素子とメ
モリ制御回路から構成され、入力演算回路１４からビデ
オ信号を、アドレス切換回路２４からアドレス・データ
をそれぞれうけ、読み出したビデオ信号を出力切換回路
１６に送り出している。このＸ−Ｙメモリ１５はアドレ
ス切換回路２４と連動して動作し、画素への書込み期間
（ｔｗ）ではアドレス切換回路２４を通して書込みアド
レス作成回路２３からのアドレス・データをうけ、まず
、このアドレス・データに対応した画素に格納してある
ビデオ信号を読み出し、次に、入力演算回路１４で前記
の所定の演算をした結果のビデオ信号を上記アドレス・
データに対応した画素に書き込む動作をし、アフタグロ
ー読出し・演算期間（ｔＡＲ）とアフタグロー書込み期
間（ｔＡｗ）ではアドレス切換回路２４を通してアフタ
グロー・アドレス作成回路２５からのアドレス・データ
をうけ、前者の期間（シＡＲ）では上記７ドレス・デー
タに対応した画素に格納してあるビデオ信号を読み出し
、入力演算回路１４で前記の所定の演算をした結果のビ
デオ信号を後者の期間（ｔ、ｕｖ）に上記のアドレス・
データに対応した画素へ書込む動作をする。そして、画
素からの読出し期間（ｔＲｌ、ＬＲ２，ｔＲ３）ではア
ドレス切換回路２４内通して読出しアドレス作成回路２
６゜２７または２８からのアドレス・データをうけ、こ
のアドレス・データに対応した画素に格納してあるビデ
吋信号を読み出し、この読み出したビデオ信号を出力切
換回路Ｉ６に送り出している。なお、アフタグロー読出
し・演算期間（ｔＡＲ）ドアフタグロー書込み期間（ｔ
Ａｗ）、及び画素からの読出し期間（ｔＦＬｌ、ｔＲ□
”Ｒ３）における画素からの読み出し、または、書込み
等の動作はそれぞれ適当な数の複数の画素に対し並列的
に同時に行っている。
納されているビデオ信号を入力したのと同じ順序で、た
だし、入力とは異なる所定の速さで読み出し、この読み
出したビデオ信号を入力演算回路１４に送り出している
。入力演算回路１４は入力バッファ回路１３から出力さ
れるビデオ信号と、出力切換器１６から出力されるビデ
オ信号とをうけ、Ｘ−Ｙメモリ１５の画素（素メモリ）
への書込み期間（ｔｗ）内の演算時間（しａ）内では上
記ビデオ信号間の演算（例えば大小比較）をし、アフタ
グロー読出し・演算期間（ｔＡＲ）内では出力切換器１
６から出力されるビデオ信号に演算（例えばアフタグロ
ーのための減衰演算）をし、演算をした結果のビデオ信
号を出力し、この出力をＸ−Ｙメモリ１５に送り出して
いる。Ｘ−Ｙメモリ１５はＸ−Ｙ配列のメモリ素子とメ
モリ制御回路から構成され、入力演算回路１４からビデ
オ信号を、アドレス切換回路２４からアドレス・データ
をそれぞれうけ、読み出したビデオ信号を出力切換回路
１６に送り出している。このＸ−Ｙメモリ１５はアドレ
ス切換回路２４と連動して動作し、画素への書込み期間
（ｔｗ）ではアドレス切換回路２４を通して書込みアド
レス作成回路２３からのアドレス・データをうけ、まず
、このアドレス・データに対応した画素に格納してある
ビデオ信号を読み出し、次に、入力演算回路１４で前記
の所定の演算をした結果のビデオ信号を上記アドレス・
データに対応した画素に書き込む動作をし、アフタグロ
ー読出し・演算期間（ｔＡＲ）とアフタグロー書込み期
間（ｔＡｗ）ではアドレス切換回路２４を通してアフタ
グロー・アドレス作成回路２５からのアドレス・データ
をうけ、前者の期間（シＡＲ）では上記７ドレス・デー
タに対応した画素に格納してあるビデオ信号を読み出し
、入力演算回路１４で前記の所定の演算をした結果のビ
デオ信号を後者の期間（ｔ、ｕｖ）に上記のアドレス・
データに対応した画素へ書込む動作をする。そして、画
素からの読出し期間（ｔＲｌ、ＬＲ２，ｔＲ３）ではア
ドレス切換回路２４内通して読出しアドレス作成回路２
６゜２７または２８からのアドレス・データをうけ、こ
のアドレス・データに対応した画素に格納してあるビデ
吋信号を読み出し、この読み出したビデオ信号を出力切
換回路Ｉ６に送り出している。なお、アフタグロー読出
し・演算期間（ｔＡＲ）ドアフタグロー書込み期間（ｔ
Ａｗ）、及び画素からの読出し期間（ｔＦＬｌ、ｔＲ□
”Ｒ３）における画素からの読み出し、または、書込み
等の動作はそれぞれ適当な数の複数の画素に対し並列的
に同時に行っている。
出力切換回路１６は内部にスイッチＳ１とスイッチＳ２
を含みアドレス切換回路２４と連動して動作し、Ｘ−Ｙ
メモリ１５から読み出したビデオ信号をうけ、これを切
換えて入力演算回路１４と出力バッファ回路１７．１８
．及び１９に送り出している。出力バッファ回路１７．
１８及び１９はそれ、それ２つのライン・メモリで構成
され、出力切換回路１６からビデオ信号をうけ、これを
２つのライン・メモリのうちの一方に交互に並列的に格
納し、格納が完了している方のライン・メモリから格納
されているビデオ信号を直列的に順次所定の速さで読み
出し、読み出したビデオ信号をそれぞれＤ／Ａ変換回路
２０，２１．及び２２に送り出している。Ｄ／Ａ変換回
路２０，２１．及び２２はそれぞれ出カバ、ファ回路１
７．１８．及び１９から出力されるビデオ信号をうけ、
このビデオ信号をＤ／Ａ変換してアナログのビデオ信号
を出力し、このビデオ信号をそれぞれ出力端子Ｔ１５゜
Ｔ１６．及びＴ１７に出力している。書込みアドレス作
成回路２３は入力端子Ｔ１２とＴＩ３からそれぞれ角度
データとオフセンタ・データをうけ、角度データの方向
（スィーブ方向）の各位置をオフセンタ位置よシ順に距
離の大きい方に、前記の量子化距離（Δγ）毎にＸ−Ｙ
メモリ１５の座標系と同一のＸ−Ｙ座標に変換し、人カ
バ、ファ回路１３から出力されるビデオ信号に対応した
Ｘ−Ｙ座標系のアドレスを作成し、このアドレス・デー
タをアドレス切換回路２４に送り出している。アドレス
切換回路２６は書込みアドレス作成回路２３．アフタグ
ロー・アドレス作成回路２５．読出レアドレス作成回路
２６，２７．及び２８の各回路から出力されるアドレス
・データをうけ、このアドレス・データを切換えてＸ−
Ｙメモリ１５に送り出している。このアドレス切換回路
２４は内部にスイッチＳ３とスイッチＳ４とを含み、出
力切換回路１６と連動して同一の切換動作をする。この
切換動作は周期１（Ｔ１ ）と周期２（Ｔｚ ）の２つ
の周期をもって動作し、周期１の前期は画素への書込み
期間（ｔｗ）に割当てられ、アドレス切換回路２４内の
スイッチＳ３と出力切換回路１６内のスイッチＳ１はそ
れぞれのａとｂが接続し、周期１の後期（Ｔ＋−ｔｗ）
にはそれぞれのａとＣが接続する。そして、アドレス切
換回路２４内のスイッチＳ４と出力切換回路１６のスイ
ッチ＄２は周期１毎にそれぞれのａは、それぞれのｂｒ
ｃ ＋ ｄ＋ ｅｐｆと順次接続を切換え、周期１の
後期にはこの切換えは完了しているように動作する。周
期１が５周期経過すると上記動作は再び繰返えされるよ
うに動作し、との繰返えしの周期が周期２ （Ｔ２＝５
ＸＴ１）である。アフタグロー・アドレス作成回路２５
は出力端子Ｔ１５ 、Ｔ１６ ＋及びＴ１７から得られ
るビデオ信号をディスプレーした場合に残像特性が得ら
れるようにＸ−ＹメモＩＪ １５に格納されているビデ
オ信号の大きさを時間的に順次減衰させるため、画素に
格納されているビデオ信号を読み出してアフタグローの
ための演算をした後、再び同一アドレスに格納するため
のアドレスを作成する回路であり、一定の速さでＸ−Ｙ
メモリ１５の所定領域（通常は全領域）をＸ−Ｙ走査す
るアドレス・データを作成し、このアドレス・データを
アドレス切換回路２４に送υ出している。読出しアドレ
ス作成回路２６．２７．及び２８はＸ−Ｙメモリ゛１５
に格納してあるビデオ信号をそれぞれ所定の領域に対し
所定の走査（本実施例ではＸ−Ｙ走査）で読み出すだめ
のアドレスとアドレスに対応したタイミング信号を作成
し、アドレス・データをアドレス切換回路２４に、また
、アドレスに対応したタイミング信号をそれぞれ同期信
号作成回路２９．３０．及び３ノに送り出している。同
期信号作成回路２９．３０．及び３１はそれぞれ読出し
アドレス作成回路２６，２７．及び２８よりアドレスに
対応したタイミング信号をうけ、ビデオ信号をそれぞれ
所定の走査によって表示させるためのアナログの同期信
号を作成し、水平同期信号を出力端子ｊｌ＆ 、Ｔ２Ｏ
１及びＴ２２に、そして、垂直同期信号を出力端子Ｔ１
９１ Ｔ２１ 、及びＴ２３に、それぞれ送シ出してい
る。タイミング信号作成回路３２は入力端子Ｔ１４から
トリガ信号をうけ、各回路に必要なタイミング信号を作
成し、各回路に送り出している。
を含みアドレス切換回路２４と連動して動作し、Ｘ−Ｙ
メモリ１５から読み出したビデオ信号をうけ、これを切
換えて入力演算回路１４と出力バッファ回路１７．１８
．及び１９に送り出している。出力バッファ回路１７．
１８及び１９はそれ、それ２つのライン・メモリで構成
され、出力切換回路１６からビデオ信号をうけ、これを
２つのライン・メモリのうちの一方に交互に並列的に格
納し、格納が完了している方のライン・メモリから格納
されているビデオ信号を直列的に順次所定の速さで読み
出し、読み出したビデオ信号をそれぞれＤ／Ａ変換回路
２０，２１．及び２２に送り出している。Ｄ／Ａ変換回
路２０，２１．及び２２はそれぞれ出カバ、ファ回路１
７．１８．及び１９から出力されるビデオ信号をうけ、
このビデオ信号をＤ／Ａ変換してアナログのビデオ信号
を出力し、このビデオ信号をそれぞれ出力端子Ｔ１５゜
Ｔ１６．及びＴ１７に出力している。書込みアドレス作
成回路２３は入力端子Ｔ１２とＴＩ３からそれぞれ角度
データとオフセンタ・データをうけ、角度データの方向
（スィーブ方向）の各位置をオフセンタ位置よシ順に距
離の大きい方に、前記の量子化距離（Δγ）毎にＸ−Ｙ
メモリ１５の座標系と同一のＸ−Ｙ座標に変換し、人カ
バ、ファ回路１３から出力されるビデオ信号に対応した
Ｘ−Ｙ座標系のアドレスを作成し、このアドレス・デー
タをアドレス切換回路２４に送り出している。アドレス
切換回路２６は書込みアドレス作成回路２３．アフタグ
ロー・アドレス作成回路２５．読出レアドレス作成回路
２６，２７．及び２８の各回路から出力されるアドレス
・データをうけ、このアドレス・データを切換えてＸ−
Ｙメモリ１５に送り出している。このアドレス切換回路
２４は内部にスイッチＳ３とスイッチＳ４とを含み、出
力切換回路１６と連動して同一の切換動作をする。この
切換動作は周期１（Ｔ１ ）と周期２（Ｔｚ ）の２つ
の周期をもって動作し、周期１の前期は画素への書込み
期間（ｔｗ）に割当てられ、アドレス切換回路２４内の
スイッチＳ３と出力切換回路１６内のスイッチＳ１はそ
れぞれのａとｂが接続し、周期１の後期（Ｔ＋−ｔｗ）
にはそれぞれのａとＣが接続する。そして、アドレス切
換回路２４内のスイッチＳ４と出力切換回路１６のスイ
ッチ＄２は周期１毎にそれぞれのａは、それぞれのｂｒ
ｃ ＋ ｄ＋ ｅｐｆと順次接続を切換え、周期１の
後期にはこの切換えは完了しているように動作する。周
期１が５周期経過すると上記動作は再び繰返えされるよ
うに動作し、との繰返えしの周期が周期２ （Ｔ２＝５
ＸＴ１）である。アフタグロー・アドレス作成回路２５
は出力端子Ｔ１５ 、Ｔ１６ ＋及びＴ１７から得られ
るビデオ信号をディスプレーした場合に残像特性が得ら
れるようにＸ−ＹメモＩＪ １５に格納されているビデ
オ信号の大きさを時間的に順次減衰させるため、画素に
格納されているビデオ信号を読み出してアフタグローの
ための演算をした後、再び同一アドレスに格納するため
のアドレスを作成する回路であり、一定の速さでＸ−Ｙ
メモリ１５の所定領域（通常は全領域）をＸ−Ｙ走査す
るアドレス・データを作成し、このアドレス・データを
アドレス切換回路２４に送υ出している。読出しアドレ
ス作成回路２６．２７．及び２８はＸ−Ｙメモリ゛１５
に格納してあるビデオ信号をそれぞれ所定の領域に対し
所定の走査（本実施例ではＸ−Ｙ走査）で読み出すだめ
のアドレスとアドレスに対応したタイミング信号を作成
し、アドレス・データをアドレス切換回路２４に、また
、アドレスに対応したタイミング信号をそれぞれ同期信
号作成回路２９．３０．及び３ノに送り出している。同
期信号作成回路２９．３０．及び３１はそれぞれ読出し
アドレス作成回路２６，２７．及び２８よりアドレスに
対応したタイミング信号をうけ、ビデオ信号をそれぞれ
所定の走査によって表示させるためのアナログの同期信
号を作成し、水平同期信号を出力端子ｊｌ＆ 、Ｔ２Ｏ
１及びＴ２２に、そして、垂直同期信号を出力端子Ｔ１
９１ Ｔ２１ 、及びＴ２３に、それぞれ送シ出してい
る。タイミング信号作成回路３２は入力端子Ｔ１４から
トリガ信号をうけ、各回路に必要なタイミング信号を作
成し、各回路に送り出している。
第２図は第１図の実施例の動作を説明するだめの時間関
係を示す。第２図の（、）はトリガ信号、（ｂ）はビデ
オ信号入力期間（高レベルが対応、以下同様）、（ｃ）
は入力バッファ回路１３への入力期間。
係を示す。第２図の（、）はトリガ信号、（ｂ）はビデ
オ信号入力期間（高レベルが対応、以下同様）、（ｃ）
は入力バッファ回路１３への入力期間。
（ｄ）ばＸ−Ｙメモリ１５への書込み走査期間、（ｅ）
はＸ−Ｙメモジノ５の画素への書込み期間、（ｆ）は画
素への書込み期間５画素からの読み出し期間等の拡大図
を示し、１ｒは読出し時間ｒ ｔａは入力演算時間、
ｔｔｓは書込み時間＋ ｊＷは画素への書込み期４間＋
ｔＡＲはアフタグロー読出し・演算期間ｒ ｔＡＷは
アフタグロー書込み期間’ ｔａ、 ｌ ｔａ２１及び
ｔＦＬ３はそれぞれ読出し期間＋ Ｔ １は周期１．Ｔ
２は周期２を示す。
はＸ−Ｙメモジノ５の画素への書込み期間、（ｆ）は画
素への書込み期間５画素からの読み出し期間等の拡大図
を示し、１ｒは読出し時間ｒ ｔａは入力演算時間、
ｔｔｓは書込み時間＋ ｊＷは画素への書込み期４間＋
ｔＡＲはアフタグロー読出し・演算期間ｒ ｔＡＷは
アフタグロー書込み期間’ ｔａ、 ｌ ｔａ２１及び
ｔＦＬ３はそれぞれ読出し期間＋ Ｔ １は周期１．Ｔ
２は周期２を示す。
第３図は第１図の実施例の動作を説明するためのＸ−Ｙ
メモリ１５のメモリ上の走査範囲等を示し、ＭはＸ−Ｙ
メモリ１５の記憶範囲、Ｄ Ｉ ｒ Ｄ２゜及びＤ３
はそれぞれ読出しアドレス作成回路２６゜２７、及び２
８で作成されるアドレス・データの走査範囲、ＬはＸ−
Ｙメモリ１５のある時刻における書込み走査線、Ｌｌは
同じくある時刻における読出しアドレス作成回路２６か
らのアドレス・データの読出し走査線である。
メモリ１５のメモリ上の走査範囲等を示し、ＭはＸ−Ｙ
メモリ１５の記憶範囲、Ｄ Ｉ ｒ Ｄ２゜及びＤ３
はそれぞれ読出しアドレス作成回路２６゜２７、及び２
８で作成されるアドレス・データの走査範囲、ＬはＸ−
Ｙメモリ１５のある時刻における書込み走査線、Ｌｌは
同じくある時刻における読出しアドレス作成回路２６か
らのアドレス・データの読出し走査線である。
次に、上記実施例の動作について更に説明を加える。上
記の説明より明らかなように、レーダのビデオ信号はＡ
／Ｄ変換回路１１によシアナログ信号からディジタル信
号に変換された後、スィーブ相関回路１２よりスイープ
相関の回数に見合っただけＳハの改善がはかられ、その
後一定回数のトリ、ｆｆ毎に１スイ一グ分ずつ入力バッ
ファ回路１３に送られる。そして周期ｌの第１のサイク
ル内の画素への書込み期間（塘）では、アドレス切換回
路２４のスイッチＳ３と出方切換回路１６のスイッチＳ
１のそれぞれのａとｂが接続し、入力バッファ回路１３
から読み出されたビデオ信号が、書込みアドレス作成回
路２３がらのアドレス・データによってＸ−Ｙメモリ１
５がら読み出されたビデオ信号と入力演算回路１４によ
って演算され、その結果のビデオ信号が上記の画素に書
込まれる。
記の説明より明らかなように、レーダのビデオ信号はＡ
／Ｄ変換回路１１によシアナログ信号からディジタル信
号に変換された後、スィーブ相関回路１２よりスイープ
相関の回数に見合っただけＳハの改善がはかられ、その
後一定回数のトリ、ｆｆ毎に１スイ一グ分ずつ入力バッ
ファ回路１３に送られる。そして周期ｌの第１のサイク
ル内の画素への書込み期間（塘）では、アドレス切換回
路２４のスイッチＳ３と出方切換回路１６のスイッチＳ
１のそれぞれのａとｂが接続し、入力バッファ回路１３
から読み出されたビデオ信号が、書込みアドレス作成回
路２３がらのアドレス・データによってＸ−Ｙメモリ１
５がら読み出されたビデオ信号と入力演算回路１４によ
って演算され、その結果のビデオ信号が上記の画素に書
込まれる。
次に、同じく周期１の第ｉのサイクル内のアフタグロー
読出し・演算期間（ｔＡＲ）では、アドレス切換回路２
４のスイッチｓ３と出力切換回路１６のスイッチＳ１の
それぞれのａとＣが接続し、かつアドレス切換回路２４
のスイッチｓ４と出力切換回路１６のスイッチＳ２のそ
れぞれのａとｂが接続し、アフタグロー・アドレス作成
回路２５からのアドレス・データに対応したＸ−Ｙメモ
リ１５の画素のビデオ信号が続み出され、入力演算回路
１４により演算されて、演算されたビデオ信号を生ずる
。周期１の第２のサイクル内の画素への書込み期間（賠
）では、再びスイッチＳ３と８１のそれぞれのａとｂが
接続し、入力バッファ回路１３から次のビデオ信号が上
記と同様にしてＸ−Ｙメモリ１５の画素に書込まれる。
読出し・演算期間（ｔＡＲ）では、アドレス切換回路２
４のスイッチｓ３と出力切換回路１６のスイッチＳ１の
それぞれのａとＣが接続し、かつアドレス切換回路２４
のスイッチｓ４と出力切換回路１６のスイッチＳ２のそ
れぞれのａとｂが接続し、アフタグロー・アドレス作成
回路２５からのアドレス・データに対応したＸ−Ｙメモ
リ１５の画素のビデオ信号が続み出され、入力演算回路
１４により演算されて、演算されたビデオ信号を生ずる
。周期１の第２のサイクル内の画素への書込み期間（賠
）では、再びスイッチＳ３と８１のそれぞれのａとｂが
接続し、入力バッファ回路１３から次のビデオ信号が上
記と同様にしてＸ−Ｙメモリ１５の画素に書込まれる。
第２のサイクルの７７タグロー書込み期間（ｔＡｗ）で
は、スイッチＳ３と８１のそれぞれのａとＣが接続し、
かつスイッチＳ４と８２のそれぞれのａとＣが接続し、
アフタグロー作成回路２５からのアドレス・データは前
のサイクルと同一値を保つようにしておくと、上記の演
算されたビデオ信号はそのビデオ信号が読み出された画
素へ書込まれる。（このアフタグローのための読出し・
書込みはＸ方向の複数の画素に対し並列的に同時に行わ
れる）。周期Ｔ１の第３．第４．及び第５のサイクルの
画素への書込み期間（ｔｗ）では、スイッチＳ３と８１
のそれぞれのａとｂが接続し、第２のサイクルまでの画
素への書込み期間（ｔｗ）内の動作と同様の動作が行わ
れ、読出し期間（ｔａｒ ｒ ｔａｚ ＋ ｔａ３）で
はスイッチＳ３とＳｌのそれぞれのａとＣが接続し、か
つスイッチＳ４と８２のそれぞれのａとｄｌｅｌｆとが
接続し、それぞれ読出しアドレス作成回路２６．２７．
及び２８で作成されたアドレス・データに対応したＸ−
Ｙメモリ１５の画素のビデオ信号が読み出され、それぞ
れ出力バッファ回路１７．１＆、及び１９に送られる。
は、スイッチＳ３と８１のそれぞれのａとＣが接続し、
かつスイッチＳ４と８２のそれぞれのａとＣが接続し、
アフタグロー作成回路２５からのアドレス・データは前
のサイクルと同一値を保つようにしておくと、上記の演
算されたビデオ信号はそのビデオ信号が読み出された画
素へ書込まれる。（このアフタグローのための読出し・
書込みはＸ方向の複数の画素に対し並列的に同時に行わ
れる）。周期Ｔ１の第３．第４．及び第５のサイクルの
画素への書込み期間（ｔｗ）では、スイッチＳ３と８１
のそれぞれのａとｂが接続し、第２のサイクルまでの画
素への書込み期間（ｔｗ）内の動作と同様の動作が行わ
れ、読出し期間（ｔａｒ ｒ ｔａｚ ＋ ｔａ３）で
はスイッチＳ３とＳｌのそれぞれのａとＣが接続し、か
つスイッチＳ４と８２のそれぞれのａとｄｌｅｌｆとが
接続し、それぞれ読出しアドレス作成回路２６．２７．
及び２８で作成されたアドレス・データに対応したＸ−
Ｙメモリ１５の画素のビデオ信号が読み出され、それぞ
れ出力バッファ回路１７．１＆、及び１９に送られる。
以下同様の動作が繰返えされる。ここにおいて、アドレ
ス作成回路２６ 、２７ 、及び２８で作成されたアド
レス・データに対応したＸ−Ｙメモリ１５の画素を並列
的に同時に読み出すＸ方向の数を、それぞれの走査範囲
を所定の速さで連続的に走査するとした場合に周期２（
Ｔ２）の間に走査する画素の数にそれぞれ等しくなるよ
うに選んでおくと、出力バッファ回路１７．１ｇ、及び
１９からそれぞれ所定の速さで読み出し、Ｄ／Ａ変換回
路２０，２１．及び２２によりディノタルのビデオ信号
からアナログのビデオ信号に変換し、出力端子ＴＩＳ
、Ｔ’ｔｓ 、及びＴ１７から得られるアナログのビデ
オ信号を、それぞれ出力端子Ｔ１８１ Ｔ２０及びＴ２
□から得られる水平同期信号及び出力端子Ｔ１９ 、Ｔ
２１ ＋及びＴ２３から得られる垂直同期信号によって
、Ｘ−Ｙ走査による表示を行った場合には、読出しアド
レス作成回路２６，２７．及び２８がＸ−Ｙメモリ１５
のメモリ上を走査するそれぞれの所定の領域に対応した
領域を表示領域とし、この表示領域内で連続な画像を得
るようにすることが可能となる。このようにして、上記
実施例では複数の異なる領域のビデオ信号をそれぞれ走
査変換して同時に出力することができる。
ス作成回路２６ 、２７ 、及び２８で作成されたアド
レス・データに対応したＸ−Ｙメモリ１５の画素を並列
的に同時に読み出すＸ方向の数を、それぞれの走査範囲
を所定の速さで連続的に走査するとした場合に周期２（
Ｔ２）の間に走査する画素の数にそれぞれ等しくなるよ
うに選んでおくと、出力バッファ回路１７．１ｇ、及び
１９からそれぞれ所定の速さで読み出し、Ｄ／Ａ変換回
路２０，２１．及び２２によりディノタルのビデオ信号
からアナログのビデオ信号に変換し、出力端子ＴＩＳ
、Ｔ’ｔｓ 、及びＴ１７から得られるアナログのビデ
オ信号を、それぞれ出力端子Ｔ１８１ Ｔ２０及びＴ２
□から得られる水平同期信号及び出力端子Ｔ１９ 、Ｔ
２１ ＋及びＴ２３から得られる垂直同期信号によって
、Ｘ−Ｙ走査による表示を行った場合には、読出しアド
レス作成回路２６，２７．及び２８がＸ−Ｙメモリ１５
のメモリ上を走査するそれぞれの所定の領域に対応した
領域を表示領域とし、この表示領域内で連続な画像を得
るようにすることが可能となる。このようにして、上記
実施例では複数の異なる領域のビデオ信号をそれぞれ走
査変換して同時に出力することができる。
上記実施例では、異なる領域に対してそれぞれ走査変換
されたビデオ信号の種類は３でちったが、読出しアドレ
ス作成回路、出カバ、ファ回路、Ｄ△変換回路、及び同
期信号作成回路等を増減することにより、上記の種類の
数は増減できることはいうまでもない。
されたビデオ信号の種類は３でちったが、読出しアドレ
ス作成回路、出カバ、ファ回路、Ｄ△変換回路、及び同
期信号作成回路等を増減することにより、上記の種類の
数は増減できることはいうまでもない。
上記実施例では、入力演算回路１４を用いているので、
Ｘ−Ｙメモリ１５に書込むビデオ信号と格納してあった
ビデオ信号との間の演算と格納してあったビデオ信号に
対するアフターグロー〇ための演算が可能であり、走査
変換されたビデオ信号の機能高い表示が可能であったが
、入力演算回路１４とアフタグロー演算回路２５を取シ
去り、入カパッファ回路１３とＸ−Ｙメモリ１５を直接
接続するようにすることも可能である。この場合は上記
の２種の演算はできないが、複数の異なる領域に対して
それぞれ走査変換されたビデオ信号を同時に出力する機
能には変りない。この場合の動作は次のとおりである。
Ｘ−Ｙメモリ１５に書込むビデオ信号と格納してあった
ビデオ信号との間の演算と格納してあったビデオ信号に
対するアフターグロー〇ための演算が可能であり、走査
変換されたビデオ信号の機能高い表示が可能であったが
、入力演算回路１４とアフタグロー演算回路２５を取シ
去り、入カパッファ回路１３とＸ−Ｙメモリ１５を直接
接続するようにすることも可能である。この場合は上記
の２種の演算はできないが、複数の異なる領域に対して
それぞれ走査変換されたビデオ信号を同時に出力する機
能には変りない。この場合の動作は次のとおりである。
出力切換回路１６から出力されるビデオ信号を入力切換
回路１４に送り出していた接続路は開放し、出力切換回
路１６とアドレス切換回路２４の切換動作自身は前記の
動作と同一とすると、画素への書込み期間（ｔｗ）内の
読出し時間＜、 ｔｒ ）ではＸ−ＹメモＩＪ １５の
内容は読み出されるが入力演算時間（ｔａ ）では演算
は行われず、書込み時間（ｔｗ）では入力バッファ回路
１３からのビデオ信号が書込みアドレス作成回路２３か
ら出力されアドレス切換回路２４を通して与えられるア
ドレスに書込まれる。アフタグロー読出し・演算期間（
ｔＡＲ）とアフタグロー書込み期間（ｔＡｗ）では、ｘ
−ｙメモリ１５の読出し、演算と書込み動作は行われず
、読出し期間（ｔＲｈ ＋ ｔＲｚ ＋ｔＲ３）では前
記と同一の読出し動作が行われる。結局、前記の２種の
演算は行わないが、複数の異なる領域に対してそれぞれ
走査変換されたビデオ信号を同時に得ることができる。
回路１４に送り出していた接続路は開放し、出力切換回
路１６とアドレス切換回路２４の切換動作自身は前記の
動作と同一とすると、画素への書込み期間（ｔｗ）内の
読出し時間＜、 ｔｒ ）ではＸ−ＹメモＩＪ １５の
内容は読み出されるが入力演算時間（ｔａ ）では演算
は行われず、書込み時間（ｔｗ）では入力バッファ回路
１３からのビデオ信号が書込みアドレス作成回路２３か
ら出力されアドレス切換回路２４を通して与えられるア
ドレスに書込まれる。アフタグロー読出し・演算期間（
ｔＡＲ）とアフタグロー書込み期間（ｔＡｗ）では、ｘ
−ｙメモリ１５の読出し、演算と書込み動作は行われず
、読出し期間（ｔＲｈ ＋ ｔＲｚ ＋ｔＲ３）では前
記と同一の読出し動作が行われる。結局、前記の２種の
演算は行わないが、複数の異なる領域に対してそれぞれ
走査変換されたビデオ信号を同時に得ることができる。
上記実施例では、入力信号はレーダの信号であったが、
レーダ以外でも極座標走査を行う信号であれば全く同様
に働く。また、極座標走査以外の例えばランダム走査の
信号を入力することもできる。
レーダ以外でも極座標走査を行う信号であれば全く同様
に働く。また、極座標走査以外の例えばランダム走査の
信号を入力することもできる。
（発明の効果）
以上、詳細に説明したように本発明によれば、入力バッ
ファ回路と入力演算回路とＸ−Ｙメモリと出力切換回路
と複数の出力バッファ回路と書込みアドレス作成回路と
アドレス切換回路とアフタグロー・アドレス作成回路と
複数の読出し７ドレヌ作成回路とを備えるようにしてい
るので、まだ、入力バッファ回路とＸ、−Ｙメモリと出
力切換回路と複数の出力バッファ回路と書込みアドレス
作成回路とアＰ ｌ／ス切換回路と複数の読出しアドレ
ス作成回路とを備えるようにしているので、複数の異な
る領域のビデオ信号をそれぞれ走査変換して同時に並列
的に出力することが可能となる。
ファ回路と入力演算回路とＸ−Ｙメモリと出力切換回路
と複数の出力バッファ回路と書込みアドレス作成回路と
アドレス切換回路とアフタグロー・アドレス作成回路と
複数の読出し７ドレヌ作成回路とを備えるようにしてい
るので、まだ、入力バッファ回路とＸ、−Ｙメモリと出
力切換回路と複数の出力バッファ回路と書込みアドレス
作成回路とアＰ ｌ／ス切換回路と複数の読出しアドレ
ス作成回路とを備えるようにしているので、複数の異な
る領域のビデオ信号をそれぞれ走査変換して同時に並列
的に出力することが可能となる。
したがって、本発明はハーバ−・レーダ・システムをは
じめ各種の画像表示システムに適用して極めて有効であ
る。
じめ各種の画像表示システムに適用して極めて有効であ
る。
第１図は本発明の実施例の構成を示すブロック図、第２
図！ｒｉ第１図の実施例の動作を説明するための時間関
係を示す図、第３図は同じく第１図の実施例の動作を説
明するためのメモリ上の走査範囲等を示す図、第４図は
従来のディノタル走査変換装置の構成例のブロック図で
ある。 １２ ： Ａ／Ｄ変換回路、１２：スイープ相関回路、
１３：入力バッファ回路、１４：入力演算回路、１５：
Ｘ−Ｙメモリ、１６：出力切換回路、１７゜１８．１９
：出力バノファ回路、２０．２１゜２２ ： Ｄ／Ａ変
換回路、２３：書込みアドレス作成回路、２４ニアドレ
ス切換回路、２５ニアフタグロー・アドレス作成回路、
２６１２７，２８：読出しアドレス作成回路、ｚ９．ｓ
ｏ、：ｔｌ：同期信号作成回路。 特許出願人 沖電気工業株式会社 手続補正書（自発） 昭和 年 月 日
図！ｒｉ第１図の実施例の動作を説明するための時間関
係を示す図、第３図は同じく第１図の実施例の動作を説
明するためのメモリ上の走査範囲等を示す図、第４図は
従来のディノタル走査変換装置の構成例のブロック図で
ある。 １２ ： Ａ／Ｄ変換回路、１２：スイープ相関回路、
１３：入力バッファ回路、１４：入力演算回路、１５：
Ｘ−Ｙメモリ、１６：出力切換回路、１７゜１８．１９
：出力バノファ回路、２０．２１゜２２ ： Ｄ／Ａ変
換回路、２３：書込みアドレス作成回路、２４ニアドレ
ス切換回路、２５ニアフタグロー・アドレス作成回路、
２６１２７，２８：読出しアドレス作成回路、ｚ９．ｓ
ｏ、：ｔｌ：同期信号作成回路。 特許出願人 沖電気工業株式会社 手続補正書（自発） 昭和 年 月 日
Claims (2)
- （１）入力ビデオ信号のスイープ方向におけるビデオ信
号列を一時的に記憶する入力バッファ回路と、該入力バ
ッファ回路から出力されるビデオ信号と該ビデオ信号を
書込むＸ−Ｙメモリの画素に格納してあるビデオ信号と
の間の演算とＸ−Ｙメモリの画素に格納してあるビデオ
信号にアフタグローのための演算をする入力演算回路と
、アドレス切換回路を通して与えられるアドレスにした
がって前記入力演算回路から出力されるビデオ信号を一
時的に記憶しまたは記憶しているビデオ信号を読み出し
て出力するＸ−Ｙメモリと、該Ｘ−Ｙメモリから出力さ
れるビデオ信号を切換えて前記入力演算回路と複数の出
力バッファ回路に出力する出力切換回路と、該出力切換
回路から出力されるビデオ信号を一時的に記憶する複数
の出力バッファ回路と、入力ビデオ信号のスイープ方向
の各位置をＸ−Ｙ座標に変換して前記Ｘ−Ｙメモリ用ア
ドレスとして出力する書込みアドレス作成回路と、アフ
タグローのための走査をする前記Ｘ−Ｙメモリ用アドレ
スを作成するアフタグロー・アドレス作成回路と、前記
Ｘ−Ｙメモリのそれぞれ所定の領域を走査して格納して
あるビデオ信号を読み出すための前記Ｘ−Ｙメモリ用ア
ドレスを作成する複数の読み出しアドレス作成回路と、
前記の書込みアドレス作成回路とアフタグロー・アドレ
ス作成回路と複数の読み出しアドレス作成回路とから出
力されるアドレスを前記出力切換回路と連動して切換え
て出力するアドレス切換回路とを備えたことを特徴とす
るディジタル走査変換装置。 - （２）入力ビデオ信号のスイープ方向におけるビデオ信
号列を一時的に記憶する入力バッファ回路と、アドレス
切換回路を通して与えられるアドレスに従って前記入力
バッファ回路から出力されるビデオ信号を一時的に記憶
しまたは記憶しているビデオ信号を読み出して出力する
Ｘ−Ｙメモリと、該Ｘ−Ｙメモリから出力されるビデオ
信号を切換えて複数の出力バッファ回路に出力する出力
切換回路と、該出力バッファ回路から出力されるビデオ
信号を一時的に記憶する複数の出力バッファ回路と入力
ビデオ信号のスイープ方向の各位置をＸ−Ｙ座標に変換
して前記Ｘ−Ｙメモリ用アドレスとして出力する書込み
アドレス作成回路と、前記Ｘ−Ｙメモリのそれぞれ所定
の領域を走査して格納してあるビデオ信号を読み出すた
めの前記Ｘ−Ｙメモリ用アドレスを作成する複数の読み
出しアドレス作成回路と、前記の書込みアドレス作成回
路と複数の読み出しアドレス作成回路とから出力される
アドレスを前記出力切換回路と連動して切換えて出力す
るアドレス切換回路とを備えたことを特徴とするディジ
タル走査変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255750A JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
| US06/805,384 US4675679A (en) | 1984-12-05 | 1985-12-04 | Digital scan converter |
| EP85115434A EP0184208B1 (en) | 1984-12-05 | 1985-12-05 | Digital scan converter |
| DE8585115434T DE3580455D1 (de) | 1984-12-05 | 1985-12-05 | Digitaler abtastumsetzer. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255750A JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133881A true JPS61133881A (ja) | 1986-06-21 |
| JPH0582555B2 JPH0582555B2 (ja) | 1993-11-19 |
Family
ID=17283107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255750A Granted JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4675679A (ja) |
| EP (1) | EP0184208B1 (ja) |
| JP (1) | JPS61133881A (ja) |
| DE (1) | DE3580455D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2614994B1 (fr) * | 1987-05-07 | 1989-06-30 | Thomson Csf | Procede et dispositif de visualisation de plusieurs images radar en une mosaique unique |
| JP5411478B2 (ja) * | 2008-10-03 | 2014-02-12 | 古野電気株式会社 | レーダ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5084192A (ja) * | 1973-11-26 | 1975-07-07 | ||
| JPS57103075A (en) * | 1980-12-18 | 1982-06-26 | Mitsubishi Electric Corp | Digital scanning converter |
| JPS57171276A (en) * | 1981-04-15 | 1982-10-21 | Hazeltine Corp | Digital scan converter with random dumping mechanism |
| JPS5895273A (ja) * | 1981-12-01 | 1983-06-06 | Mitsubishi Electric Corp | デイジタルスキヤンコンバ−タ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810174A (en) * | 1969-11-28 | 1974-05-07 | Hughes Aircraft Co | Digital scan converter |
| US3765018A (en) * | 1972-06-02 | 1973-10-09 | Hughes Aircraft Co | Digital scan converter |
| NL158938B (nl) * | 1976-02-16 | 1978-12-15 | Hollandse Signaalapparaten Bv | Digitaal aftast-conversiesysteem. |
| NL177149C (nl) * | 1976-03-26 | 1985-08-01 | Hollandse Signaalapparaten Bv | Inrichting voor het uitlezen van een fractie van een, in een naar willekeur toegankelijk geheugen geplaatste en volgens een beeldlijnenpatroon op een raster-scan-display af te beelden informatie. |
| US4214269A (en) * | 1979-03-09 | 1980-07-22 | Advanced Technology Laboratories, Inc. | Real time digital scan converter |
| GB2067868B (en) * | 1980-01-22 | 1983-11-30 | Decca Ltd | Radar display apparatus |
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