JPH0582555B2 - - Google Patents
Info
- Publication number
- JPH0582555B2 JPH0582555B2 JP59255750A JP25575084A JPH0582555B2 JP H0582555 B2 JPH0582555 B2 JP H0582555B2 JP 59255750 A JP59255750 A JP 59255750A JP 25575084 A JP25575084 A JP 25575084A JP H0582555 B2 JPH0582555 B2 JP H0582555B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- video signal
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 65
- 238000004364 calculation method Methods 0.000 claims description 29
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
- G01S7/28—Details of pulse systems
- G01S7/285—Receivers
- G01S7/295—Means for transforming co-ordinates or for evaluating data, e.g. using computers
- G01S7/298—Scan converters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
- G01S7/523—Details of pulse systems
- G01S7/526—Receivers
- G01S7/53—Means for transforming coordinates or for evaluating data, e.g. using computers
- G01S7/531—Scan converters
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レーダ等の映像の走査方式を変換す
る走査変換装置に関するものである。
る走査変換装置に関するものである。
（従来の技術）
従来、この分野の技術としては、例えば「特公
昭52−42638デイジタル走査変換器」に開示され
るものがある。
昭52−42638デイジタル走査変換器」に開示され
るものがある。
第４図は従来のデイジタル走査変換装置の一構
成例を示すブロツク図で、１はＡ／Ｄ変換回路、
２は入力バツフア回路、３はＸ−Ｙ配列構成の
RAMメモリ、４はＤ／Ａ変換回路、５は書込み
アドレス作成回路、６はアドレス切換回路、７は
出力カウンタ、８は同期掃引発生回路、T1はビ
デオ信号の入力端子、T2は角度データの出力端
子、T3は変換ビデオ信号の出力端子、T4は同期
掃引信号の出力端子である。入力端子T1からの
ビデオ信号はＡ／Ｄ変換回路１によりＡ／Ｄ変換
され、入力バツフア回路２に一時的に記憶され
る。一方、入力端子T2からの角度データは書込
みアドレス作成回路５で角度データの方向の各位
置をＸ−Ｙ座標に変換してアドレス切換回路６を
介してメモリ３に送られる。前記入力バツフア回
路２に一時的に記憶されていたビデオ信号は書込
みアドレス作成回路５からのアドレス・データと
同期して読み出されてメモリ３に送られ、このア
ドレスに記憶される。メモリ３に記憶されたビデ
オ信号は、出力カウンタ７で作成される読出し走
査用アドレス・データをメモリ３がアドレス切換
回路６を介して受け、このアドレスに対応したも
のが読み出された後、所定の読み出し走査に従つ
てメモリ３から順次出力される。このビデオ信号
はＤ／Ａ変換回路４によりＤ／Ａ変換されて出力
端子T3から出力される。このようにして入力の
ビデオ信号が極座標（Ｒ、θ）走査の場合は出力
カウンタ７で規定される読出し走査（例えば直角
座標〓Ｘ，Ｙ〓走査）に変換される。
成例を示すブロツク図で、１はＡ／Ｄ変換回路、
２は入力バツフア回路、３はＸ−Ｙ配列構成の
RAMメモリ、４はＤ／Ａ変換回路、５は書込み
アドレス作成回路、６はアドレス切換回路、７は
出力カウンタ、８は同期掃引発生回路、T1はビ
デオ信号の入力端子、T2は角度データの出力端
子、T3は変換ビデオ信号の出力端子、T4は同期
掃引信号の出力端子である。入力端子T1からの
ビデオ信号はＡ／Ｄ変換回路１によりＡ／Ｄ変換
され、入力バツフア回路２に一時的に記憶され
る。一方、入力端子T2からの角度データは書込
みアドレス作成回路５で角度データの方向の各位
置をＸ−Ｙ座標に変換してアドレス切換回路６を
介してメモリ３に送られる。前記入力バツフア回
路２に一時的に記憶されていたビデオ信号は書込
みアドレス作成回路５からのアドレス・データと
同期して読み出されてメモリ３に送られ、このア
ドレスに記憶される。メモリ３に記憶されたビデ
オ信号は、出力カウンタ７で作成される読出し走
査用アドレス・データをメモリ３がアドレス切換
回路６を介して受け、このアドレスに対応したも
のが読み出された後、所定の読み出し走査に従つ
てメモリ３から順次出力される。このビデオ信号
はＤ／Ａ変換回路４によりＤ／Ａ変換されて出力
端子T3から出力される。このようにして入力の
ビデオ信号が極座標（Ｒ、θ）走査の場合は出力
カウンタ７で規定される読出し走査（例えば直角
座標〓Ｘ，Ｙ〓走査）に変換される。
（発明が解決しようとする問題点）
前述のように、従来技術では走査変換されたビ
デオ信号はメモリ３の１種類の領域（通常はメモ
リ３の全領域）から読み出されたもののみであ
る。したがつて、走査変換されたビデオ信号をデ
イスプレー（例えばTVデイスプレー）に接続し
て表示する場合は、この１種類の領域の画像のみ
しか表示できなかつた。ハーバー・レーダ・シス
テム等では１つのレーダの映像、または複数のレ
ーダの映像を１系統に合成した映像を、走査変換
して複数のデイスプレーによりそれぞれ異なる領
域毎に同時に表示して観測する場合があるが、こ
のような場合、従来は前記の理由によりデイスプ
レーの数だけ走査変換装置を必要としていた。
デオ信号はメモリ３の１種類の領域（通常はメモ
リ３の全領域）から読み出されたもののみであ
る。したがつて、走査変換されたビデオ信号をデ
イスプレー（例えばTVデイスプレー）に接続し
て表示する場合は、この１種類の領域の画像のみ
しか表示できなかつた。ハーバー・レーダ・シス
テム等では１つのレーダの映像、または複数のレ
ーダの映像を１系統に合成した映像を、走査変換
して複数のデイスプレーによりそれぞれ異なる領
域毎に同時に表示して観測する場合があるが、こ
のような場合、従来は前記の理由によりデイスプ
レーの数だけ走査変換装置を必要としていた。
本発明は前記の不便を改善するため、１つのデ
イジタル走査変換装置で複数の異なる領域のビデ
オ信号をそれぞれ走査変換して同時に並列に出力
できるようにしたものを提供することにある。
イジタル走査変換装置で複数の異なる領域のビデ
オ信号をそれぞれ走査変換して同時に並列に出力
できるようにしたものを提供することにある。
（問題点を解決するための手段）
本発明は、前記の目的を達成するため、入力バ
ツフア回路と、入力演算回路と、Ｘ−Ｙメモリと
出力切換回路と複数の出力バツフア回路と書込み
アドレス作成回路とアドレス切換回路とアフタグ
ロー・アドレス作成回路と複数の読出しアドレス
作成回路とを備えるようにしたものであり、ま
た、入力バツフア回路とＸ−Ｙメモリと出力切換
回路と複数の出力バツフア回路と書込みアドレス
作成回路とアドレス切換回路と複数の読出しアド
レス作成回路とを備えるようにしたものである。
ツフア回路と、入力演算回路と、Ｘ−Ｙメモリと
出力切換回路と複数の出力バツフア回路と書込み
アドレス作成回路とアドレス切換回路とアフタグ
ロー・アドレス作成回路と複数の読出しアドレス
作成回路とを備えるようにしたものであり、ま
た、入力バツフア回路とＸ−Ｙメモリと出力切換
回路と複数の出力バツフア回路と書込みアドレス
作成回路とアドレス切換回路と複数の読出しアド
レス作成回路とを備えるようにしたものである。
（作用）
前述した手段によれば、複数の異なる領域のビ
デオ信号をそれぞれ走査変換して同時に並列的に
出力することが可能となる。
デオ信号をそれぞれ走査変換して同時に並列的に
出力することが可能となる。
したがつて、従来デイスプレーの数だけ走査変
換装置を必要とする不都合を解決することが出来
たのである。
換装置を必要とする不都合を解決することが出来
たのである。
以下、本発明の実施例を図にしたがつて詳細に
説明する。
説明する。
（実施例）
第１図は本発明の実施例のブロツク図を示し、
１１はＡ／Ｄ変換回路、１２はスイープ相関回
路、１３は入力バツフア回路、１４は入力演算回
路、１５はＸ−Ｙメモリ回路、１６は出力切換回
路、１７，１８及び１９は出力バツフア回路、２
０，２１及び２２はＤ／Ａ変換回路、２３は書込
みアドレス作成回路、２４はアドレス変換回路、
２５はアフタグロー・アドレス作成回路、２９，
２７及び２８は読出しアドレス作成回路、２９，
３０及び３１は同期信号作成回路、３２はタイミ
ング信号作成回路、T11はビデオ信号の出力端
子、T12は角度データの入力端子、T13はオフセ
ンタ・データの入力端子、T14はトリガ信号の入
力端子、T15，T16，及びT17はビデオ信号の出力
端子、T18，T20，及びT22は水平同期信号の出力
端子、T19，T21，及びT23は垂直同期信号の出力
端子である。
１１はＡ／Ｄ変換回路、１２はスイープ相関回
路、１３は入力バツフア回路、１４は入力演算回
路、１５はＸ−Ｙメモリ回路、１６は出力切換回
路、１７，１８及び１９は出力バツフア回路、２
０，２１及び２２はＤ／Ａ変換回路、２３は書込
みアドレス作成回路、２４はアドレス変換回路、
２５はアフタグロー・アドレス作成回路、２９，
２７及び２８は読出しアドレス作成回路、２９，
３０及び３１は同期信号作成回路、３２はタイミ
ング信号作成回路、T11はビデオ信号の出力端
子、T12は角度データの入力端子、T13はオフセ
ンタ・データの入力端子、T14はトリガ信号の入
力端子、T15，T16，及びT17はビデオ信号の出力
端子、T18，T20，及びT22は水平同期信号の出力
端子、T19，T21，及びT23は垂直同期信号の出力
端子である。
第１図の入力端子T11，T12，T13，及びT14は
通常の極座標走査を行うレーダのビデオ信号、空
中線の角度データ、オフセンタ・データ、及びト
リガ信号とする。入力端子T11から入力したビデ
オ信号はＡ／Ｄ変換回路１１により量子化距離
（Δr）毎に多値のデイジタル・ビデオ信号に変換
され、スイープ相関回路１２に送られる。スイー
プ相関回路１２はＡ／Ｄ変換回路１１よりデイジ
タルのビデオ信号をうけ、トリガ毎の同一距離の
信号を一定回数(3)だけ相加するスイープ相関処理
をし、スイープ相関処理をしたビデオ信号を上記
一定回数のトリガ毎に１回１スイープ分だけ出力
し、出力バツフア回路１３に送り出している。こ
こに、上記の一定回数はレーダのヒツト数以内の
整数値で、かつＸ−Ｙメモリ１６への書込みが時
間的に可能となるような値に選ばれる。入力バツ
フア回路１３は２つのライン・メモリで構成さ
れ、スイープ相関回路１２よりスイープ相関処理
されたビデオ信号を前記一定回数のトリガ毎に１
回１スイープ分だけうけ、この１スイープ分のビ
デオ信号を２つのライン・メモリの一方に交互に
格納する。そして、格納が完了している方のライ
ン・メモリから格納されているビデオ信号を入力
したのと同じ順序で、ただし、入力とは異なる所
定の速さで読み出し、この読み出したビデオ信号
を入力演算回路１４に送り出している。入力演算
回路１４は入力バツフア回路１３から出力される
ビデオ信号と、出力切換器１６から出力されるビ
デオ信号とをうけ、Ｘ−Ｙメモリ１５の画素（素
メモリ）への書込み期間（tW）内の演算時間
（ta）内では上記ビデオ信号間の演算（例えば大
小比較）をし、アフタグロー読出し・演算期間
（tAR）内では出力切換器１６から出力されるビデ
オ信号に演算（例えばアフタグローのための減衰
演算）とし、演算をした結果のビデオ信号を出力
し、この出力をＸ−Ｙメモリ１５に送り出してい
る。Ｘ−Ｙメモリ１５はＸ−Ｙ配列のメモリ素子
とメモリ制御回路から構成され、入力演算回路１
４からビデオ信号を、アドレス切換回路２４から
アドレス・データをそれぞれうけ、読み出したビ
デオ信号を出力切換回路１６に送り出している。
このＸ−Ｙメモリ１５はアドレス切換回路２４と
連動して動作し、画素への書込み期間（tW）では
アドレス切換回路２４を通して書込みアドレス作
成回路２３からのアドレス・データをうけ、ま
ず、このアドレス・データに対応した画素に格納
してあるビデオ信号を読み出し、次に、入力演算
回路１４で前記の所定の演算をした結果のビデオ
信号を上記アドレス・データに対応した画素に書
き込む動作をし、アフタグロー読出し・演算期間
（tAR）とアフタグロー書込み期間（tAW）ではア
ドレス切換回路２４を通してアフタグロー・アド
レス作成回路２５からのアドレス・データをう
け、前者の期間（tAR）では上記アドレス・デー
タに対応した画素に格納してあるビデオ信号を読
み出し、入力演算回路１４で前記の所定の演算を
した結果のビデオ信号を後者の期間（tAW）に上
記のアドレス・データに対応した画素へ書込む動
作をする。そして、画素からの読出し期間（tR1，
tR2，tR3）ではアドレス切換回路２４を通して読
出しアドレス作成回路２６，２７または２８から
のアドレス・データをうけ、このアドレス・デー
タに対応した画素に格納してあるビデオ信号を読
み出し、この読み出したビデオ信号を出力切換回
路１６に送り出している。なお、アフタグロー読
出し・演算期間（tAR）とアフタグロー書込み期
間（tAW）、及び画素からの読出し期間（tR1，tR2，
tR3）における画素からの読み出し、または、書
込み等の動作はそれぞれ適当な数の複数の画素に
対し並列的に同時に行つている。出力切換回路１
６は内部にスイツチS1とスイツチS2を含みアドレ
ス切換回路２４と連動して動作し、Ｘ−Ｙメモリ
１５から読み出したビデオ信号をうけ、これを切
換えて入力演算回路１４と出力バツフア回路１
７，１８、及び１９に送り出している。出力バツ
フア回路１７，１８及び１９はそれぞれ２つのラ
イン・メモリで構成され、出力切換回路１６から
ビデオ信号をうけ、これを２つのライン・メモリ
のうちの一方に交互に並列的に格納し、格納が完
了している方のライン・メモリから格納されてい
るビデオ信号を直列的に順次所定の速さで読み出
し、読み出したビデオ信号をそれぞれＤ／Ａ変換
回路２０，２１、及び２２に送り出している。
Ｄ／Ａ変換回路２０，２１，及び２２はそれぞれ
出力バツフア回路１７，１８、及び１９から出力
されるビデオ信号をうけ、このビデオ信号をＤ／
Ａ変換してアナログのビデオ信号を出力し、この
ビデオ信号をそれぞれ出力端子T15，T16、及び
T17に出力している。書込みアドレス作成回路２
３は入力端子T12とT13からそれぞれ角度データ
とオフセンタ・データをうけ、角度データの方向
（スイープ方向）の各位置をオフセンタ位置より
順に距離の大きい方に、前記の量子化距離（Δr）
毎にＸ−Ｙメモリ１５の座標系と同一のＸ−Ｙ座
標に変換し、入力バツフア回路１３から出力され
るビデオ信号に対応したＸ−Ｙ座標系のアドレス
を作成し、このアドレス・データをアドレス切換
回路２４に送り出している。アドレス切換回路２
６は書込みアドレス作成回路２３、アフタグロ
ー・アドレス作成回路２５、読出しアドレス作成
回路２６，２７、及び２８の各回路から出力され
るアドレス・データをうけ、このアドレス・デー
タを切換えてＸ−Ｙメモリ１５に送り出してい
る。このアドレス切換回路２４は内部にスイツチ
S3とスイツチS4とを含み、出力切換回路１６と連
動して同一の切換動作をする。この切換動作は周
期１（T1）と周期２（T2）の２つの周期をもつて
動作し、周期１の前期は画素への書込み期間
（tW）に割当てられ、アドレス切換回路２４内の
スイツチS3と出力切換回路１６内のスイツチS1は
それぞれのａとｂとが接続し、周期１の後期
（T1−tW）にはそれぞれのａとｃが接続する。そ
して、アドレス切換回路２４内のスイツチS4と出
力切換回路１６のスイツチS2は周期１毎にそれぞ
れのａは、それぞれのｂ，ｃ，ｄ，ｅ，ｆと順次
接続を切換え、周期１の後期にはこの切換えは完
了しているように動作する。周期１が５周期経過
すると上記動作は再び繰返えされるように動作
し、この繰返えしの周期が周期２（T2＝５×T1）
である。アフタグロー・アドレス作成回路２５は
出力端子T15，T16、及びT17から得られるビデオ
信号をデイスプレーした場合に残像特性が得られ
るようにＸ−Ｙメモリ１５に格納されているビデ
オ信号の大きさを時間的に順次減衰させるため、
画素に格納されているビデオ信号を読み出してア
フタグローのための演算をした後、再び同一アド
レスに格納するためのアドレスを作成する回路で
あり、一定の速さでＸ−Ｙメモリ１５の所定領域
（通常は全領域）をＸ−Ｙ走査するアドレス・デ
ータを作成し、このアドレス・データをアドレス
切換回路２４に送り出している。読出しアドレス
作成回路２６，２７、及び２８はＸ−Ｙメモリ１
５に格納してあるビデオ信号をそれぞれ所定の領
域に対し所定の走査（本実施例ではＸ−Ｙ走査）
で読み出すためのアドレスとアドレスに対応した
タイミング信号を作成し、アドレス・データをア
ドレス切換回路２４に、また、アドレスに対応し
たタイミング信号をそれぞれ同期信号作成回路２
９，３０、及び３１に送り出している。同期信号
作成回路２９，３０、及び３１はそれぞれ読出し
アドレス作成回路２６，２７、及び２８よりアド
レスに対応したタイミング信号をうけ、ビデオ信
号をそれぞれ所定の走査によつて表示させるため
のアナログの同期信号を作成し、水平同期信号を
出力端子T18，T20、及びT22に、そして、垂直同
期信号を出力端子T19，T21、及びT23に、それぞ
れ送り出ししている。タイミング信号作成回路３
２は入力端子T14からトリガ信号をうけ、各回路
に必要なタイミング信号を作成し、各回路に送り
出している。
通常の極座標走査を行うレーダのビデオ信号、空
中線の角度データ、オフセンタ・データ、及びト
リガ信号とする。入力端子T11から入力したビデ
オ信号はＡ／Ｄ変換回路１１により量子化距離
（Δr）毎に多値のデイジタル・ビデオ信号に変換
され、スイープ相関回路１２に送られる。スイー
プ相関回路１２はＡ／Ｄ変換回路１１よりデイジ
タルのビデオ信号をうけ、トリガ毎の同一距離の
信号を一定回数(3)だけ相加するスイープ相関処理
をし、スイープ相関処理をしたビデオ信号を上記
一定回数のトリガ毎に１回１スイープ分だけ出力
し、出力バツフア回路１３に送り出している。こ
こに、上記の一定回数はレーダのヒツト数以内の
整数値で、かつＸ−Ｙメモリ１６への書込みが時
間的に可能となるような値に選ばれる。入力バツ
フア回路１３は２つのライン・メモリで構成さ
れ、スイープ相関回路１２よりスイープ相関処理
されたビデオ信号を前記一定回数のトリガ毎に１
回１スイープ分だけうけ、この１スイープ分のビ
デオ信号を２つのライン・メモリの一方に交互に
格納する。そして、格納が完了している方のライ
ン・メモリから格納されているビデオ信号を入力
したのと同じ順序で、ただし、入力とは異なる所
定の速さで読み出し、この読み出したビデオ信号
を入力演算回路１４に送り出している。入力演算
回路１４は入力バツフア回路１３から出力される
ビデオ信号と、出力切換器１６から出力されるビ
デオ信号とをうけ、Ｘ−Ｙメモリ１５の画素（素
メモリ）への書込み期間（tW）内の演算時間
（ta）内では上記ビデオ信号間の演算（例えば大
小比較）をし、アフタグロー読出し・演算期間
（tAR）内では出力切換器１６から出力されるビデ
オ信号に演算（例えばアフタグローのための減衰
演算）とし、演算をした結果のビデオ信号を出力
し、この出力をＸ−Ｙメモリ１５に送り出してい
る。Ｘ−Ｙメモリ１５はＸ−Ｙ配列のメモリ素子
とメモリ制御回路から構成され、入力演算回路１
４からビデオ信号を、アドレス切換回路２４から
アドレス・データをそれぞれうけ、読み出したビ
デオ信号を出力切換回路１６に送り出している。
このＸ−Ｙメモリ１５はアドレス切換回路２４と
連動して動作し、画素への書込み期間（tW）では
アドレス切換回路２４を通して書込みアドレス作
成回路２３からのアドレス・データをうけ、ま
ず、このアドレス・データに対応した画素に格納
してあるビデオ信号を読み出し、次に、入力演算
回路１４で前記の所定の演算をした結果のビデオ
信号を上記アドレス・データに対応した画素に書
き込む動作をし、アフタグロー読出し・演算期間
（tAR）とアフタグロー書込み期間（tAW）ではア
ドレス切換回路２４を通してアフタグロー・アド
レス作成回路２５からのアドレス・データをう
け、前者の期間（tAR）では上記アドレス・デー
タに対応した画素に格納してあるビデオ信号を読
み出し、入力演算回路１４で前記の所定の演算を
した結果のビデオ信号を後者の期間（tAW）に上
記のアドレス・データに対応した画素へ書込む動
作をする。そして、画素からの読出し期間（tR1，
tR2，tR3）ではアドレス切換回路２４を通して読
出しアドレス作成回路２６，２７または２８から
のアドレス・データをうけ、このアドレス・デー
タに対応した画素に格納してあるビデオ信号を読
み出し、この読み出したビデオ信号を出力切換回
路１６に送り出している。なお、アフタグロー読
出し・演算期間（tAR）とアフタグロー書込み期
間（tAW）、及び画素からの読出し期間（tR1，tR2，
tR3）における画素からの読み出し、または、書
込み等の動作はそれぞれ適当な数の複数の画素に
対し並列的に同時に行つている。出力切換回路１
６は内部にスイツチS1とスイツチS2を含みアドレ
ス切換回路２４と連動して動作し、Ｘ−Ｙメモリ
１５から読み出したビデオ信号をうけ、これを切
換えて入力演算回路１４と出力バツフア回路１
７，１８、及び１９に送り出している。出力バツ
フア回路１７，１８及び１９はそれぞれ２つのラ
イン・メモリで構成され、出力切換回路１６から
ビデオ信号をうけ、これを２つのライン・メモリ
のうちの一方に交互に並列的に格納し、格納が完
了している方のライン・メモリから格納されてい
るビデオ信号を直列的に順次所定の速さで読み出
し、読み出したビデオ信号をそれぞれＤ／Ａ変換
回路２０，２１、及び２２に送り出している。
Ｄ／Ａ変換回路２０，２１，及び２２はそれぞれ
出力バツフア回路１７，１８、及び１９から出力
されるビデオ信号をうけ、このビデオ信号をＤ／
Ａ変換してアナログのビデオ信号を出力し、この
ビデオ信号をそれぞれ出力端子T15，T16、及び
T17に出力している。書込みアドレス作成回路２
３は入力端子T12とT13からそれぞれ角度データ
とオフセンタ・データをうけ、角度データの方向
（スイープ方向）の各位置をオフセンタ位置より
順に距離の大きい方に、前記の量子化距離（Δr）
毎にＸ−Ｙメモリ１５の座標系と同一のＸ−Ｙ座
標に変換し、入力バツフア回路１３から出力され
るビデオ信号に対応したＸ−Ｙ座標系のアドレス
を作成し、このアドレス・データをアドレス切換
回路２４に送り出している。アドレス切換回路２
６は書込みアドレス作成回路２３、アフタグロ
ー・アドレス作成回路２５、読出しアドレス作成
回路２６，２７、及び２８の各回路から出力され
るアドレス・データをうけ、このアドレス・デー
タを切換えてＸ−Ｙメモリ１５に送り出してい
る。このアドレス切換回路２４は内部にスイツチ
S3とスイツチS4とを含み、出力切換回路１６と連
動して同一の切換動作をする。この切換動作は周
期１（T1）と周期２（T2）の２つの周期をもつて
動作し、周期１の前期は画素への書込み期間
（tW）に割当てられ、アドレス切換回路２４内の
スイツチS3と出力切換回路１６内のスイツチS1は
それぞれのａとｂとが接続し、周期１の後期
（T1−tW）にはそれぞれのａとｃが接続する。そ
して、アドレス切換回路２４内のスイツチS4と出
力切換回路１６のスイツチS2は周期１毎にそれぞ
れのａは、それぞれのｂ，ｃ，ｄ，ｅ，ｆと順次
接続を切換え、周期１の後期にはこの切換えは完
了しているように動作する。周期１が５周期経過
すると上記動作は再び繰返えされるように動作
し、この繰返えしの周期が周期２（T2＝５×T1）
である。アフタグロー・アドレス作成回路２５は
出力端子T15，T16、及びT17から得られるビデオ
信号をデイスプレーした場合に残像特性が得られ
るようにＸ−Ｙメモリ１５に格納されているビデ
オ信号の大きさを時間的に順次減衰させるため、
画素に格納されているビデオ信号を読み出してア
フタグローのための演算をした後、再び同一アド
レスに格納するためのアドレスを作成する回路で
あり、一定の速さでＸ−Ｙメモリ１５の所定領域
（通常は全領域）をＸ−Ｙ走査するアドレス・デ
ータを作成し、このアドレス・データをアドレス
切換回路２４に送り出している。読出しアドレス
作成回路２６，２７、及び２８はＸ−Ｙメモリ１
５に格納してあるビデオ信号をそれぞれ所定の領
域に対し所定の走査（本実施例ではＸ−Ｙ走査）
で読み出すためのアドレスとアドレスに対応した
タイミング信号を作成し、アドレス・データをア
ドレス切換回路２４に、また、アドレスに対応し
たタイミング信号をそれぞれ同期信号作成回路２
９，３０、及び３１に送り出している。同期信号
作成回路２９，３０、及び３１はそれぞれ読出し
アドレス作成回路２６，２７、及び２８よりアド
レスに対応したタイミング信号をうけ、ビデオ信
号をそれぞれ所定の走査によつて表示させるため
のアナログの同期信号を作成し、水平同期信号を
出力端子T18，T20、及びT22に、そして、垂直同
期信号を出力端子T19，T21、及びT23に、それぞ
れ送り出ししている。タイミング信号作成回路３
２は入力端子T14からトリガ信号をうけ、各回路
に必要なタイミング信号を作成し、各回路に送り
出している。
第２図は第１図の実施例の動作を説明するため
の時間関係を示す。第２図のａはトリガ信号、ｂ
はビデオ信号入力期間（高レベルが対応、以下同
様）、ｃは入力バツフア回路１３への入力期間、
ｄはＸ−Ｙメモリ１５への書込み走査期間、ｅは
Ｘ−Ｙメモリ１５の画素への書込み期間、ｆは画
素への書込み期間、画素からの読み出し期間等の
拡大図を示し、trは読出し時間、taは入力演算時
間、twは書込み時間、tWは画素への書込み期間、
tARはアフタグロー読出し・演算期間、tAWはアフ
タグロー書込み期間、tR1，tR2、及びtR3はそれぞ
れ読出し期間、T1は周期１、T2は周期２を示す。
の時間関係を示す。第２図のａはトリガ信号、ｂ
はビデオ信号入力期間（高レベルが対応、以下同
様）、ｃは入力バツフア回路１３への入力期間、
ｄはＸ−Ｙメモリ１５への書込み走査期間、ｅは
Ｘ−Ｙメモリ１５の画素への書込み期間、ｆは画
素への書込み期間、画素からの読み出し期間等の
拡大図を示し、trは読出し時間、taは入力演算時
間、twは書込み時間、tWは画素への書込み期間、
tARはアフタグロー読出し・演算期間、tAWはアフ
タグロー書込み期間、tR1，tR2、及びtR3はそれぞ
れ読出し期間、T1は周期１、T2は周期２を示す。
第３図は第１図の実施例の動作を説明するため
のＸ−Ｙメモリ１５のメモリ上の走査範囲等を示
し、ＭはＸ−Ｙメモリ１５の記憶範囲、D1，D2、
及びD3はそれぞれ読出しアドレス作成回路２６，
２７、及び２８で作成されるアドレス・データの
走査範囲、ＬはＸ−Ｙメモリ１５のある時刻にお
ける書込み走査線、L1は同じくある時刻におけ
る読出しアドレス作成回路２６からのアドレス・
データの読出し走査線である。
のＸ−Ｙメモリ１５のメモリ上の走査範囲等を示
し、ＭはＸ−Ｙメモリ１５の記憶範囲、D1，D2、
及びD3はそれぞれ読出しアドレス作成回路２６，
２７、及び２８で作成されるアドレス・データの
走査範囲、ＬはＸ−Ｙメモリ１５のある時刻にお
ける書込み走査線、L1は同じくある時刻におけ
る読出しアドレス作成回路２６からのアドレス・
データの読出し走査線である。
次に、上記実施例の動作について更に説明を加
える。上記の説明より明らかなように、レーダの
ビデオ信号はＡ／Ｄ変換回路１１によりアナログ
信号からデイジタル信号に変換された後、スイー
プ相関回路１２よりスイープ相関の回数に見合つ
ただけＳ／Ｎの改善がはかられ、その後一定回数
のトリガ毎に１スイープ分ずつ入力バツフア回路
１３に送られる。そして周期１の第１のサイクル
内の画素への書込み期間（tW）では、アドレス切
換回路２４のスイツチS3と出力切換回路１６のス
イツチS1のそれぞれのａとｂが接続し、入力バツ
フア回路１３から読み出されたビデオ信号が、書
込みアドレス作成回路２３からのアドレス・デー
タによつてＸ−Ｙメモリ１５から読み出されたビ
デオ信号と入力演算回路１４によつて演算され、
その結果のビデオ信号が上記の画素に書込まれ
る。次に、同じく周期１の第１のサイクル内のア
フタグロー読出し・演算期間tARでは、アドレス
切換回路２４のスイツチS3と出力切換回路１６の
スイツチS1のそれぞれのａとｃが接続し、かつア
ドレス切換回路２４のスイツチS4と出力切換回路
１６のスイツチS2のそれぞれのａとｂが接続し、
アフタグロー・アドレス作成回路２５からのアド
レス・データに対応したＸ−Ｙメモリ１５の画素
のビデオ信号が続み出され、入力演算回路１４に
より演算されて、演算されたビデオ信号を生ず
る。周期１の第２のサイクル内の画素への書込み
期間tWでは、再びスイツチS3とS1のそれぞれのａ
とｂが接続し、入力バツフア回路１３から次のビ
デオ信号が上記と同様にしてＸ−Ｙメモリ１５の
画素に書込まれる。第２のサイクルのアフタグロ
ー書込み期間（tAW）では、スイツチS3とS1のそ
れぞれのａとｃが接続し、かつ、スイツチS4とS2
のそれぞれのａとｃが接続し、アフタグロー作成
回路２５からのアドレス・データは前のサイクル
と同一値を保つようにしておくと、上記の演算さ
れたビデオ信号はそのビデオ信号が読み出された
画素へ書込まれる。（このアフタグローのための
読出し・書込みはＸ方向の複数の画素に対し並列
的に同時に行われる）。周期T1の第３，第４、及
び第５のサイクルの画素への書込み期間（tW）で
は、スイツチS3とS1のそれぞれのａとｂが接続
し、第２のサイクルまでの画素への書込み期間
（tW）内の動作と同様の動作が行われ、読出し期
間（tR1，tR2，tR3）ではスイツチS3とS1のそれぞ
れのａとｃが接続し、かつスイツチS4とS2のそれ
ぞれのａとｄ，ｅ，ｆとが接続し、それぞれ読出
しアドレス作成回路２６，２７、及び２８で作成
されたアドレス・データに対応したＸ−Ｙメモリ
１５の画素のビデオ信号が読み出され、それぞれ
出力バツフア回路１７，１８、及び１９に送られ
る。以下同様の動作が繰返えされる。ここにおい
て、アドレス作成回路２６，２７、及び２８で作
成されたアドレス・データに対応したＸ−Ｙメモ
リ１５の画素を並列的に同時に読み出すＸ方向の
数を、それぞれの走査範囲を所定の速さで連続的
に走査するとした場合に周期２（T2）の間に走査
する画素の数にそれぞれ等しくなるように選んで
おくと、出力バツフア回路１７，１８、及び１９
からそれぞれ所定の速さで読み出し、Ｄ／Ａ変換
回路２０，２１、及び２２によりデイジタルのビ
デオ信号からアナログのビデオ信号に変換し、出
力端子T15，T16、及びT17から得られるアナログ
のビデオ信号を、それぞれ出力端子T18，T20及
びT22から得られる水平同期信号及び出力端子
T19．T21、及びT23から得られる垂直同期信号に
よつて、Ｘ−Ｙ走査による表示を行つた場合に
は、読出しアドレス作成回路２６，２７、及び２
８がＸ−Ｙメモリ１５のメモリ上を走査するそれ
ぞれの所定の領域に対応した領域を表示領域と
し、この表示領域内で連続な画像を得るようにす
ることが可能となる。このようにして、上記実施
例では複数の異なる領域のビデオ信号をそれぞれ
走査変換して同時に出力することができる。
える。上記の説明より明らかなように、レーダの
ビデオ信号はＡ／Ｄ変換回路１１によりアナログ
信号からデイジタル信号に変換された後、スイー
プ相関回路１２よりスイープ相関の回数に見合つ
ただけＳ／Ｎの改善がはかられ、その後一定回数
のトリガ毎に１スイープ分ずつ入力バツフア回路
１３に送られる。そして周期１の第１のサイクル
内の画素への書込み期間（tW）では、アドレス切
換回路２４のスイツチS3と出力切換回路１６のス
イツチS1のそれぞれのａとｂが接続し、入力バツ
フア回路１３から読み出されたビデオ信号が、書
込みアドレス作成回路２３からのアドレス・デー
タによつてＸ−Ｙメモリ１５から読み出されたビ
デオ信号と入力演算回路１４によつて演算され、
その結果のビデオ信号が上記の画素に書込まれ
る。次に、同じく周期１の第１のサイクル内のア
フタグロー読出し・演算期間tARでは、アドレス
切換回路２４のスイツチS3と出力切換回路１６の
スイツチS1のそれぞれのａとｃが接続し、かつア
ドレス切換回路２４のスイツチS4と出力切換回路
１６のスイツチS2のそれぞれのａとｂが接続し、
アフタグロー・アドレス作成回路２５からのアド
レス・データに対応したＸ−Ｙメモリ１５の画素
のビデオ信号が続み出され、入力演算回路１４に
より演算されて、演算されたビデオ信号を生ず
る。周期１の第２のサイクル内の画素への書込み
期間tWでは、再びスイツチS3とS1のそれぞれのａ
とｂが接続し、入力バツフア回路１３から次のビ
デオ信号が上記と同様にしてＸ−Ｙメモリ１５の
画素に書込まれる。第２のサイクルのアフタグロ
ー書込み期間（tAW）では、スイツチS3とS1のそ
れぞれのａとｃが接続し、かつ、スイツチS4とS2
のそれぞれのａとｃが接続し、アフタグロー作成
回路２５からのアドレス・データは前のサイクル
と同一値を保つようにしておくと、上記の演算さ
れたビデオ信号はそのビデオ信号が読み出された
画素へ書込まれる。（このアフタグローのための
読出し・書込みはＸ方向の複数の画素に対し並列
的に同時に行われる）。周期T1の第３，第４、及
び第５のサイクルの画素への書込み期間（tW）で
は、スイツチS3とS1のそれぞれのａとｂが接続
し、第２のサイクルまでの画素への書込み期間
（tW）内の動作と同様の動作が行われ、読出し期
間（tR1，tR2，tR3）ではスイツチS3とS1のそれぞ
れのａとｃが接続し、かつスイツチS4とS2のそれ
ぞれのａとｄ，ｅ，ｆとが接続し、それぞれ読出
しアドレス作成回路２６，２７、及び２８で作成
されたアドレス・データに対応したＸ−Ｙメモリ
１５の画素のビデオ信号が読み出され、それぞれ
出力バツフア回路１７，１８、及び１９に送られ
る。以下同様の動作が繰返えされる。ここにおい
て、アドレス作成回路２６，２７、及び２８で作
成されたアドレス・データに対応したＸ−Ｙメモ
リ１５の画素を並列的に同時に読み出すＸ方向の
数を、それぞれの走査範囲を所定の速さで連続的
に走査するとした場合に周期２（T2）の間に走査
する画素の数にそれぞれ等しくなるように選んで
おくと、出力バツフア回路１７，１８、及び１９
からそれぞれ所定の速さで読み出し、Ｄ／Ａ変換
回路２０，２１、及び２２によりデイジタルのビ
デオ信号からアナログのビデオ信号に変換し、出
力端子T15，T16、及びT17から得られるアナログ
のビデオ信号を、それぞれ出力端子T18，T20及
びT22から得られる水平同期信号及び出力端子
T19．T21、及びT23から得られる垂直同期信号に
よつて、Ｘ−Ｙ走査による表示を行つた場合に
は、読出しアドレス作成回路２６，２７、及び２
８がＸ−Ｙメモリ１５のメモリ上を走査するそれ
ぞれの所定の領域に対応した領域を表示領域と
し、この表示領域内で連続な画像を得るようにす
ることが可能となる。このようにして、上記実施
例では複数の異なる領域のビデオ信号をそれぞれ
走査変換して同時に出力することができる。
上記実施例では、異なる領域に対してそれぞれ
走査変換されたビデオ信号の種類は３であつた
が、読出しアドレス作成回路、出力バツフア回
路、Ｄ／Ａ変換回路、及び同期信号作成回路等を
増減することにより、上記の種類の数は増減でき
ることはいうまでもない。
走査変換されたビデオ信号の種類は３であつた
が、読出しアドレス作成回路、出力バツフア回
路、Ｄ／Ａ変換回路、及び同期信号作成回路等を
増減することにより、上記の種類の数は増減でき
ることはいうまでもない。
上記実施例では、入力演算回路１４を用いてい
るので、Ｘ−Ｙメモリ１５に書込むビデオ信号と
格納してあつたビデオ信号との間の演算と格納し
てあつたビデオ信号に対するアフターグローのた
めの演算が可能であり、走査変換されたビデオ信
号の機能高い表示が可能であつたが、入力演算回
路１４とアフタグロー演算回路２５を取り去り、
入力バツフア回路１３とＸ−Ｙメモリ１５を直接
接続するようにすることも可能である。この場合
は上記の２種の演算はできないが、複数の異なる
領域に対してそれぞれ走査変換されたビデオ信号
を同時に出力する機能には変りない。この場合の
動作は次のとおりである。出力切換回路１６から
出力されるビデオ信号を入力切換回路１４に送り
出していた接続路は開放し、出力切換回路１６と
アドレス切換回路２４の切換動作自身は前記の動
作と同一とすると、画素への書込み期間（tW）内
の読出し時間（tr）ではＸ−Ｙメモリ１５の内容
は読み出されるが入力演算時間（ta）では演算は
行われず、書込み時間（tw）では入力バツフア回
路１３からのビデオ信号が書込みアドレス作成回
路２３から出力されアドレス切換回路２４を通し
て与えられるアドレスに書込まれる。アフタグロ
ー読出し・演算期間（tAR）とアフタグロー書込
み期間（tAW）では、Ｘ−Ｙメモリ１５の読出し、
演算と書込み動作は行われず、読出し期間（tR1，
tR2，tR3）では前記と同一の読出し動作が行われ
る。結局、前記の２種の演算は行わないが、複数
の異なる領域に対してそれぞれ走査変換されたビ
デオ信号を同時に得ることができる。
るので、Ｘ−Ｙメモリ１５に書込むビデオ信号と
格納してあつたビデオ信号との間の演算と格納し
てあつたビデオ信号に対するアフターグローのた
めの演算が可能であり、走査変換されたビデオ信
号の機能高い表示が可能であつたが、入力演算回
路１４とアフタグロー演算回路２５を取り去り、
入力バツフア回路１３とＸ−Ｙメモリ１５を直接
接続するようにすることも可能である。この場合
は上記の２種の演算はできないが、複数の異なる
領域に対してそれぞれ走査変換されたビデオ信号
を同時に出力する機能には変りない。この場合の
動作は次のとおりである。出力切換回路１６から
出力されるビデオ信号を入力切換回路１４に送り
出していた接続路は開放し、出力切換回路１６と
アドレス切換回路２４の切換動作自身は前記の動
作と同一とすると、画素への書込み期間（tW）内
の読出し時間（tr）ではＸ−Ｙメモリ１５の内容
は読み出されるが入力演算時間（ta）では演算は
行われず、書込み時間（tw）では入力バツフア回
路１３からのビデオ信号が書込みアドレス作成回
路２３から出力されアドレス切換回路２４を通し
て与えられるアドレスに書込まれる。アフタグロ
ー読出し・演算期間（tAR）とアフタグロー書込
み期間（tAW）では、Ｘ−Ｙメモリ１５の読出し、
演算と書込み動作は行われず、読出し期間（tR1，
tR2，tR3）では前記と同一の読出し動作が行われ
る。結局、前記の２種の演算は行わないが、複数
の異なる領域に対してそれぞれ走査変換されたビ
デオ信号を同時に得ることができる。
上記実施例では、入力信号はレーダの信号であ
つたが、レーダ以外でも極座標走査を行う信号で
あれば全く同様に働く。また、極座標走査以外の
例えばランダム走査の信号を入力することもでき
る。
つたが、レーダ以外でも極座標走査を行う信号で
あれば全く同様に働く。また、極座標走査以外の
例えばランダム走査の信号を入力することもでき
る。
（発明の効果）
以上、詳細に説明したように本発明によれば、
入力バツフア回路と入力演算回路とＸ−Ｙメモリ
と出力切換回路と複数の出力バツフア回路と書込
みアドレス作成回路とアドレス切換回路とアフタ
グロー・アドレス作成回路と複数の読出しアドレ
ス作成回路とを備えるようにしているので、ま
た、入力バツフア回路とＸ−Ｙメモリと出力切換
回路と複数の出力バツフア回路と書込みアドレス
作成回路とアドレス切換回路と複数の読出しアド
レス作成回路とを備えるようにしているので、複
数の異なる領域のビデオ信号をそれぞれ走査変換
して同時に並列的に出力することが可能となる。
入力バツフア回路と入力演算回路とＸ−Ｙメモリ
と出力切換回路と複数の出力バツフア回路と書込
みアドレス作成回路とアドレス切換回路とアフタ
グロー・アドレス作成回路と複数の読出しアドレ
ス作成回路とを備えるようにしているので、ま
た、入力バツフア回路とＸ−Ｙメモリと出力切換
回路と複数の出力バツフア回路と書込みアドレス
作成回路とアドレス切換回路と複数の読出しアド
レス作成回路とを備えるようにしているので、複
数の異なる領域のビデオ信号をそれぞれ走査変換
して同時に並列的に出力することが可能となる。
したがつて、本発明はハーバー・レーダ・シス
テムをはじめ各種の画像表示システムに適用して
極めて有効である。
テムをはじめ各種の画像表示システムに適用して
極めて有効である。
第１図は本発明の実施例の構成を示すブロツク
図、第２図は第１図の実施例の動作を説明するた
めの時間関係を示す図、第３図は同じく第１図の
実施例の動作を説明するためのメモリ上の走査範
囲等を示す図、第４図は従来のデイジタル走査変
換装置の構成例のブロツク図である。 １１……Ａ／Ｄ変換回路、１２……スイープ相
関回路、１３……入力バツフア回路、１４……入
力演算回路、１５……Ｘ−Ｙメモリ、１６……出
力切換回路、１７，１８，１９……出力バツフア
回路、２０，２１，２２……Ｄ／Ａ変換回路、２
３……書込みアドレス作成回路、２４……アドレ
ス切換回路、２５……アフタグロー・アドレス作
成回路、２６，２７，２８……読出しアドレス作
成回路、２９，３０，３１……同期信号作成回
路。
図、第２図は第１図の実施例の動作を説明するた
めの時間関係を示す図、第３図は同じく第１図の
実施例の動作を説明するためのメモリ上の走査範
囲等を示す図、第４図は従来のデイジタル走査変
換装置の構成例のブロツク図である。 １１……Ａ／Ｄ変換回路、１２……スイープ相
関回路、１３……入力バツフア回路、１４……入
力演算回路、１５……Ｘ−Ｙメモリ、１６……出
力切換回路、１７，１８，１９……出力バツフア
回路、２０，２１，２２……Ｄ／Ａ変換回路、２
３……書込みアドレス作成回路、２４……アドレ
ス切換回路、２５……アフタグロー・アドレス作
成回路、２６，２７，２８……読出しアドレス作
成回路、２９，３０，３１……同期信号作成回
路。
Claims (1)
- 【特許請求の範囲】 １ 入力ビデオ信号のスイープ方向におけるビデ
オ信号列を一時的に記憶する入力バツフア回路
と、該入力バツフア回路から出力されるビデオ信
号と該ビデオ信号を書込むＸ−Ｙメモリの画素に
格納してあるビデオ信号との間の演算とＸ−Ｙメ
モリの画素に格納してあるビデオ信号にアフタグ
ローのための演算をする入力演算回路と、アドレ
ス切換回路を通して与えられるアドレスにしたが
つて前記入力演算回路から出力されるビデオ信号
を一時的に記憶しまたは記憶しているビデオ信号
を読み出して出力するＸ−Ｙメモリと、該Ｘ−Ｙ
メモリから出力されるビデオ信号を切換えて前記
入力演算回路と複数の出力バツフア回路に出力す
る出力切換回路と、該出力切換回路から出力され
るビデオ信号を一時的に記憶する複数の出力バツ
フア回路と、入力ビデオ信号のスイープ方向の各
位置をＸ−Ｙ座標に変換して前記Ｘ−Ｙメモリ用
アドレスとして出力する書込みアドレス作成回路
と、アフタグローのための走査をする前記Ｘ−Ｙ
メモリ用アドレスを作成するアフタグロー・アド
レス作成回路と、前記Ｘ−Ｙメモリのそれぞれ所
定の領域を走査して格納してあるビデオ信号を読
み出すための前記Ｘ−Ｙメモリ用アドレスを作成
する複数の読み出しアドレス作成回路と、前記の
書込みアドレス作成回路とアフタグロー・アドレ
ス作成回路と複数の読み出しアドレス作成回路と
から出力されるアドレスを前記出力切換回路と連
動して切換えて出力するアドレス切換回路とを備
え、前記Ｘ−Ｙメモリのビデオ信号の出力端子と
アドレス入力端子とをそれぞれ前記出力切換回路
と前記アドレス切換回路によつて、書込み期間で
は前記入力演算回路と前記書込みアドレス作成回
路とへ、アフタグロー読出し・演算期間では前記
入力演算回路と前記アフタグローアドレス作成回
路とへ、アフタグロー書込み期間では開放状態と
前記アフタグローアドレス作成回路とへ、読出し
期間では前記の複数の出力バツフア回路から選択
したいずれか一つとこれに対応する前記の複数の
読出しアドレス作成回路の一つとへ、それぞれ接
続し、上記各期間を一定の順序で切換え、かつ上
記の選択を順序変えることを特徴とするデイジタ
ル走査変換装置。 ２ 入力ビデオ信号のスイープ方向におけるビデ
オ信号列を一時的に記憶する入力バツフア回路
と、アドレス切換回路を通して与えられるアドレ
スに従つて前記入力バツフア回路から出力される
ビデオ信号を一時的に記憶しまたは記憶している
ビデオ信号を読み出して出力するＸ−Ｙメモリ
と、該Ｘ−Ｙメモリから出力されるビデオ信号を
切換えて複数の出力バツフア回路に出力する出力
切換回路と、該出力バツフア回路から出力される
ビデオ信号を一時的に記憶する複数の出力バツフ
ア回路と入力ビデオ信号のスイープ方向の各位置
をＸ−Ｙ座標に変換して前記Ｘ−Ｙメモリ用アド
レスとして出力する書込みアドレス作成回路と、
前記Ｘ−Ｙメモリのそれぞれ所定の領域を走査し
て格納してあるビデオ信号を読み出すための前記
Ｘ−Ｙメモリ用アドレスを作成する複数の読み出
しアドレス作成回路と、前記の書込みアドレス作
成回路と複数の読み出しアドレス作成回路とから
出力されるアドレスを前記出力切換回路と連動し
て切換えて出力するアドレス切換回路とを備え、
前記Ｘ−Ｙメモリのビデオ信号の出力端子とアド
レス入力端子とをそれぞれ前記出力切換回路と前
記アドレス切換回路によつて、書込み期間では開
放状態と前記書込みアドレス作成回路とへ、読出
し期間では前記の複数の出力バツフア回路から選
択したいずれか一つとこれに対応する前記の複数
の読出しアドレス作成回路の一つとへ、それぞれ
接続し、上記各期間を一定の順序で切換え、かつ
上記の選択を順次変えることを特徴とするデイジ
タル走査変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255750A JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
| US06/805,384 US4675679A (en) | 1984-12-05 | 1985-12-04 | Digital scan converter |
| DE8585115434T DE3580455D1 (de) | 1984-12-05 | 1985-12-05 | Digitaler abtastumsetzer. |
| EP85115434A EP0184208B1 (en) | 1984-12-05 | 1985-12-05 | Digital scan converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255750A JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133881A JPS61133881A (ja) | 1986-06-21 |
| JPH0582555B2 true JPH0582555B2 (ja) | 1993-11-19 |
Family
ID=17283107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255750A Granted JPS61133881A (ja) | 1984-12-05 | 1984-12-05 | デイジタル走査変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4675679A (ja) |
| EP (1) | EP0184208B1 (ja) |
| JP (1) | JPS61133881A (ja) |
| DE (1) | DE3580455D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2614994B1 (fr) * | 1987-05-07 | 1989-06-30 | Thomson Csf | Procede et dispositif de visualisation de plusieurs images radar en une mosaique unique |
| JP5411478B2 (ja) * | 2008-10-03 | 2014-02-12 | 古野電気株式会社 | レーダ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5084192A (ja) * | 1973-11-26 | 1975-07-07 | ||
| JPS57103075A (en) * | 1980-12-18 | 1982-06-26 | Mitsubishi Electric Corp | Digital scanning converter |
| JPS57171276A (en) * | 1981-04-15 | 1982-10-21 | Hazeltine Corp | Digital scan converter with random dumping mechanism |
| JPS5895273A (ja) * | 1981-12-01 | 1983-06-06 | Mitsubishi Electric Corp | デイジタルスキヤンコンバ−タ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810174A (en) * | 1969-11-28 | 1974-05-07 | Hughes Aircraft Co | Digital scan converter |
| US3765018A (en) * | 1972-06-02 | 1973-10-09 | Hughes Aircraft Co | Digital scan converter |
| NL158938B (nl) * | 1976-02-16 | 1978-12-15 | Hollandse Signaalapparaten Bv | Digitaal aftast-conversiesysteem. |
| NL177149C (nl) * | 1976-03-26 | 1985-08-01 | Hollandse Signaalapparaten Bv | Inrichting voor het uitlezen van een fractie van een, in een naar willekeur toegankelijk geheugen geplaatste en volgens een beeldlijnenpatroon op een raster-scan-display af te beelden informatie. |
| US4214269A (en) * | 1979-03-09 | 1980-07-22 | Advanced Technology Laboratories, Inc. | Real time digital scan converter |
| GB2067868B (en) * | 1980-01-22 | 1983-11-30 | Decca Ltd | Radar display apparatus |
| US4358789A (en) * | 1981-06-01 | 1982-11-09 | Inframetrics, Inc. | Digital scan converter for image scanning and display system |
| EP0109099B1 (en) * | 1982-09-22 | 1986-03-12 | Koninklijke Philips Electronics N.V. | Field number conversion circuit |
| FR2535465B1 (fr) * | 1982-10-27 | 1985-09-13 | Thomson Csf | Procede de traitement de la remanence artificielle dans un transformateur numerique d'images |
| DE3304030A1 (de) * | 1983-02-07 | 1984-08-09 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren und schaltung zur umwandlung eines videosignals einer zeilenzahl in ein videosignal einer anderen zeilenzahl |
| JPS59200927A (ja) * | 1983-04-28 | 1984-11-14 | Nippon Univac Supply Kk | カラ−印刷監視装置 |
| JPS60154175A (ja) * | 1984-01-24 | 1985-08-13 | Oki Electric Ind Co Ltd | レ−ダ走査変換装置 |
| US4577225A (en) * | 1984-08-31 | 1986-03-18 | Rca Corporation | Progressive scan video processor having common memories for video interpolation and speed-up |
| US4580163A (en) * | 1984-08-31 | 1986-04-01 | Rca Corporation | Progressive scan video processor having parallel organized memories and a single averaging circuit |
-
1984
- 1984-12-05 JP JP59255750A patent/JPS61133881A/ja active Granted
-
1985
- 1985-12-04 US US06/805,384 patent/US4675679A/en not_active Expired - Lifetime
- 1985-12-05 EP EP85115434A patent/EP0184208B1/en not_active Expired - Lifetime
- 1985-12-05 DE DE8585115434T patent/DE3580455D1/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5084192A (ja) * | 1973-11-26 | 1975-07-07 | ||
| JPS57103075A (en) * | 1980-12-18 | 1982-06-26 | Mitsubishi Electric Corp | Digital scanning converter |
| JPS57171276A (en) * | 1981-04-15 | 1982-10-21 | Hazeltine Corp | Digital scan converter with random dumping mechanism |
| JPS5895273A (ja) * | 1981-12-01 | 1983-06-06 | Mitsubishi Electric Corp | デイジタルスキヤンコンバ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0184208B1 (en) | 1990-11-07 |
| JPS61133881A (ja) | 1986-06-21 |
| DE3580455D1 (de) | 1990-12-13 |
| EP0184208A2 (en) | 1986-06-11 |
| EP0184208A3 (en) | 1987-08-05 |
| US4675679A (en) | 1987-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4668985A (en) | Video signal processing apparatus | |
| KR920005823A (ko) | 고체촬상소자를 사용한 비디오카메라장치 | |
| US4811099A (en) | Video signal memories | |
| JPH02503138A (ja) | ビデオデータを伸張するための補間器 | |
| JPS58121941A (ja) | 超音波診断装置 | |
| US4754279A (en) | Scan converter for radar | |
| JPH0582555B2 (ja) | ||
| US4766496A (en) | Video signal memories | |
| JPS6150318B2 (ja) | ||
| JPS632070B2 (ja) | ||
| JPS61120983A (ja) | デイジタル走査変換装置 | |
| JPS63286075A (ja) | 撮像装置 | |
| JP2000292523A (ja) | 表示処理装置 | |
| JP3644146B2 (ja) | 画像の２次元空間変換方法及び装置 | |
| JP2828214B2 (ja) | ３次元レーダのディスプレイ表示方式 | |
| JPH04290176A (ja) | 画像蓄積装置及びこれを具える画像処理装置 | |
| JPH06303530A (ja) | 固体撮像装置 | |
| JP2989193B2 (ja) | 画像メモリインターリーブ入出力回路 | |
| JPS60154175A (ja) | レ−ダ走査変換装置 | |
| JPH0126226B2 (ja) | ||
| JPS5994164A (ja) | Ｔｖ画像デ−タ入力装置 | |
| JPH08340516A (ja) | 画像表示装置 | |
| JPS62245172A (ja) | レ−ダビデオの表示方式 | |
| JPH0132958B2 (ja) | ||
| JPS6184683A (ja) | 図形表示装置 |