JPS6150318B2 - - Google Patents
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- JPS6150318B2 JPS6150318B2 JP56012054A JP1205481A JPS6150318B2 JP S6150318 B2 JPS6150318 B2 JP S6150318B2 JP 56012054 A JP56012054 A JP 56012054A JP 1205481 A JP1205481 A JP 1205481A JP S6150318 B2 JPS6150318 B2 JP S6150318B2
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- 230000015654 memory Effects 0.000 claims description 64
- 230000009467 reduction Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004091 panning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Processing Or Creating Images (AREA)
Description
【発明の詳細な説明】
本発明はさまざまな画像処理システムに用いる
大形画像の縮少表示装置に関する。
大形画像の縮少表示装置に関する。
デイジタル画像処理では第1図の如く、原画像
のデータ、処理の途中結果、最終結果などを計算
機1と画像メモリ2との間で画像メモリ制御部2
MCを介してやり取りしながら処理を進めて行く
場合が多い。画像メモリ2は画像データの一時記
憶として用いられるとともに、画像メモリに書込
まれたデータは繰返し高速で読出され、D/A変
換部4により、デジタル・アナログ変換されて画
像表示装置(以下モニタと呼ぶ)5に表示され
る。
のデータ、処理の途中結果、最終結果などを計算
機1と画像メモリ2との間で画像メモリ制御部2
MCを介してやり取りしながら処理を進めて行く
場合が多い。画像メモリ2は画像データの一時記
憶として用いられるとともに、画像メモリに書込
まれたデータは繰返し高速で読出され、D/A変
換部4により、デジタル・アナログ変換されて画
像表示装置(以下モニタと呼ぶ)5に表示され
る。
画像メモリ2としては最近は半導体メモリ素子
がもつぱら用いられており、価格が低下してきた
ことと、より大形の(画素数の大きい)画像を扱
いたいという要求が強まつてきたことから画像メ
モリの大容量化の傾向が顕著である。たとえば
1024×1024画素、1画素8ビツトを越える容量の
画像メモリは今までは珍しくなく、2048×2048画
素や4096×4096画素のものがしばしば用いられる
ようになつた。1画素あたりのビツト数が少ない
(4ビツト程度)場合にはさらに大きな画素数の
画像メモリもすでに使われ始めている。
がもつぱら用いられており、価格が低下してきた
ことと、より大形の(画素数の大きい)画像を扱
いたいという要求が強まつてきたことから画像メ
モリの大容量化の傾向が顕著である。たとえば
1024×1024画素、1画素8ビツトを越える容量の
画像メモリは今までは珍しくなく、2048×2048画
素や4096×4096画素のものがしばしば用いられる
ようになつた。1画素あたりのビツト数が少ない
(4ビツト程度)場合にはさらに大きな画素数の
画像メモリもすでに使われ始めている。
一方、モニタとしては輝度特性、発色特性、価
格、信頼性などの点からCRT(陰極線管)がも
つぱら用いられている。CRTの解像度は通常の
もので768(横)×512(縦)画素程度、高解像度
形のもので1536(横)×1024(縦)画素程度が限
度である。
格、信頼性などの点からCRT(陰極線管)がも
つぱら用いられている。CRTの解像度は通常の
もので768(横)×512(縦)画素程度、高解像度
形のもので1536(横)×1024(縦)画素程度が限
度である。
したがつて画像メモリの画素数がいくら大きく
なつても、モニタに表示できる画素数はCRTの
解像度以下に制限される。すなわちモニタには画
像メモリの画像全体を一度に表示することはでき
ず、一部分のみを表示することになる。このよう
な場合、画像全体を眺めるためにはモニタに表示
する範囲を次々に切替えるか、または少しずつ動
かして(Panningパンニングまたはroamingロー
ミングと呼ぶ)画像全体を“なめる”必要があ
る。しかしこの場合でもモニタに一度に表示され
る範囲が限られていると、隠れている部分にある
重要な目標を見落したり、相対的な位置関係につ
いて判断を誤るというミスが生じやすい。
なつても、モニタに表示できる画素数はCRTの
解像度以下に制限される。すなわちモニタには画
像メモリの画像全体を一度に表示することはでき
ず、一部分のみを表示することになる。このよう
な場合、画像全体を眺めるためにはモニタに表示
する範囲を次々に切替えるか、または少しずつ動
かして(Panningパンニングまたはroamingロー
ミングと呼ぶ)画像全体を“なめる”必要があ
る。しかしこの場合でもモニタに一度に表示され
る範囲が限られていると、隠れている部分にある
重要な目標を見落したり、相対的な位置関係につ
いて判断を誤るというミスが生じやすい。
そこでモニタに一度に表示できない大形画像を
処理する場合、何らかの方法で画像全体の概略を
常に見ることができれば上記のようなミスは生じ
にくく、安心して処理をすすめることができる。
また表示画面を見ながら対話形処理を行なう場
合、1ステツプごとの処理が画像全体に及ぼす影
響などを素早くつかむことができ、またモニタの
表示範囲を動かして目標物を捜すときなど作業能
率が大幅に向上する。
処理する場合、何らかの方法で画像全体の概略を
常に見ることができれば上記のようなミスは生じ
にくく、安心して処理をすすめることができる。
また表示画面を見ながら対話形処理を行なう場
合、1ステツプごとの処理が画像全体に及ぼす影
響などを素早くつかむことができ、またモニタの
表示範囲を動かして目標物を捜すときなど作業能
率が大幅に向上する。
本発明は上記の機能を実現するものである。以
下の実施例によつて本発明の概要を説明する。
下の実施例によつて本発明の概要を説明する。
本発明の縮小表示装置を含む画像処理システム
の構成を第2図に示す。この実施例において1〜
10は次のとおりである。
の構成を第2図に示す。この実施例において1〜
10は次のとおりである。
画像処理用計算機
画像メモリ:5120×4096画素、1画素24ビツト
(R、G、B各8ビツト) 画像メモリ制御部:画像メモリ2の入出力を制
御する。
(R、G、B各8ビツト) 画像メモリ制御部:画像メモリ2の入出力を制
御する。
D/A変換部:画像メモリ3から高速に繰返し
読出されるデイジタル画像信号をアナログ信号
に変換する(R、G、B3系統) モニタ:解像度(表示可能画素数)640×512画
像(R、G、Bカラー表示) 縮小表示装置:〜から成る 縮小表示用画像メモリ:640×512画素、1画素
6ビツト(R、G、B各2ビツトまたはモノク
ロ6ビツト) 縮小表示用画像メモリ制御部:縮小表示用画像
メモリ7の入出力を制御する D/A変換部:縮小表示用画像メモリ7から高
速に繰返し読出されるデイジタル画像信号をア
ナログ信号に変換する(R、G、Bの3系統ま
たはモノクロの1系統) 縮小表示用モニタ:解像度(表示可能画素数)
640×512画素(R、G、Bカラー表示またはモ
ノクロ表示) 一般的な画像メモリ2の動作を簡単に説明す
る。モニタ5が飛越し走査をしない(ノンインタ
レース)モニタの場合、表示速度は約40ns/画
素である。2対1インタレースの場合は約
80ns/画素である。ここではノンインタレース
とする。画像メモリ用の記憶素子として一般に用
いられるMOS RAMのサイクルタイムは200〜
400nsであるため、画面の表示速度に間に合うよ
うにRAMからの読出しを行なうためには多重イ
ンタリーブのメモリ構成をとる。たとえばサイク
ルタイム375nsのMOS RAMを用いた場合、表示
速度40ns/画素に間に合うようにデータの読出
しを行なうには10重インタリーブ構成とすればよ
い。しかし、この構成において、計算機1が画像
メモリ2にアクセスするとその間表示用データの
読出しが中断するのでモニタ5に正しく表示でき
ない。これを避けるため多重度を2倍にして画面
表示用データ読出しのタイムスロツトT1と計算
機1からのアクセス用タイムスロツトT2とを設
け、両者が同時に生じないようにする。今の例で
は20重インタリーブ構成とし、タイムスロツトT
1の400nsの間に20画素のデータを一度に読出
す。これを1画素ずつ40ns/画素の速度で次の
T2とそれに続くT1の間に画面表示する。計算
機1から画素メモリ2へのアクセスはT2の
400nsの間に行なう(第3図)。
読出されるデイジタル画像信号をアナログ信号
に変換する(R、G、B3系統) モニタ:解像度(表示可能画素数)640×512画
像(R、G、Bカラー表示) 縮小表示装置:〜から成る 縮小表示用画像メモリ:640×512画素、1画素
6ビツト(R、G、B各2ビツトまたはモノク
ロ6ビツト) 縮小表示用画像メモリ制御部:縮小表示用画像
メモリ7の入出力を制御する D/A変換部:縮小表示用画像メモリ7から高
速に繰返し読出されるデイジタル画像信号をア
ナログ信号に変換する(R、G、Bの3系統ま
たはモノクロの1系統) 縮小表示用モニタ:解像度(表示可能画素数)
640×512画素(R、G、Bカラー表示またはモ
ノクロ表示) 一般的な画像メモリ2の動作を簡単に説明す
る。モニタ5が飛越し走査をしない(ノンインタ
レース)モニタの場合、表示速度は約40ns/画
素である。2対1インタレースの場合は約
80ns/画素である。ここではノンインタレース
とする。画像メモリ用の記憶素子として一般に用
いられるMOS RAMのサイクルタイムは200〜
400nsであるため、画面の表示速度に間に合うよ
うにRAMからの読出しを行なうためには多重イ
ンタリーブのメモリ構成をとる。たとえばサイク
ルタイム375nsのMOS RAMを用いた場合、表示
速度40ns/画素に間に合うようにデータの読出
しを行なうには10重インタリーブ構成とすればよ
い。しかし、この構成において、計算機1が画像
メモリ2にアクセスするとその間表示用データの
読出しが中断するのでモニタ5に正しく表示でき
ない。これを避けるため多重度を2倍にして画面
表示用データ読出しのタイムスロツトT1と計算
機1からのアクセス用タイムスロツトT2とを設
け、両者が同時に生じないようにする。今の例で
は20重インタリーブ構成とし、タイムスロツトT
1の400nsの間に20画素のデータを一度に読出
す。これを1画素ずつ40ns/画素の速度で次の
T2とそれに続くT1の間に画面表示する。計算
機1から画素メモリ2へのアクセスはT2の
400nsの間に行なう(第3図)。
画素メモリ制御部3はこれらの制御を行なうほ
か、計算機1からの指示により5120×4096画素の
うちどの640×512画素をモニタ5に表示するかを
制御する。またメモリ素子がダイナミツクMOS
RAMの場合は一定時間ごとのメモリリフレツシ
ユも制御する。
か、計算機1からの指示により5120×4096画素の
うちどの640×512画素をモニタ5に表示するかを
制御する。またメモリ素子がダイナミツクMOS
RAMの場合は一定時間ごとのメモリリフレツシ
ユも制御する。
さて、タイムスロツトT1は計算機1と画素メ
モリ2との間でデータ転送が行なわれるときのみ
使われるが、それ以外のときは空いている。通常
の対話形処理では計算機1がデータ処理を行なう
時間や、人間がモニタ5の表示画面を眺めて考え
る時間がかなりあるが、その間のT1は空いてい
る。また計算機1と画素メモリ3との間でデータ
転送中であつても、主として計算機1のデータ転
送能力の制限から、連続するT1をすべて使うと
は限らず空きのT1が1個おき以上の頻度で発生
することがある。またタイムスロツトT2はモニ
タ5の水平および垂直帰線消去期間は空いてい
る。
モリ2との間でデータ転送が行なわれるときのみ
使われるが、それ以外のときは空いている。通常
の対話形処理では計算機1がデータ処理を行なう
時間や、人間がモニタ5の表示画面を眺めて考え
る時間がかなりあるが、その間のT1は空いてい
る。また計算機1と画素メモリ3との間でデータ
転送中であつても、主として計算機1のデータ転
送能力の制限から、連続するT1をすべて使うと
は限らず空きのT1が1個おき以上の頻度で発生
することがある。またタイムスロツトT2はモニ
タ5の水平および垂直帰線消去期間は空いてい
る。
縮小表示用画像メモリ制御部8は以上の空きタ
イムスロツトを利用して画素メモリ2からデータ
を読出し、縮小表示用画素メモリ7に書込む。こ
の読出し/書込みの仕方はいろいろ考えられるが
たとえば以下の方法がある。
イムスロツトを利用して画素メモリ2からデータ
を読出し、縮小表示用画素メモリ7に書込む。こ
の読出し/書込みの仕方はいろいろ考えられるが
たとえば以下の方法がある。
方法1 画素メモリ2の横、縦方向ともに8画
素ごとに1画素を読出しR、G、B各8ビツトの
上位2ビツトずつを縮小表示用画素メモリ7に書
込む(7,9,10がR、G、B構成の場合)。
またR、G、B各8ビツトからY=aR+bG+cB
(a、b、cは適当な定数)により輝度を計算し
上位6ビツトを縮小表示用画素メモリ7に書込む
(7,9,10がモノクロ構成の場合)。
素ごとに1画素を読出しR、G、B各8ビツトの
上位2ビツトずつを縮小表示用画素メモリ7に書
込む(7,9,10がR、G、B構成の場合)。
またR、G、B各8ビツトからY=aR+bG+cB
(a、b、cは適当な定数)により輝度を計算し
上位6ビツトを縮小表示用画素メモリ7に書込む
(7,9,10がモノクロ構成の場合)。
方法2 画像メモリ2の8×8画素を読出し
R、G、B各8ビツトについて64画素の平均を求
め、上位2ビツトずつを縮小表示用画像メモリ7
の1画素に書込む。これを画像全体について行な
う(7,9,10がR、G、B構成の場合)。ま
たはR、G、B各8ビツトについて64画素の平均
を求めた後、方法1と同様に輝度Yを計算し上位
6ビツトを縮小表示用画像メモリ7の1画素に書
込む。これを画像全体について行なう(7,9,
10がモノクロ構成の場合)。
R、G、B各8ビツトについて64画素の平均を求
め、上位2ビツトずつを縮小表示用画像メモリ7
の1画素に書込む。これを画像全体について行な
う(7,9,10がR、G、B構成の場合)。ま
たはR、G、B各8ビツトについて64画素の平均
を求めた後、方法1と同様に輝度Yを計算し上位
6ビツトを縮小表示用画像メモリ7の1画素に書
込む。これを画像全体について行なう(7,9,
10がモノクロ構成の場合)。
方法1と2のどちらでも縮小表示用画像メモリ
7には画像メモリ2の5120×4096画素全体を横・
縦ともに1/8に縮小した640×512画素の画像が書
込まれる。方法1の長所は縮小表示画像メモリ制
御部8の構成が方法2より簡単なこと、および縮
小画像の更新が速いことがあげられる(数秒程
度)。短所は画像メモリ2の原画像にある数画素
幅の線が場所によつて完全に消えるといつた不自
然な縮小画像になる場合がある。また方法2の長
所・短所は方法1の逆と考えてよい。
7には画像メモリ2の5120×4096画素全体を横・
縦ともに1/8に縮小した640×512画素の画像が書
込まれる。方法1の長所は縮小表示画像メモリ制
御部8の構成が方法2より簡単なこと、および縮
小画像の更新が速いことがあげられる(数秒程
度)。短所は画像メモリ2の原画像にある数画素
幅の線が場所によつて完全に消えるといつた不自
然な縮小画像になる場合がある。また方法2の長
所・短所は方法1の逆と考えてよい。
縮小表示用画像メモリ7に書込まれた縮小画像
は縮小表示用画像メモリ制御部8により高速に繰
返し読出され、D/A変換部9でアナログ信号に
変換され縮小表示用モニタ10に表示される。こ
の場合、縮小表示用画像メモリ7も20重インタリ
ーブ構成とし、第3図のようにタイムスロツトT
1とT2を設け書込みをT1、読出しをT2で行
なえば縮小画像が更新される途中でも縮小表示用
モニタ10に表示し続けることが可能である。
は縮小表示用画像メモリ制御部8により高速に繰
返し読出され、D/A変換部9でアナログ信号に
変換され縮小表示用モニタ10に表示される。こ
の場合、縮小表示用画像メモリ7も20重インタリ
ーブ構成とし、第3図のようにタイムスロツトT
1とT2を設け書込みをT1、読出しをT2で行
なえば縮小画像が更新される途中でも縮小表示用
モニタ10に表示し続けることが可能である。
なお、画像メモリ2の画像全体ではなく一部分
の縮小画像が必要なとき、たとえば2560×2048画
素の範囲を640×512画素に縮小するときなど、前
述の方法1の間引き間隔または方法2の平均算出
画素の数を適宜変更することにより対処できる。
また画像メモリ2から読出した1画素を縮小表示
用画像メモリ7のn×n画素に書込むことにより
640/n×512/n画素の範囲をn倍に拡大するこ
とも可能 である。以上述べた構成においては、画像メモリ
2に記憶されている画像の一部分がモニタ5に表
示され、画像全体の縮小画像が縮小表示用モニタ
10に表示される。そこでしかし、画像全体にわ
たつて絵柄の変化が少ないとき、または類似した
絵柄が随所に見られるときなどには、モニタ5に
表示されている部分画像が縮小表示用モニタ10
に表示されている全体画像のどの部分に相当して
いるのか判断しにくいことがある。
の縮小画像が必要なとき、たとえば2560×2048画
素の範囲を640×512画素に縮小するときなど、前
述の方法1の間引き間隔または方法2の平均算出
画素の数を適宜変更することにより対処できる。
また画像メモリ2から読出した1画素を縮小表示
用画像メモリ7のn×n画素に書込むことにより
640/n×512/n画素の範囲をn倍に拡大するこ
とも可能 である。以上述べた構成においては、画像メモリ
2に記憶されている画像の一部分がモニタ5に表
示され、画像全体の縮小画像が縮小表示用モニタ
10に表示される。そこでしかし、画像全体にわ
たつて絵柄の変化が少ないとき、または類似した
絵柄が随所に見られるときなどには、モニタ5に
表示されている部分画像が縮小表示用モニタ10
に表示されている全体画像のどの部分に相当して
いるのか判断しにくいことがある。
本発明は更に上記のような場合でもモニタ5の
表示範囲を一目瞭然とすべく縮小表示用モニタ1
0に明示するものである。その明示の仕方には例
えば (a) 窓状の四角い枠(色は白、黒などの目立つ
色)(第4図a) (b) 破線で示す様に明るさまたは色またはその両
方が周囲と異なる矩形領域(第4図b)が考え
られる。(a)の枠や(b)の矩形領域をウインドウと
呼ぶことにする。
表示範囲を一目瞭然とすべく縮小表示用モニタ1
0に明示するものである。その明示の仕方には例
えば (a) 窓状の四角い枠(色は白、黒などの目立つ
色)(第4図a) (b) 破線で示す様に明るさまたは色またはその両
方が周囲と異なる矩形領域(第4図b)が考え
られる。(a)の枠や(b)の矩形領域をウインドウと
呼ぶことにする。
以下、上記のことを実現する回路を第5図によ
り、説明する。画像メモリ制御部3の内部にはX
スタートアドレスレジスタ11およびYスタート
アドレスレジスタ12があり、それぞれモニタ5
に表示している画像の横方向走査開始アドレス
(Xスタートアドレス)と縦方向走査開始アドレ
ス(Yスタートアドレス)を保持している。これ
はモニタ5に表示されている通常、左上隅の画素
の画像メモリ2内におけるXアドレスとYアドレ
スに相当する。また、ズーミング倍率レジスタ1
3も画像メモリ制御部内3に設ける。ズーミング
機能により、モニタ5に表示する画像を例えば2
倍、4倍、…………と拡大することができるが、
表示される範囲は1/2、1/4、…………と狭くな
る。Xスタートアドレス、Yスタートアドレス、
ズーミング倍率は通常、計算機1から指定され
る。
り、説明する。画像メモリ制御部3の内部にはX
スタートアドレスレジスタ11およびYスタート
アドレスレジスタ12があり、それぞれモニタ5
に表示している画像の横方向走査開始アドレス
(Xスタートアドレス)と縦方向走査開始アドレ
ス(Yスタートアドレス)を保持している。これ
はモニタ5に表示されている通常、左上隅の画素
の画像メモリ2内におけるXアドレスとYアドレ
スに相当する。また、ズーミング倍率レジスタ1
3も画像メモリ制御部内3に設ける。ズーミング
機能により、モニタ5に表示する画像を例えば2
倍、4倍、…………と拡大することができるが、
表示される範囲は1/2、1/4、…………と狭くな
る。Xスタートアドレス、Yスタートアドレス、
ズーミング倍率は通常、計算機1から指定され
る。
ウインドウ発生部14はXスタートアドレス、
Yスタートアドレスおよび(ズーミング機能があ
る場合には)ズーミング倍率から、モニタ5に表
示されている画像が画像メモリ2内のどの範囲か
を知ることができる。そして縮小表示用画像メモ
リ制御部8で作られる水平走査アドレス信号、垂
直走査アドレス信号に同期して窓枠の信号または
明るさや色の変化信号(ウインドウ信号)を作
り、D/A変換部9へ送る。D/A変換部9で
は、縮小表示用画像メモリ制御部8から送られる
画像信号とウインドウ発生部14から送られるウ
インドウ信号を重ねてアナログ信号とし縮小表示
用モニタ10に第4図a又はbの如く表示する。
Yスタートアドレスおよび(ズーミング機能があ
る場合には)ズーミング倍率から、モニタ5に表
示されている画像が画像メモリ2内のどの範囲か
を知ることができる。そして縮小表示用画像メモ
リ制御部8で作られる水平走査アドレス信号、垂
直走査アドレス信号に同期して窓枠の信号または
明るさや色の変化信号(ウインドウ信号)を作
り、D/A変換部9へ送る。D/A変換部9で
は、縮小表示用画像メモリ制御部8から送られる
画像信号とウインドウ発生部14から送られるウ
インドウ信号を重ねてアナログ信号とし縮小表示
用モニタ10に第4図a又はbの如く表示する。
第1図は本発明を適用するシステムブロツク
図、第2図は第1の発明によるシステムブロツク
図、第3図は画像メモリ間の読出し・書込み動作
のタイムスロツトを示す図、第4図は第2の発明
による画面例を示す図、第5図は第2の発明によ
るシステムブロツク図である。 図中1は計算機、2は画像メモリ、3は画像メ
モリ制御部、4,9はD/A変換部、5はモニ
タ、6は縮小表示装置、7は縮小表示用画像メモ
リ、8は縮小表示用画像メモリ制御部、10は縮
小表示用モニタ、11はXスタートアドレスレジ
スタ、12はYスタートアドレスレジスタ、13
はズーミング倍率レジスタ、14はウインドウ発
生部である。
図、第2図は第1の発明によるシステムブロツク
図、第3図は画像メモリ間の読出し・書込み動作
のタイムスロツトを示す図、第4図は第2の発明
による画面例を示す図、第5図は第2の発明によ
るシステムブロツク図である。 図中1は計算機、2は画像メモリ、3は画像メ
モリ制御部、4,9はD/A変換部、5はモニ
タ、6は縮小表示装置、7は縮小表示用画像メモ
リ、8は縮小表示用画像メモリ制御部、10は縮
小表示用モニタ、11はXスタートアドレスレジ
スタ、12はYスタートアドレスレジスタ、13
はズーミング倍率レジスタ、14はウインドウ発
生部である。
Claims (1)
- 【特許請求の範囲】 1 デイジタル画像情報を記憶する画像メモリ
と、その画像メモリに記憶されている画像の一部
分を表示する画像表示装置とを備えた画像記憶・
表示システムにおいて、該画像メモリに記憶され
ている画像の画素数を減少せしめ画像全体を縮小
して別の画像メモリに記憶し、これを常時、繰返
し読出して別の画像表示装置に表示する機能を有
する大形画像の縮小表示装置。 2 デイジタル画像情報を記憶する画像メモリ
と、その画像メモリに記憶されている画像の一部
分を表示する画像表示装置とを備えた画像記憶・
表示システムにおいて、該画像メモリに記憶され
ている画像の画素数を減少せしめ画像全体を縮小
して別の画像メモリに記憶し、これを常時、繰返
し読出して別の画像表示装置に表示する機能と、
前記画像の一部分を表示する画像表示装置に表示
している部分を画像メモリ制御部から読み取り、
ウインドウとして縮少画像に重ねて表示する機能
を有することを特徴とする大形画像の縮少表示装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56012054A JPS57125981A (en) | 1981-01-29 | 1981-01-29 | Reduction indicator for large picture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56012054A JPS57125981A (en) | 1981-01-29 | 1981-01-29 | Reduction indicator for large picture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57125981A JPS57125981A (en) | 1982-08-05 |
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Family
ID=11794880
Family Applications (1)
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Country Status (1)
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JP (1) | JPS57125981A (ja) |
Families Citing this family (6)
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Citations (5)
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JPS4990074A (ja) * | 1972-12-27 | 1974-08-28 | ||
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-
1981
- 1981-01-29 JP JP56012054A patent/JPS57125981A/ja active Granted
Patent Citations (5)
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Also Published As
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JPS57125981A (en) | 1982-08-05 |
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