JPH10116061A - 複数同時表示システム及びディスプレイの制御方法 - Google Patents

複数同時表示システム及びディスプレイの制御方法

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JPH10116061A
JPH10116061A JP9259022A JP25902297A JPH10116061A JP H10116061 A JPH10116061 A JP H10116061A JP 9259022 A JP9259022 A JP 9259022A JP 25902297 A JP25902297 A JP 25902297A JP H10116061 A JPH10116061 A JP H10116061A
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period
speed
display
clock pulse
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David M Tucker
エム タッカー デービッド
William Low
ロー ウィリアム
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】一つの画像を例えばＣＲＴ及び液晶等のディジ
タルディスプレイに表示する場合に、アドレスされない
領域が発生したり、全てアドレスしようとすると、縦横
比が変わってしまったりしていた。 【解決手段】画像レンダリング期間にディジタルディス
プレイに対して通常ラインクロックパルスを生成し、普
通はアドレスされない垂直領域をアドレスするために垂
直ブランキング期間にディジタルディスプレイに対して
高速ラインクロックパルスを生成するラインクロックシ
ステムを含むクロッキングシステム。クロッキングシス
テムはさらに、画像レンダリング期間にディジタルディ
スプレイに対して通常画素クロックパルスを生成し、普
通はアドレスされない水平及び垂直領域をアドレスする
ために水平及び垂直ブランキング期間にディジタルディ
スプレイに対して高速画素クロックパルスを生成する画
素クロックシステムを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は一般的にはグラフ
ィックス表示コントローラに関し、より具体的には、複
数同時表示システム及びディスプレイの制御方法に関す
るものである。さらに具体的には、複数同時システムに
おいてディジタルディスプレイを高速でクロッキングす
るシステム及びその方法に関する。
【０００２】
【発明が解決しようとする課題】ある種の一般的なグラ
フィックスコントローラは２つの異なるモニタに一つの
画像を同時に表示することを制御することができる。例
えば、一つの画像を陰極線管 (CRT) 又はテレビ (TV)
に表示すると同時にその画像を液晶ディスプレイ (LCD)
に表示することができる。図1はLCD 105とCRT又はTV 1
10に同時に画像を表示する先行技術の複数表示システム
100を示すブロック図である。画像処理や他のシステム
100の機能を制御するためのカリフォルニア州クパティ
ーノ市に在するアップルコンピュータ (Apple Compute
r) 社製のパワーマッキントッシュ (Power Macintosh)
或いはニューヨーク州アーモンク市に在するIBM社製のI
BM（R）PCといったコンピュータをベースにした中央演
算処理装置 (CPU) 125はバス130を介して典型的なグラ
フィックスコントローラ115に接続されている。グラフ
ィックスコントローラ115は画像データを格納及び検索
するためにバス135を介してビデオメモリ120に結合さ
れ、バス140を介してCRT又はTV 110に、そしてバス145
を介してLCD 105に結合されている。グラフィックスコ
ントローラ115は、バス140及びバス145でデータ信号、
ラインクロック信号、フレーム信号、画素クロック信号
を送りCRT又はTV 110及びLCD 105をそれぞれ動作させ
る。ビデオメモリ120へのバンド幅が限られているの
で、グラフィックスコントローラ115は同じ画像情報を
ビデオメモリ120からLCD 105及びCRT又はTV 110に同時
に転送する。
【０００３】LCD 105の解像度がCRT又はTVと異なる場
合、重大な問題が生じる。 NTSC (National Television
Standards Committee) の規格に従ったTVは、画像サイ
ズが７５４画素ｘ ４８６行で、走査サイズは910画素x
525行である。例えばほぼ1024画素x 768行というよう
にLCDの走査サイズの方が大きいことがある。TVにはま
た非常に厳密なタイミングが要求され、LCDのタイミン
グはそれに従わなければならない。典型的なLCD 105の
走査サイズはTVの走査サイズより大きいから、LCD全体
が完全にアドレスされることにはならない。つまり、10
24 - 910 = 114画素と、768 -525 = 243行がアドレスさ
れないで残ることになる。
【０００４】典型的な640画素x 480行の画像空間を実現
するソフトウェアを走らせるには、800画素x 525行の走
査サイズを有するCRT 110が好ましい。従って、LCD及び
CRTを同時に使用すると、LCDとTVを同時に使用する時の
ように、LCDにアドレスされない領域が残ってしまう。
現在の多周波数CRTの中にはシステム設計者がLCD 105と
CRT 110の両方のタイミング要件を満たすように選択で
きる可変走査速度を有するものがあるが、この解決法に
は欠点がある。例えば、ディスプレイの解像度より細か
い画像の走査速度を用いると、画像は小さく現れてディ
スプレイ全体がいっぱいにならない。縮小画像を水平方
向及び垂直方向に引き伸ばすのに、システム設計者によ
っては画素間複写処理を行ったり画素間補間処理をした
りするが、こうした処理をすると縦横比が変わって好ま
しくない。
【０００５】図2に、TV 110の走査速度に基づいて画像
情報を受け取る場合の、大きさが1024画素x 768行の先
行技術による単一パネルの単純またはアクティブマトリ
ックスのLCD 105を詳細に示す。LCD 105は、水平シフト
レジスタ205、1024個の選択可能型ラッチ210、1 x 1024
の統合ラッチ215、1024個の画素ドライバ220、垂直シフ
トレジスタ225、768個のラインドライバ230、そしてデ
ィスプレイ235を有する。CRT 110の走査速度に基づくデ
ィスプレイ235の領域はTV 110の走査速度に基づく表示
領域235と類似していることが当業者なら分かるであろ
う。
【０００６】水平シフトレジスタ205は画素クロック信
号を入力端子SHIFTHで、ラインクロック信号を入力端子
INHで受け取る。画素クロック信号に基づき、水平シフ
トレジスタ205は対応する選択可能型ラッチ210が入って
くる画素データ信号を格納できるようにする。例えば、
水平シフトレジスタ205は第1の画素クロック信号を受け
取り、よって第1の選択可能型ラッチ210が表示メモリ12
0（図１）から検索される第1画素データ信号を格納でき
るようにする。次の画素クロック信号を受け取ると、水
平シフトレジスタ205は第1選択可能型ラッチ210にキャ
プチャされている値の変更を禁止し、第2の選択可能型
ラッチ210が次に入ってくる画素データ信号をキャプチ
ャできるようにする。選択可能型ラッチ210はそれぞれ
画素クロック信号と同期している。このプロセスは選択
可能型ラッチ210が一行の画素情報をキャプチャし終え
るまで続く。ラインクロック信号を受け取ると、統合ラ
ッチ215は選択可能型ラッチ210からのその一行の画素デ
ータを格納し、水平シフトレジスタ205は選択可能型ラ
ッチ210が新たな一行の画素データを再びキャプチャで
きるようにし、さらにこのプロセスが次の一行の画像画
素データに対して繰り返される。
【０００７】統合ラッチ215はキャプチャした一行の画
素データを画素ドライバ220を介して並列で渡し、ディ
スプレイ235に一行を形成する。ラインクロック信号に
基づき、垂直シフトレジスタ225はディスプレイ235のど
の行がその一行の画素データを受け取るかを決める。入
力端子INVでフレーム信号を受け取ると、垂直シフトレ
ジスタ225は第1のラインドライバ230を用いてディスプ
レイ235の第1行が次の行の画素データをキャプチャでき
るようにする。垂直シフトレジスタ225はラインドライ
バ230の一番目を用いてディスプレイ235の第1行が次の
行の画素データを受け取れるようにする。連続するライ
ンクロック信号毎に、垂直シフトレジスタ225は前の行
を使用不能にし、連続ラインドライバ230を用いてディ
スプレイ235の連続する一行が次の行の画素データを受
け取れるようにする。ディスプレイ235にインタレース
方式が使用されている場合、垂直シフトレジスタ235は2
行シフトする。所定の一行の画素情報が表示されている
間、水平シフトレジスタ205及び統合ラッチ215は次の行
のための画素情報を検索しキャプチャする。このプロセ
スが画像情報の各フレーム毎に繰り返される。
【０００８】図3に示すのは、一般的な1024画素x 768行
のLCDに画像フレームをレンダリング（描画）するタイ
ミング図である。グラフィックスコントローラ115（図
1）は画像フレームの開始を示すフレーム信号を生成
し、その後画像フレーム内のそれぞれの行の画素データ
を受け取ったことを示す一連の768のラインクロックパ
ルスとしてラインクロック信号を生成する。各ラインク
ロックパルスの後に、グラフィックスコントローラ115
はその行のそれぞれの画素に対する画素データを同時に
受け取ったことを示す一連の1024の画素パルスとして画
素クロック信号を生成する。768番目のラインクロック
パルスを受け取った後、垂直シフトレジスタ225は新た
なフレームパルスを送り、次のフレームのためにこのプ
ロセスを繰り返す。
【０００９】グラフィックスコントローラ115（図1）が
TV 110の走査サイズ及びタイミング要件をLCD 105に適
用するなら、ディスプレイ235は画像240と、水平方向の
ブランク領域247及び垂直方向のブランク領域245をレン
ダリングし、水平方向のアドレスされない領域250及び
垂直方向のアドレスされない領域255が含むことにな
る。図4はブランク領域245、247及びアドレスされない
領域250、255の生成を示すタイミング図である。グラフ
ィックスコントローラ115はフレーム信号を生成した
後、垂直方向の走査サイズを表す一連の525だけのパル
スとしてラインクロック信号を生成する。TV 110の画像
サイズは486行だから、525行の走査線のうち486だけが
データを含む。残る39行の走査線は垂直方向のブランク
領域245であり、垂直方向のブランク領域245をレンダリ
ングするのに要する時間を「垂直ブランキング期間」と
称する。さらに、LCD 105ではフレーム毎に768行の走査
線があるから、768行のLCD走査線のうち525行だけがア
ドレスされ、残る243行の線は垂直方向のアドレスされ
ない領域255となる。
【００１０】各ラインパルス後、グラフィックスコント
ローラ115は水平方向の走査サイズを表す一連の910のパ
ルスとして画素クロックを生成する。TV 110の画像サイ
ズは754画素だから、残る156画素は水平方向のブランク
領域247となり、水平方向のブランク領域247の各行をレ
ンダリングするのに要する時間を「水平ブランキング期
間」と称する。さらに、LCD 105では行毎に1024の画素
を含むから、1024のうち910の画素だけがアドレスさ
れ、残る114の画素は水平方向のアドレスされない領域2
50となる。
【００１１】アドレスされない領域をサポートするシス
テムにおいて水平シフトレジスタ205及び垂直シフトレ
ジスタ225を用いることから生じる重大な問題は画像エ
コーの問題である。シフトレジスタ205及び225はアドレ
スされない領域250及び255のそれぞれに全く同じ画像部
分をエコーする。つまり、ラインクロックパルスを受け
取ると、一般的な水平シフトレジスタ205は、現在使用
可能になっている選択可能型ラッチ210を使用不能にし
ないまま、選択可能型ラッチ210の一番目が新しい画素
データをキャプチャするのをまた可能にする。同様に、
フレーム信号を受け取ると、垂直シフトレジスタ225
は、現在使用可能になっているラインを使用不能にしな
いで、ディスプレイ235の第1行が新たな一行の画素デー
タを表示するのを可能にする。そのため、図2の例で見
ると、最初の114個の画素がアドレスされない画素位置9
11から1024にエコーされ、最初の243行の画素データが
アドレスされない行526から768にエコーされる。
【００１２】従って、水平及び垂直ブランキング期間
に、LCDなどディジタルディスプレイを制御しディジタ
ルディスプレイのアドレスされない部分のための画像情
報を生成するシステム及び方法が求められている。
【００１３】
【課題を解決するための手段】本願発明は、CRT或いはT
Vなど走査サイズの小さい表示装置のラスタスキャンの
タイミング要件を用いる際、可能性としてアドレスされ
ない水平方向及び垂直方向の領域をアドレスするため
に、液晶ディスプレイ(LCD)などディジタルディスプレ
イに対して高速でクロッキングするシステム及び方法を
提供することにより今までのシステムの限界及び欠陥を
克服するものである。クロッキングシステムは、画像が
レンダリングされている間ディジタルディスプレイに対
する通常ラインクロックパルスを生成し、普通はアドレ
スされない垂直領域をアドレスするために垂直ブランキ
ング期間にディジタルディスプレイに対する高速ライン
クロックパルスを生成するラインクロックシステムを含
む。クロッキングシステムはさらに、画像レンダリング
期間にディジタルディスプレイへの通常画素クロックパ
ルスを生成し、普通はアドレスされない水平及び垂直領
域をアドレスするために水平及び垂直ブランキング期間
にディジタルディスプレイに対する高速画素クロックパ
ルスを生成する画素クロックシステムを有する。
【００１４】クロッキングシステムは、通常のラインク
ロックから通常のラインクロックパルスを受け取るため
に接続された第1の入力端子と、高速ラインクロックか
ら高速ラインクロックパルスを受け取るために接続され
た第2の入力端子、ディジタルディスプレイに接続され
た出力端子、さらに画像レンダリング期間に通常のライ
ンクロックパルスが出力端子に渡され、垂直ブランキン
グ期間に高速ラインクロックパルスが出力端子に渡され
るようにする制御端子を有するマルチプレクサを用い
る。
【００１５】さらに、クロッキングシステムは、一般的
な画素クロックから通常の画素クロックパルスを受け取
るために接続された第1の入力端子と、高速画素クロッ
クから高速画素クロックパルスを受け取るために接続さ
れた第2の入力端子、ディジタルディスプレイに接続さ
れた出力端子、さらに選択信号の印加によって画像レン
ダリング期間に通常の画素クロックパルスが出力端子に
渡され、水平及び垂直ブランキング期間に高速画素クロ
ックパルスが出力端子に渡されるようにする制御端子を
有するマルチプレクサを用いる。
【００１６】N画素x M行の大きさのディジタルディスプ
レイと、C画素x D行の画像サイズを有するA画素x B行の
異なる表示装置とがあるとすれば、画素クロックパルス
につき一つの画素だけを渡すための高速ラインクロック
及び高速画素クロックの速度は下記の式によって計算さ
れる。この式において、THFは高速画素クロックの期間
で、THCは通常の画素クロックの期間、TVFは高速ライン
クロックの期間、TVCは通常のラインクロックの期間で
ある。
【００１７】
【数４】
【００１８】
【発明の実施の形態】本願発明は、複数の表示装置を同
時に使用し易くすることによって図1に関して先に説明
した一般的な同時複数表示システム100を改良する。複
数の表示装置には、液晶ディスプレイ (LCD) 105などの
ディジタルディスプレイと、ラスタスキャンのサイズが
ディジタルディスプレイに比べて小さい陰極線管 (CRT)
又はTV110などのディスプレイがある。
【００１９】図5Aは、他の点では一般的なコンピュータ
グラフィックスコントローラ115の一般的なクロックシ
ステムを置き換える本願発明による画素クロックシステ
ム500を示すブロック図である。画素クロックシステム5
00は、高速画素クロック505からライン515で高速画素ク
ロック信号を、一般的な画素クロック510からライン520
で通常の画素クロック信号を、そして制御ロジック540
からライン530で制御信号DEPを受け取るマルチプレクサ
(MUX) 525を含む。制御信号DEPに基づき、マルチプレ
クサ（ＭＵＸ） 525は高速画素クロック信号か通常画素
クロック信号かのいずれかを画素クロック出力信号とし
てライン535で渡す。
【００２０】ディスプレイ235（図2）の画像領域240の
ラスタ化の期間に、制御ロジック540はマルチプレクサ
（ＭＵＸ） 525に対して一般的な画素クロック510から
通常画素クロック信号を画素クロック出力信号としてラ
イン535で渡すよう命令する。しかしながら、水平ブラ
ンキングの期間、制御ロジック540はマルチプレクサ
（ＭＵＸ） 525に対し高速画素クロック505から高速画
素クロック信号を画素クロック出力信号としてライン53
5で渡すよう命令を出す。画素クロックシステム500の画
素クロック出力信号が一般的な画素クロック信号に代わ
って水平シフトレジスタ205及び選択可能型ラッチ210に
印加される。
【００２１】高速画素クロック信号は、残りの選択可能
型ラッチ210がそれぞれ「ブランク」のデータ値（例え
ば、黒のバックグラウンド）をキャプチャするまで、水
平方向のアドレスされない領域250に対応する残りの選
択可能型ラッチ210に対してクロッキングする。図2の例
において、水平ブランキング期間に高速画素クロック信
号は270個の（つまり、画素755から画素1024まで）短い
パルスを含む。ブランキング期間のデータは既にブラン
クのデータ値に設定されているから、データブロックを
変更する必要がない。
【００２２】図5Bは、本願発明によるコンピュータグラ
フィックスコントローラのラインクロックシステムを示
すブロック図である。ラインクロックシステム550は、
高速ラインクロック555からライン565で高速ラインクロ
ック信号を、一般的なラインクロック560からライン570
で通常のラインクロック信号を、そして制御ロジック59
0からライン580で制御信号DELを受け取るマルチプレク
サ (MUX) 575を含む。制御信号DELに基づき、マルチプ
レクサ（ＭＵＸ） 575は高速ラインクロック信号か通常
のラインクロック信号かのいずれかをラインクロック信
号出力としてライン585で渡す。
【００２３】画素クロックシステム500と同様に、ディ
スプレイ235で画像領域がラスタ化されている間、制御
ロジック590はマルチプレクサ（ＭＵＸ） 575に対し一
般的なラインクロック560から通常のラインクロック信
号を画素クロック出力信号としてライン585で渡すよう
命令を出す。垂直ブランキングの期間に、制御ロジック
590はマルチプレクサ（ＭＵＸ） 575に対し高速ライン
クロック555から高速ラインクロック信号をラインクロ
ック信号出力としてライン585で渡すよう命令を出す。
ラインクロックシステム550のラインクロック信号出力
が、水平シフトレジスタ205及び統合ラッチ215、垂直シ
フトレジスタ225への一般的なラインクロック信号に取
って代わる。
【００２４】高速ラインクロック信号によって、垂直シ
フトレジスタ225はディスプレイ235の行がそれぞれブラ
ンクのデータ値を表示するまで垂直方向のアドレスされ
ない領域255に対応する残りのラインドライバ230をシフ
トさせることができる。図2の例において、垂直ブラン
キング期間に高速ラインクロック信号は282の（つま
り、ブランク領域245の行487から768まで）短いパルス
を含む。
【００２５】図6は、画素クロックシステム500 （図5
A）及びラインクロックシステム550（図5B）を使用して
NTSC TVモードで1024画素x 768行の画像フレームの、最
初の486行をレンダリングするタイミング図である。変
更されたグラフィックスコントローラ115（つまり、画
素クロックシステム500とラインクロックシステム550を
取り入れたもの）は一般的なフレーム信号を生成する。
TV 110の画像の高さは486行だから、データ信号は一連
の486個のデータ要素を示し、その後にブランク領域245
の39行を表す「ブランク」データ信号が続く。従って、
ラインクロックシステム550は、入ってくる486のデータ
要素と同期した一連の486の一般的なパルスとしてライ
ン585でラインクロック信号を渡すが、LCD 105には768
行の走査線があるから垂直ブランキング期間に282の短
いパルスを渡す。連続する一般的なラインパルスとライ
ンパルスの間のタイムをクロック期間TVCと称する。
【００２６】最初の486行では、TV 110の画像は754画素
幅だから、データ信号は一連の754のデータ要素を含
み、その後にブランク領域247の156の画素位置を表す
「ブランク」データ信号が続く。従って、改良されたグ
ラフィックスコントローラ115は画素クロックシステム5
00を用いて入ってくる754のデータ要素と同期した一連
の754の一般的パルスとしてライン585で画素クロック信
号出力を渡すが、LCDは一行に1024の画素を有するから
水平ブランキング間隔に270の短いパルスを渡す。一般
的画素クロックの時間を期間THCと称し、高速画素クロ
ックの時間を期間THFと称する。従って、270の画素を
「高速クロッキングする」のに要する時間はTVの水平ブ
ランキング間隔以下、つまり270(THF) ≦156(THC)でな
ければならない。この公式に基づくと、約28 MHzの一般
的なNTSCのTV画素クロックスピードに対して、高速画素
クロックスピードは約48 MHz以上でなければならない。
【００２７】図7は、図5Aの画素クロックシステムと図5
Bのラインクロックシステムを用いてNTSC TVモードで10
24画素x 768行のLCD画像フレームの最後の282行をレン
ダリングするタイミング図である。データ信号は行487
から525に対するブランク値に等しく、行526から768に
対しては存在しないから、変更グラフィックスコントロ
ーラ115は画素クロックシステム500とラインクロックシ
ステム550を用いて垂直ブランキング期間に残りの282行
のそれぞれに対して1024の高速画素クロックパルスを生
成する。より具体的には、487番目の行では、画素クロ
ックシステム500は高速画素クロック505を用いて選択可
能型ラッチ210のそれぞれにブランク値をキャプチャす
るため1024の高速画素パルスを生成する。ラインクロッ
クシステム550は高速ラインクロック555を用いて残りの
282行のそれぞれに対する短いパルスを生成する。従っ
て、高速ラインクロックの期間TVFは、1024の高速画素
パルスを生成するのに要する時間と等しいかそれ以上で
なければならない。つまり、TVF ≧ 1024(THF)でなけれ
ばならない。LCD 105の残りの282行のラインのそれぞれ
を完全にブランクにするには、282行を「高速クロッキ
ングする」のに要する時間はTVの垂直ブランキング期間
と等しいかそれ以下でなければならない。つまり、282
(TVF) 」 39(TVC)でなければならない。一般的TVのライ
ンクロックスピードがおよそ910画素につき28 MHz、つ
まり0.03 MHzであるとすれば、高速ラインクロックのス
ピードは約0.217 MHz以上でなければならない。高速ラ
インクロックスピードが0.217 MHzだとしたら、高速画
素クロックのスピードは222 MHz以上でなければならな
い。そうすると、高速画素クロックスピードが48 MHz以
上でなければならないとする既定の計算にかなう。従っ
て、高速画素クロックスピードは222 MHz、高速ライン
クロックスピードは0.217 MHzを使用する。
【００２８】一般論として、N画素x M行の大きさのLCD
105と、画像サイズがC画素x D行でA画素x B行のTVがあ
るとすれば、高速ラインクロック及び高速画素クロック
のスピードは次の式で計算される。
【００２９】
【数５】
【００３０】図8は、LCD 105のディスプレイ235上に表
示されることになる画像を示すブロック図である。図2
のディスプレイ235の図と比べて、754画素x 486行の画
像240は1024画素x 768行のLCDディスプレイの相変わら
ず左上角にある。しかしながら、本実施例では水平ブラ
ンキング領域805及び垂直ブランキング領域810は、以前
の水平ブランキング領域247及び垂直ブランキング領域2
45、アドレスされない水平領域250、さらにアドレスさ
れない垂直領域255を含んでおり、画像エコーが完全に
なくなっている。
【００３１】本願発明の好適な実施例についての上記の
説明は一つの例にしかすぎず、本願発明によって上述の
実施例及び方法以外に様々な変更が可能である。LCDタ
イプのモニタとの関連において説明してきたけれども、
本願発明はプラズマパネルディスプレイやELパネルディ
スプレイなどディジタルインタフェース及びディジタル
クロック式のタイミングを用いるいかなるディジタルデ
ィスプレイでも実現できる。さらに、LCDディスプレイ
の左上角の画像空間との関連において説明してきたけれ
ども、本願発明は中央画像空間のディスプレイを用いて
実現することができる。そうしたシステムにおいて、LC
Dディスプレイには左右、水平及び垂直のブランキング
期間及びアドレスされない領域があり、グラフィックス
コントローラは対応する制御ロジック540、590を有する
であろう。さらに、画素クロックパルスにつき一つの画
素だけしか処理しない場合に関連して説明してきたが、
本願発明は画素クロックパルスにつき複数の画素を処理
するシステムにおいても実現できる。
【００３２】本願発明の構成要素は、プログラムされた
汎用ディジタルコンピュータを用いて、アプリケーショ
ン固有の集積回路を用いて、或いは相互接続された一般
的構成要素及び回路のネットワークを用いて、実現する
ことができる。本明細書で説明した実施例は例証するた
めに提示されたものであり、それだけに限定されること
を意図するものではない。上述の教えに鑑み、数多くの
変形・変更が考えられる。本システムは上に記載の特許
請求の範囲によってのみ限定される。
【図面の簡単な説明】
図1は、従来例による複数同時コンピュータグラフィッ
クス表示システムを示すブロック図である。図2は、図1
における従来例によるLCD及びその駆動回路を示すブロ
ック図である。図3は、従来例による1024画素x 768行の
LCDの画像フレームのレンダリングを示すタイミング図
である。図4は、図2における従来例によるディスプレイ
でのブランク領域及びアドレスされない領域の生成を示
すタイミング図である。図5Aは、本願発明の実施例によ
るコンピュータグラフィックスコントローラの画素クロ
ックシステムを示すブロック図である。図5Bは、本願発
明の実施例によるコンピュータグラフィックスコントロ
ーラのラインクロックシステムを示すブロック図であ
る。図6は、図5Aの画素クロックシステム及び図5Bのラ
インクロックシステムを用いてNTSC TVモードで1024画
素x 768行のLCDの画像フレームの最初の486行をレンダ
リングするタイミング図である。図7は、図5Aの画素ク
ロックシステム及び図5Bのラインクロックシステムを用
いてNTSC TVモードで1024画素x 768行のLCDの画像フレ
ームの最後の282行をレンダリングするタイミング図で
ある。図8は、本願発明の実施例の動作により生じるLCD
上の画像を示すブロック図である。

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】ディジタルディスプレイの走査サイズに比
    して、走査サイズの小さい異なるディスプレイに対する
    信号であって、画像レンダリング期間、水平ブランキン
    グ期間及び垂直ブランキング期間、さらに可能性として
    アドレスされない水平領域及び垂直領域を、前記ディジ
    タルディスプレイに生じさせるような、画素データ信号
    及びラスタスキャンのタイミング信号を受け取る手段
    と、前記画像レンダリング期間に前記ディジタルディス
    プレイに対する通常のラインクロックパルスを生成し、
    普通はアドレスされない前記垂直領域をアドレスするた
    めに、前記垂直ブランキング期間に前記ディジタルディ
    スプレイに対する高速ラインクロックパルスを生成する
    ラインクロックシステムと、前記画像レンダリング期間
    に前記ディジタルディスプレイに対する通常の画素クロ
    ックパルスを生成し、普通はアドレスされない前記水平
    領域及び前記垂直領域をアドレスするために、前記水平
    ブランキング期間及び前記垂直ブランキング期間に前記
    ディジタルディスプレイに対する高速画素クロックパル
    スを生成する画素クロックシステムとを有することを特
    徴とする複数同時表示システム。
  2. 【請求項２】請求項１に記載の複数同時システムを有す
    ることを特徴とするグラフィックスコントローラ。
  3. 【請求項３】前記ディジタルディスプレイが液晶ディス
    プレイからなることを特徴とする請求項1に記載の複数
    同時表示システム。
  4. 【請求項４】前記異なるディスプレイが陰極線管からな
    ることを特徴とする請求項1に記載の複数同時表示シス
    テム。
  5. 【請求項５】前記異なるディスプレイがテレビからなる
    ことを特徴とする請求項1に記載の複数同時表示システ
    ム。
  6. 【請求項６】前記ラインクロックシステムが、前記通常
    のラインクロックパルスを生成するための第1ラインク
    ロックと、前記高速ラインクロックパルスを生成するた
    めの高速ラインクロックと、前記第1ラインクロックか
    ら前記通常のラインクロックパルスを受け取るために接
    続された第1の入力端子と、前記高速ラインクロックか
    ら前記高速ラインクロックパルスを受け取るために接続
    された第2の入力端子と、前記ディジタルディスプレイ
    に接続された出力端子と、さらに前記画像レンダリング
    期間に、前記通常のラインクロックパルスが前記出力端
    子に渡され、前記垂直ブランキング期間に、前記高速ラ
    インクロックパルスが前記出力端子に渡されるように制
    御する制御端子を有するマルチプレクサと、からなるこ
    とを特徴とする請求項1に記載の複数同時表示システ
    ム。
  7. 【請求項７】前記画素クロックシステムが、前記通常の
    画素クロックパルスを生成するための第1画素クロック
    と、前記高速画素クロックパルスを生成するための高速
    画素クロックと、前記第1画素クロックから前記通常画
    素クロックパルスを受け取るために接続された第1の入
    力端子と、前記高速画素クロックから前記高速画素クロ
    ックパルスを受け取るために接続された第2の入力端子
    と、前記ディジタルディスプレイに接続された出力端子
    と、さらに選択信号の印加によって前記画像レンダリン
    グ期間に、前記通常の画素クロックパルスが前記出力端
    子に渡され、前記水平ブランキング期間及び前記垂直ブ
    ランキング期間に、前記高速画素クロックパルスが前記
    出力端子に渡されるように制御する制御端子を有するマ
    ルチプレクサと、からなることを特徴とする請求項1に
    記載の複数同時表示システム。
  8. 【請求項８】前記ディジタルディスプレイはN画素x M行
    の大きさのディスプレイであり、前記異なるディスプレ
    イはA画素x B行のディスプレイでC画素x D行の画像サイ
    ズを有しており、システムは画素クロックパルスにつき
    1画素のみを処理し、前記高速ラインクロック及び前記
    高速画素クロックのスピードは、 【数１】 の式で計算され、この式においてTHFは前記高速画素ク
    ロックの期間で、THCは前記通常の画素クロックの期
    間、TVFは前記高速ラインクロックの期間、TVCは前記通
    常のラインクロックの期間であることを特徴とする請求
    項1に記載の複数同時表示システム。
  9. 【請求項９】高速ラインパルス数は、前記ディジタルデ
    ィスプレイの走査サイズの垂直方向の寸法から画像の垂
    直方向の寸法を引くことにより計算され、高速画素パル
    ス数は、前記ディジタルディスプレイの走査サイズの水
    平方向の寸法から画像の水平方向の寸法を引くことによ
    って計算されることを特徴とする請求項1に記載の複数
    同時表示システム。
  10. 【請求項１０】ディジタルディスプレイの走査サイズに
    比して走査サイズの小さい異なるディスプレイに対する
    信号であって、画像レンダリング期間、水平ブランキン
    グ期間及び垂直ブランキング期間、そして可能性として
    アドレスされない水平領域及び垂直領域を生じさせるよ
    うな、ラスタスキャンのタイミング信号を受け取る手段
    と、前記画像レンダリング期間に前記ディジタルディス
    プレイに対する前記通常のラインクロックパルスを生成
    し、普通はアドレスされない前記垂直領域をアドレスす
    るために、前記垂直ブランキング期間に前記ディジタル
    ディスプレイに対する前記高速ラインクロックパルスを
    生成するためのラインクロックシステムと、前記画像レ
    ンダリング期間に前記ディジタルディスプレイに対する
    前記通常の画素クロックパルスを生成し、普通はアドレ
    スされない前記水平領域及び前記垂直領域をアドレスす
    るために、前記水平ブランキング期間及び前記垂直ブラ
    ンキング期間に前記ディジタルディスプレイに対する前
    記高速画素クロックパルスを生成するための画素クロッ
    クシステムと、を含むことを特徴とする複数同時表示シ
    ステム。
  11. 【請求項１１】請求項11に記載の複数同時表示システム
    を有することを特徴とするグラフィックスコントロー
    ラ。
  12. 【請求項１２】前記ディジタルディスプレイが液晶ディ
    スプレイからなることを特徴とする請求項10に記載の複
    数同時表示システム。
  13. 【請求項１３】前記異なるディスプレイが陰極線管であ
    ることを特徴とする請求項10に記載の複数同時表示シス
    テム。
  14. 【請求項１４】前記異なるディスプレイがテレビである
    ことを特徴とする請求項10に記載の複数同時表示システ
    ム。
  15. 【請求項１５】前記ラインクロックシステムが、前記通
    常のラインクロックパルスを生成するための第1ライン
    クロックと、前記高速ラインクロックパルスを生成する
    ための高速ラインクロックと、前記第1ラインクロック
    から前記通常のラインクロックパルスを受け取るために
    接続された第1の入力端子と、前記高速ラインクロック
    から前記高速ラインクロックパルスを受け取るために接
    続された第2の入力端子と、前記ディジタルディスプレ
    イに接続された出力端子と、さらに選択信号の印加によ
    って前記画像レンダリング期間に前記通常ラインクロッ
    クパルスが出力端子に渡され、前記垂直ブランキング期
    間に前記高速ラインクロックパルスが出力端子に渡され
    るように制御する制御端子を含むマルチプレクサと、か
    らなることを特徴とする請求項10に記載の複数同時表示
    システム。
  16. 【請求項１６】前記画素クロックシステムが、前記通常
    の画素クロックパルスを生成するための第1画素クロッ
    クと、前記高速画素クロックパルスを生成するための高
    速画素クロックと、前記第1画素クロックから前記通常
    画素クロックパルスを受け取るために接続された第1の
    入力端子と、前記高速画素クロックから前記高速画素ク
    ロックパルスを受け取るために接続された第2の入力端
    子と、前記ディジタルディスプレイに接続された出力端
    子、さらに選択信号の印加によって前記画像レンダリン
    グ期間に前記通常の画素クロックパルスが出力端子に渡
    され、前記水平ブランキング期間及び前記垂直ブランキ
    ング期間に前記高速画素クロックパルスが出力端子に渡
    されるように制御する制御端子を有するマルチプレクサ
    と、からなることを特徴とする請求項10に記載の複数同
    時表示システム。
  17. 【請求項１７】前記ディジタルディスプレイはN画素x M
    行の大きさのディスプレイであって、前記異なるディス
    プレイはA画素x B行のディスプレイでC画素x D行の画像
    サイズを有し、システムは前記画素クロックパルスにつ
    き1画素のみを処理し、前記高速ラインクロック及び前
    記高速画素クロックのスピードは、 【数２】 の式で計算され、この式においてTHFは前記高速画素ク
    ロックの期間で、THCは前記通常の画素クロックの期
    間、TVFは前記高速ラインクロックの期間、TVCは前記通
    常のラインクロックの期間であることを特徴とする請求
    項10に記載の複数同時表示システム。
  18. 【請求項１８】高速ラインパルス数は、前記ディジタル
    ディスプレイの走査サイズの垂直方向の寸法から画像の
    垂直方向の寸法を引くことにより計算され、高速画素パ
    ルス数は、前記ディジタルディスプレイの走査サイズの
    水平方向の寸法から画像の水平方向の寸法を引くことに
    より計算されることを特徴とする請求項10に記載の複数
    同時表示システム。
  19. 【請求項１９】ディジタルディスプレイの走査サイズに
    比して走査サイズの小さい異なるディスプレイのための
    ラスタスキャンタイミング信号を受け取り、前記ディジ
    タルディスプレイに対して画像のレンダリングを開始す
    る命令を出すために前記ディジタルディスプレイにフレ
    ームパルスを印加し、それによって画像レンダリング期
    間、水平ブランキング期間及び垂直ブランキング期間、
    さらに可能性としてアドレスされない水平領域及び垂直
    領域が生じ、ラインクロックシステムによって前記画像
    レンダリング期間に通常のラインクロックパルスを、そ
    して普通はアドレスされない前記垂直領域をアドレスす
    るために前記垂直ブランキング期間に高速ラインクロッ
    クパルスを前記ディジタルディスプレイに印可し、画素
    クロックシステムによって前記画像レンダリング期間に
    前記通常の画素クロックパルスを、そして普通はアドレ
    スされない前記水平領域及び前記垂直領域をアドレスす
    るために前記水平ブランキング期間及び前記垂直ブラン
    キング期間に高速クロックパルスを前記ディジタルディ
    スプレイに印加する各工程からなることを特徴とするデ
    ィスプレイの制御方法。
  20. 【請求項２０】前記ディジタルディスプレイが液晶ディ
    スプレイであることを特徴とする請求項19に記載のディ
    スプレイの制御方法。
  21. 【請求項２１】前記異なるディスプレイが陰極線管であ
    ることを特徴とする請求項19に記載のディスプレイの制
    御方法。
  22. 【請求項２２】前記異なるディスプレイがテレビである
    ことを特徴とする請求項19に記載のディスプレイの制御
    方法。
  23. 【請求項２３】前記ラインクロックシステムが、前記通
    常のラインクロックパルスを生成するための第1ライン
    クロックと、前記高速ラインクロックパルスを生成する
    ための高速ラインクロックと、前記第1ラインクロック
    から前記通常のラインクロックパルスを受け取るために
    接続された第1の入力端子と、前記高速ラインクロック
    から前記高速ラインクロックパルスを受け取るために接
    続された第2の入力端子、前記ディジタルディスプレイ
    に接続された出力端子と、さらに選択信号の印加によっ
    て前記画像レンダリング期間に前記通常のラインクロッ
    クパルスが前記出力端子に渡され、前記垂直ブランキン
    グ期間に前記高速ラインクロックパルスが前記出力端子
    に渡されるように制御する制御端子を有するマルチプレ
    クサと、からなることを特徴とする請求項19に記載のデ
    ィスプレイの制御方法。
  24. 【請求項２４】前記画素クロックシステムが、前記通常
    の画素クロックパルスを生成するための第1画素クロッ
    クと、前記高速画素クロックパルスを生成するための高
    速画素クロックと、前記第1画素クロックから前記通常
    の画素クロックパルスを受け取るために接続された第1
    の入力端子と、前記高速画素クロックから前記高速画素
    クロックを受け取るために接続された第2の入力端子
    と、前記ディジタルディスプレイに接続された出力端
    子、さらに選択信号の印加によって前記画像レンダリン
    グ期間に前記通常の画素クロックパルスを前記出力端子
    に渡され、前記水平ブランキング期間及び前記垂直ブラ
    ンキング期間に前記高速画素クロックパルスを前記出力
    端子に渡されるように制御する制御端子を有するマルチ
    プレクサと、からなることを特徴とする請求項19に記載
    のディスプレイの制御方法。
  25. 【請求項２５】前記ディジタルディスプレイがN画素x M
    行の大きさのディスプレイであって、前記異なるディス
    プレイはA画素x B行のディスプレイでC画素x D行の画像
    サイズを有し、システムは画素クロックパルスにつき1
    画素のみを処理し、高速ラインクロック及び高速画素ク
    ロックのスピードは、 【数３】 の式で計算され、この式においてTHFは前記高速画素ク
    ロックの期間で、THCは前記通常の画素クロックの期
    間、TVFは前記高速ラインクロックの期間、TVCは前記通
    常のラインクロックの期間であることを特徴とする請求
    項19に記載のディスプレイの制御方法。
  26. 【請求項２６】 高速ラインパルス数は、前記ディジタ
    ルディスプレイの走査サイズの垂直方向の寸法から画像
    の垂直方向の寸法を引くことによって計算され、高速画
    素パルス数は、前記ディジタルディスプレイの走査サイ
    ズの水平方向の寸法から画像の水平方向の寸法を引くこ
    とによって計算されることを特徴とする請求項19に記載
    のディスプレイの制御方法。
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