JP2817111B2 - 高解像度ビデオ出力フレーム生成方法及び装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低解像度ビデオ信号用のコンピュータシス
テムビデオ出力チャネルを用いて高解像度コンピュータ
ビデオ表示又は周辺デバイスドライバ信号を生成する高
解像度ビデオ出力フレーム生成方法及び装置に関するも
のである。

［従来の技術］ 表示装置（CRT）を用いて可視画像出力を提供するコ
ンピュータでは、通常ランダム・アクセス・メモリ（RA
M）に画像を表すデータを保持し、これらのデータを周
期的にCRTへ転送して画像を表示している。この種の装
置では、表示を持続させるために一定のリフレッシュ
や、再書き込みを必要とする。表示のリフレッシュは、
専用のハードウェアか、ハードウェアとソフトウェアの
両方を用いて達成される。中央処理装置（CPU）は、表
示RAMへの書込み、読み出しを必要とするので、CPUと表
示制御回路との間で衝突が発生する。解像度や、表示画
像を構成する画素数を増加すると、メモリの追加やより
多くのメモリ帯域が表示を維持するのに費やされる。結
局、全体のメモリ帯域が表示RAMをリフレッシュするの
に使われ、表示を編集するのに利用できるメモリ帯域が
なくなり、解像度は制限される。これは、安価なコンピ
ュータ技術にとって昔からの問題点であった。

この制限を回避する一つの試みは、表示リフレッシュ
の目的に用いられる専用のフレームバッファに表示RAM
を置き、そのバッファへの制限されたアクセスだけをCP
Uに許可することである。これは、専用のシリアル、パ
ラレル或いはダイレクト・メモリ・アクセス（DMA）チ
ャネルを介して行われる。より高価なシステムは、表示
RAMにだけオペレーションを行う責任のある専用のCPUと
フレームバッファを備えている。そのようなシステムで
は、通常専用のCPUが実行されるべきタスクとみなすホ
ストCPUからコマンドを受信する。

表示をリフレッシュするメモリ空間要件を増加するこ
となく解像度を増加する第２の方法は、インタレース表
示を組み入れることである。これは、伝統的なビデオモ
ニタや家庭用テレビジョンに見られるナショナルテレビ
ジョンシステムコミッティ（NTSC）信号で成し得る。こ
れは、表示をレフレッシュするのに２つのビデオ情報の
フレームを用いることを伴う。フレームの１つは、標準
的な表示領域であり、第２のフレームは第１のフレーム
と同様であるが、水平ラインの1/2で垂直にオフセット
される。この方法では、画面は標準的な60Hzで走査され
るが、画面全体の更新は30Hzで行われる。これは、しば
しば不愉快なチラツキとして現れ、ユーザにいやがられ
る。そのチラツキ問題に対する１つの解決は、スキャン
コンバータによるフレームバッファ技術を用いることで
ある。そのスキャンコンバータは、RAMに奇数と偶数の
可視フレームを格納し、表示全体のリフレッシュを（通
常）60Hzに達する高帯域で表示を行うメモリを使用す
る。この種の設計では、ホストからのインタレースされ
た出力が奇数及び偶数フレーム用で異なり、それゆえ表
示領域のタイプが奇数か偶数のどちらかで更新される符
号化された情報指示を持つことが考慮されている。スキ
ャンコンバータは、表示の垂直解像度を理論的に向上さ
せるが、水平解像度、時間的、色解像度を向上させな
い。

フレームバッファとスキャンコンバータ技術は、１つ
の装置へのコンピュータビデオ出力端末の利用を制限
し、また、水平及び垂直ブランク期間の間のような不必
要なデータを含むコンピュータ出力ビデオ信号の開発分
野にはめったに使用されない。他の目的のためにこれら
の分野における符号化データが可能であり、また、修正
する同期信号によりビデオ出力信号のデータを符号化す
ることも可能である。

［発明が解決しようとしている課題］ 本発明は、低解像度、ノンフレームバッファ表示用の
従来のコンピュータデバイスビデオ出力チャネルを用い
て高水平及び垂直解像度ビデオフレームデータを生成す
る方法及び装置を提供することを目的とする。

他の目的は、１つのホストコンピュータビデオ出力信
号における符号化された情報を復号化し、通常コンピュ
ータによって出力される従来のビデオデータからその情
報を識別し、符号化されたデータを用いて複数のデバイ
スの制御を可能とする方法及び装置を提供することであ
る。

また、他の目的は、任意の空間的、色、時間的解像度
の表示を引き出す従来のフレームバッファを用いる方法
及び装置を提供することである。このフレームバッファ
のデータはコンピュータ出力ビデオ信号における符号化
された制御情報を介してフレームバッファの個々の領域
をアドレスすることで更新される。

更なる目的及び発明の長所は、以下の記述で明らかに
なるのであろう。

［課題を解決するための手段］及び［作用］ 上記目的を達成するために、本発明の装置は、 複数の水平線を持つ低解像度ビデオ入力フレームから
複数の水平線を持つ高水平解像度ビデオ出力フレームを
生成する装置であって、複数の低解像度ビデオ入力フレ
ームを表すビデオ入力データを受信する受信手段と、前
記受信手段により受信された複数の低解像度ビデオ入力
フレームを第１のクロック速度で格納する格納手段と、
前記格納手段に格納された複数のフレームの内、選択さ
れた水平方向に隣接するフレームの対応する２本の水平
線を水平方向に結合して１本の水平線を形成する形成手
段と、前記形成手段により形成された１本の水平線を前
記第１のクロック速度より実質的に速い第２のクロック
速度で出力することにより、低解像度ビデオ入力フレー
ムの水平線より高解像度の水平線を生成する生成手段と
を備えることを特徴とする。

また、上記目的を達成するために、本発明による方法
は、 複数の水平線を持つ低解像度ビデオ入力フレームから
複数の水平線を持つ高解像度のビデオ出力フレームを生
成する方法であって、複数の低解像度ビデオ入力フレー
ムを表すビデオ入力データを受信し、第１のクロック速
度で複数の低解像度ビデオ入力フレームを格納し、複数
の格納されたフレームの内、選択された水平方向に隣接
するフレームの対応する２本の水平線を水平方向に結合
してビデオデータの１本の水平線を形成し、形成された
１本の水平線を前記第１のクロック速度より実質的に速
い第２のクロック速度で出力することにより、前記低解
像度ビデオ入力フレームの水平線より実質的に高い解像
度を持つ形成された水平線から高解像度ビデオ出力フレ
ームを生成し、複数の形成された水平線からビデオデー
タの１つのフレームを表示することを特徴とする。

更に、上記目的を達成するために、本発明による他の
方法は、 低解像度コンピュータビデオ出力データ信号を高解像
度ビデオフレームを表す高解像度ビデオ出力データ信号
に変換する方法であって、複数の位相入力クロック信号
を生成し、各々の水平線が第１の画素数で構成される複
数の水平線を持つ複数の低解像度ビデオフレームを表す
低解像度コンピュータビデオ出力データ信号に応じて水
平及び垂直同期有効信号を生成し、複数の位相クロック
信号に対応する速度で複数の低解像度のビデオフレーム
からのデータをフレームバッファ内に予め選択された配
列に格納し、複数の格納されたフレームの内、選択され
た水平方向に隣接するフレームの対応する低解像度ビデ
オデータの類似した２本の水平線を水平方向に結合し、
各々結合された水平線から第１の画素数の総和に等しい
第２の画素数を持つビデオデータの１本の水平線を形成
し、形成された各々の水平線を入力クロック速度より速
い速度で読み出すことにより、低解像度ビデオ入力信号
より実質的に高解像度のビデオ出力データ信号を生成す
ることを特徴とする。

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施
例を詳細に説明する。

本発明によれば、低解像度コンピュータビデオ出力フ
レームから高解像度ビデオ表示フレームを生成する装置
は、複数の低水平及び垂直解像度コンピュータビデオ出
力フレームを格納する手段を備える。本実施例では、コ
モドールアミガマイクロコンピュータが垂直同期（VSYN
C）、水平同期（HSYNC）、赤、緑、青及び輝度信号を供
給する。これらのビデオ出力データは、512画素×200ラ
インからなる複数のフレーム内に配置され、各々のフレ
ームは１つの低解像度ビデオ画像を作るのに十分であ
る。入力ビデオの環境には、高解像度と低解像度の両方
の画素を利用できる。高解像度画素は10×10^-9秒、低解
像度画素は110×10^-9秒、出力高解像度画素は14×10^-9
秒の長さである。

更に、本発明によれば、装置はコンピュータからの複
数の低解像度ビデオ出力フレームを組み合わせることに
より、複数の高水平及び垂直解像度のビデオ出力フレー
ムを生成する手段を含む。

好適な実施例において、第１図に示すように、格納す
る手段は、データシフトと、ホストコンピュータからの
低水平及び垂直解像度ビデオ出力フレームデータを一時
的に保持し、そのデータが制御データか画素データの何
れであるかを制御部14に知らせる入力アドレス生成部10
とからなる。制御部14は、低解像度スキャンコンバージ
ョンモード及び高解像度拡張モードを含む後述するいく
つかのモードのどれか１つにビデオマルチプレクサデバ
イス５のモードを設定する。制御部14のモード情報に基
づいて、入力アドレス生成部10はデュアルポートRAM16
に格納する入力データへのアドレスを割り当てる。ビデ
オ出力シフト及び出力アドレス生成部18を生成する手段
は、いくつかの低解像度ビデオ入力フレームがお互いに
結合され、高解像度ビデオモニタのようなデバイスに１
つの高解像度出力フレームを提供するデュアルポートRA
M16からビデオデータが読み出されるべき順番を特定す
る。より詳細に以下に述べられるように、好適な実施例
において、水平解像度は通常512画素の２つの低解像度
ビデオスキャンラインを結合することにより、1024画素
の１つの高解像度スキャンラインに高められる。垂直解
像度は、１番目のスキャンラインとしてコンピュータか
らの赤データラインの画素を、２番目のスキャンライン
として緑データラインの画素を用いることで、低解像度
ビデオフレームの通常200本のスキャンラインから800本
の高解像度ラインに高められる。従って、200本の低解
像度スキャンラインのどれもがビデオ出力データの400
本のスキャンラインを含む。２つの低解像度ビデオフレ
ーム全体を垂直方向に結合させて、800本の垂直ライン
を作成している。実施例では、通常拡張モードにおいて
１つの高解像度フレームを生成するのに４つの低解像度
ビデオ入力フレームを必要とする。高解像度ビデオ出力
フレームは、隣接する２つの低解像度ビデオ入力フレー
ムと、２以上の隣接する低解像度ビデオ入力フレームか
らなる。

次に、高解像度ビデオ表示器で用いるためにいくつか
の低解像度コンピュータビデオ出力を１つの高解像度コ
ンピュータビデオ出力フレームに結合するビデオマルチ
プレクサ５の詳細な動作を詳細に説明する。第１図に示
す実施例は好適な一実施例であり、本発明を何等制限す
るものではない。制御信号は、ホストコンピュータによ
り出力されるビデオデータ上に符号化されるが、制御信
号は実施例の独創的な概念に従った水平及び垂直同期信
号の周期や位相関係に符号化されても良い。本発明の装
置は、レーザプリンタや、音声出力装置のような受信装
置による解析を要求する高レベル情報か又は明白なビデ
オデータとしてビデオデータを装置が解析することを可
能とする、コンピュータビデオ出力データへの変換を行
うのに適用されても良い。

第２図は、NTSCビデオ標準に従ったビデオフレームタ
イミング図である。各フレームは約262.5本の走査線か
らなり、各走査線の走査時間は約63.5μSECである。各
走査線の最初の10μSECは水平ブランキング時間であ
る。ビデオ出力データは、ビデオデータ領域20に示すよ
うに、各走査線の残り44.7μSECに符号化される。最初
の22本の走査線は垂直ブランキングであり、残り240本
の走査線がビデオデータのために利用できる。第３図に
示す実施例において、ビデオデータ領域20の制御領域22
である最初の８本の走査線は、ホストコンピュータから
本発明のシステムへ制御情報を送るためにある。これら
の８本の走査線は制御線と呼ばれる。

第４図を参照すると、第１図のデータシフト及び入力
アドレス生成部10は、28MHzクロック102、入力同期回路
104、入力シフト106、入力ラッチ108、入力マルチプレ
クサ110、マルチプレクサ制御部112、ビームカウンタ11
4、入力識別部116、及びアドレス生成部118を含む。

28MHzクロック102は、第１図のデータシフト及び入力
アドレス生成部10とホストコンピュータを同期させ、本
実施例では外部同期ポートを備える。本発明のシステム
は、HSYNCとDSYNC及びホストコンピュータから入力する
ビデオデータ信号から同期情報を取り出す回路を組み込
むことにより、外部同期ポートを持たないコンピュータ
で使用されても良い。

入力同期回路104は、ホストコンピュータ出力HSYNC、
VSYNC、及びＲ、Ｇ、Ｂ、Ｉ信号に接続され、また28MHz
クロック102に接続されている。入力同期回路104は、４
つの位相の3,5MHzクロック信号C30〜C33を入力同期回路
104の残りの部分へ供給する。これらの信号はHSYNC、コ
ンピュータ画素データと位相同期する。このクロックは
HSYNCが出力されるまで出力される。このとき、ライン1
28上に出力されるHSVで１つのサイクルが完了し、HSYNC
が出力されなく成るまで待たされる。この時点で４つの
位相クロックがカウントを再開し、１画素以内にHSYNC
と同期する。入力同期回路104は、またライン126上に14
MHzの速いシフトクロックFSを出力する。FSは絶えず入
力するビデオデータと比較され、このクロックで動作す
るシフトレジスタが常に有効なデータをシフトすること
を保証する。

入力同期回路104の機能は、第５図の集積回路U1、U
2、及びU15と、第６図のU7の１部によって実行される。
回路U1は８ビットラッチの74F374である（エッジトリガ
ー）。回路U2はCUPLソースコードに従って形成されたプ
ログラマブル・ロジック・アレイ（PAL）のモノリシッ
クメモリ20R8Aである。CUPLはアシステッドテクノロジ
ー社で販売されたプログラマブル・ロジックのためのコ
ンパイラーであり、モノリシックメモリ社からPAL/PLE
デバイス・プログラマブル・ロジック・アレイ・ハンド
ブック、第５版のページ11−29、11−37に記述されてい
る。集積回路U7はメモリ20X10であり、回路U15は入力NA
NDゲート74F00である。

ビームカウンタ114は、ライン130上に垂直周期有効信
号VSV130、ライン128上に水平周期有効信号HSV、及びC3
3上に入力ビデオ・ニブルクロックを受信する。回路114
は全てのフレーム上に入力ビデオデータに同期して計数
する水平及び垂直カウンタからなる。水平カウンタはホ
ストコンピュータから入力する画素のカレント・ニブル
を表現する。垂直カウンタは受信されているビデオのカ
レントラインを表している。回路114は８ビットのバス1
32上に水平ビームポジションHPOS、９データビットのバ
ス134上にカレントビデオ入力ラインVPOSを出力する。

ビームカウンタ114は、第５図の集積回路U5及びU6か
らなる。回路U5は、CUPLソースコードに従って形成され
たモノリシックメモリ20X10PALである。回路U6は、CUPL
ソースコードに従って形成されたモノリシックメモリ20
X10PALである。

入力識別部116は、ライン126上に速いシフトクロック
信号FS、ライン128上に水平同期有効信号HSV、ライン13
0上に垂直同期有効信号VSV及びバス136上に２ビットカ
ードアドレス信号を受信する。バス136上のカードアド
レスは、システムがその符号化された制御データを受信
する第３図の８本の制御線のどれかを決定するスイッチ
の位置を示す。実施例では、最大８台のビデオマルチプ
レクサが、１つのコンピュータビデオ出力ポートに接続
でき、それぞれ独立した８個のデバイスを制御すること
ができる。実施例で記述しない他の制御信号の符号化技
術により、さらにビデオマルチプレクサをコンピュータ
ビデオ出力ポートに接続することができる。入力識別部
116は入力ビーム位置に基づいていくつかの出力信号を
生成する。これらの信号は、ライン138上の制御線領域
信号CLNSからなり、この信号CLNSはライン134上の９ビ
ットのVPOS信号に基づいてビデオビームが制御ライン領
域にある間に出力される。ライン140上の“自制御ライ
ン信号"MYCTLは、このデバイスに属している制御線の１
つが出力されている間出力されている。関係する制御ラ
インは３ビットカードアドレス信号によって決定され、
このバス136はマニュアルスイッチにより設定可能であ
る。入力シフト部のシフトクロック信号SCLKは、MYCTL
が出力される間入力シフト部に供給されるクロックで、
とてもゆっくりと駆動され、128画素毎に出力される。
その結果、後述するLCDが出力されると、入力シフト部1
06は制御ビットとして定義された制御線に16ビットのビ
デオデータを含む。制御データに対応するようにビデオ
表示データが入力されると、SCLKはビデオマルチプレク
サのカレントモードにより14または7MHzで出力される。
制御データよりむしろ通常のビデオデータの受信は、CL
NSが出力されないとき行われる。ライン142上のラッチ
制御データ信号LCDは、このカードへの制御情報がシフ
トレジスタ106の中にあり、MYCTLとHPOSの状態に基づい
ているとき、ビデオ入力フレーム毎に一度出力される信
号である。ライン148上の有効シフトデータ信号VSDは、
入力シフトレジスタ106が現在フレームバッファ168に書
き込まれるべきデータで満たされていることをRAMオー
ビタ162（後述する）に知らせるのに出力される信号で
ある。ライン144上のインタレースフレーム検出信号IFM
は、フレーム毎に一度入力識別部116に反転される。イ
ンタレースモード表示はノーマルフレームよりVSYNCの
変移とHPOSとの関係で異なる位相をもつ。もし、インタ
レースフレームが回路116によって検出されると、この
信号（IFM）は“1"になり、フレーム毎に一度反転す
る。位相反転ラインシステム入力は、入力識別部116で
検出されると、モードバス150の１ラインに指示され
る。位相反転モード入力は位相反転ラインモード入力
は、より多くのビデオラインを持つこと以外NTSC入力と
本質的に同一である。モードバス150の位相反転ライン
信号は、ビデオが位相反転ラインかNTSCか否かを示す。

入力識別部116は、第７図の回路U5、U6、及びU7の回
路部からなり、全て前述されている。

入力シフト部106は、ホストコンピュータのビデオ出
力ポートからRGBI入力と、入力識別部116からライン146
上のSCLKを入力し、バス192上に16ビットの出力データ
を提供する。入力シフト部106はそれぞれシフトレジス
タへの入力を形成するRGB、及びＩそれぞれ４ビットの
４個の直列入力並列出力シフトレジスタからなる。全て
のシフトレジスタは、ライン146上のSCLKによりシフト
され、ライン146上のSCLKは一般に予期する画素レート
で出力されており、シフトレジスタが画素時間レートに
１度データをシフトする。ビデオデータラインよりむし
ろ、制御ラインが受信されると、SCLKはシフト回路がラ
ッチ制御部160へフルモード入力を構成できるようにゆ
っくりと出力される。その結果、後述するように、制御
ラッチ160に実際にデータがラッチされる前にその有効
性が調べられる。

入力シフト部106は、第８図の集積回路U70及びU71か
らなる。U70とU71は標準的な74F374の８ビットラッチ
（エッジトリガー）である。

入力ラッチ108は、入力シフト部106からライン192上
に16ビットのシフトデータ（SHIFTDATA）出力と、ライ
ンC33上にシフトレジスタ出力をラッチさせるラッチク
ロック信号LATCHCLKを入力し、他のラッチクロック信号
がラインC33上に発生するまでそれを保持する。信号C33
は、3.58MHzに１回で発生し、入力ラッチ108からのデー
タはサイクル全体に渡り有効である。入力ラッチ108は1
66ビットラッチデータをバス194へ出力する。

入力ラッチ108は、第８図の集積回路U72及びU73から
なる。U72とU73は標準的な74F374の８ビットラッチ（エ
ッジトリガー）である。

ホストコンピュータからのビデオ出力の１制御ライン
は、各々４ビットで構成されるRGB、及びＩデータの４
つの領域からなる。各々４ビットは、128の高解像度画
素で、すべて同色である。その領域は画面上で正当にお
かれる。各々の領域においてシステムによって表示され
る色は、ホストコンピュータのソフトにより特定され、
ラッチされ、制御情報として解釈される。ビット、及び
各々のビデオ入力データラインのロケーションを次に示
す。

表示制御ビットDPL0及びDPL1は、本実施例で表示可能
な２つの高解像度ビデオフレーム面を指定する表示イネ
ーブルビットである。第１図のデュアルポートRAM16
は、ホストコンピュータからの低解像度ビデオフレーム
をいくつか格納し、２つの高解像度ビデオ出力フレーム
面のどちらか１つがビデオ出力シフト及びアドレス生成
部18によって表示される。DPL0とDPL1の組み合わせとそ
れらの結果である表示モードを以下に示す。

本実施例では、２つの高解像度ビデオ出力フレーム
（面０と面１）がフレームバッファ168に格納される。
この発明に係る実施例において、更なる面を格納すべく
メモリを増やしても良い。上記表１のLESS16は、1008個
の画素フラグである。このフラグを設定することによ
り、ビデオマルチプレクサは拡張モードにおいて1024個
の画素より1008個の画素のみを表示し、スキャンコンバ
ージョンモードにおいて692個の画素のみを表示する。
スキャンラインモードでは1008画素が本実施例のホスト
コンピュータと整合性のために必要である。表１のENP1
とENP0のビットは、制御データと共に書き込まれる面を
制御する。もし両方とも“0"であれば、このフレームの
間書き込みは実行されない。一方だけが“1"であれば、
表示書き込みは１つのフレーム面だけに行われる。もし
両方とも“1"であれば、両方のフレーム面に書き込みを
行う。表１の拡張ビットが“1"の時、ビデオマルチプレ
クサは拡張モードに、“0"でスキャンコンバージョンモ
ードに移行する。表１のINTERLACEビットが“1"にセッ
トされていると、上半分と下半分をインタレースして表
示を更新する。上半分は１のフレームで、下半分は２の
フレームで更新される。FN0,FN1,FN2ビットは、ホスト
コンピュータにより現在書き込まれるフレーム番号を示
し、現在入力フレームデータが書き込まれる第４図のフ
レームバッファ168のアドレスを制御する。FN0ビット
は、領域の垂直位置に対応する領域番号であり、FN1とF
N2は領域の水平表示位置に対応する領域位置である。拡
張モードにおいて、F6〜４ビットが、“0"であれば、ビ
デオマルチプレクサはフレーム番号に基づいて、１走査
線当たり512画素の高解像度画素とする。F6〜４ビット
が“1"であれば、１走査線当たり338画素の低解像度画
素とする。スキャンコンバージョンモードでは、表１の
INTERLACEビットが“1"で、F6〜４ビットも“1"であれ
ば、ビデオマルチプレクサはFN0に書かれた値を無視し
て、FN0の反転値を用いる。これにより、ビデオマルチ
プレクサはインタレースされたビデオ信号を正しく処理
できる。WPE（ビット毎の書き込み）モードビットは、
通常“0"である。“1"であれば、カードのビット毎の書
き込みを可能にする。ビット毎の書き込みモードでは、
RGビットはデータを、BIビットはフレームバッファ168
内のDRAMsで用いられる書き込みマスクで、このマスク
データは負論理である。BIビットが“0"で、RGデータの
書き込みを許可し、BIビットが“1"で、書き込みを禁止
する。表１の「−０−」と「−１−」で示すビットは、
制御情報が現に制御ライン上に存在していることをビデ
オマルチプレクサに知らせ、将来拡張を可能にするため
のものである。

マルチプレクサ制御回路112は、入力マルチプレクサ1
10の動作を制御し、ラインC33上にラッチクロック信
号、入力識別部116からライン138上にCLNS信号、モード
バス150上にビット毎の書き込みモードイネーブル信号
を受信する。回路112は、ライン196上にMUXSEL信号と、
ライン198上にMUXEN信号とを出力する。ライン138上にC
LNS信号が出力されている間、マルチプレクサイネーブ
ル信号MUXENがライン198上に出力され、制御信号ラッチ
部160は16ビットバス200上の入力データを入力できるよ
うに、マルチプレクサ110の状態を決定する。モードバ
ス150上にビット毎の書き込みが出力されると、入力マ
ルチプレクサ110はライン198上のMUXEN信号によりビデ
オデータまたはマスクデータをフレームバッファへ出力
する。通常のデータ書き込みの間、WPBがモードバス150
上に出力されないと、ライン198上のMUXENはフレームバ
ッファサイクルの書き込みマスク部の間、ディスイネー
ブルされる。これにより、フレームバッファへ出力され
る書き込みマスクは全て“1"になる。即ち、全てのビッ
トに書き込み可能となる。フレームバッファとWBPサイ
クルとを必ずしもいつも使用する必要はないが、これに
より、WPBに基づいた２種類のフレームバッファへの書
き込みサイクルの作成をより容易にしている。

マルチプレクサ制御回路112は、第５図の集積回路U17
からなる。U17はCUPLソースコードに従って形成される
モノリシックメモリ20L8APALである。

入力マルチプレクサ110は、16ビットバス194上のラッ
チデータ（LATCHDATA）、ライン196上のMUXSEL信号、及
びライン198上のMUXEN信号を入力する。回路110は、入
力ラッチ108からラッチされたRGBIデータを16ビットRAM
DATAバス200に出力する。ビット毎の書き込みモード
は、フレームバッファに与えられるデータが、メモリサ
イクルのある間書き込みマスクのようなある値を持ち、
他のときにビデオデータのような他の値を持つことを要
求する。これは、ライン196上のMUXSELとライン198上の
MUXENによって制御されるように、入力マルチプレクサ1
10によってなされる。

入力マルチプレクサ110は、第８図の集積回路U74〜U7
7からなる。回路U74〜U77はイネーブルでそれぞれが４
ビットの２組のデータを入力するイネーブル付マルチプ
レクサで、標準的な74F158である。

第１図に示す制御部14は、第４図に示す制御信号ラッ
チ部160からなり、16ビットバス200上のRAMDATAと、入
力される制御データが３ビットカードアドレスバス136
によって切り替えられるように、このマルチプレクサの
制御データであることを示すライン140上のMYCTL信号
と、制御ライン信号が入力されることを示すライン138
上のCLNS信号と、ライン142上のLCDまたはラッチ制御デ
ータ信号、及びライン144上のIFMインターレースフレー
ム検知信号とを入力する。制御ラッチ部160は、装置の
他の部分に対してモードバス150上にモード信号を出力
し、ビデオデマルチプレクサの現動作モードを含むラッ
チからなる。ライン138上のCLNSが有効になると制御信
号ラッチ部160はライン200上の入力データが背面色デー
タ以外の制御データであることを確認する。背面色デー
タは変化しない値である。表１から輝度ラインのビット
が、“1"から“0"へ、またその逆に変化すれば、背面色
データ以外の制御データが入力されたことをラッチ部16
0に伝える。ライン140上でMYCTLが有効になると、制御
情報が入力シフトレジスタ106の中にあるとLCDはフレー
ム毎に一回出力される。ラッチ部160はMYCTLが有効なら
ばデータをラッチし、さもなければ入力データを無視し
てデフォルト状態となる。ライン138上のCLNSが無効に
なり、フレームの間ずっと制御ライン上にどんな制御デ
ータも検知されないと、制御ラッチ部160は低解像度ス
キャンコンバージョンモードへのデフォルト値をとる。
バス136上のカードアドレス信号によって選択されるよ
うに、このカードでない、制御データが検知されると、
ラッチ部160は同じように表示するデータを維持する適
当なモードを設定し、入力領域の間ずっとデータを変更
しない。IFNが出力されると、デフォルト状態はわずか
に変更され、その結果、インターレース表示がスキャン
コンバージョンモードの間維持される。制御信号ラッチ
部160にセットされるモードは以下のようになる。

（ａ）拡張：装置が水平面において拡張モードにあるこ
とを示す。セットされていれば、装置は通常水平方向に
1024画素を表示し、与えられるどのラインをも作成する
ために入力データの少なくとも２つのフレームを要求す
る。拡張モードがクリア、即ち、デフォルト状態であれ
ば、装置は後述するように、クロック選択回路174によ
って設定された異なる周波数で704画素を表示し、その
結果、ライン時間は一定で、１の水平線を表示する。こ
のように、与えられた入力ラインのどれもが全出力ライ
ンを生成するのに使われる。

（ｂ）インターレース（INTERLACE）：装置からの２つ
のパスが表示上に与えられる垂直線を構成するのに要求
される。これが設定、即ち、デフォルト状態であれば、
２つのパスはインターレース形式で行われる。これがク
リアされていれば、一方のパスは上半分を他方のパスは
下半分を書き込む。

（ｃ）LESS16:このフラグは、ライン上の最後の16画素
を単にブランクにする。実施例において、初期のホスト
コンピュータハードウェアに伴う問題を解決するために
成されたもので、１ラインあたり1008画素を処理できる
が、1024画素は処理できないという問題を解決する。

（ｄ）DPL0、DPL1:これらの信号は、フレームバッファ1
68の２つの高解像度面（プレーン）が、上記表２で示す
ように、いかに更新されるかを決定する。

（ｅ）ENP0、ENP1:面０と１のそれぞれを書き込み許
可。

（ｆ）WPB:このフラグは、ビデオマルチプレクサのビッ
ト単位毎に書き込む能力をイネーブルにする。これは、
DRAM回路のビット単位毎に書き込み能力を使い、周辺画
素をそのままに選択された画素だけを変えることを可能
とする。スクロールやアニメーションのような応用画面
の高解像度出力画面の部分を選択して書き込むことを許
可する。フラグWPB、ENP0、ENP1はF6〜４、インターレ
ース（INTERLACE）、FN2〜FN0によって選択される領域
がどのように書き込まれるかを決定する。

ビット毎の書き込みモードでは、フレームバッファ16
8内のビットマップで個々の画素を選択して書き込みこ
とが可能である。この場合、ラインＲ及びＧは書き込ま
れるべきデータをターゲットに運び、ラインＢ及びＩは
書き込みイネーブルマスクを運ぶ。マスクが“0"であれ
ば、書き込みは起らないが、“1"であればデータは書き
込まれる。また、Ｒ及びＢは偶数ラインに、Ｇ及びＩは
奇数ラインに適用する。

（ｇ）F6〜4:このモードは、情報がフレームバッファ16
8の中に書き込まれる方法を変え、フレームバッファに
与えられるどの水平線が低解像度入力画素の３つのパス
で書き込まれるべきか、高解像度入力画素の２つのパス
で書き込まれるべきかを定義する。クリアされていれ
ば、表示は高解像度モードの１ライン当たり512画素の
スキャンによって更新される４つの連続領域に分解され
る。この場合には、値が表１のFN2〜FN0にパスされ、領
域は以下のように番号が付される。

F6〜４がセットされていれば、表示は352の低解像度
入力画素の低解像度表示をオーバースキャンすることに
よって更新される６つの連続領域に分解される。この場
合、値は表１のFN2〜FN0にパスされ、領域は以下のよう
な番号が付される。

各々の領域は、高さ200ライン対で、幅352画素であ
る。隣接する水平の領域の間は１ワード分の重複があ
る。このように、F6〜４とFN2〜FN0により書き込まれる
べきスクリーンの領域がどれかを決定する。インターレ
ースがセットされていれば、FN0はどのライン対を更新
するか（偶数或いは奇数）を決定する。また、インター
レースがセットされ、拡張がゼロであれば、F6〜４はビ
デオマルチプレクサが自動的に適当なFN0を選択するの
に用いられる。

（ｈ）F2,F1,F0:これらの信号は、与えられたF6〜４
と、フレームバッファ168の領域がこのフレームの間書
き込まれるインターレースフレームを示す。

制御ラッチ部160は、第５図の集積回路U3とU4とから
なる。回路U3とU4は標準モノリシックメモリ20X8PALで
ある。

アドレス生成部118は、ライン128上にHSV信号、ライ
ン130上にVSV信号、及びライン148上にVSD信号を受信す
る。回路118はフレームバッファ168に入力ビデオデータ
を格納するアドレスを生成する２つのカウンタからな
り、１つのカウンタは水平アドレスを、もう一方のカウ
ンタは垂直アドレスを生成する。水平同期有効信号HSV
と垂直同期有効信号VSVに基づき、ライン148上のVSD信
号が出力されると、有効データが存在しているかどうか
により、アドレス生成部118は、有効ビデオ入力データ
がフレームバッファ168に格納されるべきアドレスを出
力する。このアドレスは、ホストコンピュータビデオ出
力ポートにより送られる低解像度フレームの中に組み込
まれているカレントデータとラッチ部160とによりバス1
50にラッチされたモードとの関数である。後述するフレ
ームバッファ168の構成により、ライン202上のINSELは
受信されるカレント入力ラインに基づいてフレームバッ
ファ168の中の適切なDRAMチップを選択するのに用いら
れる。アドレス生成部118で作成された入力アドレス
は、16ビットINADDRバス204を通してアドレスマルチプ
レクサ166に送出される。

アドレス生成部118は、第６図の集積回路U12及びU13
からなり、回路U12とU13は、モノシックメモリ2X10PSL
である。

第１図に示すデュアルポートRAM16は、アドレスマル
チプレクサ166、フレームバッファ168、RAMオービタ（a
rbiter）回路162、及びタイミング生成部164を含む。RA
Mオービタ回路162は、第４図のライン148上のVSDにより
知らされる。フレームバッファ168にRAMデータバス200
上のビデオ画像データを送るデータシフト及び入力アド
レス生成部10の要求と、出力アドレス生成部180により
ライン206のRQによって知らされる、出力表示用の出力
データをロードされるフレームバッファに用いられるDR
AMのシリアルポートを持つビデオ出力シフト及び出力ア
ドレス生成部180の要求とから結果として生じる衝突を
解決する。フレームバッファ168に用いられるビデオシ
フトレジスタDRAMSのシフトレジスタにロードするため
に、ビデオマルチプレクサ５の出力表示部は、ビデオマ
ルチプレクサ５のデータ入力部がシフトレジスタDRAMS
のRAMポートにシフトレジスタロードサイクルを実行す
ることを要求しなければならない。第１図のデータシフ
ト及び入力アドレス生成部10とビデオ出力シフト及び出
力アドレス生成部18は非同期に動作しており、RQとACK
ライン206と208の２本のハンドシェイク信号線で同期が
とられている。RQは出力アドレス生成部180がリクエス
トする場合に出力される。ACKはRAMオービタ回路162が
その要求を検知し、そのサービスを行った後に、ライン
208上に出力される。シフトレジスタロードサイクルの
開始で転送が要求されておらず何もないときは、RQとAC
Kのどちらもライン206と208上に出力されない。出力部
がロードされるべきロードシフトレジスタDRAMを要求す
ると、XADDRバス210のビット８〜15にアドレス情報が出
力される。このアドレス情報のいくつかは、シフトレジ
スタDRAMへのロードアドレスであり、残りは特定DRAMを
アクセスするためのチップセレクト情報である。この点
で、出力アドレス生成部180はライン206上にRQを出力す
る。XADDRライン210上の情報は、RQがライン206上に出
力されている間、有効として維持されなければならな
い。オービタ回路162が、RQライン206の立ち上りを検知
すると、適当と思われる時間内で要求されるデータ転送
サイクルを実行し、その後ライン208上にACKを出力す
る。出力アドレス生成部180がライン208上に出力された
ACK検知すると、データ転送が完了したものとして、ラ
イン206上のRQ信号をオフにする。オービタ回路162がラ
イン206上のRQがオフされたのを検知すると、ライン208
上のACK出力をオフにする。こうして、DRAMロードサイ
クルが終了する。RQがライン206上に出力されてから、
ライン208上のACKがオフされる期間において、後述す
る、ライン210上のXADDR信号、ライン212上のXSEL信号
が出力アドレス生成部180により変化しないで保持され
るように保証される。その結果、例えばビデオマルチプ
レクサの２つの部が別々のクロックで動作していたとし
ても、入力部は出力アドレス生成部180と同期してデー
タ転送を行うことができる。またRAMオービタ回路162
は、RQ信号と同様にライン148上のVSDを監視し、フレー
ムバッファ168のRAMポートで動作する３種類のサイクル
をもとに、サイクル毎にサイクルを決定する。これらの
サイクルを優先順に従って以下に示す。

１）VSDによって知らされ、入力シフト106が書き込まれ
るべきデータで満たされている時を示すDRAMSへの書き
込み入力データ ２）前述した出力部へのデータ転送 ３）リフレッシュサイクル RAMオービタ回路162は、ライン214上にXFERを出力し
タイミング生成部164とアドレスマルリプレクサ166に転
送が完了したことを指示し、書き込み信号216を出力し
タイミング生成部164に書き込み中であることを指示す
る。ライン216上のWRITE信号は、VSDが真の時に出力さ
れる。VSDが真でなくRQがライン206上に出力されると、
オービタ回路162はXFERをライン214上に出力することに
よりデータ転送のカレントサイクルを使用する。もし、
VSDもRQも出力されなければ、オービタ回路162は、ライ
ン214上にXFERを出力しないで、或いはライン216上にWR
ITEを出力しないで、リフレッシュサイクルを行う。WRI
TEとXFERは相互に排他的である。

オービタ回路162は、上述した第６図の集積回路U7か
らなる。

アドレスマルチプレクサ166はフレームバッファ168で
使用するDRAMアドレスを出力する。アドレスマルチプレ
クサ166は、アドレス生成部118で出力されるバス204の1
6ビット入力アドレスINADDRか、出力アドレス生成部180
で作成されるバス210の８ビット出力アドレスXADDR210
の一方をRAMオービタ回路162からXFER信号の状態に基づ
いて選択する。アドレスマルチプレクサ166は、XFERの
上位、或いは下位の８ビットか、ライン218上の列アド
レスストローブ（RAS）と、ライン220上の桁アドレスス
トローブ（CAS）に基づいてINADDRかどちらかを選択す
る。それらRASとCASは、入力同期回路104からのC30〜C3
3ライン上の４相クロックの位相に対応している。XADDR
は、DRAMSの表示メモリのレイアウトの結果として８ビ
ットだけを含み、16ビットワードの上位８ビットのみが
必要で、その下位８ビットは、常にゼロである。マルチ
プレクサ166はこれを考慮してライン226上のRAMアドレ
ス出力を“0"にする。このときXADDRの下位８ビットは
適当な値であっても良い。

アドレスマルチプレクサ166は、第９図の集積回路U80
及びU81からなる。回路U80とU81は共にモノリシックメ
モリ20L8APALSである。

タイミング生成部164は、すべての基本的なDRAM信号
と関係したタイミング信号を出力する。このタイミング
生成部164は、ライン216上のWRITE信号とライン214上の
XFER信号を介してRAMオービタ回路262からコマンドを受
ける。これらのコマンドは、生成部164が3.58MHzクロッ
クC33のサイクルの間に、フレームバッファ168のDRAMS
が実行する３つのサイクルの１つを定義する。３つのサ
イクルは、入力ビデオデータの書き込み、データ転送動
作、又はリフレッシュである。タイミング生成部164
は、後述するタイミング情報を有するコマンド情報と、
DRAM制御バス上のすべてのDRAM信号を出力し、後述する
チップセレクト情報とを混合しDRAM制御バス（Ｘ）上の
DRAM信号のすべてを作成する。

ライン216上にWRITE信号が出力されると、タイミング
生成部164はフレームバッファ168のDRAMSに書き込みサ
イクルを実行させる。この場合、ライン224上のWEは出
力されず、ライン222上のDTOEも出力されない。更に、
書き込みサイクルの間、タイミング生成部164はライン2
02上のINSELを用いRASライン218を介してチップセレク
ト情報を出力し、モードバス150上の信号を用いてCASラ
イン220を介してチップセレクト情報を出力する。

ライン214上にXFERが出力されると、タイミング生成
部164はフレームバッファ168のDRAMSにデータ転送サイ
クルを実行させる。この場合、ライン224上のWEは出力
されず、ライン222上にDTOEが出力される。そしてバス2
20上の両方のCAS信号が出力される。更に、データ転送
サイクルの間、タイミング生成部164はバス上のXSEL信
号を用いてRASライン218を介してチップセレクト情報を
出力する。

ライン216上にWRITEが出力されず、ライン214上にXFE
Rも出力されなければ、タイミング生成部164はフレーム
バッファ168のDRAMSにリフレッシュサイクルを実行させ
る。この場合、ライン224上のWEとライン222上のDTOEは
共に出力されず、CASビフォアRASリフレッシュはバス21
8のRASとバス220のCASを介して実行される。

フレームバッファ168を実施するのに用いられるDRAMS
は、C33より供給される3.58MHzクロックで供給されるよ
りも細かい解像タイミングを要求する。DRAMのタイミン
グに関するより多くの情報を提供するDRAMSに関する設
計者用のマニュアルを参照されたい。前述の他に、バス
218のRASとバス220のCASを介してタイミング生成部164
で出力される前述したチップセレクト情報と、ライン22
4上のWEとライン222上のDTOWとを介してタイミング生成
部164で出力される制御情報に加え、フレームバッファ1
68に用いられるDRAMSで要求される明白なタイミング情
報はRASライン218、CASライン220、WEライン224及びDTO
Eライン222上に存在しなければならない。このタイミン
グ情報は、４つの位相クロック入力C30、C31、C32、及
びC33をもとにタイミング生成部164により作成される。

タイミング生成部164は、第６図の集積回路U18から成
る。回路U18はモノリシックメモリ20L80APALである。フ
レームバッファ168は横２×縦４の８つのDRAMSで構成さ
れ、アドレスマルチプレクサ166からライン上に示され
るアドレスでライン200上に出力されるビデオ入力デー
タを格納する。RASとCASのタイミング信号は、ライン21
8及び220にそれぞれ出力され、タイミング生成部164が
ライン224上に書き込み許可信号WEを出力し、ライン222
上にすべてのDRAMSに対するデータ転送信号DTOEを出力
する。後述するクロック分配器178は、バス228上に４ビ
ットの出力イネーブル信号SOEをそれぞれのDRAM列に出
力し、各DRAM列に対してバス230上に４ビットのシフト
クロックSCを出力する。使われるRAMチップは64K×４ビ
ット容量のチップで、その１チップは256X4ビットのシ
リアルシフトレジスタポートを持っている。それぞれ４
つの２つのグループとして構成され、全部で８つのRAM
チップである。それぞれのグループは表示メモリの１つ
の面に対応し、２つのグループは本質的に同一である。
一つの面において出力ビデオのそれぞれのラインが１つ
のDRAM内に存在し、１つのシフトレジスタロード（256
×４ビット）は、そのRAMのシリアルポートにビデオ出
力の１ライン全体をロードする。このように、表示が１
つの出力ラインを走査すると、これらのデータのすべて
は１つのDRAMから出力される。入力ラインは、ビデオ情
報のそれぞれの連続するラインが異なったDRAMから入力
されるように分割されている。従って、シフトレジスタ
ロードは、それらのデータが必要とされる最大３ライン
前に発生する。この大きな潜在性により、出力表示部が
入力データ部と非同期で動作するのを補充している。そ
れゆえ、RAMポートは入力ビデオ部から書き込みデータ
を入力する長い間（最大50μＳ）拘束されていても良
い。この間シフトレジスタのロードが発生しないように
している。１ラインの出力表示時間は約16μＳであり、
入力ビデオフレームの水平ブランキング時間の間であ
る。いくつかのシフトレジスタへのロードが、出力ビデ
オ表示を持続するためになされなければならない。ビデ
オ出力ラインは、以下に示すように、DRAMに格納され
る。

このように、入力回路はこのレイアウトに対応するア
ドレスを出力し、データがDRAMに適正に配置されている
のでDRAMのオフセットは常にゼロであるため、出力回路
はどのDRAMのどのラインにロードするのかを特定するだ
けで良い。２つのCAS信号は面０と面１のどちらかを選
択するのに使われる。４つのRAS信号は、どちらか一方
の面の所望のDRAMを選択するのに使われる。この組み合
わせによりDRAMを、個別にアクセスすることができる。
すべてのDRAMは、ライン224上のWE信号とライン222上の
DTOE信号を共有している。

フレームバッファ168は、第７図の集積回路U90〜U97
から成る。回路U90〜U97はすべてNEC製の64Kデュアルポ
ートダイナミックNMOS・RAMで、部品番号μUPD41264〜1
2である。

第１図で示すビデオ出力シフト及び出力アドレス生成
部18は、72MHzのクロック172、49,5MHzのクロック176、
クロック選択回路174、出力シフトとプロセッサ170、出
力アドレスジェネレータ180、そして出力タイミング回
路182とを含む。

クロック選択回路174は、クロック172から72MHzクロ
ック信号、或いはクロック176から49.5MHzクロックを入
力し、モードバス150上のモード信号を入力する。本実
施例は、多重水平解像度をサポートし、従って、通常１
ライン当たり704画素用のクロック176と、１ライン当た
り1024画素用のクロック172の２つの画素クロックが必
要である。クロック選択回路174は、表１の拡張モード
ビットに応じて制御部からのモード情報の基づいて画素
クロック信号に用いる２つのクロックの１つを選択す
る。ライン232上の出力は72MHzまたは49.5MHzのクロッ
ク信号のどちらかである。

クロック選択回路174は、第６図の集積回路U16から成
る。回路U16はQUAD2入力NANDゲートで、標準部品番号74
F00である。

出力シフト及びプロセッサ回路170は、３つの別のタ
スクを実行する。まずフレームバッファよりのビデオフ
レーム面０へのバス238上の、或いはビデオフレーム面
１へのバス240上の４ビットビデオ出力データがビデオ
出力データシフトレジスタにロードされ、ライン234及
び236上に高解像度ビデオ出力表示へシフトして出力さ
れる。次に、回路170は、後述するように、出力タイミ
ング回路182からのライン252上のブランキング入力と、
バス150上のモード信号に基づいてライン234と236上に
シフト出力されるビデオデータを更新する。最後に、出
力シフト及びプロセッサ170は、後述する出力タイミン
グ回路182とクロック分配回路178を制御するために、ラ
イン244上にPIX4クロック信号を出力する。PIX4は画素
クロック信号PCLKを４分周したクロックである。

出力シフト及びプロセッサ170は、第11図の集積回路U
60〜U64から成る。回路U60〜U62は、４ビットパラレル
ロードシリアル出力シフトレジスタであり、標準部品番
号74F195である。回路U63は、デュアル４入力マルチプ
レクサ、74F513である。回路U64は、Ｄタイプフリップ
フロップ、74F74である。

出力アドレス生成部180は、バス210上に８ビットアド
レスXADDRを生成し、フレームバッファ168からビデオ出
力データを移動するシフトレジスタDRAMロード動作に使
われる。アドレス生成部180は、RAMオービタ162へライ
ン206上にRQ信号を送出し、前述したように、ライン208
上のACL記号を入力する。そしてまた、２ビットのチッ
プセレクトXSELをバス212上に出力し、フレームバッフ
ァ168のレジスタロード動作を行うシフトレジスタを特
定する。

出力アドレス生成部180は、第５図のU8と第６図のU9
とから成る。回路U8、U9はモノリシックメモリ20X8（PA
L）である。

クロック分配器178は、現在表示されている出力ライ
ンを示す出力タイミング回路182からバス246上の２ビッ
トOUTSEL信号を受信する。そしてバス228上に４ビット
のOE信号を出力し、１つの出力ラインのDRAMsをイネー
ブルにする。バス228上の４つのOE信号の１つが連続的
に有効で、OUTSELによって選択される。１つのラインの
DRAMsだけに、如何なる時にもシリアル出力データのた
めにクロックが入力される。これらは、その出力がイネ
ーブルに成っている同じDRAMsであり、その選択はま
た、バス246のOUTSELにより指示される。

クロック分配器178は、第６図の集積回路U14からな
り、デュアル２−４ラインデコータで、標準的な74F139
である。

出力タイミング回路182は、ライン248上に水平出力ビ
デオ同期信号HSYNC/OUT、ライン250上に垂直出力ビデオ
同期VSYNC/OUT、ライン252上に出力ビデオブランキング
信号BLANK、及びバス246上に2OUTSELビットを生成す
る。回路182は、出力シフト及びプロセッサ170からライ
ン244上のPIX4クロック信号によりクロックされる。そ
の同じクロックで、フレームバッファ168のデュアルポ
ートRAMのシリアルポートからシリアルデータを合わせ
る。出力タイミング回路182は、出力表示ラインにニブ
ル（４ビット）をカウントし、ライン248上にHSYNC/OUT
信号とライン252上にBLANK信号を出力する。バス246上
のOUTSELはクロック分配器178で使用され、現在のビデ
オ出力ラインを表示するために適当なDRAM出力をイネー
ブルにする。回路182と180は表示されるラインをカウン
トし、ライン250上にVSYNC/OUTを出力し、ライン252上
のBLANKを適当に変更する。

出力タイミング回路182は、第６図の集積回路U9〜U11
である。前述のように回路U9は出力アドレス生成部180
の一部である。回路U10はモノリシックメモリ20X10（PA
L）である。回路U11は４ビットアップ／ダウン同期カウ
ンタ（バイナリ）標準74F169Aである。

第６図〜第14図の回路図では、回路の複雑化を避ける
ために、電源ラインの接続を示していない。集積回路は
すべて通常の方法で電源とアースに接続されている。

本願発明の主旨や範囲から逸脱することなく、当業者
には種々の変更や修正が明白となるであろう。従って、
この発明は前述した実施例に限定されるものではなく、
添付した特許請求の範囲によって定められるものであ
る。

［発明の効果］ 以上説明したように、本発明によれば、低解像度のコ
ンピュータ装置から出力される低解像度ビデオ入力フレ
ームから水平及び垂直解像度を高めたビデオ表示フレー
ムを生成し、フレームバッファを持っていない表示装置
に出力することが可能となる。

また、従来のフレームバッファを使用し、ホストコン
ピュータから出力されるビデオデータの符号化情報を隣
接するフレームバッファの領域を特定することにより、
空間的、時間的にも解像度を向上させることが可能とな
る。

【図面の簡単な説明】

第１図は本発明に係る一実施例のブロック図、 第２図はNTSCビデオ信号で使われているビデオデータ領
域を示す図、 第３図は本実施例で入力として使用する制御領域を示す
図、 第４図は第１図の詳細ブロック図、 第５図は個々の集積回路で示す左半分回路図、 第６図は個々の集積回路で示す右半分回路図、 第７図は入力／出力接続を示す図、 第８図は第６図の入力識別部106を個々の集積回路で示
す回路図、 第９図は第７図のアドレスマルチプレクサ166を個々の
集積回路で示す回路図、 第10図は第８図のビデオRAMを個々の集積回路で示す回
路図、 第11図は第８図の出力シフト460を個々の集積回路で示
す回路図である。 図中、10…データシフト及び入力アドレス生成部、14…
制御部、16…デュアルポートRAM、18…ビデオ出力シフ
ト及び出力アドレス生成部、20…ビデオデータ領域、22
…制御領域である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−43684（ＪＰ，Ａ) 特開 昭61−264386（ＪＰ，Ａ) 特開 昭62−11380（ＪＰ，Ａ) 特開 昭62−76367（ＪＰ，Ａ) 特開 昭58−21791（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】複数の水平線を持つ低解像度ビデオ入力フ
   レームから複数の水平線を持つ高水平解像度ビデオ出力
   フレームを生成する装置であって、 複数の低解像度ビデオ入力フレームを表すビデオ入力デ
   ータを受信する受信手段と、 前記受信手段により受信された複数の低解像度ビデオ入
   力フレームを第１のクロック速度で格納する格納手段
   と、 前記格納手段に格納された複数のフレームの内、選択さ
   れた水平方向に隣接するフレームの対応する２本の水平
   線を水平方向に結合して１本の水平線を形成する形成手
   段と、 前記形成手段により形成された１本の水平線を前記第１
   のクロック速度より実質的に速い第２のクロック速度で
   出力することにより、低解像度ビデオ入力フレームの水
   平線より高解像度の水平線を生成する生成手段とを備え
   ることを特徴とする装置。
2. 【請求項２】複数の水平線を持つ低解像度ビデオ入力フ
   レームから複数の水平線を持つ高解像度のビデオ出力フ
   レームを生成する方法であって、 複数の低解像度ビデオ入力フレームを表すビデオ入力デ
   ータを受信し、 第１のクロック速度で複数の低解像度ビデオ入力フレー
   ムを格納し、 複数の格納されたフレームの内、選択された水平方向に
   隣接するフレームの対応する２本の水平線を水平方向に
   結合してビデオデータの１本の水平線を形成し、 形成された１本の水平線を前記第１のクロック速度より
   実質的に速い第２のクロック速度で出力することによ
   り、前記低解像度ビデオ入力フレームの水平線より実質
   的に高い解像度を持つ形成された水平線から高解像度ビ
   デオ出力フレームを生成し、 複数の形成された水平線からビデオデータの１つのフレ
   ームを表示することを特徴とする方法。
3. 【請求項３】低解像度コンピュータビデオ出力データ信
   号を高解像度ビデオフレームを表す高解像度ビデオ出力
   データ信号に変換する方法であって、 複数の位相入力クロック信号を生成し、 各々の水平線が第１の画素数で構成される複数の水平線
   を持つ複数の低解像度ビデオフレームを表す低解像度コ
   ンピュータビデオ出力データ信号に応じて水平及び垂直
   同期有効信号を生成し、 複数の位相クロック信号に対応する速度で複数の低解像
   度のビデオフレームからのデータをフレームバッファ内
   に予め選択された配列に格納し、 複数の格納されたフレームの内、選択された水平方向に
   隣接するフレームの対応する低解像度ビデオデータの類
   似した２本の水平線を水平方向に結合し、各々結合され
   た水平線から第１の画素数の総和に等しい第２の画素数
   を持つビデオデータの１本の水平線を形成し、 形成された各々の水平線を入力クロック速度より速い速
   度で読み出すことにより、低解像度ビデオ入力信号より
   実質的に高解像度のビデオ出力データ信号を生成するこ
   とを特徴とする方法。
4. 【請求項４】低解像度ビデオコンピュータ出力から高解
   像度コンピュータビデオ表示を生成する装置であって、 複数の位相クロック信号を生成する第１のクロック手段
   と、各々のフレームが制御データ及びビデオイメージデ
   ータで構成される複数の水平線を持つ複数の低解像度コ
   ンピュータビデオ出力フレームから水平及び垂直同期信
   号に応じて水平及び垂直同期有効信号を生成する手段と
   を含む入力手段と、 前記入力手段により生成された水平及び垂直同期有効信
   号に応じて前記ビデオイメージデータの各水平線を格納
   するアドレスを生成する入力アドレス生成手段と、 前記入力アドレス生成手段により生成された格納アドレ
   スによって管理され、複数の低解像度フレームに対応す
   る第１の画素数を持つビデオイメージデータの各々の水
   平線を選択された配列で格納するフレームバッファ手段
   と、 前記第１のクロック手段により生成されたクロック信号
   に応じて前記フレームバッファ手段に前記ビデオイメー
   ジデータの水平線を転送する転送手段と、 前記フレームバッファ手段から前記ビデオイメージデー
   タの水平線を読み出す順序を決定する出力アドレス生成
   手段と、 前記第１のクロック手段から複数の位相クロック信号よ
   り速い繰り返し速度を持つ出力クロック信号を生成する
   第２のクロック手段と、 前記出力クロック信号に応じて、前記出力アドレス生成
   手段により決定された順序で、複数の低解像度フレーム
   の内、選択された水平方向に隣接するフレームの第１の
   画素数の総和にほぼ等しい第２の画素数を持つ解像度の
   水平線を１つの高解像度ビデオ表示フレームの水平線出
   力ビデオ信号として出力する出力手段とを備えることを
   特徴とする装置。
5. 【請求項５】更に、前記高水平解像度ビデオ出力フレー
   ムの垂直解像度を増加するために前記形成された高解像
   度の水平線をインターリーブする手段を含むことを特徴
   とする請求項１記載の装置。
6. 【請求項６】前記複数のフレームは、４フレームである
   ことを特徴とする請求項５記載の装置。
7. 【請求項７】更に、前記高解像度のビデオ出力フレーム
   の垂直解像度を増加するために前記形成された高解像度
   の水平線をインターリーブすることを特徴とする請求項
   ２記載の方法。
8. 【請求項８】前記複数のフレームは、４フレームである
   ことを特徴とする請求項７記載の方法。