JP3451722B2 - 映像データ転送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像データをフレーム
メモリに転送するための映像データ転送装置に関する。

【０００２】

【従来の技術】外部から与えられた映像データをパーソ
ナルコンピュータのフレームメモリに転送する方法とし
て、いわゆるＤＭＡ（Direct Memory Access）転送を利
用することができる。

【０００３】図２９は、映像データをビデオＲＡＭに転
送するためのＤＭＡコントローラを備えた従来のコンピ
ュータシステムを示すブロック図である。３つの映像メ
モリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄ
g ，Ｄb がそれぞれ記憶されている。これらの色データ
Ｄr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化され
ている。ＤＭＡコントローラ５５は、アドレスバス５３
と、データバス５２と、制御バス５４の使用権をＣＰＵ
５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５
１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリア
ルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６
Ｂにそれぞれ転送する。転送された２値色データＤr ，
Ｄg ，Ｄbは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じ
てモニタ−制御部５７に送られ、モニタ−５８に映像を
表示させる。

【０００４】ＤＭＡ転送の際には、まず、ＣＰＵ５９
が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレ
スをＤＭＡコントローラ５５に送ってＤＭＡコントロー
ラ５５を起動する。ＤＭＡコントローラ５５は、バスの
使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の
２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送
し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、
ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アド
レスをＤＭＡコントローラ５５に送ってＤＭＡコントロ
ーラ５５を起動すると、Ｒ成分と同様に２値色データＤ
g の転送が行なわれる。さらに、Ｂ成分も同様に転送さ
れる。２ライン目の映像データを転送する際には、ＣＰ
Ｕ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２
ライン目の表示開始アドレスを算出してこれをＤＭＡコ
ントローラ５５に送り、ＲＧＢ各色の２値色データＤr
，Ｄg ，Ｄb を順次転送する。

【０００５】このように、ＣＰＵ５９は各ライン毎にＶ
ＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算
出してＤＭＡコントローラ５５に教示し、ＤＭＡコント
ローラ５５がこれに応じて各ラインの色データＤr ，Ｄ
g ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ
−ルド分の色データがＶＲＡＭ５６に転送される。な
お、「１フィールド」とは、画面の左上隅から右下隅ま
での１回の走査でカバーされる画像を言う。多くの場合
には、２：１のインターレス（飛び越し走査）が行なわ
れており、２フィールドで１フレーム（１画面）の画像
を構成している。こうして、１秒間に約６０フィ−ルド
分の２値色データを順次ＤＭＡ転送していくことによっ
て、動画がモニタ−５８に表示される。

【０００６】

【発明が解決しようとする課題】ＮＴＳＣ（National T
elevision System Commmittee ）方式による映像信号を
利用した場合、水平１ラインの走査期間は６３μｓであ
る。一方、図２９のシステムにおいて、ＣＰＵ５９が表
示開始アドレスを計算してＤＭＡコントローラ５５に転
送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９か
ら各バスの使用権を取得する時間と、各２値色データＤ
r ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを
合計すると、１秒間に数フィ−ルド分のデータしか転送
できない。これはＣＰＵ５９が表示開始アドレスを計算
したり、ＤＭＡコントローラ５５に表示開始アドレスを
設定したりするための時間が必要以上にかかるためと考
えられる。このように、従来の装置では、１秒間に数フ
ィールド分のデータしか転送できないため、スム−ズな
動画を表示することは不可能であった。

【０００７】ところで、近年のＣＰＵの高速化とメモリ
の大容量化に伴って、マルチウィンドウ機能を備えたパ
ーソナルコンピュータが急速に普及し始めている。特
に、ウィンドウの１つに動画を表示させることのできる
ものもある。

【０００８】図３０は、マルチウィンドウシステムにお
いて静止画ＳＩａ，ＳＩｂと動画ＭＩとを同時に表示し
た場合を示す説明図である。従来は、図３０（Ａ）のよ
うに動画ＭＩの表示領域が矩形の場合には、動画をＤＭ
Ａ転送することは可能であったが、矩形でない表示領域
内の動画を表わす映像データを転送することは不可能で
あった。ここで、「表示領域」とはディスプレイデバイ
スの画面上において表示される領域を意味している。例
えば、図３０（Ａ）において静止画ＳＩａの領域がアク
ティブになり、図３０（Ｂ）のように動画ＭＩの上に重
ねられて表示されると、動画ＭＩの表示領域が矩形でな
くなるので、ＤＭＡ転送によって動画ＭＩを表示するこ
とが不可能であった。

【０００９】本発明は、従来技術における上述の課題を
解決するためになされたものであり、動画の中の任意の
形状の表示領域内の映像データを映像メモリに高速に転
送することを目的とする。

【００１０】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の請求項１に記載した映像デー
タ転送装置は、表示デバイスに表示される映像の映像デ
ータを記憶するフレームメモリと、前記フレームメモリ
に転送される動画映像データを供給する動画映像データ
供給手段と、前記フレームメモリと同一の画像空間を有
するとともに、前記フレームメモリと同一のアドレス空
間に割り当てられており、前記フレームメモリ内におい
て前記動画映像データが書き込まれるべき動画書込領域
を示すマスクデータを記憶するマスクデータメモリと、
前記フレームメモリと前記マスクデータメモリに同一の
アドレスを供給するとともに、前記マスクデータから読
出された前記マスクデータに応じて、前記動画書込領域
内の動画を表わす前記動画映像データを前記フレームメ
モリに転送するデータ転送手段と、を備える。

【００１１】マスクデータメモリはフレームメモリと同
一の画像空間を有し、また、同一のアドレス空間に割り
当てられているので、マスクデータメモリとフレームメ
モリに同一のアドレスを供給することによってフレーム
メモリに書き込まれるべき動画映像データに対応するマ
スクデータがマスクデータメモリから読出される。そし
て、動画書込領域を示すマスクデータに応じて動画映像
データをフレームメモリに書込むので、任意の形状の動
画書込領域内の動画映像データをフレームメモリに転送
できる。また、データ転送手段はフレームメモリに転送
時のアドレスを供給して動画映像データを転送するの
で、動画映像データを高速に転送することができる。

【００１２】請求項２に記載した映像データ転送装置で
は、前記データ転送手段は、前記マスクデータの値に応
じて、前記フレームメモリの書込み動作を許可するため
の書込信号のレベルを調整する書込信号調整手段を備え
る。

【００１３】書込信号のレベルを調整するようにすれ
ば、ビット数の多い動画映像データやアドレスを制御す
る方法に比べて簡単な回路構成でフレームメモリへの動
画映像データの書込みを許可したり禁止したりすること
ができる。

【００１４】請求項３に記載した映像データ転送装置で
は、前記マスクデータは、前記表示デバイスに表示され
る映像の各ドットに割り当てられた１ビットのデータで
構成されている。また、前記書込信号調整手段は、前記
マスクデータと前記書込信号との論理演算によって前記
書込信号のレベルを各ドットごとに調整する手段を有す
る。

【００１５】このような構成によって書込信号のレベル
を容易に調整することができる。

【００１６】請求項４に記載した映像データ転送装置で
は、さらに、前記表示デバイスの画面上における前記動
画の表示領域の位置と形状の少なくとも一方の更新に応
じて、前記動画書込領域が前記動画の表示領域に一致す
るように前記マスクデータを更新するマスクデータ更新
手段、を備える。

【００１７】表示デバイスの画面上において動画表示領
域の状態が更新されるとマスクデータ更新手段がマスク
データを更新するので、表示デバイスの画面における動
画表示領域の状態に応じて動画を表示することができ
る。

【００１８】請求項５に記載した映像データ転送装置で
は、前記データ転送手段は、前記動画映像データを転送
する際に前記フレームメモリと前記マスクデータメモリ
とに与えるアドレスを算出するアドレス算出手段を備え
る。また、前記アドレス算出手段は、前記フレームメモ
リ内における前記動画書込領域の開始位置を示すオフセ
ットアドレス値を記憶する第１のメモリと、前記フレー
ムメモリ内における隣接する走査線同士のアドレスの差
を示す加算アドレス値を記憶する第２のメモリと、前記
動画映像データに同期した垂直同期信号と水平同期信号
とに応じて、与えられた前記水平同期信号のパルス数に
基づいて特定される走査線の順番を示す走査線番号と、
前記加算アドレス値とを乗算した値に等しい垂直アドレ
ス値を算出する第１の演算手段と、前記動画内の各走査
線上において、各走査線の始点から各走査線上の各画素
までのアドレスの差を示す水平アドレス値を生成する水
平カウンタと、前記オフセットアドレス値と前記垂直ア
ドレス値と前記水平アドレス値とを加算することによっ
て、各走査線上における各画素の位置に相当する前記フ
レームメモリ内のアドレスを生成する第２の演算手段
と、を備える。

【００１９】転送アドレスは第１の演算手段と第２の演
算手段とによる算術演算によって算出されるので、フレ
ームメモリのアドレスが高速に算出され、映像データを
高速に転送することが可能となる。

【００２０】請求項６に記載した映像データ転送装置で
は、前記データ転送手段は、前記映像データを所定量ず
つ記憶可能な複数の映像データバッファと、前記複数の
映像データバッファの中で、前記映像データが書込まれ
る少なくとも１つの映像データバッファと、前記映像デ
ータが読み出される少なくとも１つの他の映像データバ
ッファとを所定の順序で選択して動作させるバッファ制
御手段とを備える。

【００２１】こうすれば、複数の映像データバッファを
用いて動画映像データの転送のタイミングを調整でき
る。

【００２２】請求項７に記載した映像データ転送装置で
は、前記バッファ制御手段は、前記垂直同期信号と前記
水平同期信号の少なくとも一方に基づいて、前記垂直同
期信号のＮV 倍の周期を有するラインインクリメント信
号を生成するラインインクリメント信号生成手段を備
え、前記第１の演算手段は、前記水平同期信号の各パル
スに応じて、前記水平同期信号の最新の２パルスの間に
発生した前記ラインインクリメント信号のパルス数を前
記走査線番号の値に加算していく手段を備えている。そ
して、前記ラインインクリメント信号生成手段における
前記ＮV の値を調整することによって、前記第１の映像
メモリに転送される前記映像データで表わされる映像を
垂直方向に縮小可能である。

【００２３】請求項８に記載した映像データ転送装置で
は、前記バッファ制御手段は、水平同期信号の周波数の
ＮH0倍の周波数を有する入力クロック信号を生成し、前
記映像データが書込まれる映像データバッファに書込み
同期信号として供給する入力クロック生成手段と、入力
クロック信号の周波数のＨＸ倍（ＨＸは整数）の周波数
を有する出力クロック信号を生成し、前記映像データが
読出される映像データバッファに読出し同期信号として
供給する出力クロック生成手段と、を備える。そして、
前記出力クロック生成手段における前記ＨＸの値を調整
することによって、前記複数の映像データバッファから
読み出された前記映像データによって表わされる映像を
垂直方向に拡大可能である。

【００２４】請求項９に記載した映像データ転送装置で
は、前記バッファ制御手段は、さらに、前記水平同期信
号のＮH 倍の周波数を有するドットクロック信号を、前
記複数の映像データバッファから読み出された前記映像
データを前記第１の映像メモリに書き込む際の同期信号
として生成するドットクロック生成手段を備える。そし
て、前記ドットクロック生成手段における前記ＮH の値
を調整することによって前記第１の映像メモリに転送さ
れる前記映像データで表わされる映像を水平方向に拡大
および縮小可能である。

【００２５】

【実施例】

Ａ．システム構成：図１は、本発明の第１の実施例とし
てのコンピュータシステムの構成を示すブロック図であ
る。このコンピュータシステムは、パーソナルコンピュ
ータ本体２００と、カラーＣＲＴ３００と、カラー液晶
ディスプレイ（ＬＣＤ）３０２とを備えている。パーソ
ナルコンピュータ本体２００は、ＣＰＵ２０２と、ＲＡ
Ｍ２０４と、ＲＯＭ２０６と、Ｉ／Ｏインタフェイス２
０８と、ビデオアクセラレータ２１０と、２ポートＶＲ
ＡＭ２１２と、マスクデータＲＡＭ２１３と、Ｄ−Ａ変
換器（ＤＡＣ）２１４と、ＬＣＤドライバ２１６と、Ｄ
ＭＡコントローラ２２０と、Ａ−Ｄ変換器２２２と、映
像デコーダ２２４と、映像入力端子２２６とを備えてい
る。これらのうちで、ＣＰＵ２０２、ＲＡＭ２０４、Ｒ
ＯＭ２０６、Ｉ／Ｏインタフェイス２０８、ビデオアク
セラレータ２１０、および、ＤＭＡコントローラ２２０
は、ＣＰＵバス２０１で互いに接続されている。また、
ビデオアクセラレータ２１０と、２ポートＶＲＡＭ２１
２と、ＤＭＡコントローラ２２０は、ローカルバス（ア
ドレスバス２２８、データバス２２９、制御バス２３
０）で相互に接続されている。なお、マスクデータＲＡ
Ｍ２１３とＤＭＡコントローラ２２０もローカルバスで
接続されている。

【００２６】なお、マスクデータＲＡＭ２１３とＤＭＡ
コントローラ２２０とＡ−Ｄ変換器２２２と映像デコー
ダ２２４と映像入力端子２２６は、１枚の拡張ボードま
たは拡張カード上に実装されている。

【００２７】映像入力端子２２６にはビデオプレーヤや
テレビジョンチューナからのコンポジット映像信号ＶＳ
が与えられる。入力されたコンポジット映像信号ＶＳ
は、映像デコーダ２２４でデコードされて、ＲＧＢ各色
の輝度成分を含む色信号ＣＳ（コンポーネント映像信
号）と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳ
ＹＮＣと、フィールド指示信号ＦＩＳとに分解される。
フィールド指示信号ＦＩＳは、インターレース走査の場
合に奇数フィールドか偶数フィールドかを示す信号であ
る。

【００２８】色信号ＣＳはＡ−Ｄ変換器２２２によって
アナログ信号からデジタル信号に変換され、デジタル化
された映像データＤＳはＤＭＡコントローラ２２０に与
えられる。ＤＭＡコントローラ２２０は、デジタル化さ
れた映像データのビット数を調整した後、その映像デー
タを２ポートＶＲＡＭ２１２に転送する。２ポートＶＲ
ＡＭ２１２から読み出された映像データは、Ｄ−Ａ変換
器２１４を介してカラーＣＲＴ３００に与えられ、ま
た、ＬＣＤドライバ２１６を介して液晶ディスプレイ３
０２に与えられる。

【００２９】図２は、２ポートＶＲＡＭ２１２とマスク
データＲＡＭ２１３の構成を示す説明図である。図２
（Ａ）に示すように、２ポートＶＲＡＭ２１２は、ＲＧ
Ｂの各色８ビットのコンポジット映像データを、表示デ
バイス（カラーＣＲＴ３００，液晶ディスプレイ３０
２）の画面の各ドット毎に記憶するフレームメモリであ
る。また、マスクデータＲＡＭ２１３は、動画が書き込
まれる２ポートＶＲＡＭ２１２の領域（以下、「動画書
込領域」と呼ぶ）を表わす１ビットのマスクデータを各
ドット毎に記憶するメモリである。また、図２（Ｂ）に
示すように、２ポートＶＲＡＭ２１２とマスクデータＲ
ＡＭ２１３は、ＤＭＡコントローラ２２０から見て同一
のアドレス空間にマッピングされている。

【００３０】マスクデータがＨレベルの領域では動画映
像データが２ポートＲＡＭ２１２にＤＭＡ転送され、マ
スクデータがＬレベルの領域ではＤＭＡ転送が禁止され
る。この結果、マスクデータがＨレベルの領域の動画部
分は表示デバイスに表示される。反対に、マスクデータ
がＬレベルの領域では動画が表示されず、背景や静止画
が表示される。マスクデータを用いた動画表示の動作に
ついては後述する。

【００３１】図３は、ＤＭＡコントローラ２２０の内部
構成を示すブロック図である。ＤＭＡコントローラ２２
０は、ＣＰＵインタフェイス３１０と、ＲＡＭ切換部６
０４と、ＯＲゲート６０６と、アドレス切換部６０８
と、３ステートＯＲゲート６１０と、２つの３ステート
バッファ回路６１２，６１４と、ＤＭＡアドレス演算部
３１２と、データ出力部３１４と、ＤＭＡ制御部３１６
と、ＦＩＦＯメモリユニット３１８と、色調整部３２０
とを備えている。

【００３２】色調整部３２０に与えられるデジタル映像
信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカ
ラー映像データである。色調整部３２０は、この２４ビ
ットのデジタル映像信号ＤＳを、必要に応じて１６ビッ
ト（Ｒ：Ｇ：Ｂ＝５：６：５ビットで１６７７万色を再
現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで
６万色を再現可能）、４ビット（カラーパレットにより
１６色を再現可能）、３ビット（カラーパレットにより
８色を再現可能）の映像データに変換する回路である。
４ビットや３ビットの映像データに変換する場合には、
ディザ法による２値化が実行される。また、カラーパレ
ットは２ポートＶＲＡＭ２１２の出力側に設けられる。
なお、どのタイプの映像データに変換するかは、オペレ
ータの指定に応じてＣＰＵ２０２によって設定される。
但し、以下では２４ビットのフルカラー映像データ
（「コンポーネント映像データ」と呼ぶ）を色調整部３
２０がそのまま出力する場合について説明する。

【００３３】ＦＩＦＯメモリユニット３１８は、色調整
部３２０から与えられた映像データＶＤを内蔵する２つ
のＦＩＦＯメモリに一時記憶して、データ転送時のタイ
ミングを調整する機能を有している。ＦＩＦＯメモリユ
ニット３１８から出力された映像データＶＤ（＝ＭＤＡ
ＴＡ）は、データ出力部３１４内のラッチで保持され
て、３ステートバッファ回路６１４を介してローカルな
データバス２２９（図１）上に出力される。

【００３４】ＤＭＡ制御部３１６は、アドレスバス２２
８と、データバス２２９と、制御バス２３０の使用権を
ビデオアクセラレータ２１０から取得し、映像データＭ
ＤＡＴＡを２ポートＶＲＡＭ２１２に転送する。この
際、ＤＭＡアドレス演算部３１２がアドレスを算出し、
３ステートバッファ回路６１２およびアドレスバス２２
８を介して２ポートＶＲＡＭ２１２にそのアドレスが供
給される。

【００３５】映像データＭＤＡＴＡの転送に関連するコ
ントロール信号ＭＣＯＮＴは、ＤＭＡ要求信号／ＤＭＡ
ＲＱと、ＤＭＡ許可信号／ＤＭＡＡＣＫと、書込信号／
ＭＷＲとを含んでいる。なお、図３において、信号名の
上に線が引かれているものは負論理であることを意味し
ており、明細書中においては各信号名の前にスラッシュ
「／」が付加されている。ＤＭＡ要求信号／ＤＭＡＲＱ
は、ＤＭＡ制御部３１６がビデオアクセラレータ２１０
にＤＭＡ転送を要求する信号である。ＤＭＡ許可信号／
ＤＭＡＡＣＫは、ビデオアクセラレータ２１０がＤＭＡ
制御部３１６にＤＭＡ転送を許可する信号である。書込
信号／ＭＷＲは、２ポートＶＲＡＭ２１２にデータの書
込みを行なわせる信号である。

【００３６】ＤＭＡコントローラ２２０とマスクデータ
ＲＡＭ２１３との間で交換される信号は、アドレスＴＡ
ＤＤと、マスクデータＴＤＡＴＡと、コントロール信号
ＴＣＯＮＴである。コントロール信号ＴＣＯＮＴは、マ
スクデータＲＡＭ２１３のための書込信号／ＴＷＲと出
力イネーブル信号／ＴＯＥとを含んでいる。なお、書込
信号／ＴＷＲはＯＲゲート６０６から出力され、出力イ
ネーブル信号／ＴＯＥはＤＭＡ制御部３１６から出力さ
れる。

【００３７】アドレス切換部６０８は、ＤＭＡアドレス
演算部３１２から与えられたアドレスＭＡＤＤと、ＣＰ
Ｕインタフェイス３１０を介してＣＰＵ２０２から与え
られたアドレスＭＡＩＮＡＤＤのうちの一方を、マスク
データＲＡＭ２１３に与えるアドレスＴＡＤＤとして選
択するセレクタである。アドレス切換部６０８における
切換を指示するセレクト信号／ＴＣＳは、ＲＡＭ切換部
６０４から与えられている。

【００３８】ＲＡＭ切換部６０４は、上述したセレクト
信号／ＴＣＳの他に、２ポートＶＲＡＭ２１２の書込ポ
ートの動作を許可するためのチップセレクト信号／ＶＣ
Ｓと、マスクデータＲＡＭ２１３へのマスクデータの書
込みを許可するためのチップセレクト信号／ＴＣＳＳと
を出力する。ＲＡＭ切換部６０４は、これらの各信号／
ＴＣＳ，／ＶＣＳ，／ＴＣＳＳを保持するためのラッチ
を有しており、ＣＰＵインタフェイス３１０を介してＣ
ＰＵ２０２から指定された各信号のレベルをそれぞれ保
持している。

【００３９】ＯＲゲート６０６は、マスクデータＲＡＭ
２１３のためのチップセレクト信号／ＴＣＳＳと、ＣＰ
Ｕインタフェイス３１０を介してＣＰＵ２０２から与え
られる書込信号／ＭＡＩＮＷＲとの負論理の論理積（Ａ
ＮＤ）を取って、マスクデータＲＡＭ２１３に与える書
込信号／ＴＷＲを生成する。後述するように、書込信号
／ＴＷＲがＬレベルの期間においてマスクデータがマス
クデータＲＡＭ２１３に書き込まれる。チップセレクト
信号／ＴＣＳＳは、２ポートＶＲＡＭ２１２に映像デー
タを書き込む際にもＬレベルとなるが、この時にはＣＰ
Ｕ２０２から与えられる書込信号／ＭＡＩＮＷＲがＨレ
ベルに保たれて、書込信号／ＴＷＲがＨレベルとなり、
マスクデータＲＡＭ２１３へのデータの書込が禁止され
る。換言すれば、書込信号／ＴＷＲは、マスクデータを
マスクデータＲＡＭ２１３に書き込む時にのみＬレベル
となって、その書込みを許可する。

【００４０】３ステートＯＲゲート６１０は、映像デー
タを２ポートＶＲＡＭ２１２に転送する際に、ＤＭＡ制
御部３１６から出力された書込信号／ＭＷＥをマスクデ
ータＴＤＡＴＡによってマスクするためのゲートであ
る。すなわち、マスクデータＴＤＡＴＡがＨレベルであ
れば、ＤＭＡ制御部３１６から出力された書込信号／Ｍ
ＷＥが３ステートＯＲゲート６１０をそのまま通過し、
書込信号／ＭＷＲとして２ポートＶＲＡＭ２１２に与え
られる。一方、マスクデータＴＤＡＴＡがＬレベルであ
れば、ＤＭＡ制御部３１６から出力された書込信号／Ｍ
ＷＥが３ステートＯＲゲート６１０で阻止されて、２ポ
ートＶＲＡＭ２１２に与えられる書込信号／ＭＷＲは常
にＬレベルに保たれる。このような動作の詳細について
はさらに後述する。

【００４１】なお、３ステートＯＲゲート６１０と、２
つの３ステートバッファ回路６１２，６１４は、ビデオ
アクセラレータ２１０の動作中はハイ・インピーダンス
状態に保たれる。

【００４２】図４は、マスクデータを利用して、任意の
形状の領域内の映像データを２ポートＶＲＡＭ２１２に
ＤＭＡ転送する方法を示す説明図である。通常は、映像
データＭＤＡＴＡで表わされる動画ＭＩの形状は矩形で
ある。ＤＭＡアドレス演算部３１２は、２ポートＶＲＡ
Ｍ２１２のアドレス空間（すなわち表示デバイスの画面
領域に対応する空間）内における矩形の動画ＭＩのアド
レスをドット毎に演算して２ポートＶＲＡＭ２１２に与
えている。このアドレスＭＡＤＤは、マスクデータＲＡ
Ｍ２１３にも同時に与えられる。従って、矩形の動画Ｍ
Ｉを表わす映像データＭＤＡＴＡがドット毎に２ポート
ＶＲＡＭ２１２に与えられると同時に、各ドットのマス
クデータＴＤＡＴＡがマスクデータＲＡＭ２１３から読
出されてＯＲゲート６１０に入力される。

【００４３】マスクデータＲＡＭ２１３内に記憶されて
いるマスクデータＴＤＡＴＡの値は、２ポートＶＲＡＭ
２１２の画像空間において動画が書き込まれるべき領域
（動画書込領域）ＭＲに対しては１（Ｈレベル）であ
り、動画書込領域ＭＲ以外の領域では０（Ｌレベル）で
ある。なお、２ポートＶＲＡＭ２１２における動画書込
領域は、表示デバイスにおいて動画が表示される動画表
示領域に対応しているので、以下では動画書込領域と動
画表示領域を、いずれも「動画表示領域」と呼ぶ。

【００４４】ＯＲゲート６１０は、マスクデータＴＤＡ
ＴＡと、ＤＭＡ制御部６２０から出力される書込信号／
ＭＷＥとの負論理の論理積（ＡＮＤ）を取り、その出力
／ＭＷＲを２ポートＶＲＡＭ２１２に与えている。この
結果、マスクデータＴＤＡＴＡの値が１の場合には２ポ
ートＶＲＡＭへの映像データＭＤＡＴＡの書込みが許可
され、マスクデータＴＤＡＴＡの値が０の場合には２ポ
ートＶＲＡＭ２１２への映像データＭＤＡＴＡの書込み
が禁止される。

【００４５】図４の例において、２ポートＶＲＡＭ２１
２内の動画表示領域ＭＲに隣接したメモリ領域には、静
止画ＳＩａ，ＳＩｂの映像データがビデオアクセラレー
タ２１０によって書き込まれている。このような２ポー
トＶＲＡＭ２１２内の映像が表示デバイスに表示される
と、静止画ＳＩａ，ＳＩｂのウィンドウの後ろで動画が
表示されている状態が観察される。また、動画映像デー
タＭＤＡＴＡは高速にＤＭＡ転送されるので、動画表示
領域ＭＲ内の映像は実際に動いている。

【００４６】マスクデータＴＤＡＴＡの分布を変更すれ
ば、任意の形状の動画表示領域内の動画映像データＭＤ
ＡＴＡを選択的に２ポートＶＲＡＭ２１２に転送するこ
とが可能である。なお、マスクデータＴＤＡＴＡは、矩
形の動画ＭＩの一部をマスクする機能を有すると言い換
えることもできる。アドレスＭＡＤＤの値とマスクデー
タＴＤＡＴＡの分布を変更すれば、表示デバイスの画面
上において動画が表示される領域の位置を任意に変更す
ることも可能である。また、後述するように、任意の形
状の動画表示領域内において、動画を水平方向と垂直方
向に任意の倍率で変倍することも可能である。

【００４７】この実施例では、ＯＲゲート６１０により
書込信号／ＭＷＲのレベルを制御することによって、映
像データＭＤＡＴＡの２ポートＶＲＡＭ２１２への書込
みを制御するようにしているので、回路構成が単純であ
るという利点がある。また、映像データＭＤＡＴＡとア
ドレスＭＡＤＤは、矩形の動画ＭＩをＤＭＡ転送する場
合と同様にバス上に出力すればよいので、映像データＭ
ＤＡＴＡとアドレスＭＡＤＤを動画表示領域の形状に応
じて調整する必要がない。すなわち、ＤＭＡ転送の処理
そのものは簡単なので高速なＤＭＡ転送を実現すること
ができる。

【００４８】ところで、従来は、動画と静止画とを組み
合わせる場合には表示用のフレームメモリの他に動画専
用の映像メモリを必要としていた。一方、この実施例に
よるコンピュータシステムでは、動画専用の映像メモリ
を必要とせずに、動画映像データを高速に転送すること
ができる。

【００４９】Ｂ．マスクデータの書込処理：図５は、マ
スクデータＲＡＭ２１３へのマスクデータの書込動作の
タイミングチャートである。マスクデータＲＡＭ２１３
へのマスクデータの書込みは、ビデオアクセラレータ２
１０が２ポートＶＲＡＭ２１２にアクセスする期間（以
下、「静止画期間」と呼ぶ）に実行される。マスクデー
タの書込み時には、静止画期間において、２ポートＶＲ
ＡＭ２１２の書込ポートの動作を許可するためのチップ
セレクト信号／ＶＣＳがＨレベルに保たれて２ポートＶ
ＲＡＭ２１２への書込動作が禁止され、また、ＤＭＡ制
御部３１６から出力される出力イネーブル信号／ＴＯＥ
がＨレベルに保たれてマスクデータＲＡＭ２１３にデー
タの書込み動作であることが指示される。なお、チップ
セレクト信号／ＶＣＳによって２ポートＶＲＡＭ２１２
の書込動作を禁止するのは、２つのＲＡＭ２１２，２１
３が同一のアドレスにマッピングされているので、マス
クデータＲＡＭ２１３にマスクデータを書き込む時に２
ポートＶＲＡＭ２１２に間違ってデータが書き込まれる
ことを防止するためである。

【００５０】アドレス切換部６０８（図３）に与えられ
るセレクト信号／ＴＣＳがＬレベルに立下ると、ＣＰＵ
２０２から与えられたアドレスＭＡＩＮＡＤＤがアドレ
ス切換部６０８で選択されてマスクデータＲＡＭ２１３
に与えられる。この時、ＣＰＵ２０２から出力されたマ
スクデータＭＡＩＮＤＡＴＡ（＝ＴＤＡＴＡ）もＣＰＵ
インタフェイス３１０を介してマスクデータＲＡＭ２１
３に与えられる。その後、チップセレクト信号／ＴＣＳ
ＳがＬレベルに立下ってＯＲゲート６０６が開き、さら
に、書込信号／ＴＷＲがＬレベルとなった期間におい
て、マスクデータＲＡＭ２１３にマスクデータＴＤＡＴ
Ａが書込まれる。

【００５１】なお、動画期間（ＤＭＡ転送期間）におい
てはマスクデータＲＡＭ２１３からマスクデータＴＤＡ
ＴＡが読出されて、図４で説明した動画のマスク処理に
利用される。

【００５２】上述したように、マスクデータＲＡＭ２１
３にマスクデータＴＤＡＴＡを書き込む処理はＤＭＡ転
送ではなく、ＣＰＵ２０２によって実行される処理であ
る。従って、マスクデータＲＡＭ２１３に２ポートＲＡ
Ｍを用いてＣＰＵバス２０１に接続し、ＣＰＵ２０２か
ら直接マスクデータＴＤＡＴＡを書き込むようにしても
よい。

【００５３】図６は、マスクデータの更新処理の手順を
示すフローチャートである。ステップＳ１では、マスク
データの初期データが２ポートＶＲＡＭ２１２に書き込
まれる。ここで、マスクデータの初期データとは、初め
て動画ＭＩが表示される際に書き込まれるマスクデータ
のことを言い、通常は矩形の動画表示領域を示すマスク
データである。

【００５４】ステップＳ２では、ＣＰＵ２０２が、表示
デバイスの画面上において動画ウィンドウの状態が変更
されたか否かを監視する。動画ウィンドウとは、画面上
の動画表示領域と同じ意味であり、２ポートＶＲＡＭ２
１２の画像空間における動画書込領域に対応している。
動画ウィンドウの状態が変更されるのは、動画ウィンド
ウに重なる静止画のウィンドウのサイズや位置を変更し
た場合、動画ウィンドウ自身のサイズや位置を変更した
場合、および、動画ウィンドウと静止画ウィンドウの重
なりの上下関係を変更した場合などがある。

【００５５】動画ウィンドウの状態が変更されると、ス
テップＳ３においてチップセレクト信号／ＶＣＳがＨレ
ベルに立上げられ、２ポートＶＲＡＭ２１２への書込み
が禁止される。ステップＳ４では、ＣＰＵ２０２がマス
クデータＲＡＭ２１３に新たなマスクデータを書き込む
ことによって、ママスクデータＲＡＭ２１３内のスクデ
ータを更新する。ステップＳ５では、チップセレクト信
号／ＶＣＳがＬレベルに立ち下げられ、２ポートＶＲＡ
Ｍ２１２へのデータの書込みが許可される。

【００５６】このように、ユーザが表示デバイスの画面
上で動画ウィンドウや静止画ウィンドウを変更すること
によって動画ウィンドウの位置や形状が変更されると、
その度にマスクデータが更新される。なお、図６のマス
クデータ更新処理はＣＰＵ２０２が所定のドライバ（ア
プリケーションソフトとハードウェアを連結させる部
分）プログラムを組み込むることによって実現されてい
る。

【００５７】Ｃ．動画映像データのＤＭＡ転送処理の概
要：図７は、表示デバイス（カラーＣＲＴ３００，液晶
ディスプレイ３０２）に表示された映像を示す説明図で
ある。この画面には、２つの静止画ＳＩａ，ＳＩｂのウ
ィンドウの後ろに、動画ＭＩが表示されている。動画Ｍ
Ｉの映像データは、例えば３０フレーム／秒（６０フィ
ールド／秒）の割合で２ポートＶＲＡＭ２１２にＤＭＡ
転送される。以下では、図６の垂直方向（Ｙ１−Ｙ２線
上）に沿ったＤＭＡ転送処理と、水平方向（Ｘ１−Ｘ２
線上）に沿ったＤＭＡ転送処理の動作について説明す
る。

【００５８】図８は、垂直方向のＤＭＡ転送の動作を示
すタイミングチャートである。まず、ＣＰＵ２０２がＤ
ＭＡ制御部３１６（図３）に動作開始の指示を与えると
（図８（ａ））、ＤＭＡ制御部３１６がＤＭＡ要求信号
／ＤＭＡＲＱをコントロールバス２３０上に出力する。
そして、ビデオアクセラレータ２１０からＤＭＡ制御部
３１６にＤＭＡ許可信号／ＤＭＡＡＣＫが与えられて、
ＤＭＡコントローラ２２０がローカルバス２２８，２２
９，２３０の使用権を取得する。

【００５９】一方、ＣＰＵ２０２からＤＭＡ転送の指示
が与えられた後に垂直同期信号ＶＳＹＮＣがＤＭＡコン
トローラ２２０に与えられると、ＤＭＡコントローラ２
２０が初期状態にセットされる。

【００６０】垂直同期信号ＶＳＹＮＣの後にはバックポ
ーチ期間が続いているが、図８ではその詳細は省略され
ている。バックポーチ期間の後の有効映像期間では、Ｄ
ＭＡ許可信号／ＤＭＡＡＣＫ（図８（ｆ））がＬレベル
の期間は、ＤＭＡコントローラ２２０がアドレスＭＡＤ
Ｄ（図８（ｇ））と映像データＭＤＡＴＡ（図８
（ｈ））と書込信号／ＭＷＲ（図８（ｉ））とをローカ
ルバス上に出力してＤＭＡ転送を行なう。この際、マス
クデータＲＡＭ２１３にも２ポートＶＲＡＭ２１２と同
じアドレスが与えられており、動画ウィンドウの位置と
形状に応じたマスクデータＴＤＡＴＡ（図８（ｊ））が
マスクデータＲＡＭ２１３から読出される。このマスク
データＴＤＡＴＡに応じて、書込信号／ＭＷＥに対して
図４で述べたマスク処理が行なわれる。ＤＭＡ許可信号
／ＤＭＡＡＣＫがＨレベルの期間は、ビデオアクセラレ
ータ２１０がバスを使用する（図８（ｋ）〜（ｍ））。

【００６１】図９は、水平方向のＤＭＡ転送の動作を示
すタイミングチャートであり、図８の水平同期信号ＸＨ
ＳＹＮＣの１周期の間の動作を示している。なお、この
水平同期信号ＸＨＳＹＮＣは、映像デコーダ２２４（図
１）から与えられた第１の水平同期信号ＨＳＹＮＣに基
づいてＦＩＦＯメモリユニット３１８（図３）が生成し
たものであり、２ポートＶＲＡＭ２１２に書き込まれる
動画映像データＭＤＡＴＡの１水平ラインの期間を規定
する同期信号である。

【００６２】図９において、ＤＭＡ許可信号／ＤＭＡＡ
ＣＫがＬレベルに保たれている期間にＤＭＡ転送のアド
レスＭＡＤＤと映像データＭＤＡＴＡがローカルバス上
に出力される。しかし、マスクデータＴＤＡＴＡがＬレ
ベルの間は、２ポートＶＲＡＭ２１２に与えられる書込
信号／ＭＷＲがＨレベルに保たれるので、映像データＭ
ＤＡＴＡの書込みは禁止される。マスクデータＴＤＡＴ
ＡがＨレベルの期間では、書込信号／ＭＷＲがドット毎
にＬレベルに立下り、各ドットの映像データＭＤＡＴＡ
（ＲＧＢデータ）が２ポートＶＲＡＭ２１２に書き込ま
れる。

【００６３】図１０は、図９のＡ部（マスクデータＴＤ
ＡＴＡの段部）の詳細を示すタイミングチャートであ
る。図９から解るように、画面上の１ドット（１画素）
毎にアドレスＭＡＤＤ（＝ＴＡＤＤ）と映像データＭＤ
ＡＴＡとが更新されている。また、マスクデータＴＤＡ
ＴＡがＨレベルの期間でのみ書込信号／ＭＷＲがＬレベ
ルに立下り、これに応じて映像データＭＤＡＴＡが２ポ
ートＶＲＡＭ２１２に書き込まれる。

【００６４】以上のように、ＤＭＡ転送時には２ポート
ＶＲＡＭ２１２とマスクデータＴＡＭ２１３に同一のア
ドレスＭＡＤＤ（＝ＴＡＤＤ）が与えられるので、画面
上における映像データＭＤＡＴＡのドット位置に対応し
たマスクデータＴＤＡＴＡが読出される。そして、マス
クデータＴＤＡＴＡのレベルに応じて２ポートＶＲＡＭ
２１２への映像データＭＤＡＴＡの書込みが制御され
る。また、上述したように、動画ウィンドウ（動画表示
領域）の位置と形状に応じてマスクデータＴＤＡＴＡが
更新されるので、画面上の任意の位置で任意の形状の動
画を表示することができる。

【００６５】Ｄ．第１の実施例の変形例： （１）書込信号／ＭＷＲのレベルをマスクデータＴＤＡ
ＴＡで制御することによって映像データの書込みを制御
する代わりに、ビデオＲＡＭ特有の機能であるライトパ
ービットモードにおいて、２ポートＶＲＡＭ２１２の書
込動作をビット単位で禁止するようにしてもよい。

【００６６】（２）マスクデータＴＤＡＴＡを映像デー
タの書込み制御に利用する代わりに、映像データをビッ
ト反転させて動画の色を変更するために利用することも
可能である。図１１は、動画映像データをビット反転さ
せる場合の回路構成の一部を示す説明図である。ビット
反転回路６１５は、映像データのビット数と等しい数の
ＥＸＯＲ（排他的論理和）回路を備えており、データ出
力部（図３参照）の後段に設けられている。各ＥＸＯＲ
回路の一方の入力端子にはマスクデータＴＤＡＴＡが与
えられており、他方の入力端子には映像データの各ビッ
トの信号が与えられている。マスクデータＴＤＡＴＡが
０の時には映像データＭＤＡＴＡはそのままビット反転
回路６１５を通過するが、マスクデータＴＤＡＴＡが１
の時には映像データＭＤＡＴＡの各ビットの値が反転さ
れる。この結果、マスクデータＴＤＡＴＡの値が１のド
ットにおいては映像データＭＤＡＴＡの色が変更され
る。

【００６７】Ｄ．ＤＭＡコントローラ２２０内の回路構
成の詳細：図３に示すＤＭＡコントローラ２２０は、動
画映像データのＤＭＡ転送時のアドレスを演算する機能
を有するとともに、動画表示領域内の映像を垂直方向と
水平方向に任意に変倍する機能を有している。以下では
これらの機能とこれに関連する回路の構成について説明
する。

【００６８】図１２は、図３に示すＦＩＦＯメモリユニ
ット３１８の内部構成を示すブロック図である。図１２
（Ａ）に示すように、ＦＩＦＯメモリユニット３１８
は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３
２２，３２４を備えている。また、図１２（Ｂ）に示す
ように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２
５〜３２８，５１０と波形成形部５１１とを有してい
る。第１ないし第３のＰＬＬ回路３２５〜３２７は、水
平同期信号ＨＳＹＮＣの周波数をＮH0倍、（ＮH0＊Ｈ
Ｘ）倍、および、ＮH 倍した信号ＣＬＫＩ，ＣＬＫＯ，
ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路
３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮV 倍し
た信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０
は、図１２（Ｃ）に示すように、水平同期信号ＨＳＹＮ
Ｃの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成
し、波形成形部５１１はその立ち上がりエッジを検出し
て第２の水平同期信号ＸＨＳＹＮＣを生成する。この第
２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号
ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。
なお、各ＰＬＬ回路内の設定値ＮH0，（ＮH0＊ＨＸ），
ＮH ，ＮV ，ＨＸは、ＣＰＵ２０２によって設定され
る。これらのＰＬＬ回路３２５〜３２８は、映像の拡大
・縮小を行なうための回路であり、その機能については
後述する。

【００６９】なお、２つのＦＩＦＯメモリ３２２，３２
４は、所定量の映像データを一時的に記憶する映像デー
タバッファとしての機能を有しており、ＦＩＦＯ制御部
３２１は映像データバッファ制御部としての機能を有し
ている。また、第１のＰＬＬ回路３２５は入力クロック
生成手段として、第２のＰＬＬ回路３２６は出力クロッ
ク生成手段として、第３のＰＬＬ回路３２７はドットク
ロック生成手段として、第４のＰＬＬ回路３２８はライ
ンインクリメント信号生成手段としての機能をそれぞれ
有している。なお、第２と第４のＰＬＬ回路３２６，３
２８およびＦＩＦＯメモリユニット３１８が協同して、
映像を垂直方向に変倍可能な変倍手段としての機能を発
揮する。また、第２と第３のＰＬＬ回路３２６，３２７
が協同して、映像データで表わされる映像を水平方向に
変倍可能な変倍手段としての機能を発揮する。

【００７０】図３に示すように、ＦＩＦＯメモリユニッ
ト３１８から出力された映像データは、データ出力部３
１４を介してデータバス２２９上に出力される。そし
て、ＤＭＡ制御部３１６がアドレスバス２２８と、デー
タバス２２９と、制御バス２３０の使用権をビデオアク
セラレータ２１０から取得し、映像データＭＤＡＴＡを
２ポートＶＲＡＭ２１２に転送する。

【００７１】図１３は、ＤＭＡコントローラ２２０内の
ＤＭＡアドレス演算部３１２と、データ出力部３１４
と、ＤＭＡ制御部３１６の内部構成を示すブロック図で
ある。データ出力部３１４は、コンポーネント映像デー
タＶＤを保持するためのラッチ３６４を備えている。な
お、コンポーネント映像データＶＤを複数画素分まとめ
てデータバス２２９上に出力する場合には、シリアル／
パラレル変換器を備えるようにすればよい。

【００７２】ＤＭＡアドレス演算部３１２は、オフセッ
トアドレス記憶部３３０と、加算アドレス値記憶部３３
２と、垂直カウンタ部３３４と、水平カウンタ部３３６
と、乗算器３３８と、２つの加算器３４０，３４２とを
有している。乗算器３３８は、加算アドレス値記憶部３
３２に記憶された加算アドレス値と、垂直カウンタ部３
３４から出力される垂直方向のカウント値とを乗算す
る。第１の加算器３４０は、オフセットアドレス記憶部
３３０に予め記憶されたオフセットアドレス（後述す
る）と乗算器３３８の乗算結果とを加算する。第２の加
算器３４２は、第１の加算器３４０の加算結果と、水平
カウンタ部３３６のカウント値とを加算する。なお、第
２の加算器３４２の出力ＡＤ２が、ＤＭＡ転送時にＶＲ
ＡＭ２１２に与えられるアドレスＭＡＤＤとなる。第２
の加算器３４２はトライステート出力を有している。

【００７３】Ｅ．データ転送時のアドレス演算：図１４
は、２ポートＶＲＡＭ２１２のメモリマップである。こ
のＶＲＡＭ２１２の１ワードは２４ビットであり、１ワ
ードに映像データのＲ成分とＧ成分とＢ成分とが含まれ
ている。また、画面上の１画素（１ドット）が１ワード
に対応している。

【００７４】図１５は、ＶＲＡＭ２１２のメモリ空間と
画面との対応関係を示す説明図である。この図では、Ｖ
ＲＡＭ２１２の水平レンジ８０の画素数は６４０（５０
ｈワード）、垂直レンジ８１の走査線本数は１９９ｈ
（＝４０９）である。ＤＭＡ転送によって動画の映像デ
ータが書き込まれる動画領域ＭＰＡは、図１５に斜線で
示すように、垂直方向に２ライン目で水平方向に２画素
目の開始位置から、水平方向に２画素の幅を有し、垂直
方向に２ラインの幅を有する合計４画素の領域である。
なお、動画領域ＭＰＡの位置とサイズは、オペレータが
カラーＣＲＴ３００またはカラー液晶ディスプレイ３０
２の画面上で指定する。

【００７５】なお、動画領域ＭＰＡは矩形の領域である
が、図４において説明したように、マスクデータＴＤＡ
ＴＡの分布に応じてこの動画領域ＭＰＡ内の一部の領域
（すなわち動画表示領域ＭＲ）の映像データのみが２ポ
ートＶＲＡＭ２１２に書き込まれる。

【００７６】図１６は、カラーＣＲＴ３００の画面上に
おける動画領域ＭＰＡを示す平面図である。図１５に示
すメモリ空間は、図１６に示すカラーＣＲＴ３００の表
示画面と１：１で対応している。

【００７７】以下では簡単のために、動画ウィンドウ
（動画表示領域）が動画領域ＭＰＡと同一の矩形である
場合のＤＭＡ転送処理について説明する。動画ウィンド
ウが矩形でない場合にも以下に示すＤＭＡ転送処理の基
本的な動作は同じであり、単に、マスクデータＴＤＡＴ
Ａによって２ポートＶＲＡＭ２１２への書込みが制御さ
れる点（図４参照）が異なるだけである。

【００７８】また、以下ではインターレース走査の行な
わない場合のアドレス演算について最初に説明し、イン
ターレース走査を行なう場合のアドレスの演算について
は後述する。

【００７９】図１７は、アドレス演算部３１２を拡大し
て示すブロック図である。オフセットアドレス記憶部３
３０に記憶されるオフセットアドレスＯＦＡＤは、図１
５において、先頭アドレス００００ｈから動画領域ＭＰ
Ａの書込み開始位置のアドレス（００５１ｈ）までのオ
フセットの値（５１ｈ）である。

【００８０】書込み開始位置のアドレス（＝００５１
ｈ）は、画面上においてオペレータが指定した動画領域
ＭＰＡ（図１６）の左上点Ｐ１の位置に応じて決定され
る。オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ
２０２が左上点Ｐ１に相当する書込み開始位置のアドレ
ス（＝００５１ｈ）を算出し、このアドレス（＝００５
１ｈ）をオフセットアドレスＯＦＡＤとしてオフセット
アドレス記憶部３３０に設定する。オペレータはカラー
ＣＲＴ３００またはカラー液晶ディスプレイ３０２の画
面上で任意の位置に任意の大きさの動画領域ＭＰＡを設
定することができ、これに応じてオフセットアドレスＯ
ＦＡＤが設定される。

【００８１】加算アドレス値記憶部３３２に記憶される
加算アドレスＡＤＡＤは、メモリ空間における１走査線
分の画素数に等しく、この実施例では５０ｈに設定され
ている。

【００８２】乗算器３３８の出力ＭＵＬと、２つの加算
器３４０，３４２の出力ＡＤ１，ＡＤ２は、それぞれ次
の算術式で与えられる。 MUL=ADAD×VCNT …(1) AD1=OFAD+MUL …(2) AD2=AD1+HCNT …(3)

【００８３】上記（１）〜（３）式をまとめると、各画
素に対する第２の加算器３４２の出力ＡＤ２は次の算術
式で与えられる。 AD2 =(ADAD×VCNT)+OFAD+HCNT …(4)

【００８４】垂直カウントＶＣＮＴは動画領域ＭＰＡ内
の走査線番号を示している。水平カウントＨＣＮＴは各
走査線の左端点から測った位置を画素単位で示してお
り、本発明における水平アドレス値に相当する。なお、
乗算器３３８の出力ＭＵＬは、本発明における垂直アド
レス値に相当する。

【００８５】上記の（４）式は、垂直カウントＶＣＮＴ
と水平カウントＨＣＮＴで示される位置に対応するアド
レスＡＤ２を与える式である。なお、この実施例ではＡ
ＤＡＤ＝５０ｈ，ＯＦＡＤ＝５１ｈなので、（４）式は
次の（５）式に書き換えられる。 AD2 =(50h×VCNT)+51h+HCNT …(5)

【００８６】後述するように、動画領域ＭＰＡ（図１
６）内の１本の走査線分のＤＭＡ転送が終了するたびに
垂直カウントＶＣＮＴが１つ増加し、また、同一の走査
線上におい各画素の１ワード分の映像データがＤＭＡ転
送されるたびに水平カウントＨＣＮＴが１つ増加する。
この結果、動画領域ＭＰＡ内の映像を表わすコンポーネ
ント映像データＶＤが上記数式（５）で示されるアドレ
スに従ってＶＲＡＭ２１２に書き込まれる。

【００８７】Ｆ．データ転送の詳細動作：図１８は、図
８に示すＤＭＡ転送の動作の詳細を示すタイミングチャ
ートである。バックポーチ期間が過ぎ、有効映像期間に
おいて第２の水平同期信号ＸＨＳＹＮＣがＬレベルにな
ると、水平カウンタ部３３６が０にリセットされて動作
開始状態となり、また、垂直カウンタ部３３４のカウン
トアップが開始される。ここで、垂直カウンタ部３３４
の動作を理解するために、その内部構成について説明す
る。

【００８８】図１９は、垂直カウンタ部３３４の内部構
成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロッ
ク図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７
は、映像デコーダ２２４から与えられた水平同期信号Ｈ
ＳＹＮＣの周波数をＮH 倍したドットクロック信号ＤＣ
ＬＫを生成する。また、他のＰＬＬ回路３２８は、垂直
同期信号ＶＳＹＮＣの周波数をＮV 倍したラインインク
リメント信号ＨＩＮＣを生成する。ラインインクリメン
ト信号ＨＩＮＣは、後述するように、映像を垂直方向に
縮小する際に用いられる。ここではまず、ラインインク
リメント信号ＨＩＮＣの周波数が第２の水平同期信号Ｘ
ＨＳＹＮＣと同じである場合のＤＭＡ転送について説明
する。ラインインクリメント信号ＨＩＮＣの周波数が第
２の水平同期信号ＸＨＳＹＮＣと同じである場合には、
映像の縮小が行なわれない。

【００８９】垂直カウンタ部３３４は、バックポーチ記
憶部４０２と、比較器４０４と、バックポーチカウンタ
４０６と、垂直カウンタ４０８と、ラッチ４１０とを有
している。バックポーチ記憶部４０２は、ＣＰＵバスを
介してＣＰＵ２０２から与えられたバックポーチ数ＢＰ
を記憶する。ここで、バックポーチ数ＢＰはバックポー
チ期間における水平同期信号ＨＳＹＮＣのパルス数であ
る。バックポーチカウンタ４０６には第１の水平同期信
号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力
端子には第２の水平同期信号ＸＨＳＹＮＣが与えられて
いる。また、垂直カウンタ４０８のクロック入力端子に
はラインインクリメント信号ＨＩＮＣが与えられてい
る。また、バックポーチカウンタ４０６と垂直カウンタ
４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣ
が与えられている。比較器４０４は、バックポーチ記憶
部４０２に記憶されたバックポーチ数ＢＰと、バックポ
ーチカウンタ４０６のカウント値ＢＰＣとを比較する。

【００９０】比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣ
の時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベル
となる。また、バックポーチカウンタ４０６は比較器４
０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、
垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブ
ルとなる。

【００９１】垂直同期信号ＶＳＹＮＣが垂直カウンタ部
３３４に与えられるとバックポーチカウンタ４０６と垂
直カウンタ４０８とがリセットされる。このとき、比較
器４０４の出力ＣＭＰはＬレベルなので、バックポーチ
カウンタ４０６がイネーブルとなり、水平同期信号ＨＳ
ＹＮＣのパルス数をカウントする。一方、垂直カウンタ
４０８は停止したままである。水平同期信号ＨＳＹＮＣ
のパルスがバックポーチ数ＢＰと等しい数だけバックポ
ーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとな
る。この結果、比較器４０４の出力ＣＭＰがＨレベルと
なり、バックポーチカウンタ４０６が停止するととも
に、垂直カウンタ４０８がカウントアップを開始する。
垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平
同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０
に保持されて、垂直カウントＶＣＮＴとして出力され
る。この垂直カウントＶＣＮＴが画面上の走査線番号を
示している。なお、垂直方向に縮小を行なわない場合に
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣの周波数が等しく、従って、垂直カ
ウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパ
ルス数に等しい。

【００９２】このように、垂直カウンタ４０８とラッチ
４１０は、走査線番号を加算する手段としての機能を有
している。

【００９３】ＤＭＡ制御部３１６内の制御信号発生部３
６０（図１３）には、ＦＩＦＯ制御部３２１のＰＬＬ回
路３２７（図１９）で生成されたドットクロック信号Ｄ
ＣＬＫが与えられている。制御信号発生部３６０は、こ
のドットクロック信号ＤＣＬＫに同期して、水平カウン
タ部３３６を制御している。

【００９４】図１８の期間ＴＴ１において、１画素（＝
１ワ−ド＝２４ビット）分の映像データＭＤＡＴＡがＤ
ＭＡ転送されると、制御信号発生部３６０がワード同期
信号ＷＳＹＮＣを水平カウンタ部３３６に出力する。な
お、制御信号発生部３６０は、ドットクロック信号ＤＣ
ＬＫの１パルス毎にワード同期信号ＷＳＹＮＣを１パル
ス出力している。水平カウンタ部３３６はワード同期信
号ＷＳＹＮＣの各パルスに応じて水平カウントＨＣＮＴ
を１つカウントアップする。期間ＴＴ１では、上記
（５）式においてＶＣＮＴ＝０ｈ，ＨＣＮＴ＝０ｈとな
るので、ＡＤ２＝００５１ｈとなる。このアドレスＡＤ
２は、図１５に示す動画領域ＭＰＡの左上部分のアドレ
スに相当する。

【００９５】期間ＴＴ２では、ＶＣＮＴ＝０ｈ，ＨＣＮ
Ｔ＝１ｈとなるので、ＡＤ２＝Ａ００５２ｈとなる。こ
のアドレスＡＤ２は、図１５に示す動画領域ＭＰＡの右
上部分のアドレスに相当する。

【００９６】このように、期間ＴＴ１，ＴＴ２におい
て、図１６の動画領域ＭＰＡ内の第１番目の走査線Ｌ１
についての転送が終了する。従って、期間ＴＴ２が終了
すると、ＤＭＡ制御部３１６に走査線の終了と開始を示
す第２の水平同期信号ＸＨＳＹＮＣが与えられる。な
お、この第２の水平同期信号ＸＨＳＹＮＣは、図１２
（Ｂ）に示すように、ＦＩＦＯ制御部３２１内において
第１の水平同期信号ＨＳＹＮＣの周波数をＨＸ倍するこ
とによって生成された信号である。

【００９７】期間ＴＴ３の始期を示す第２の水平同期信
号ＸＨＳＹＮＣのパルスに応じて、垂直カウンタ部３３
４の垂直カウントＶＣＮＴが１つ増加してＶＣＮＴ＝１
ｈになるとともに、水平カウンタ部３３６の水平カウン
トＨＣＮＴが０にリセットされる。この後は、上記と同
様な手順によって、映像データＭＤＡＴＡがＶＲＡＭ２
１２のアドレス００Ａ１ｈ，００Ａ２ｈに順次転送され
る。

【００９８】こうして動画領域ＭＰＡ（図１６）内にお
けるすべての走査線Ｌ１，Ｌ２に関するＤＭＡ転送が終
了すると、垂直同期信号ＶＳＹＮＣに応じて垂直カウン
タ部３３４と水平カウンタ部３３６が０にリセットされ
る。この結果、ＤＭＡコントローラ２２０は初期状態に
戻り、次のフィ−ルドの映像データが送られてくるまで
待機する。

【００９９】このように、映像を垂直方向に縮小しない
場合には、垂直同期信号ＶＳＹＮＣが与えられるたびに
垂直カウントＶＣＮＴと水平カウントＨＣＮＴが０にリ
セットされ、また、第２の水平同期信号ＸＨＳＹＮＣが
与えられるたびに垂直カウントＶＣＮＴが１つ増加する
とともに水平カウントＨＣＮＴが０にリセットされる。
映像を垂直方向に縮小する場合には、第２の水平同期信
号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣと
に応じて垂直カウントＶＣＮＴが増加するが、これにつ
いては後述する。

【０１００】上述したように、垂直カウントＶＣＮＴ
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣとに応じてカウントアップされ、水
平カウントＨＣＮＴはワード同期信号ＷＳＹＮＣに応じ
てカウントアップされる。また、ＶＲＡＭ２１２上のア
ドレスは前述の（５）式に従って求められるので、第２
の水平同期信号ＸＨＳＹＮＣと、ラインインクリメント
信号ＨＩＮＣと、ワード同期信号ＷＳＹＮＣとに応じて
ＶＲＡＭ上のアドレスが順次更新されていくことにな
る。この結果、動画領域ＭＰＡ内における映像を表わす
映像データＭＤＡＴＡが約１／６０秒ごとにＶＲＡＭ２
１２に転送されて、動画が表示される。

【０１０１】Ｇ．インターレース走査を行なう場合のア
ドレス演算：図２０は、インターレース走査を行なう場
合の奇数ラインフィールドと偶数ラインフィールドのメ
モリ空間を示す説明図であり、図１５に対応する図であ
る。奇数ラインフィールドは、動画領域ＭＰＡ内の４つ
のアドレスのうちで２つのアドレス００Ａ１ｈ，００Ａ
２ｈのみを含んでおり、偶数ラインフィールドは他の２
つのアドレス００５１Ａｈ，００５２Ａのみを含んでい
る。

【０１０２】インターレースを行なう場合には、オフセ
ットアドレス記憶部３３０（図１３）に奇数ラインフィ
ールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶
数ラインフィールド用のオフセットアドレスＯＦＡＤ２
＝５１ｈとを登録する。オフセットアドレス記憶部３３
０は、これらの２つのオフセットアドレスＯＦＡＤ１，
ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて
選択的に出力する。なお、２：１のインターレースの場
合には、加算アドレスＡＤＡＤはインターレースが無い
場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。この
ように、インターレース走査の場合には、オフセットア
ドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整するこ
とによって、インターレースが無い場合と同様に、上記
（５）式に従って映像データのアドレスを算出できる。

【０１０３】なお、インターレースを行なうための映像
データを転送する場合にも、意図的にインターレースを
行なわずに同一のアドレスに奇数ラインフィールドと偶
数ラインフィールドの映像データを書き込むことも可能
である。この場合には、インターレースが無い場合のオ
フセットアドレスＯＦＡＤと加算アドレスＡＤＡＤと
を、両方のフィールドに共通して使用すればよい。

【０１０４】上記実施例によれば、ＤＭＡコントローラ
２２０内部のアドレス演算部３１２が１つの乗算器と複
数の加算器だけで構成されているので、アドレスを高速
に演算することができる。さらに、ＶＲＡＭ２１２以外
に映像メモリを必要とせずにＤＭＡ転送を実行すること
ができるので、コンピュータシステム全体の回路構成が
比較的単純であり、安価に構成できるという利点があ
る。

【０１０５】Ｈ．映像の拡大・縮小処理：このコンピュ
ータシステムでは、ＦＩＦＯメモリユニット３１８（図
１２）が映像を拡大・縮小する機能を有している。図２
１は、垂直方向に拡大する機能を説明する説明図であ
り、（ａ）は入力映像データＶＤI 、（ｂ）は出力映像
データＶＤO 、（ｃ）は２つのＦＩＦＯメモリの動作を
それぞれ示している。但し、図２１（ａ），（ｂ）で
は、図示の便宜上、映像データを元のアナログ映像信号
ＶＳの形で描いている。

【０１０６】図２１（ｃ）に示すように、２つのＦＩＦ
Ｏメモリ３２２，３２４の入力端子と出力端子は、仮想
的なトグルスイッチ３２３ａ，３２３ｂによって相補的
に交互に切換えられている。これらの仮想的なトグルス
イッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１か
ら与えられる入力イネーブル信号ＲＥと出力イネーブル
信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２
４の入出力が相補的に交互に切換えられることを等価的
に示したものである。２つのＦＩＦＯメモリ３２２，３
２４には、入力クロック信号ＣＬＫＩと出力クロック信
号ＣＬＫＯとが共通に与えられている。入力クロック信
号ＣＬＫＩの周波数ｆCLKIは、図１２（Ｂ）からも解る
ように、水平同期信号ＨＳＹＮＣの周波数をＮH0倍した
ものであり、映像入力端子２２６に与えられた映像信号
ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波
数である。一方、出力クロック信号ＣＬＫＯの周波数ｆ
CLKOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨ
Ｘ倍（ＨＸは整数）の値である（図１２（Ｂ）参照）。
すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ
回路３２６の設定値（ＮH0＊ＨＸ）は、入力クロック信
号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮH0の
ＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定
する。

【０１０７】図２１（ａ），（ｂ）の第１の期間ＴＴ１
１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３
２２に入力映像データＶＤI が書き込まれ、第２のＦＩ
ＦＯメモリ３２４から出力映像データＶＤO が読み出さ
れる。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ
３２４に入力映像データＶＤI が書き込まれ、第１のＦ
ＩＦＯメモリ３２２から出力映像データＶＤO が読み出
される。この結果、第１の期間ＴＴ１１では第１の走査
線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２
２に書き込まれる。また、第２の期間ＴＴ１２では、第
２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメ
モリ３２４に書き込まれる。図２１の例は出力クロック
信号ＣＬＫＯの周波数ｆCLKOが入力クロック信号ＣＬＫ
Ｉの周波数ｆCLKIの３倍に設定されているので、第２の
期間ＴＴ１２において、第１の走査線Ｌ１に関する映像
データが第１のＦＩＦＯメモリ３２２から３回読み出さ
れる。

【０１０８】図２２は、映像の垂直方向の拡大と縮小の
様子を示す説明図である。図２２（Ａ）は入力映像デー
タＶＤI を示し、図２２（Ｂ）は出力映像データＶＤO
を示している。出力映像データＶＤO では、入力映像デ
ータＶＤI の各走査線がそれぞれＨＸ（＝３）回ずつ繰
り返されており、これによって映像が垂直方向にＨＸ
（＝３）倍に拡大されている。図２２（Ｂ）において、
例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走
査線Ｌ１の映像データが３回繰り返して出力されている
ことを示している。このように、２つのＦＩＦＯメモリ
３２２，３２４を用いて出力クロック信号ＣＬＫＯの周
波数ｆCLKOを入力クロック信号ＣＬＫＩの周波数ｆCLKI
の整数倍に設定することによって、映像を垂直方向に整
数倍で拡大することが可能である。

【０１０９】垂直方向の縮小は、図１９に示すＦＩＦＯ
制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部
３３４内の垂直カウンタ４０８およびラッチ４１０とに
よって実現される。図２３は、垂直方向の縮小動作を示
すタイミングチャートである。ＰＬＬ回路３２８で生成
されるラインインクリメント信号ＨＩＮＣ（図２３
（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC
のＮV 倍の周波数ｆHINCを有している。第２の水平同期
信号ＸＨＳＹＮＣ（図２３（ｃ））は、垂直同期信号Ｖ
ＳＹＮＣの周波数ｆVSYNC の（ＮV0＊ＨＸ）倍の周波数
ｆXHSYNCを有しており、ＮV0の値は元のアナログ映像信
号ＶＳにおける１フィールドの走査線数（以下、「全画
ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合
にはＮV0＝２６２．５）である。なお、図２４（Ａ），
（Ｂ）に示すように、アナログ映像信号ＶＳで表わされ
る映像の全画ライン数をＮV0、有効画ライン数をＮVLと
し、その映像をディスプレイデバイスに表示する際の表
示ライン数をＮVMとすると、ＰＬＬ回路３２８の設定値
ＮV は次式で与えられる。 ＮV ＝ＮVM＊ＨＸ＊ＮV0／（ＨＸ＊ＮVL） ＝ＮVM＊ＮV0／ＮVL ただし、ＮVM≦ＨＸ＊ＮVLである。

【０１１０】上式において、例えば、ＮV0＝２６２．
５，ＮVL＝２４０，ＮVM＝４８０を代入すれ、ＮV ＝５
２５となる。

【０１１１】垂直カウンタ４０８（図１９）は、ライン
インクリメント信号ＨＩＮＣの立上りエッジに応じてカ
ウント値ＣＮＴ（図２３（ｂ））をカウントアップし、
また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣ
の立上りエッジに応じて垂直カウンタ４０８のカウント
値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図２３
（ｄ））として出力する。

【０１１２】図２３の例では、ラインインクリメント信
号ＨＩＮＣの周波数ｆHINCと第２の水平同期信号ＸＨＳ
ＹＮＣの周波数ｆXHSYNCの比（ＮV ／ＮV0＊ＨＸ）は２
／３であり、これに応じて、垂直カウントＶＣＮＴ（図
２３（ｄ））は０，１，２，２，３，４，４，５…のよ
うに、２つ目毎に同じ値が１回繰り返される。垂直カウ
ントＶＣＮＴはＶＲＡＭ２１２における垂直アドレスを
示しているので、３番目の垂直アドレスＶＣＮＴ＝２に
は、３本目の走査線Ｌ１ｃの映像データと４本目の走査
線Ｌ２ａの映像データが書き込まれることになる。この
結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き
込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２
ａの映像データに置き換えられる。これが繰り返される
と、３の倍数の位置にある走査線の映像データが間引か
れて、垂直方向に縮小される結果となる。

【０１１３】図２２（Ｂ），（Ｃ）には、図２３の動作
によって映像が垂直方向に縮小される様子が示されてい
る。２つのＦＩＦＯメモリ３２２，３２４の切換によっ
てＨＸ倍に拡大された映像データＶＤO は９つの走査線
Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走
査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像
データで置き換えられ、また、６番目の走査線Ｌ２ｃの
映像データもその次の走査線Ｌ３ａの映像データで置き
換えられる。この結果、映像が垂直方向にＮV／（ＮV0
＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２
２，３２４によって映像データが予め垂直方向にＨＸ倍
に拡大されているので、総合的な垂直方向の倍率ＭV は
次式で与えられる。 ＭV ＝ＮV ／ＮV0 …（６）

【０１１４】映像の水平方向の拡大・縮小の倍率ＭH
は、映像データをＶＲＡＭ２１２に書き込む際のドット
クロック信号ＤＣＬＫ（図１９）の周波数ｆDCLKと、Ｆ
ＩＦＯメモリ３２２，３２４から映像データを読み出す
際の出力クロック信号ＣＬＫＯ（図２１（ｃ））の周波
数ｆCLKOとの比ｆDCLK／ｆCLKOに等しい。図２１におい
て述べたように、出力クロックＣＬＫＯの周波数ｆCLKO
は、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍
であり、入力クロック信号ＣＬＫＩはコンポジット映像
信号ＶＳの周波数特性に応じた一定値である。従って、
水平方向の倍率ＭH は、次の（７）式で与えられる。 ＭH ＝ｆDCLK／ｆCLKO＝ｆDCLK／（ＨＸ＊ｆCLKI） …（７）

【０１１５】さらに、図１２（Ｂ）からも解るように、
入力クロック信号ＣＬＫＩの周波数ｆCLKIは、水平同期
信号ＨＳＹＮＣの周波数ｆHSYNC のＮH0倍であり、ｆHS
YNC，ＮH0は定数である。また、ドットクロック信号Ｄ
ＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC の
ＮH 倍の周波数を有する。従って、上記（７）式は、次
のように書き換えられる。 ＭH ＝ｆDCLK／（ＨＸ＊ｆCLKI） ＝ｆHSYNC ＊ＮH ／（ＨＸ＊ｆHSYNC ＊ＮH0） ＝ＮH ／（ＨＸ＊ＮH0） …（８）

【０１１６】垂直倍率ＭV を示す（６）式と水平倍率Ｍ
H を示す（８）式において、ＣＰＵ２０２から設定でき
る値は、ＨＸ，ＮV ，ＮH の３つであり、これらはいず
れもＦＩＦＯ制御部３２１内の設定値である。これらの
３つの値ＨＸ，ＮV ，ＮH は、例えば次の式で決定され
る。

【０１１７】ＨＸ＝ＲＮＤ（ＭV ） …（９ａ） ＮV ＝ＮV0＊ＭV …（９ｂ） ＮH ＝ＮH0＊ＭH ＊ＨＸ …（９ｃ） ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を
切り上げた整数を示している。

【０１１８】なお、（９ｂ），（９ｃ）式は、整数ＨＸ
としてどのような値を用いても成立するので、整数ＨＸ
の値を（９ａ）式以外の式で決定することも可能であ
る。

【０１１９】図２４（Ａ）は元のコンポジット映像信号
ＶＳで表わされる映像ＯＲを示しており、図２４（Ｂ）
は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示
している。ここでは、水平方向の最大画素数７８０，有
効画素数６４０，垂直方向の最大ライン数５２５，有効
ライン数４８０としている。ＶＲＡＭ空間における映像
ＭＲは、カラーＣＲＴ３００やカラー液晶ディスプレイ
３０２にそのまま表示される。従って、垂直方向の倍率
ＭV と水平方向の倍率ＭH は、ディスプレイデバイス上
で設定された映像表示用ウィンドウのサイズと元の映像
ＯＲのサイズとの比に等しい。ＣＰＵ２０２は、ディス
プレイデバイス上に設定された映像表示用ウィンドウの
サイズから倍率ＭV ，ＭH を算出し、さらに、上記（９
ａ）〜（９ｃ）に従って３つの値ＨＸ，ＮV ，ＮH を算
出して、ＦＩＦＯ制御部３２１内に設定する。

【０１２０】このように、上記第１の実施例では、ＶＲ
ＡＭ２１２に映像データをＤＭＡ転送する際に、映像を
任意の倍率で拡大・縮小することができる。また、映像
の表示位置もアドレス演算部３１２によって任意に設定
できるので、ディスプレイデバイスの任意の位置に任意
の倍率で動画を表示することが可能である。

【０１２１】Ｉ．ＤＭＡ転送回路の変形例：ＤＭＡ転送
に関連する回路の構成に関しては、マスクデータＴＤＡ
ＴＡに関連する部分以外についても以下のような種々の
変形が可能である。

【０１２２】映像メモリとしては、２つ以上のポートを
有する任意のＲＡＭを用いることが可能である。また、
実際には１ポートのみのＲＡＭであっても、ポートの入
出力を切換えるようにして２ポートＲＡＭと等価な機能
を実現したものを映像メモリとして使用することも可能
である。

【０１２３】ＲＧＢ各色の色信号（コンポーネント映像
信号）でなく、ＮＴＳＣ方式によるＹＵＶ信号などの他
の方式の映像信号を処理する場合についても本発明を適
応することが可能である。

【０１２４】この発明は、圧縮されたデジタル映像デー
タを伸長してＶＲＡＭ内へ書き込む場合にも適用するこ
とができる。この場合には、ＤＭＡコントローラ２２０
とＡ−Ｄ変換器２２２の間にあるデジタル映像データＤ
Ｓの入力ポート（「ＣＤ−ＲＯＭ」と記されている）
に、画像伸長部からのデジタル映像データを入力すれば
よい。

【０１２５】上述した（４）式で与えられるアドレスＡ
Ｄ２を算出する回路としては、上記実施例以外の種々の
構成が考えられる。例えば、ＤＭＡコントローラ２２０
中の加算器を減算器に置き換えたり、加算順序を変更さ
せたりしても同様の結果が得られる。

【０１２６】また、図１３に示す乗算器３３８を、加算
器とカウントアップ用カウンタとで置き換えて、加算ア
ドレス値記憶部３３２に記憶された加算アドレスＡＤＡ
Ｄを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回
数だけ加算するようにしてもよい。

【０１２７】図２５に示すように、図１９におけるＰＬ
Ｌ回路３２８を１／Ｎ分周器３２９で置き換えることも
可能である。この１／Ｎ分周器３２９は、垂直同期信号
ＶＳＹＮＣによってリセットされ、リセットされた後に
ドットクロック信号ＤＣＬＫを１／Ｎに分周してライン
インクリメント信号ＨＩＮＣを生成する。このように１
／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合
よりもラインインクリメント信号ＨＩＮＣのジッタを少
なくすることができるという利点がある。

【０１２８】図２６は、３つのＦＩＦＯメモリを用いて
垂直方向の拡大とともに走査線間の補間を行なう回路の
構成と動作を示す説明図であり、図２１に対応する図で
ある。図２６（ｃ）に示すように、この回路は、３つの
ＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価
的なスイッチ４３１，４３２，４３３と、２つの乗算器
４４１，４４２と、加算器４５０とを含んでいる。図２
６（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ
２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線
分の映像データが書き込まれ、他の２つのＦＩＦＯメモ
リから映像データが読み出される。映像データが書き込
まれるＦＩＦＯメモリと映像データが読み出されるＦＩ
ＦＯメモリは、所定の順番で選択される。図２６（ｃ）
は、第３の期間ＴＴ２３の前半におけるスイッチの接続
状態を示している。この時、第１のＦＩＦＯメモリ４２
１から読み出された第１の走査線Ｌ１の映像データは第
１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ
４２２から読み出された第２の走査線Ｌ２の映像データ
は第２の乗算器４４２でｋ２倍される。２つの乗算器４
４１，４４２の出力は加算器４５０で加算されるので、
期間ＴＴ２３の前半において加算器４５０から出力され
る出力映像データＶＤO は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ
２）となる（図２６（ｂ））。ここで、係数ｋ１，ｋ２
をともに０．５とおけば、期間ＴＴ２３の前半における
出力映像データＶＤO は、２本の走査線Ｌ１，Ｌ２の映
像データを単純平均したデータとなる。ｋ１，ｋ２を０
でない適当な値に設定すれば、重み付き平均を得ること
ができる。なお、期間ＴＴ２３の後半では、第２の走査
線Ｌ２の映像データがそのまま出力映像データＶＤO と
して出力される。

【０１２９】また、垂直方向を拡大させるためのＦＩＦ
Ｏメモリユニット３１８と同様に機能するＦＩＦＯメモ
リユニットをＡ−Ｄ変換器２２２と色調整部３２０の間
に設けることによっても、垂直方向の拡大と補間に関す
る同様な効果が得られる。この場合には、図１２（Ａ）
のＦＩＦＯメモリユニット３１８は映像データＶＤの垂
直方向の拡大を行なわず、データ転送のタイミングを調
整する回路として使用される。

【０１３０】本発明において、「映像を垂直方向に拡大
する」という用語は、図２１のように単純に拡大する場
合に限らず、図２６のように垂直方向に補間しつつ拡大
する場合も意味している。

【０１３１】なお、複数のＦＩＦＯメモリの代わりにＲ
ＡＭなどの他のタイプの映像データバッファを用いるこ
とによってＦＩＦＯメモリユニットと等価な機能を有す
る回路を構成することも可能である。一般には、複数の
映像データバッファとバッファ制御回路を設け、バッフ
ァ制御回路によって複数の映像データバッファを所定の
順番で切換えることによって、上述したＦＩＦＯメモリ
ユニットの機能を実現することが可能である。

【０１３２】図１２（Ｂ）のＰＬＬ回路３２５と等価な
機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入
力として（１／ＮH0）で分周出力し、水平同期信号ＨＳ
ＹＮＣでリセットする回路を用いても実現できる。この
ように、図１２（Ｂ）ではＰＬＬ回路を複数用いている
が、分周回路等の組み合わせによって等価な回路を実現
することも可能である。

【０１３３】図３の色調整部３２０は、デジタル映像信
号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コ
ンポーネント映像データＶＤをＲＧＢ信号として出力す
る回路として構成してもよい。

【０１３４】なお、図３に示すＤＭＡコントローラ２２
０の回路の一部（例えばＤＭＡアドレス演算部３１２や
ＤＭＡ制御部３１６）を、ビデオアクセラレータ２１０
に含むようにすることも可能である。

【０１３５】Ｊ．第２の実施例：図２７は、この発明の
第２の実施例としてのコンピュータシステムの構成を示
すブロック図である。このコンピュータシステムは、図
１のシステムに第２の映像メモリとしてのＶＲＡＭ５２
０と、映像データ変換手段としてのＤＯＳ表示制御部５
２２とを追加した構成を有している。

【０１３６】第２の実施例のコンピュータシステムは、
２つのオペレーティングシステム（以下「ＯＳ」と呼
ぶ）の管理下で動作しており、第１の映像メモリとして
の２ポートＶＲＡＭ２１２は第１のＯＳ（例えばMS-Win
dows（マイクロソフト社の商標））によって管理され、
第２の映像メモリとしてのＶＲＡＭ５２０は第２のＯＳ
（例えばMS-DOS（マイクロソフト社の商標））によって
管理されている。

【０１３７】２つのＶＲＡＭ２１２，５２０に記憶され
る映像データの形式は、以下に示すように互いに異なっ
ている。２ポートＶＲＡＭ２１２に記憶される映像デー
タは、表示デバイス（カラーＣＲＴ３００およびカラー
液晶ディスプレイ３０２）の各ドット毎にＲＧＢの各色
を８ビットで表わしたビットマップデータである。ＶＲ
ＡＭ５２０は、テキストＶＲＡＭとグラフィックＶＲＡ
Ｍとを含んでいる。テキストＶＲＡＭには、映像が文字
である場合には文字を表わす文字コードと、各文字の属
性（文字の色、反転表示、ブリンク表示等）を表わすア
トリビュートデータとが記憶される。アトリビュートデ
ータでは、例えば文字の色は３ビットによって８色のう
ちの１色が指定されている。グラフィックＶＲＡＭに
は、そのグラフィックをドット毎に表わすビットマップ
データが記憶される。グラフィックのビットマップデー
タは、３ビットで８色中の１色を指定する場合や、４ビ
ットで１６色中の１色が指定する場合がある。

【０１３８】ＤＯＳ表示制御部５２２は、ＶＲＡＭ５２
０に記憶された映像データを、２ポートＶＲＡＭ２１２
に記憶される映像データの形式に変換する映像データ変
換手段としての機能を有している。具体的には、ＤＯＳ
表示制御部５２２は、文字コートをビットマップデータ
に変換するキャラクタジェネレータと、文字に属性を与
えるアトリビュートジェネレータと、グラフィックデー
タの色を変換するカラーパレットと、文字画像とグラフ
ィックとを合成するビデオマルチプレクサとしての機能
を有している。ＤＯＳ表示制御部５２２によって変換さ
れた映像データは、ＤＭＡコントローラ２２０によって
２ポートＶＲＡＭ２１２に高速に転送される。

【０１３９】図２８は、ＶＲＡＭ５２０から２ポートＶ
ＲＡＭ２１２へのデータの転送経路を示す説明図であ
る。図２８（Ａ）に示すように、ＶＲＡＭ５２０に記憶
された映像データは、ＤＯＳ表示制御部５２２によって
データ形式を変換されてＤＭＡコントローラ２２０に与
えられる。ＤＭＡコントローラ２２０は、ＤＯＳ表示制
御部５２２またはＡ−Ｄ変換器２２２から与えられた映
像データを、第１の実施例において詳述した手順によっ
て２ポートＶＲＡＭ２１２に転送する。なお、２ポート
ＶＲＡＭ２１２に記憶された映像データは、表示デバイ
スに与えられる。図２８（Ｂ）に示すように、ＶＲＡＭ
５２０に対応する表示領域は、２ポートＶＲＡＭ２１２
に対応する表示領域よりも小さいことが好ましい。この
場合には、ＶＲＡＭ５２０に記憶された映像が表示デバ
イスの画面の一部に表示される。なお、図２８（Ｂ）の
ようなＶＲＡＭ５２０のための表示領域は、MS-Windows
においてDOS-BOX と呼ばれているものである。

【０１４０】上記の第２の実施例では、２ポートＶＲＡ
Ｍ２１２内の映像データとはデータ形式（データ構造）
が異なるＶＲＡＭ５２０内の映像データを、データ形式
を変換しつつＤＭＡコントローラ２２０によって２ポー
トＶＲＡＭ２１２に高速に転送することができるという
利点がある。また、データ形式の変換をハードウェアで
あるＤＯＳ表示制御部５２２で行なっているので、ＣＰ
Ｕ２０２を使用して変換する場合に比べて高速に変換す
ることができる。さらに、ＶＲＡＭ５２０の表示画面中
の映像に関しても、上述した拡大・縮小を行なうことが
できるという利点もある。

【０１４１】なお、第２の実施例では、２つのＶＲＡＭ
２１２，５２０が異なるＯＳによって管理されているも
のとしたが、これに限らず、２つ以上のＶＲＡＭが異な
るデータ形式の映像データを記憶するものである場合に
本発明を適用することが可能である。

【０１４２】上記の各実施例ではビデオアクセラレータ
２１０を有するコンピュータシステムについて説明した
が、ビデオアクセラレータを含まないコンピュータシス
テムにも本発明を適用することが可能である。

【０１４３】

【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、動画書込領域を示すマスクデータに応
じて動画映像データをフレームメモリに書込むので、任
意の形状の動画書込領域内の動画映像データをフレーム
メモリに転送でき、また、データ転送手段がフレームメ
モリに転送時のアドレスを供給して動画映像データを転
送するので、動画映像データを高速に転送することがで
きる。

【０１４４】請求項２に記載した発明によれば、ビット
数の多い動画映像データやアドレスを制御する方法に比
べて簡単な回路構成で、フレームメモリへの動画映像デ
ータの書込みを許可したり禁止したりすることができ
る。

【０１４５】請求項３に記載した発明によれば、書込信
号のレベルを容易に調整することができる。

【０１４６】請求項４に記載した発明によれば、表示デ
バイスの画面上において動画表示領域の状態が更新され
るとマスクデータ更新手段がマスクデータを更新するの
で、表示デバイスの画面における動画表示領域の状態に
応じて動画を表示することができる。

【０１４７】請求項５に記載した発明によれば、転送ア
ドレスが第１の演算手段と第２の演算手段とによる算術
演算によって算出されるので、フレームメモリのアドレ
スを高速に算出でき、映像データを高速に転送すること
ができる。

【０１４８】請求項６に記載した発明によれば、複数の
映像データバッファを用いて動画映像データの転送のタ
イミングを調整できる。

【０１４９】請求項７に記載した発明によれば、ライン
インクリメント信号生成手段におけるＮV の値を調整す
ることによって、動画を垂直方向に縮小できる。

【０１５０】請求項８に記載した発明によれば、出力ク
ロック生成手段におけるＨＸの値を調整することによっ
て、動画を垂直方向に拡大できる。

【０１５１】請求項９に記載した発明によれば、ドット
クロック生成手段におけるＮH の値を調整することによ
って動画を水平方向に拡大および縮小できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのコンピュータシ
ステムを示すブロック図。

【図２】２ポートＶＲＡＭ２１２とマスクデータＲＡＭ
２１３の構成を示す説明図。

【図３】ＤＭＡコントローラ２２０の内部構成を示すブ
ロック図。

【図４】マスクデータを利用して任意の形状の表示領域
内の映像データＭＤＡＴＡを２ポートＶＲＡＭ２１２に
ＤＭＡ転送する方法を示す説明図。

【図５】マスクデータＲＡＭ２１３へのマスクデータの
書込み動作のタイミングチャート。

【図６】マスクデータの更新処理の手順を示すフローチ
ャート。

【図７】表示デバイスに表示された映像を示す説明図。

【図８】垂直方向のＤＭＡ転送の動作を示すタイミング
チャート。

【図９】水平方向のＤＭＡ転送の動作を示すタイミング
チャート。

【図１０】図９のＡ部の詳細を示すタイミングチャー
ト。

【図１１】動画映像データをビット反転させる場合の回
路構成の一部を示す説明図。

【図１２】ＦＩＦＯメモリユニット３１８の内部構成を
示すブロック図。

【図１３】ＤＭＡアドレス演算部３１２とデータ出力部
３１４とＤＭＡ制御部３１６の内部構成を示すブロック
図。

【図１４】２ポートＶＲＡＭ２１２のアドレスマップ。

【図１５】２ポートＶＲＡＭ２１２と画面との対応関係
を示す説明図。

【図１６】カラーモニタの画面内の動画領域ＭＰＡを示
す平面図。

【図１７】ＤＭＡコントローラ２２０内のアドレス演算
部３１２を拡大して示すブロック図。

【図１８】ＤＭＡ転送の動作の詳細を示すタイミングチ
ャート。

【図１９】垂直カウンタ部３３４およびＦＩＦＯ制御部
３２１の内部構成を示すブロック図。

【図２０】インターレース走査を行なう場合の奇数ライ
ンフィールドと偶数ラインフィールドのメモリ空間を示
す説明図。

【図２１】映像の垂直方向の拡大動作を示す説明図。

【図２２】映像の垂直方向の拡大と縮小の様子を示す説
明図。

【図２３】映像の垂直方向の縮小動作を示すタイミング
チャート。

【図２４】映像の垂直方向と水平方向の拡大・縮小の様
子を示す説明図。

【図２５】第２のＰＬＬ回路３２８を１／Ｎ分周器で置
き換えた場合の回路構成を示すブロック図。

【図２６】３つのＦＩＦＯメモリを用いて垂直方向の拡
大とともに走査線間の補間を行なう構成と動作を示す説
明図。

【図２７】本発明の第３の実施例としてのコンピュータ
システムの構成を示すブロック図。

【図２８】第３の実施例における映像データの転送経路
を示す説明図。

【図２９】従来のＤＭＡコントローラを用いたコンピュ
ータシステムのブロック図。

【図３０】従来技術によって静止画ＳＩａ，ＳＩｂと動
画ＭＩとを同時に表示した場合を示す説明図。

【符号の説明】

５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ ５２…データバス ５３…アドレスバス ５４…制御バス ５５…ＤＭＡコントローラ ５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ モニタ５７…制御部 ５９…ＣＰＵ ８０…水平レンジ ８１…垂直レンジ ２０１…ＣＰＵバス ２０２…ＣＰＵ ２０４…ＲＡＭ ２０６…ＲＯＭ ２０８…Ｉ／Ｏインタフェイス ２１０…ビデオアクセラレータ ２１２…２ポートＶＲＡＭ（フレームメモリ） ２１３…マスクデータＲＡＭ ２１４…Ｄ−Ａ変換器 ２１６…ＬＣＤドライバ ２２０…ＤＭＡコントローラ ２２２…Ａ−Ｄ変換器 ２２４…映像デコーダ ２２６…映像入力端子 ２２８…アドレスバス ２２９…データバス ２３０…コントロールバス ２３０…制御バス ３００…カラーＣＲＴ ３０２…カラー液晶ディスプレイ ３１０…ＣＰＵインタフェイス ３１２…ＤＭＡアドレス演算部 ３１４…データ出力部 ３１６…ＤＭＡ制御部 ３１８…ＦＩＦＯメモリユニット ３２０…色調整部 ３２１…ＦＩＦＯ制御部（映像データバッファ制御手
段） ３２２，３２４…ＦＩＦＯメモリ（映像データバッフ
ァ） ３２３ａ，３２３ｂ…トグルスイッチ ３２５…ＰＬＬ回路（入力クロック生成手段） ３２６…ＰＬＬ回路（出力クロック生成手段） ３２７…ＰＬＬ回路（ドットクロック生成手段） ３２８…ＰＬＬ回路（ラインインクリメント信号生成手
段） ３３０…オフセットアドレス記憶部 ３３２…加算アドレス値記憶部 ３３４…垂直カウンタ部（走査線番号生成手段） ３３６…水平カウンタ部 ３３８…乗算器 ３４０，３４２…加算器 ３６０…制御信号発生部 ３６２…バス制御部 ３６４…ラッチ ４０２…バックポーチ記憶部 ４０４…比較器 ４０６…バックポーチカウンタ ４０８…垂直カウンタ ４１０…ラッチ ４２１，４２２，４２３…ＦＩＦＯメモリ ４３１，４３２，４３３…スイッチ ４４１，４４２…乗算器 ４５０…加算器 ４６０…アクセラレータユニット ４６２…ＣＰＵインタフェイス ４７０…画像処理ユニット ４７１…データバス ４７２…制御バス ４７４…画像形成制御部 ５１０…ＰＬＬ回路 ５１１…波形成形部 ５２０…ＶＲＡＭ ５２２…ＤＯＳ表示制御部 ６０４…ＲＡＭ切換部 ６０６…ＯＲゲート ６０８…アドレス切換部 ６１０…３ステートＯＲゲート ６１２，６１４…３ステートバッファ ＡＤ２…アドレス ＡＤＡＤ…加算アドレス ＢＰ…バックポーチ数 ＢＰＣ…カウント値 ＣＬＫＩ…入力クロック信号 ＣＬＫＯ…出力クロック信号 ＣＮＴ…カウント値 ＤＣＬＫ…ドットクロック信号 ＦＩＳ…フィールド指示信号 ＨＣＮＴ…水平カウント ＨＩＮＣ…ラインインクリメント信号 ＨＳＹＮＣ…水平同期信号 ＨＸ…垂直拡大倍率 ＩＮＴＡＣＫ…転送許可信号 Ｌ１〜Ｌ３…走査線 ＭH …水平倍率 ＭV …垂直倍率 ＭＡＤＤ…ＤＭＡアドレス ＭＣＯＮＴ…コントロール信号 ＭＤＡＴＡ…動画映像データ ＭＰＡ…動画領域 ＯＦＡＤ…オフセットアドレス ＴＡＤＤ…マスクデータＲＡＭ２１３のアドレス ＴＣＯＮＴ…コントロール信号 ＴＤＡＴＡ…マスクデータ ＶＣＮＴ…垂直アドレス ＶＤ…コンポーネント映像データ ＶＳ…コンポジット映像信号 ＶＳＹＮＣ…垂直同期信号 ＷＩＮＴ…割り込み信号 ＷＳＹＮＣ…ワード同期信号 ／ＤＭＡＡＣＫ…ＤＭＡ許可信号 ／ＤＭＡＲＱ…ＤＭＡ要求信号 ／ＭＷＥ…書込信号 ／ＭＷＲ…書込信号 ／ＴＣＳ…セレクト信号 ／ＴＣＳＳ…マスクデータＲＡＭ２１３のチップセレク
ト信号 ／ＶＣＳ…２ポートＶＲＡＭ２１２のチップセレクト信
号 ｆCLKI…ＦＩＦＯの入力クロック信号ＣＬＫＩの周波数 ｆCLKO…ＦＩＦＯの出力クロック信号ＣＬＫＯの周波数 ｆDCLK…ドットクロック信号ＤＣＬＫの周波数 ｆHINC…ラインインクリメント信号ＨＩＮＣの周波数 ｆHSYNC…水平同期信号ＨＳＹＮＣの周波数 ｆVSYNC…垂直同期信号ＶＳＹＮＣの周波数

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０９Ｇ 5/377 Ｇ０９Ｇ 5/00 ５５５Ｔ Ｈ０４Ｎ 5/907 5/36 ５２０Ｌ 5/92 Ｈ０４Ｎ 5/92 Ｈ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 映像データをフレームメモリに転送する
   装置であって、 表示デバイスに表示される映像の映像データを記憶する
   フレームメモリと、 前記フレームメモリに転送される動画映像データを供給
   する動画映像データ供給手段と、 前記フレームメモリと同一の画像空間を有するととも
   に、前記フレームメモリと同一のアドレス空間に割り当
   てられており、前記フレームメモリ内において前記動画
   映像データが書き込まれるべき動画書込領域を示すマス
   クデータを記憶するマスクデータメモリと、 前記フレームメモリと前記マスクデータメモリに同一の
   アドレスを供給するとともに、前記マスクデータから読
   出された前記マスクデータに応じて、前記動画書込領域
   内の動画を表わす前記動画映像データを前記フレームメ
   モリに転送するデータ転送手段と、を備える映像データ
   転送装置。
2. 【請求項２】 請求項１記載の映像データ転送装置であ
   って、 前記データ転送手段は、 前記マスクデータの値に応じて、前記フレームメモリの
   書込み動作を許可するための書込信号のレベルを調整す
   る書込信号調整手段を備える、映像データ転送装置。
3. 【請求項３】 請求項２記載の映像データ転送装置であ
   って、 前記マスクデータは、前記表示デバイスに表示される映
   像の各ドットに割り当てられた１ビットのデータで構成
   されており、 前記書込信号調整手段は、前記マスクデータと前記書込
   信号との論理演算によって前記書込信号のレベルを各ド
   ットごとに調整する手段を有する、映像データ転送装
   置。
4. 【請求項４】 請求項１ないし３のいずれかに記載の映
   像データ転送装置であって、さらに、 前記表示デバイスの画面上における前記動画の表示領域
   の位置と形状の少なくとも一方の更新に応じて、前記動
   画書込領域が前記動画の表示領域に一致するように前記
   マスクデータを更新するマスクデータ更新手段、を備え
   る映像データ転送装置。
5. 【請求項５】 請求項１ないし４のいずれかに記載の映
   像データ転送装置であって、 前記データ転送手段は、前記動画映像データを転送する
   際に前記フレームメモリと前記マスクデータメモリとに
   与えるアドレスを算出するアドレス算出手段を備え、 前記アドレス算出手段は、 前記フレームメモリ内における前記動画書込領域の開始
   位置を示すオフセットアドレス値を記憶する第１のメモ
   リと、 前記フレームメモリ内における隣接する走査線同士のア
   ドレスの差を示す加算アドレス値を記憶する第２のメモ
   リと、 前記動画映像データに同期した垂直同期信号と水平同期
   信号とに応じて、与えられた前記水平同期信号のパルス
   数に基づいて特定される走査線の順番を示す走査線番号
   と、前記加算アドレス値とを乗算した値に等しい垂直ア
   ドレス値を算出する第１の演算手段と、 前記動画内の各走査線上において、各走査線の始点から
   各走査線上の各画素までのアドレスの差を示す水平アド
   レス値を生成する水平カウンタと、 前記オフセットアドレス値と前記垂直アドレス値と前記
   水平アドレス値とを加算することによって、各走査線上
   における各画素の位置に相当する前記フレームメモリ内
   のアドレスを生成する第２の演算手段と、を備える映像
   データ転送装置。
6. 【請求項６】 請求項１ないし５のいずれかに記載の映
   像データ転送装置であって、 前記データ転送手段は、 前記映像データを所定量ずつ記憶可能な複数の映像デー
   タバッファと、 前記複数の映像データバッファの中で、前記映像データ
   が書込まれる少なくとも１つの映像データバッファと、
   前記映像データが読み出される少なくとも１つの他の映
   像データバッファとを所定の順序で選択して動作させる
   バッファ制御手段と、を備える映像データ転送装置。
7. 【請求項７】 請求項６記載の映像データ転送装置であ
   って、 前記バッファ制御手段は、 前記垂直同期信号と前記水平同期信号の少なくとも一方
   に基づいて、前記垂直同期信号のＮV 倍の周期を有する
   ラインインクリメント信号を生成するラインインクリメ
   ント信号生成手段を備え、 前記第１の演算手段は、 前記水平同期信号の各パルスに応じて、前記水平同期信
   号の最新の２パルスの間に発生した前記ラインインクリ
   メント信号のパルス数を前記走査線番号の値に加算して
   いく手段を備え、 前記ラインインクリメント信号生成手段における前記Ｎ
   V の値を調整することによって、前記第１の映像メモリ
   に転送される前記映像データで表わされる映像を垂直方
   向に縮小可能な映像データ転送装置。
8. 【請求項８】 請求項６または７記載の映像データ転送
   装置であって、 前記バッファ制御手段は、 水平同期信号の周波数のＮH0倍の周波数を有する入力ク
   ロック信号を生成し、前記映像データが書込まれる映像
   データバッファに書込み同期信号として供給する入力ク
   ロック生成手段と、 入力クロック信号の周波数のＨＸ倍（ＨＸは整数）の周
   波数を有する出力クロック信号を生成し、前記映像デー
   タが読出される映像データバッファに読出し同期信号と
   して供給する出力クロック生成手段と、を備え、 前記出力クロック生成手段における前記ＨＸの値を調整
   することによって、前記複数の映像データバッファから
   読み出された前記映像データによって表わされる映像を
   垂直方向に拡大可能な映像データ転送装置。
9. 【請求項９】 請求項６ないし８のいずれかに記載の映
   像データ転送装置であって、 前記バッファ制御手段は、さらに、 前記水平同期信号のＮH 倍の周波数を有するドットクロ
   ック信号を、前記複数の映像データバッファから読み出
   された前記映像データを前記第１の映像メモリに書き込
   む際の同期信号として生成するドットクロック生成手段
   を備え、 前記ドットクロック生成手段における前記ＮH の値を調
   整することによって前記第１の映像メモリに転送される
   前記映像データで表わされる映像を水平方向に拡大およ
   び縮小可能な映像データ転送装置。