JP3253778B2 - 表示システム、表示制御方法及び電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、表示制御システムに
関し、特にフレームバッファに画像データを格納するマ
ルチメディア表示制御システムに関する。

【０００２】

【従来の技術】従来よりポータブルコンピュータ用グラ
フィックスコントローラ（ビデオサブシステム）として
ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）
が使用されている。ＶＧＡはディスプレイ表示を制御す
るメカニズムを備え、解像度６４０ｘ４８０画素の表示
機能を有している。また近年、ポータブルコンピュータ
の発達とともに、マルチメディアパソコンと呼ばれるコ
ンピュータが開発されている。このコンピュータでは、
テキストデータやグラフィックスデータの他に動画や静
止画等の画像データがＣＲＴに表示可能である。画像デ
ータの表示は、従来よりテレビやビデオ等で使用されて
いるＹＵＶ信号を用いて行われるので、コンピュータ本
体に内蔵されているＲＧＢの表示回路を用いてテキスト
データやグラフィックスデータを表示し、画像データの
表示はオプションボードをコンピュータ本体に接続して
行う。このようなオプションボードとしては、例えば、
米国Ｃ−Ｃｕｂｅ ＭｉｃｒｏｓｙｓｔｅｍｓのＣＬ−
４５０（Ｒｅｇｉｓｔｅｒｅｄ Ｔｒａｄｍａｒｋ）Ｄ
ｅｖｅｌｏｐｍｅｎｔ Ｂｏａｒｄがある。このボード
はＭＰＥＧ（Ｍｏｖｉｎｇ ＰｉｃｔｕｒｅＣｏｄｉｎ
ｇ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）ｖｉｄｅｏ ａｌｇ
ｏｒｉｔｈｍを用いて、ＭＰＥＧ ｃｏｍｐｒｅｓｓｅ
ｄ ｖｉｄｅｏ信号を伸張し、ＹＵＶ信号をＲＧＢ信号
に変換して出力する。なお、ＭＰＥＧはカラー動画像蓄
積用符号化方式の標準化を進める組織であり、ＩＳＯ
（国際標準化機構）とＩＥＣ（国際電気標準会議）が共
同で進めるＪＴＣＩ（情報処理関連国際標準化技術委員
会）の下部組織に当たる。一方で、カラー動画像蓄積用
の符号化方式を指すこともある。ＣＤ−ＲＯＭへの応用
を考えたＭＰＥＧ−１と、より高画質を目指したＭＰＥ
Ｇ−２がある。それぞれ転送速度は、１．５Ｍビット／
秒以下と５Ｍ−１０Ｍビット／秒である。

【０００３】さらに、米国インテル社のＤＶＩ（Ｄｉｇ
ｉｔａｌ Ｖｉｄｅｏ Ｉｎｔｅｒａｃｔｉｖｅ）ボー
ドが知られている。このＤＶＩボードには、画像を圧縮
／伸長するための８２７５０ＰＢチップ、画像データを
格納するＶＲＡＭ，画像データの表示を制御する８２７
５０ＤＢチップ等が実装されている。

【０００４】しかしながら、このようなオプションボー
ドをコンピュータ本体に接続した場合、コンピュータ本
体に内蔵されるＲＧＢ系の表示サブシステムと、オプシ
ョンボート上のＹＵＶ系の表示サブシステムの２つのサ
ブシステムが存在することになり、回路構成が冗長とな
る欠点を有している。

【０００５】また、ラップトップタイプのポータブルコ
ンピュータの発達とともに、ＴＦＴカラーＬＣＤ等のフ
ラットパネルを採用したポータブルコンピュータにおい
ても、テキストデータ、グラフィックスデータ、動画デ
ータおよび静止画データ等の画像データの表示およびそ
れらの混在表示をフラットパネルディスプレイを用いて
行うことが望まれている。

【０００６】このような問題を解決するために、表示デ
バイスにＴＦＴカラーＬＣＤ等のフラットパネルディス
プレイを採用したポータブルコンピュータにおいて、本
体に標準で実装されているディスプレイコントローラを
用いて他の表示コントローラが持つ表示機能の一部を代
行することにより、グラフィックスデータと画像データ
とを共通の表示回路で表示する技術が開発された。この
ような例としては、例えば特願平４ー１３５１８９があ
る。

【０００７】また近年これらハードウエアロジックによ
ってテキストデータやグラフィックスデータの他に動画
や静止画等の画像データを表示するシステムと同様な機
能をすべてソフトウエアによって実現する技術も開発さ
れた。例えば米国Ｍｉｃｒｏｓｏｆｔ社Ｖｉｄｅｏ ｆ
ｏｒ Ｗｉｎｄｏｗｓや米国インテル社のＩｎｄｅｏが
知られている。このうち、Ｉｎｄｅｏは上記ＤＶＩが画
像データをソフトウエアで表示する技術であり、ＤＶＩ
ボード等の専用ハードウエアロジックが無くても１６０
画素ｘ１２０画素程度の動画を表示できる。８２７５０
ＤＢチップが実装されたＤＶＩボードを使用した場合
や、特願平４ー１３５１８９に開示されているＰＢチッ
プを使用した場合に比べて画質は劣るが、専用のハード
ウエアロジックを必要としないため、低価格でシステム
を実現できる。この場合、動画や静止画等の画像データ
はソフトウエアによって伸張され、テキストデータやグ
ラフィックスデータと同様ＶＧＡ等のグラフィックスコ
ントローラに送られる。グラフィックスコントローラは
グラフィックスデータと同様にしてこの伸張データをＣ
ＲＴやフラットパネルディスプレイに表示する。

【０００８】

【発明が解決使用とする課題】しかしながら、このソフ
トウエアの方法では、グラフィックスコントローラは常
に表示のための処理を行っているため、動画の伸張デー
タを取り込む処理に時間がかかってしまう。またＶＲＡ
Ｍとして安価なＤＲＡＭを使用した場合にはさらに処理
に時間がかかってしまうため、動画を表示するには十分
な転送スピードを得ることができなくなり、結果として
表示の画質を低下させてしまうという問題があった。一
般的に一秒間に表示できるフレーム数の減少の形で画質
が低下する。

【０００９】この発明の目的は、表示デバイスのＴＦＴ
カラーＬＣＤ等のフラットパネルを採用したポータブル
コンピュータにおいて、本体に標準で実装されているデ
ィスプレイコントローラに改良を加えるだけで、テキス
トデータ、グラフィックスデータ、動画データおよび静
止画データ等の画像データの表示およびそれらの混在表
示を高画質でフラットパネルデイスプレイ上に表示する
ことのできる表示システムを提供することである。

【００１０】

【課題を解決するための手段および作用】上記目的を達
成するために、この発明の、動画データをディスプレイ
へ表示する表示制御方法によれば、前記動画データを第
１のＦＩＦＯメモリに記憶し、テキストデータまたはグ
ラフィックスデータをグラフィックスメモリへ記憶し、
前記第１のＦＩＦＯメモリに保存された前記動画データ
をシングルポートメモリへ書き込み、前記動画データが
前記第１のＦＩＦＯから前記シングルポートメモリへ書
き込まれていない時に、前記シングルポートメモリに記
憶されている前記動画データを第２のＦＩＦＯメモリが
読み出し記憶し、前記グラフィックスメモリに記憶した
前記テキストデータまたは前記グラフィックスデータ
と、前記第２のＦＩＦＯメモリに記憶した前記動画デー
タとを合成し前記ディスプレイへ表示すること、を特徴
とする。

【００１１】この発明によれば、ソフトウエアで動画を
伸張するシステムにおいて、最小限のハードウエアの追
加によって画質の低下を防ぐことができる。さらに、モ
ノクロＬＣＤのために、ＣＲＴの表示タイミングをモノ
クロＬＣＤの表示タイミングに変換するためのフレーム
バッファを有しているが、ＴＦＴカラーＬＣＤの場合に
はタイミングを変換する必要が無いため、フレームバッ
ファを使用しない。このため、ソフトウエアにより伸張
した画像データをフレームバッファに格納することによ
り、モノクロＬＣＤ用フレームメモリと、画像データの
ためのビデオメモリとを共通のメモリ（フレームバッフ
ァ）で構成している。従って、表示システムの簡素化が
図られる。さらにソフトウエアにより伸張した画像デー
タを格納するフレームバッファはＤＲＡＭで構成されて
いるので、安価な表示システムが得られる。

【００１２】このようにしてソフトウエアで動画を伸張
するシステムにおいて、最小限のハードウエアの追加に
よって画質の低下を防ぐ効果がある。また従来の８２７
５０ＤＢチップが実装されたＤＶＩボード等を使用した
場合や、特願平４ー１３５１８９に開示されているＰＢ
チップ等を使用して動画を表示するシステムに比べて、
安価な表示システムを提供できる。

【００１３】図１はこの発明のマルチメディア表示制御
システムの全体を示すブロック図である。central proc
essing unit (CPU)１、メインメモリ３、ビデオキャプ
チャボード５、およびマルチメディアディスプレイコン
トローラ７がＣＰＵバス９に接続される。システムバス
１３にはさらに、ＣＤ−ＲＯＭコントローラ１５が接続
され、ＣＤ−ＲＯＭコントローラ１５には、ＣＤ−ＲＯ
Ｍ１７が接続されている。さらに、マルチメディアディ
スプレイコントローラ７には、フレームバッファメモリ
２３、２５、フラットパネルディスプレイ（ＦＰＤ）２
７、およびＣＲＴ２９が接続されている。フレームバッ
ファメモリ２３は例えばＶＧＡ表示データを格納するの
に使用される。フレームバッファメモリ２５は動画デー
タを格納するのに使用される。動画や静止画等の圧縮さ
れた画像データの伸張は、例えば米国インテル社のInde
o（米国Intel Corporationの登録商標）で行う。Indeo
は従来のDVI (Digital Video Interactive)（米国Intel
Corporationの登録商標）で行われていた画像データの
圧縮、伸張、表示をソフトウエアで行う技術であり、Ｄ
ＶＩボード等の専用ハードウエアロジックが無くても１
６０画素×１２０画素程度の動画を表示できる。

【００１４】図１において、メインメモリ３に格納され
ている動画伸張プログラムは、例えばＣＤ−ＲＯＭ１７
に格納された圧縮画像データをＣＤ−ＲＯＭコントロー
ラ１５、システムバスコントローラ１１経由で読み込
み、伸張し、ＹＵＶフォームあるいはＲＧＢフォームで
マルチメディアディスプレイコントローラ７に出力す
る。マルチメディアディスプレイコントローラ７は、通
常のフレームメモリバッファ２３を使ったテキストデー
タやグラフィックスデータの表示処理の他に、静止画、
動画の各表示あるいはそれらの混在表示のための各表示
タイミングや、重ね合わせたのめの処理や、表示領域の
制御、拡大縮小処理、フレームバッファメモリ２５への
動画データの書き込みおよび読み出しの制御を行う。な
お、フレームバッファメモリ２５には、ＭＰＥＧビデオ
データや後述するＤＶＩビデオデータ等の動画データの
他にＪＰＥＧ(Joint Photographic Experts Group)等の
静止画も格納できる。以下、この発明の実施例で画像デ
ータとは動画データおよび静止画データを含む。なお、
ＪＰＥＧはカラー静止画符号化方式の標準化を進める組
織であり、ＩＳＯ（国際標準化機構）とＣＣＩＴＴ（国
際電信電話諮問委員会）の共同組織である。一方で、カ
ラー静止画像の符号化方式を指すこともある。

【００１５】図２は図１に示すマルチメディア表示制御
システムにおいて、メインメモリ３に格納されている動
画伸張プログラムから供給される動画データを、コンピ
ュータ本体内に設けられるフレームバッファに格納する
際の概念を示す図である。なお、図２において図１と同
一部は同符号を付す。この実施例では、ＣＲＴ表示タイ
ミングをモノクロＬＣＤタイミングに変換するためのフ
レームバッファ２５を用いて動画データを格納すること
により、ＣＲＴからＬＣＤへの表示タイミング変換用バ
ッファと、動画データ格納用フレームバッファを持つと
いう冗長性を除去し、回路の簡素化を計っている。

【００１６】図２において、コンピュータ本体に内蔵さ
れているグラフィックスサブシステムは、グラフィック
スソフトウエアを表示するための表示サブシステムであ
り、例えばＶＧＡ(Video Graphics Array)で構成され
る。メインメモリ３に格納されている動画伸張プログラ
ムは、ＣＰＵバス９を介して供給される画像圧縮データ
を伸張する機能を有する。画像圧縮データは例えばＣＤ
−ＲＯＭ１７またはハードディスク６等に格納されてい
る。画像圧縮データは伸張されて、ＣＰＵバス９を介し
てフレームバッファ２５に出力される。フレームバッフ
ァ２５についての詳細は、ＵＳＳＮ０７／９０６，８３
４に記憶されている。

【００１７】フレームバッファ２５には２つの役割があ
る。１つは、表示装置がモノクロＬＣＤ（Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）の場合に、ＣＲＴ
のタイミングでフレームバッファに書かれた表示データ
をモノクロＬＣＤのタイミングで読みだすことにより、
ＣＲＴのタイミングでモノクロＬＣＤにデータを表示す
るのに使用される。もう１つの役割は、表示装置として
ＴＦＴカラーＬＣＤが使用されている場合には、フレー
ムバッファ２５を用いてＣＲＴタイミングをＬＣＤタイ
ミングに変換する必要がないので、このフレームバッフ
ァ２５を、画像伸張データを格納するメモリとして使用
する。

【００１８】ＶＧＡメモリ２３はＶＧＡグラフィックサ
ブシステムにおける表示データを記憶するＶＲＡＭであ
る。ＶＧＡメモリ２３にはＣＰＵによりＣＰＵバス９を
介して表示データが書かれる。ＶＧＡメモリ２３に格納
された表示データは表示のリードポートを介して読みだ
され、パレット３９に出力される。パレット３９は表示
データを色変換し、マルチプレクサ４１に出力する。マ
ルチプレクサ４１はパレット３９からの表示データとフ
レームバッファ２５からの画像データを選択し、表示装
置がＣＲＴの場合にはＤＡＣ４７に出力し、表示装置が
カラーＬＣＤの場合には、カラーＬＣＤ階調回路４５に
出力する。

【００１９】なお、図２において、破線で囲ったＶＧＡ
コアと書かれている部分が従来より知られているＶＧＡ
チップ（例えば、１９８８年１２月９日に米国Ｐａｒａ
ｄｉｓｅ Ｓｙｓｔｅｍｓ， Ｉｎｃ．から発行された
ＰＶＧＡ１Ａ仕様書に示されている”ＰＶＧＡ１Ａ”チ
ップ）の部分であり、この発明ではさらにパレット３
９、マルチプレクサ４１、モノクロＬＣＤ階調制御回路
４３、カラーＬＣＤ階調制御回路４５、ＤＡＣ４７を付
加して、１チップＬＳＩで構成している。

【００２０】以下、表示装置がモノクロＬＣＤ、カラー
ＬＣＤ、およびＣＲＴの場合のそれぞれの表示データの
流れについて説明する。モノクロＬＣＤの場合には、Ｖ
ＧＡメモリ２３に記載されている表示データが表示リー
ドポートを介して読みだされ、フレームバッファ２５の
ライトポートを介してフレームバッファ２５に書き込ま
れる。フレームバッファ２５に書き込まれた表示データ
は、モノクロＬＣＤの表示タイミングで読みだされ、モ
ノクロＬＣＤ用階調制御回路４３を介してモノクロＬＣ
Ｄに出力される。

【００２１】カラーＬＣＤの場合には、ＶＧＡメモリ２
３から読みだされた表示データがパレット３９において
色変換され、フレームバッファ２５に格納された画像デ
ータとマルチプレクサ４１により選択され、カラー階調
制御回路４５を介してカラーＬＣＤに出力される。

【００２２】ＣＲＴの場合には、ＶＧＡメモリ２３から
出力された表示データがパレット３９を介して色変換さ
れ、フレームバッファ２５に格納された画像データとマ
ルチプレクサ４１により選択され、ＤＡＣ４７でアナロ
グデータに変換されてＣＲＴに出力される。

【００２３】なお、図３と図４に示すようにＶＧＡの表
示画面上にＭＰＥＧビデオデータ用のウインドウを切
り、ＶＧＡとＭＰＥＧビデオデータの各表示データを混
在表示させることができる。この混在表示の方法として
は、２通りある。第１の方法は、図４に示すようにＶＧ
Ａの表示データもＭＰＥＧの表示データとともに、２４
ビット構成にして表示する方法である。これは、フレー
ムバッファ２５にＶＧＡの表示データとＭＰＥＧの表示
データを書き込み、カラーＬＣＤまたはＣＲＴに表示す
る。しかしながら、グラフィックスデータは、１６色ま
たは２５６色で十分であり、１ピクセルあたり１６ビッ
トも必要ない。反面書き込みスピードが重要であり、１
６ビット書き込む場合は４ビット（１６色）や８ビット
（２５６色）に比べて書き込みスピードが落ちると言う
欠点がある。

【００２４】第２の方法は、図３に示すようにＶＧＡの
グラフィックスデータを１ピクセルあたり４ビット（１
６色）または８ビット（２５６色）構成として、画像デ
ータの表示のみを１６ビット構成にして表示する方法で
ある。この構成では、グラフィックスデータのアクセス
は４ビットまたは８ビットのみのアクセスで済むので高
速処理が可能である。これは、ＶＧＡグラフィックスデ
ータをＶＧＡメモリ２３、パレット３９を介してマルチ
プレクサ４１に出力するとともに、フレームバッファ２
５の画像データをマルチプレクサ４１に出力し、マルチ
プレクサ４１により切り換え制御してカラーＬＣＤまた
はＣＲＴに出力する方法である。

【００２５】なお、上述した実施例では、ＴＦＴカラー
ＬＣＤを用いたがＳＴＮカラーＬＣＤを用いるように構
成してもよい。図５は図２に示した動画データのフレー
ムバッファ２５への書き込み、およびフレームバッファ
２５からの動画データの読みだし制御の詳細ブロック図
である。なお、図１および図２と同一部には同符号を付
す。

【００２６】表示領域およびライト用ＦＩＦＯ制御部４
９は動画制御レジスタ５１からの制御情報にもとずいて
表示領域の制御ならびにライト用ＦＩＦＯ５３を制御す
る。拡大・縮小およびリード用ＦＩＦＯ制御部５５は動
画制御レジスタ５１からの制御情報にもとずいて動画デ
ータの拡大・縮小およびリード用ＦＩＦＯ５７の制御を
行う。重ね合わせ制御部５９は、動画制御レジスタ５１
からの制御情報にもとずいて、リード用ＦＩＦＯ５７か
ら読みだされた動画データと、ＲＡＭ３９から読みださ
れた表示データを重ね合わせて混在表示を行うようにマ
ルチプレクサ４１の切り替えタイミングを制御する。Ｒ
ＡＭＤＡＣ制御回路６１はパレット３９を用いてＣＲＴ
制御回路６３から出力される８ビットデータ（Ｐ７−
０）をＲＧＢ各６ビットデータに変換する。ＤＡＣ４７
はマルチプレクサ４１から出力される動画データまたは
表示データをＲＧＢの各アナログ信号に変換する。

【００２７】この実施例では、ＣＰＵバス９から出力さ
れる伸張された動画データを縦横に拡大または縮小し、
画面の任意の位置に表示することができる。動画データ
は、例えば３６０ｘ２４０ドット、６０フレーム／ｓの
画像データである。データ幅は１６ビットで６５、５３
６色表示が可能である。縮小／拡大は縦横独立に１／６
４単位で行い、最大１０２４ｘ５１２ドットまでの範囲
に表示できる。

【００２８】動画データはフレームバッファ２５にライ
トされる。フレームバッファから表示する領域（これは
動画制御レジスタ５１により定義する）に応じてリード
し、ビデオメモリからの表示データと合成してビデオＤ
ＡＣに入力される。

【００２９】フレームバファ２５へのメモリアクセスは
１６ビットで１画素アクセスになる。動画データの表示
サイズは、スタートＸ方向／スタートＹ方向レジスタお
よびサイズＸ／サイズＹレジスタにより決まりフレーム
バッファ２５にライトされる。フレームバッファ２５へ
のライトを止めることにより、動画表示を静止すること
ができる。

【００３０】フレームバッファ２５に書き込むデータは
１６ビットで構成される。この場合、Ｒｅｄデータおよ
ぶＢｌｕｅデータは５ビットで、Ｇｒｅｅｎデータは６
ビットで構成される。図６に動画データの構成を示す。

【００３１】動画データを格納するフレームバッファ２
５は図５に示すビデオメモリ（２５６Ｋｘ１６）６７の
内１３５０Ｋビット（３６０ｘ２４０ｘ１６ビット）が
使用される。図７にフレームバッファ２５のメモリ構成
を示す。

【００３２】動画データをリアルタイムで表示するため
には、ＣＰＵバス９からの動画データをそのままフレー
ムバッファ２５にライトし、画面（ＶＧＡ）を表示する
時間内に、フレームバッファ２５から３６０ｘ２４０ド
ットｘ１６ビット／画素の動画データをリードする必要
がある。フレームバッファ２５からの動画データリード
は、縮小処理を行うためライン単位に行う。

【００３３】１ライン表示時間（水平周期）の内、動画
リード時間（３６０ドットｘ１６ビット）とリフレッシ
ュ時間を除いた時間が、動画データのライトに割り当て
られる。

【００３４】動画データライトでは、ＣＰＵバス９から
の動画データをライト用ＦＩＦＯ（８ドット：８ｘ１６
ドット）（後述）に蓄え、フレームバッファ２５から動
画データをリードしている間にライト用ＦＩＦＯがいっ
ぱいになったらフレームバッファ２５にライトする。Ｃ
ＰＵバスから動画データを途切れることなく最短２画面
（ＶＧＡ）表示する時間でライトを完了する。図８に動
画データのリード／ライト（３０フレーム／ｓ）のタイ
ミングを示す。

【００３５】動画データリードでは、１ライン毎のデー
タがリード用ＦＩＦＯ（３６０ドット：３６０ｘ１６ビ
ット）（後述）に格納される。表示する動画データの範
囲を水平／垂直表示スタートレジスタおよび水平／垂直
表示エンドレジスタにより定義し、決められた重ね合わ
せの範囲に表示する。動画データの縮小および拡大は、
水平および垂直方向共独立にＣＰＵバス９から出力され
る動画データの１／６４単位に行われる。水平および垂
直方向の縮小／拡大スケールは水平スケールレジスタお
よび垂直スケールレジスタに設定される。表示しようと
する範囲が、動画データメモリ内の動画データ範囲より
小さい場合は縮小、大きい場合は、拡大になる。

【００３６】表示範囲の縮小は、リードし貯めてあるリ
ード用ＦＩＦＯのデータに対し水平方向はある表示ドッ
トを、垂直方向はある表示ラインを間引いて出力する。
図９に縮小処理における動画データリードの概念図を示
す。

【００３７】表示範囲の拡大は、同様に、水平方向はあ
る表示ドットを、垂直方向はある表示ラインを挿入す
る。データの挿入方法は、単純に直前のデータを再スキ
ャンする方法と前後のデータの中間階調を計算して挿入
する。図１０に拡大処理における中間階調挿入の概念図
を示す。前後のデータ差によっては縞のように表示され
ることがあり、中間階調を挿入することにより滑らかな
変化を実現できる。動画モードレジスタのビット１を設
定することにより中間階調挿入モードとなる。動画デー
タの重ね合わせは、ウインドウとカラーキー領域の組合
せで決められる範囲に行う。いずれの範囲に重ね合わせ
て表示するかを、動画モードレジスタのビット５ー２で
選択する。ウインドウは、水平／垂直領域スタートレジ
スタおよび水平／垂直エンドレジスタにより定義され
る。カラーキー領域は、、カラー比較レジスタの設定値
とカラーデータ（カラールックアップテーブル選択）を
比較し、全ビットが一致した場合を示す。図１１に重ね
合わせの位置を示す概念図を示す。水平表示スタート／
エンドレジスタおよび垂直表示スタート／エンドレジス
タで決められた表示範囲に対して上記で決められた範囲
が一致していない場合、その場所の重ね合わせは無視さ
れる。動画データの開始位置は、スタートアドレスレジ
スタ値により決定される。

【００３８】動画データを水平および垂直方向にパニン
グすることができる。パニングに必要なカラムアドレス
およびロウアドレスを水平パニングおよび垂直パニング
レジスタに設定する。

【００３９】ビデオＤＡＣのカラールックアップテーブ
ルから出力される１８ビットのＲＧＢデータとフレーム
バッファから読みだされた１６ビットの動画データの重
ね合わせは、動画データのＲＧＢをＲＧＢデータのＭＳ
Ｂに合わせて行う。動画データのＲデータおよびＢデー
タの最下位ビットには”０”が挿入される。図１２にＲ
ＧＢデータと動画データの重ね合わせの概念図を示す。 １．動画モードレジスタ Ｄ７：動画データ入力 ０：デコーダ １：ＣＰＵ Ｄ６：動画表示の静止 ０：静止しない １：静止 Ｄ５−Ｄ２：重ね合わせの範囲 ０：ＶＧＡ １：動画
データ ＶＧＡ画面と動画データを表示する範囲を選択する。

【００４０】ＯＶＬ３ カラーキー領域内、ウインドウ
内（Ｆ３） ＯＶＬ２ カラーキー領域内、ウインドウ外（Ｆ２） ＯＶＬ１ カラーキー領域外、ウインドウ内（Ｆ１） ＯＶＬ０ カラーキー領域外、ウインドウ外（Ｆ０） Ｄ１：中間階調挿入 ０：不可 １：可 Ｄ０：表示イネーブル ０：不可 １：可 ２．水平表示スタートレジスタ Ｄ７−Ｄ０：水平表示スタート 表示する水平方向の始まりを設定する。水平表示スター
ト／エンドレジスタおよび垂直表示スタート／エンドレ
ジスタで定義された範囲に表示する。設定値は、水平同
期信号（ＬＰＣ）の立ち下がりからピクセルクロック数
分、０−１０２３の範囲で水平表示エンドレジスタの値
より小さくなければならない。 ３．水平表示エンドレジスタ Ｄ７−Ｄ０：水平表示エンド 表示する水平方向の終わりを設定する。設定値は、水平
同期信号（ＬＰＣ）の立ち下がりからピクセルクロック
数分、０ー１０２３の範囲。 ４．垂直表示スタートレジスタ Ｄ７−Ｄ０：垂直表示スタート 表示できる垂直方向の始まりを設定する。設定値は、垂
直同期信号（ＦＰＣ）の立ち下がりからピクセルクロッ
ク数分、０ー５１１の範囲で垂直表示エンドレジスタの
値より小さくなければならない。 ５．垂直表示エンドレジスタ Ｄ７−Ｄ０：垂直表示エンド 表示できる垂直方向の終わりを設定する。設定値は、垂
直同期信号（ＦＰＣ）の立ち下がりからピクセルクロッ
ク数分、０ー５１１の範囲で設定する。 ６．スタートアドレスレジスタ（Ｈｉｇｈ） Ｄ７：スタートＸ方向のビット８ Ｄ６：サイズＸのビット９ Ｄ５：サイズＸのビット８ Ｄ４：サイズＹのビット８ Ｄ３：水平トータルドット数のビット９ Ｄ２：水平トータルドット数のビット８ Ｄ１：垂直トータルドット数のビット８ Ｄ０：表示開始アドレス 動画データフレームバファのリニアアドレス（１６ビッ
ト）を設定する。 ７．スタートアドレスレジスタ（Ｍｉｄｄｌｅ） Ｄ７−Ｄ０：表示開始アドレス 動画データフレームバッファのリニアアドレスを設定す
る。 ８．スタートアドレスレジスタ（Ｌｏｗ） Ｄ７−Ｄ０：表示開始アドレス 動画データフレームバッファのリニアアドレスを設定す
る。 ９．水平領域スタートレジスタ Ｄ７−Ｄ０：水平領域スタート ウインドウの水平方向の始まりを設定する。水平領域ス
タート／エンドレジスタおよび垂直スタート／エンドレ
ジスタで定義された範囲に表示する。設定値は、水平同
期信号（ＬＰＣ）の立ち下がりからピクセルクロック数
分、０ー１０２３の範囲で水平領域エンドレジスタの値
より小さくなければならない。 １０．水平領域エンドレジスタ Ｄ７−Ｄ０：水平領域エンド ウインドウの水平方向の終わりを設定する。設定値は、
水平同期信号（ＬＰＣ）の立ち下がりからピクセルクロ
ック数分、０ー１０２３の範囲に設定する。 １１．垂直領域スタートレジスタ Ｄ７−Ｄ０：垂直領域スタート ウインドウの垂直方向の始まりを設定する。設定値は、
垂直同期信号（ＦＰＣ）の立ち下がりからピクセルクロ
ック数分、０ー５１１の範囲で垂直領域エンドレジスタ
の値より小さくなければならない。 １２．垂直領域エンドレジスタ Ｄ７−Ｄ０：垂直領域エンド ウインドウの垂直方向の終わりを設定する。設定値は、
垂直同期信号（ＦＰＣ）の立ち下がりからピクセルクロ
ック数分、０ー５１１の範囲である。 １３．オーバフローレジスタ０ Ｄ７ーＤ６：未使用 Ｄ５：水平表示スタートのビット９ Ｄ４：水平表示スタートのビット８ Ｄ３：水平表示エンドのビット９ Ｄ２：水平表示エンドのビット８ Ｄ１：垂直表示スタートのビット８ Ｄ０：垂直表示エンドのビット８ １４．オーバフローレジスタ１ Ｄ７：未使用 Ｄ６：水平パニングのビット８ Ｄ５：水平領域スタートのビット９ Ｄ４：水平領域スタートのビット８ Ｄ３：水平領域エンドのビット９ Ｄ２：水平領域エンドのビット８ Ｄ１：垂直領域スタートのビット８ Ｄ０：垂直領域エンドのビット８ １５．水平スケールレジスタ Ｄ７−Ｄ６：水平方向のズーム倍率 ＨＺ１ ＨＺ０ 機能 ０ ０ ズームしない ０ １ ２倍 １ ０ ４倍 １ １ ８倍 但し、ズームした表示領域が最大表示領域（１０２４ｘ
５１２）を越える場合は、設定が無効となる。

【００４１】Ｄ５−Ｄ０：水平方向のスケール フレームバッファに格納されている動画データに対して
縮小／拡大の水平方向スケール／６４ドットを設定す
る。設定値は１ー６３の範囲。０を設定した場合、およ
び２、４、８倍のズーム率で１ー３１を設定した場合、
縮小／拡大を行わない。拡大の場合は、ＨＺ１−０と組
み合わせて倍率を設定する。 ＨＺ１−０ ＨＳＬ５−０（Ｄ５−Ｄ０） 倍率 単位 Ｘ Ｘ ０ １ − ０ ０ Ｘ １ − ０ ０ １ー６３ １／６４ー６３／６４ １／６４ ０ １ ３２ー６３ １ー２倍 １／３２ １ ０ ３２−６３ ２ー４倍 １／１６ １ １ ３２ー６３ ４ー８倍 １／８ １６．垂直スケールレジスタ Ｄ７−Ｄ６：垂直方向のズーム倍率 ＶＺ１ ＶＺ０ 機能 ０ ０ ズームしない ０ １ ２倍 １ ０ ４倍 １ １ ８倍 但し、ズームした表示領域が最大表示領域（１０２４ｘ
５１２）を越える場合は、設定が無効となります。

【００４２】Ｄ５−Ｄ０：垂直方向のスケール 動画データメモリに格納されされている動画データに対
して縮小／拡大の垂直方向スケール／６４ラインを設定
する。設定値は１ー６３の範囲。０を設定した場合、お
よび２、４、８倍のズーム倍率で１ー３１を設定した場
合、縮小／拡大を行わない。 １７．カラー比較レジスタ Ｄ７−Ｄ０：カラー比較 カラーデータ（カラールックアップテーブル選択）とＣ
ＭＰ７−０（Ｄ７−Ｄ０）との比較を行う。全ビットが
等しい場合にカラーキー領域として定義される。 １８．カラーマスクレジスタ Ｄ７−Ｄ０：カラーデータの有効／無効 ０：有効
１：無効 有効の場合、カラーデータの値がカラー比較レジスタ値
と比較される。無効の場合、カラーデータの値に係わら
ず、比較結果が等しいものとする。 １９．水平パニングレジスタ Ｄ７−Ｄ０：水平パニングカラムアドレス ０ー３５９の範囲で設定する。 ２０．垂直パニングレジスタ Ｄ７−Ｄ０：垂直パニングカラムアドレス ０ー２３９の範囲で設定する。 ２１．一般制御レジスタ Ｄ７−Ｄ３：未使用（＝”０”） Ｄ２：動画表示イネーブル信号 ０：入力 １：出力 Ｄ１：垂直同期極性 ０：正極性 １：負極性 Ｄ０：水平同期極性 ０：正極性 １：負極性 図１３はＣＰＵバス９からの動画データを受取り、動画
データ用フレームバッファ２５に書き込むための制御回
路を示す回路図である。

【００４３】この実施例によれば、動画データのサイズ
やスタート位置などを示したパラメータレジスタ群をも
とにしＣＰＵバス９から動画データを受取り、一時保持
する書き込み用ＦＩＦＯ５３によりＣＰＵバス９から受
け取る速度と動画データ用フレームバッファに書き込む
速度を調整し、リアルタイムに動画データ用フレームバ
ッファに書き込む。さらに動画データ用フレームバッフ
ァ２５から読みだす速度と表示する速度の調整および動
画データ用フレームバッファ２５から読みだしたデータ
を拡大縮小するために読みだし用ＦＩＦＯ５７を有し、
拡大縮小してもリアルタイムに動画データを表示する。

【００４４】図１３においてレジスタ群７１はビデオデ
ータからの動画データを保持し、後述するカウンタ７３
からのカウント値により順番に格納する。カウンタ７３
はレジスタ群７１のうち、動画データを保持すべきレジ
スタを選択する。カウンタ７５はレジスタ群７１の値を
出力するためマルチプレクサ７７により順次選択する。
分周回路７９はメモリクロックを入力として２分周およ
び１６分周の制御クロックを出力する。マルチプレクサ
７７はレジスタ群７１からカウンタ７５の出力値に従っ
て選択する。動画制御レジスタ５１は動画データの各形
式を保持する。領域制御回路４９は動画制御レジスタ５
１の値に従って動画データの表示領域を制御する。メモ
リ制御回路６５は動画制御レジスタ５１の値に従って動
画データ用フレームバッファ２５のアドレス等を制御す
る。フレームバッファメモリ２５は動画データを格納す
るフレームバッファ機能を有する。

【００４５】図１４は動画データ用フレームバッファ２
５からのデータを読みだし、拡大縮小処理を行うための
制御回路を示す回路図である。レジスタ群８１は動画デ
ータ用フレームバッファ２５からのデータを保持し、カ
ウンタ８３により順番に格納していく。カウンタ８３は
レジスタ群８１のうち、データを保持するレジスタを選
択する。カウンタ８５はレジスタ群８１の値を出力する
ためマルチプレクサ８７により順次選択する。マルチプ
レクサ８７はレジスタ群８１からカウンタ８５の値に従
って選択する。拡大／縮小回路５５は動画制御レジスタ
５１の値に従って拡大縮小処理を行う。動画制御レジス
タ５１は動画データの各形式を保持する。重ね合わせ制
御回路５９はマルチプレクサ８７の出力とＶＧＡビデオ
出力とを重ね合わせる。

【００４６】図１５は図１３および１４に示す各制御回
路の動作を示す波形図であり、書き込み用ＦＩＦＯの波
形図、メモリライト時の波形図、メモリリード時の波形
図、およびリード用ＦＩＦＯの波形図から成る。

【００４７】いま、動画データの形式を１６ビット／ピ
クセル、水平ｘ垂直解像度ｘ周波数が３６０ドットｘ２
４０ドットｘ３０Ｈｚの場合で説明する。レジスタ群７
１は１６ビットｘ８個のラッチで構成され、８ピクセル
分の動画データを保持できる。ビデオデコーダからの動
画データが入ってくると、８進カウンタ７３はピクセル
毎にカウントアップする。カウンタのクロックはメモリ
クロックを１６分周したものである。領域制御回路４９
は動画制御レジスタ５１に設定されている動画データの
サイズ、スタート位置の値から表示すべき領域を決め、
カウンタのイネーブル信号を出力する。このカウンタ値
に従って、順次レジスタ群７１に動画データが保持され
る。レジスタ群７１が８個全部いっぱいになると、動画
データ用フレームバッファ２５に書き込むためにレジス
タ群７１からマルチプレクサ７７を用いて順次出力す
る。このため、８進カウンタ７５が用いられる。カウン
タ７５のクロックは、メモリクロックを２分周したもの
であり、カウンタ７３の８倍の速さで動作する。フレー
ムバッファ２５への書き込みは、メモリクロック２クロ
ックで行われ、そのタイミングはメモリ制御回路６５に
より生成される。従って、レジスタ群７１から取り出す
速度とフレームバッファ２５へ書き込む速度は、同じで
あり、レジスタ群７１にＣＰＵバス９からから８ピクセ
ル保持する時の第８ピクセル保持時に８ピクセル分の動
画データはフレームバッファ２５に送られることにな
る。

【００４８】この時点で、動画データの動き速度を損な
うことなく、フレームバッファ２５に格納できている。
次に、フレームバッファ２５に格納されたデータをフレ
ームバッファ２５への動画データ書き込みの間隙に読み
だす。読みだす制御はメモリ制御回路６５により行われ
る。フレームバッファ２５への書き込みは、図１５のメ
モリライトが”Ｈ”の時であり、よってそれ以外の時は
読みだし時間として使用できる。読みだし時間は図１５
のメモリリードが”Ｈ”の時である。図１５に示すよう
に、動画データを５６ドット分書き込む間に３６０ドッ
ト分の動画データが読みだされる。この時間に読みださ
れたデータはレジスタ群８１に保持される。レジスタ群
８１は１６ビットｘ３６０個構成である。すなわち、拡
大縮小処理のため１ライン分用意されている。このレジ
スタ群８１への保持は３６０進カウンタ８３により順次
行われる。このカウンタクロックは、メモリクロックを
２分周したものである。レジスタ群８１は１ライン分で
いっぱいになり、表示するためにマルチプレクサ８７を
用いて順次出力する。このために、３６０進カウンタ８
５が用いられる。カウンタ８５のクロックは表示用のピ
クセルクロックを使用する。また、拡大縮小処理を行う
ために、拡大／縮小処理回路５５によりカウンタ８５の
イネーブル信号が出力される。拡大／縮小処理回路５５
は、動画制御レジスタ５１に設定されている水平および
垂直のスケール率をもとに拡大の処理の場合は、カウン
タを止めて複数回スキャンを行い、縮小処理の場合は、
カウンタを飛ばして間引いてスキャンを行う。マルチプ
レクサ８７から出力された動画データは、重ね合わせ制
御回路５９によりＶＧＡビデオ出力と合成される。合成
されたビデオ出力はビデオＤＡＣの入力となり、アナロ
グデータに変換されてＣＲＴ等の外部表示装置に入力さ
れる。

【００４９】図１６は図１４に示す拡大／縮小処理回路
５５の詳細ブロック図である。図１６において演算器１
７１は、縮小処理における基本ドット数である６４ドッ
トと、水平スケールレジスタ１７３にセットされた水平
方向表示ドット数との演算を行う。水平スケールレジス
タ１７３には６４ドットのうち何ドット表示したいかが
設定される。３２進カウンタ１７５のＤ入力端子には初
期値”１”が印加され、図１７に示すピクセルクロック
信号に同期して図１７の３２進カウンタに示すようにカ
ウントを行う。３２進カウンタ１７５は後述する３６０
進カウンタ８５のロード信号を生成する。演算器１７１
の出力は−１回路１７２により−１されて比較器１７１
のＡ入力端子に供給される。さらに、比較器１７７は
Ａ、Ｂの入力を比較し、一致したときその値をマルチプ
レクサ１７９に出力する。比較器１８１は、Ａ入力に印
加される水平スケール値と定数”３２”とを比較する。
比較器１８１は縮小率が１／２以下かどうか判断してい
る。これは、縮小率が１／２以下の場合、欠落させるデ
ータよりも表示するデータの方が少ないので表示するデ
ータを得るようにするためである。なお、この詳細につ
いては後述する。

【００５０】比較器１８１はＡ＞Ｂの場合に、比較器１
７７の出力を、それ以外の場合に”１”をマルチプレク
サ１７９が選択するように、選択信号を出力する。マル
チプレクサ１７９からの出力はロード信号として３６０
進カウンタ８５（図１４に示すカウンタ８５）に供給さ
れる。演算器１８５は６４ドットを水平方向表示ドット
数で割り算する。演算器１８７は、演算器１８５からの
演算結果に３６０進カウンタ８５の出力を加算する。演
算器１８７の出力は、３６０進カウンタ８５のＤ入力端
子に供給される。３６０進カウンタ８５は図１７の３６
０進カウンタＲに示すようにカウントを行い、マルチプ
レクサ８７（図１４）の選択条件を出力する。演算器１
８９は、ー１回路１７２からの出力（Ａ入力）とズーム
倍率（Ｂ入力）との演算（Ａ＊Ｂ−１）を行い比較器１
９１に供給する。比較器１９１はカウタン１７５からの
Ｑ出力と演算器１８９からの出力との比較を行い一致が
取れると、図１７に示すズーム信号を拡大制御回路１９
３に出力する。拡大制御回路１９３はズーム信号に応答
して拡大制御を行い、図１７に示すイネーブル信号をカ
ウンタ８５に供給する。

【００５１】図１８は図１６に示す拡大制御回路の詳細
回路図である。図１８において、ピクセルクロックを２
分周、４分周、８分周したものがそれぞれＡＮＤゲート
１９５、１９７、１９９に供給される。さらに水平スケ
ールレジスタの７ビットの値がＡＮＤゲート１９５、１
９７、１９９に供給される。この実施例では、ビット
６、７が”０１”の時、１ー２倍、”１０”の時２ー４
倍、”１１”のとき４ー８倍の各倍率となり、ビット０
からビット５の６ビットにより３２ー６３の値（１ー２
倍のときは１／６４単位、２ー４倍のときは１／１６単
位、４ー８倍のときは１／８単位）が定義される。各Ａ
ＮＤゲート１９５、１９７、１９９の出力はＯＲゲート
２０１によりＯＲされて拡大イネーブル信号が作られ
る。ＯＲゲート２０３は拡大イネーブル信号とズーム信
号のＯＲを取り、ＥＮＡＢＬＥ信号を生成する。

【００５２】従来、動画データまたは静止画データの水
平方向および垂直方向を縮小してある領域に表示する場
合、水平方向は水平方向のスケール値に応じてあるドッ
トを間引き、垂直方向は垂直方向のスケール値に応じて
あるラインを間引いている。この間引く方法としては、
水平方向ドット数を、水平方向ドット数から表示すべき
ドット数を間引いた値で割り、ー１した値毎に行うのが
標準的であった。（図１９参照） しかし、上記の方法では、縮小率が１乃至１／２に於い
ては有効であるが、縮小率が１／２以下に下がると間引
き回数が連続になるため、連続回数を制御する別の手段
を必要とし、回路の増加になり、また、連続回数を適切
に制御しなければ特定ドットの欠落を招き、表示品質が
悪くなるなどの問題があった。

【００５３】この実施例では、任意の画面位置にフレー
ムバッファ内からのデータを縮小して表示するディスプ
レイコントローラに於いて、縮小率によって場合わけし
た縮小手段を持ち、リニアな間引き方法を行い表示品質
のよいディスプレイコントローラが得られる。

【００５４】この実施例では、もとの水平方向の表示デ
ータから縮小して表示するデータを得るためにある特定
のドットを欠落させることが必要となる。水平方向表示
ドット数（水平スケール）を格納してあるパラメータレ
ジスタの出力から欠落させる割合を算出し、カウンタ値
と一致した場合に欠落させることにより定期的な欠落を
実施する。欠落させるためのイネーブル信号を出力し、
これがメモリデータ選択条件を決めるためのラインカウ
ンタのロードイネーブルとなる。メモリデータは複数の
ラッチで保持され、ライン数分のマルチプレクサにより
表示すべき（欠落しない）ドットが選択され、ビデオ出
力回路に送られる。欠落させるドットの割合を決め、ラ
インカウンタのロードイネーブル信号を生成する回路に
於いて、その縮小率を場合分けして、最適な欠落の割合
を指示し、常に等間隔的に表示ドットを示す。

【００５５】図２０において、動画制御レジスタ５１は
水平方向の表示ドット数（水平スケール値）を設定す
る。演算器９１は（Ａ÷（Ａ−Ｂ））−１を実行する。
演算器９３はＡ÷Ｂを実行する。演算器９５はＡ＋Ｂを
実行する。比較器９９はＡ＝Ｂの場合に有効となる。
（Ａ＝Ｂのときに比較器９９はロジック”１”を出力
し、そうでない場合に、ロジック”０”を出力する）比
較器１０１はＡ＞Ｂの場合に有効となる。（Ａ＞Ｂの場
合に、比較器１０１はロジック’１”を出力し、そうで
ない場合に、ロジック”０”を出力する）カウンタ１０
７はカウンタ１０９のロード信号を生成する。マルチプ
レクサ１０５は比較器１０１の出力が”０”のとき比較
器９９の出力を選択し、”１”のとき、定数”１”を選
択する。カウンタ１０３はロード信号ＬＤに応答して定
数”１”がセットされ、ピクセルクロック信号に同期し
てカウントを行う。カウンタ１０７はマルチプレクサ１
０９の選択条件を出力する。レジスタ１１１はメモリデ
ータを保持する。マルチプレクサ１０９はレジスタ１１
１の値を選択する。

【００５６】次に、上記構成の動作ついて説明する。フ
レームバッファに格納されているデータのサイズが水平
方向３６０ドット、縮小率が１／４と３／４の場合につ
いて説明する。水平方向の縮小処理は６４ドット単位に
行う。従って、縮小率１／４の場合は、水平方向の表示
するドット数を示すスケール値が、１６ドットに設定さ
れている。縮小率が１／２以下の場合は、欠落させるデ
ータよりも表示するデータの方が少ないので表示するデ
ータを得るようにする。

【００５７】まず動画制御レジスタ５１から水平方向表
示ドット数（＝１６）が出力され、演算器９３で６４÷
１６＝４が出力される。また、比較器１０１によりＡ＝
１６とＢ＝３２の比較が行われ、この結果からマルチプ
レクサ１０５は”１”を選択する。従って、カウンタ１
０７は常にロードイネーブル状態となり、加算器９５に
より自身の出力値に演算器９３の出力値”４”を加えた
値をロードする。この結果、カウンタ１０７の出力値
０、４、８、１２、．．．６０となりレジスタ１１１で
ラッチされているメモリデータの０、４、８、１
２、．．．６０番目のデータをマルチプレクサ１０９で
順次選択し、ビデオ出力回路に送る。

【００５８】縮小率３／４の場合は、動画制御レジスタ
５１から水平方向ドット数（＝４８）が出力され、演算
器９１で６４÷（６４ー４８）ー１＝３が演算されると
ともに、演算器９３により６４÷４８＝１が演算され
る。カウンタ１０３の出力値と演算器９１の出力値（＝
３）が比較器９９により比較され、一致した場合にイネ
ーブル信号を生成する。比較器１０１によりＡ＝４８と
Ｂ＝３２の比較が行われ、マルチプレクサ１０５により
比較器９９の出力が選択される。マルチプレクサ１０５
は０、０、１、０、０、１と定期的に出力し、加算器９
５により自身の出力値に演算器９３で示された”１”を
加えた値をロードする。この結果、カウンタ１０７の出
力値は０、１、２、４、５、６、８、．．．６２とな
り、レジスタ１１１でラッチされているメモリデータの
０、１、２、４、５、６、８、．．．６２番目のデータ
を符号１１のマルチプレクサで順次選択し、ビデオ出力
回路に送る。

【００５９】

【発明の効果】以上述べたようにこの発明によれば、ソ
フトウエアで動画を伸張するシステムにおいて、最小限
のハードウエアの追加によって画質の低下を防ぐ効果が
ある。また、従来の８２７５０ＤＢチップが実装された
ＤＶＩボード等を使用した場合や、特願平４ー１３５１
８９に開示されているＰＢチップ等を使用して動画を表
示するシステムに比べて、安価な表示システムを提供で
きる。

【図面の簡単な説明】

【図１】この発明のマルチメディア表示制御システムの
全体を示すブロック図；

【図２】図１に示すマルチメディア表示制御システムの
第１の実施例を示すブロック図；

【図３】図２に示す実施例において、４ビットもしくは
８ビットのＶＧＡグラフィックデータと、２４ビットの
ＭＰＥＧ動画データとの混在表示を示す概念図；

【図４】図２に示す実施例において、１６ビットのＶＧ
Ａグラフィックデータと、１６ビットのＭＰＥＧ動画デ
ータとの混在表示を示す概念図；

【図５】図２に示した動画データのフレームバッファへ
の書き込み、およびフレームバッファからの動画データ
の読みだし制御の詳細ブロック図；

【図６】動画データのビット構成を示す図；

【図７】フレームバッファのメモリ構成を示す図；

【図８】動画データのリード／ライトのタイミングを示
す波形図；

【図９】縮小処理における動画データリードの概念図；

【図１０】拡大処理における中間階調挿入の概念図；

【図１１】動画データと表示データの重ね合わせの位置
を示す概念図；

【図１２】動画データと表示データの重ね合わせの概念
図；

【図１３】ＣＰＵバスからの動画データを受取り、動画
データ用フレームバッファに書き込むための制御回路を
示す回路図；

【図１４】動画データ用フレームバッファからのデータ
読みだし、拡大縮小処理を行うための制御回路を示す回
路図；

【図１５】図１３および図１４に示す各制御回路の動作
を示す波形図であり、書き込み用ＦＩＦＯの波形図、メ
モリライト時の波形図、メモリリード時の波形図、およ
びリード用ＦＩＦＯの波形図を示す；

【図１６】図１４に示す拡大／縮小処理回路の詳細ブロ
ック図；

【図１７】図１６および図１８に現れる信号の波形図；

【図１８】水平方向の拡大制御のためのブロック図；

【図１９】縮小率３／４（水平方向ドット数６４、表示
ドット数４８）の場合の間引き例を示す波形図；

【図２０】水平方向の縮小処理を示す回路図。

【符号の説明】

１…ＣＰＵ、３…メインメモリ、９…ＣＰＵバス、１７
…ＣＤ−ＲＯＭ、１３…システムバス、７…マルチメデ
ィアディスプレイコンントローラ、２３…ＶＧＡメモ
リ、２５…フレームバッファメモリ、３９…パレット、
４１…マルチプレクサ、４３…モノクロＬＣＤ階調制御
回路、４５…カラーＬＣＤ階調制御回路、４７…ＤＡ
Ｃ、４９…表示エリアライトＦＩＦＯ制御回路、５１…
動画制御レジスタ、５５…拡大縮小処理回路、６５…メ
モリ制御回路、５７…リードＦＩＦＯ、５５…拡大／縮
小リードＦＩＦＯ制御回路、６７…ビデオメモリ、５９
…重ね合わせ制御回路、７１、８１…レジスタ群、７
３、７５、８３、８５…カウンタ、７９…分周回路、１
７３…水平スケールレジスタ、１７１、１８５、１８
７、１８９…演算器、１７７、１８１、１９１…比較
器、１９３…拡大制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０９Ｇ 5/36 Ｇ０９Ｇ 5/36 ５２０Ｅ 5/42 ５３０Ａ (56)参考文献 特開 平５−73028（ＪＰ，Ａ) 特開 平５−35257（ＪＰ，Ａ) 特開 平３−244282（ＪＰ，Ａ) 特開 平４−347781（ＪＰ，Ａ) 特開 平４−317099（ＪＰ，Ａ) 特開 平１−276331（ＪＰ，Ａ) 特開 平５−236429（ＪＰ，Ａ) 特開 昭61−264387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/06 G06F 3/153 336 G06T 1/00 G06T 1/60 G09G 5/00 510 G09G 5/36 G09G 5/42

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 動画データをディスプレイへ表示する表
   示制御方法において、 前記動画データを第１のＦＩＦＯメモリに記憶し、 テキストデータまたはグラフィックスデータをグラフィ
   ックスメモリへ記憶し、 前記第１のＦＩＦＯメモリに保存された前記動画データ
   をシングルポートメモリへ書き込み、 前記動画データが前記第１のＦＩＦＯから前記シングル
   ポートメモリへ書き込まれていない時に、前記シングル
   ポートメモリに記憶されている前記動画データを第２の
   ＦＩＦＯメモリが読み出し記憶し、 前記グラフィックスメモリに記憶した前記テキストデー
   タまたは前記グラフィックスデータと、前記第２のＦＩ
   ＦＯメモリに記憶した前記動画データとを合成し前記デ
   ィスプレイへ表示すること、 を特徴とする表示制御方法。
2. 【請求項２】 動画データをディスプレイへ表示する表
   示制御方法において、 前記動画データを、第１のＦＩＦＯメモリに記憶し、 テキストデータまたはグラフィックスデータをグラフィ
   ックスメモリへ記憶し、 前記第１のＦＩＦＯメモリに保存された前記動画データ
   をシングルポートメモリへ書き込み、 前記動画データが前記第１のＦＩＦＯから前記シングル
   ポートメモリへ書き込まれていない時に、前記シングル
   ポートメモリに記憶されている前記動画データを第２の
   ＦＩＦＯメモリが読み出し記憶し、 前記第２のＦＩＦＯメモリに記憶した前記動画データを
   任意の大きさに拡大または縮小し、 前記グラフィックスメモリに記憶した前記テキストデー
   タまたは前記グラフィックスデータと、前記拡大または
   縮小した動画データとを合成し前記ディスプレ イへ表示
   すること、 を特徴とする表示制御方法。
3. 【請求項３】 圧縮したデータを動画データへ伸張し、 前記伸張した動画データを、第１のＦＩＦＯメモリに記
   憶し、 テキストデータまたはグラフィックスデータをグラフィ
   ックスメモリへ記憶し、 前記第１のＦＩＦＯメモリに保存された前記伸張した動
   画データをシングルポートメモリへ書き込み、 前記伸張した動画データが前記第１のＦＩＦＯから前記
   シングルポートメモリへ書き込まれていない時に、前記
   シングルポートメモリに記憶されている前記伸張した動
   画データを第２のＦＩＦＯメモリが読み出し記憶し、 前記グラフィックスメモリに記憶した前記テキストデー
   タまたは前記グラフィックスデータと、前記第２のＦＩ
   ＦＯメモリに記憶した前記伸張した動画データとを合成
   し前記ディスプレイへ表示すること、 を特徴とする表示制御方法。
4. 【請求項４】プロセッサと、 前記プロセッサに接続するシステムバスと、 前記システムバスを介して前記プロセッサと接続し、前
   記プロセッサから送信される動画データを一時保存する
   第１のメモリと、 前記第１のメモリに記憶している前記動画データを書き
   込まれるシングルポートメモリと、 前記第１のメモリが前記シングルポートメモリへ書き込
   みを行っていない時に、前記シングルポートメモリに記
   憶している前記動画データを読み出し一時保存する第２
   のメモリと、 前記システムバスを介して前記プロセッサから送信され
   るテキストデータ及びグラフィックスデータを格納する
   ビデオメモリと、 前記ビデオメモリから読み出したテキストデータまたは
   グラフィックスデータと前記第２のメモリに一時保存さ
   れた前記動画データとを合成し表示データを生成する合
   成手段と、 前記合成手段により合成された前記表示データを表示す
   る表示手段と、 を具備することを特徴とする電子機器。
5. 【請求項５】 前記電子機器は、さらに拡大縮小制御回
   路を具備し、 前記拡大縮小制御回路は前記第２のメモリに一時保存し
   た前記動画データを拡大縮小し、前記合成手段へ出力す
   ることを特徴とする請求項４に記載の電子機器。
6. 【請求項６】 前記第１のメモリ及び前記第２のメモリ
   は、ＦＩＦＯメモリによって構成されることを特徴とす
   る請求項４記載の電子機器。
7. 【請求項７】 前記システムバスは、ＣＰＵバスである
   ことを特徴とする請求項４に記載の電子機器。
8. 【請求項８】 圧縮データを記憶している記憶手段と、 前記記憶手段とシステムバスを介して接続し、前記圧縮
   データを動画データに伸張するプロセッサと、 前記システムバスを介して前記プロセッサと接続し、前
   記プロセッサから送信される前記伸張された動画データ
   を一時保存する第１のメモリと、 前記第１のメモリと接続し、前記第１のメモリに保存し
   ている前記伸張された動画データを書き込まれるシング
   ルポートメモリと、 前記第１のメモリが前記シングルポートメモリへ書き込
   みを行っていない時に、前記シングルポートメモリに記
   憶された前記伸張された動画データを読み出し、一時保
   存する第２のメモリと、 前記システムバスを介して前記プロセッサから送信され
   るテキストデータおよびグラフィックスデータを格納す
   るビデオメモリと、 前記ビデオメモリから読み出した前記テキストデータま
   たは前記グラフィックスデータと、前記第２のメモリに
   一時保存された前記伸張された動画データとを合成し表
   示データを生成する合成手段と、 前記合成手段により合成された前記表示データを表示す
   る表示手段と、 を具備することを特徴とする電子機器。
9. 【請求項９】 電子機器に用いられる表示システムにお
   いて、 動画データを一時保存する第１のメモリと、 前記第１のメモリと接続し、前記第１のメモリに記憶し
   た前記動画データが書き込まれるシングルポートメモリ
   と、 前記シングルポートメモリと接続し、前記第１のメモリ
   が前記シングルポートメモリへ書き込みを行っていない
   時に、前記シングルポートメモリに記憶した前記動画デ
   ータを読み出し一時保存する第２のメモリと、 テキストデータ及びグラフィックスデータを格納するビ
   デオメモリと、 前記ビデオメモリから読み出したテキストデータまたは
   グラフィックスデータと、前記第２のメモリに一時保存
   された前記動画データとを合成する合成手段と、 前記合成した前記電子機器が具備する表示装置へ出力す
   る出力手段と、 を具備することを特徴とする表示システム。
10. 【請求項１０】 前記表示システムは、さらに拡大縮小
    制御回路を具備し、 前記拡大縮小制御回路は前記第２のメモリに一時保存し
    た前記動画データを拡大縮小し、前記合成手段へ出力す
    ることを特徴とする請求項９記載の表示システム。