JP2576029B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JP2576029B2 JP2576029B2 JP5296638A JP29663893A JP2576029B2 JP 2576029 B2 JP2576029 B2 JP 2576029B2 JP 5296638 A JP5296638 A JP 5296638A JP 29663893 A JP29663893 A JP 29663893A JP 2576029 B2 JP2576029 B2 JP 2576029B2
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Description
【０００１】
【産業上の利用分野】この発明は、表示制御システムに
関し、特に動画と、コンピュータシステム等から供給さ
れる画像との重ね合わせを行う表示制御システムに関す
る。
関し、特に動画と、コンピュータシステム等から供給さ
れる画像との重ね合わせを行う表示制御システムに関す
る。
【０００２】
【従来の技術】従来、動画データとポータブルコンピュ
ータ等のビデオ出力を重ね合わせて表示する場合、光デ
ィスク等から出力される動画データそのものを画像メモ
リから読みだされたビデオデータと重ね合わせていた。
ータ等のビデオ出力を重ね合わせて表示する場合、光デ
ィスク等から出力される動画データそのものを画像メモ
リから読みだされたビデオデータと重ね合わせていた。
【０００３】このため、動画データを画面の任意の位置
に表示したり、表示する画面の範囲に応じて縦横の縮小
および拡大を行うことが困難であった。この問題を解決
するため、出願人は、特願平４ー１３５１８９号におい
て、動画データを画面の任意の位置に表示したり、表示
する画面の範囲に応じて縦横の縮小および拡大を行うこ
とのできる表示制御システムを提案している。この表示
システムでは、表示コントローラは、表示データの読み
出し速度と画像データの受け取り速度が異なることから
ビデオメモリから表示データを読みだしながら画像デー
タをフレームバッファメモリに書き込むための画像デー
タ書き込み用ＦＩＦＯを備えている。また、フレームバ
ッファメモリから画像データを読みだし、縮小拡大など
の制御を加えるために、画像データ読みだし用ＦＩＦＯ
をライン単位で持っている。
に表示したり、表示する画面の範囲に応じて縦横の縮小
および拡大を行うことが困難であった。この問題を解決
するため、出願人は、特願平４ー１３５１８９号におい
て、動画データを画面の任意の位置に表示したり、表示
する画面の範囲に応じて縦横の縮小および拡大を行うこ
とのできる表示制御システムを提案している。この表示
システムでは、表示コントローラは、表示データの読み
出し速度と画像データの受け取り速度が異なることから
ビデオメモリから表示データを読みだしながら画像デー
タをフレームバッファメモリに書き込むための画像デー
タ書き込み用ＦＩＦＯを備えている。また、フレームバ
ッファメモリから画像データを読みだし、縮小拡大など
の制御を加えるために、画像データ読みだし用ＦＩＦＯ
をライン単位で持っている。
【０００４】外部からの画像データをリアルタイムに表
示するためには、水平周期時間の内、表示を行うために
フレームバッファメモリから画像データを読み出す時間
をのぞいた時間で外部からの画像データを必要分だけフ
レームバッファメモリに書き込まなければならない。
示するためには、水平周期時間の内、表示を行うために
フレームバッファメモリから画像データを読み出す時間
をのぞいた時間で外部からの画像データを必要分だけフ
レームバッファメモリに書き込まなければならない。
【０００５】できるだけ、リアルな動画を表示するため
には、高解像度、多色数及び高速になり画像データの容
量は増える。これに伴い、ビデオメモリからの表示デー
タの読みだしが多くなり、少ない時間で画像データをフ
レームバッファメモリに書き込まなければ成らず、その
ため書き込み用ＦＩＦＯを多く持つ必要がある。また、
ある速度を越える動きの画像データはさらに容量が多
く、物理的にリアルタイム表示は不可能になる。さら
に、拡大縮小を行うために備える画像データ読みだし用
ＦＩＦＯを内蔵することは、ハードウエアの増大につな
がるなどの問題があった。
には、高解像度、多色数及び高速になり画像データの容
量は増える。これに伴い、ビデオメモリからの表示デー
タの読みだしが多くなり、少ない時間で画像データをフ
レームバッファメモリに書き込まなければ成らず、その
ため書き込み用ＦＩＦＯを多く持つ必要がある。また、
ある速度を越える動きの画像データはさらに容量が多
く、物理的にリアルタイム表示は不可能になる。さら
に、拡大縮小を行うために備える画像データ読みだし用
ＦＩＦＯを内蔵することは、ハードウエアの増大につな
がるなどの問題があった。
【０００６】
【発明が解決しようとする課題】リアルな動画を表示す
るためには、高解像度、多色数及び高速になり画像デー
タの容量は増える。これに伴い、ビデオメモリからの表
示データの読みだしが多くなり、少ない時間で画像デー
タをフレームバッファメモリに書き込まなければ成ら
ず、そのため書き込み用ＦＩＦＯを多く持つ必要があ
る。また、ある速度を越える動きの画像データはさらに
容量が多く、物理的にリアルタイム表示は不可能にな
る。さらに、拡大縮小を行うために備える画像データ読
みだし用ＦＩＦＯを内蔵することは、ハードウエアの増
大につながるなどの問題があった。
るためには、高解像度、多色数及び高速になり画像デー
タの容量は増える。これに伴い、ビデオメモリからの表
示データの読みだしが多くなり、少ない時間で画像デー
タをフレームバッファメモリに書き込まなければ成ら
ず、そのため書き込み用ＦＩＦＯを多く持つ必要があ
る。また、ある速度を越える動きの画像データはさらに
容量が多く、物理的にリアルタイム表示は不可能にな
る。さらに、拡大縮小を行うために備える画像データ読
みだし用ＦＩＦＯを内蔵することは、ハードウエアの増
大につながるなどの問題があった。
【０００７】この発明の目的は、ハードウエアの構成お
よび制御方法を簡素化し、大容量の画像データをリアル
タイムで表示することのできる表示制御装置を提供する
ことである。
よび制御方法を簡素化し、大容量の画像データをリアル
タイムで表示することのできる表示制御装置を提供する
ことである。
【０００８】上記目的を達成するために、この発明の表
示制御装置の第１のアスペクトによれば、動画データと
動画データに重ね合わせて表示される重ね合わせ対象デ
ータを記憶するビデオメモリと；前記動画データと前記
重ね合わせ対象データを前記ビデオメモリに書き込む手
段と；前記ビデオメモリから動画データを読みだす第１
読みだし手段と；デジタル色情報を保持する色変換テー
ブル手段と；前記ビデオメモリに記憶されている前記重
ね合わせ対象データを読みだし、前記色変換テーブル手
段を用いて前記読みだした重ね合わせ対象データをデジ
タル色情報に変換する第２読みだし手段と；前記第２読
みだし手段により得られるデジタル色情報と前記第１読
みだし手段により得られた動画データを同期を取って重
ね合わせる重ね合わせ制御手段とを備える。
示制御装置の第１のアスペクトによれば、動画データと
動画データに重ね合わせて表示される重ね合わせ対象デ
ータを記憶するビデオメモリと；前記動画データと前記
重ね合わせ対象データを前記ビデオメモリに書き込む手
段と；前記ビデオメモリから動画データを読みだす第１
読みだし手段と；デジタル色情報を保持する色変換テー
ブル手段と；前記ビデオメモリに記憶されている前記重
ね合わせ対象データを読みだし、前記色変換テーブル手
段を用いて前記読みだした重ね合わせ対象データをデジ
タル色情報に変換する第２読みだし手段と；前記第２読
みだし手段により得られるデジタル色情報と前記第１読
みだし手段により得られた動画データを同期を取って重
ね合わせる重ね合わせ制御手段とを備える。
【０００９】この発明の表示制御装置の第２のアスペク
トによれば、動画データと、パックドピクセルデータを
記憶するビデオメモリ手段と；前記ビデオメモリ手段に
対する動画データおよびパックドピクセルデータの書き
込みおよび読みだしを制御するメモリ制御手段と；前記
メモリ制御手段により読みだされた動画データ及びパッ
クドピクセルデータを重ね合わせる重ね合わせ制御手段
とを備えることを特徴とする表示制御装置。
トによれば、動画データと、パックドピクセルデータを
記憶するビデオメモリ手段と；前記ビデオメモリ手段に
対する動画データおよびパックドピクセルデータの書き
込みおよび読みだしを制御するメモリ制御手段と；前記
メモリ制御手段により読みだされた動画データ及びパッ
クドピクセルデータを重ね合わせる重ね合わせ制御手段
とを備えることを特徴とする表示制御装置。
【００１０】この発明の表示制御装置によれば、ビデオ
メモリに動画を一旦記憶させるので、読みだし手法を調
整することにより動画の表示位置、サイズを適当に調整
できる。
メモリに動画を一旦記憶させるので、読みだし手法を調
整することにより動画の表示位置、サイズを適当に調整
できる。
【００１１】また、ビデオＤＡＣはカラールックアップ
の出力と外部から供給されるデータを切り替えてＤＡＣ
に供給できるので、ビデオデータの単独表示と動画とビ
デオデータの重ね合わせ表示を切り替える場合等に有効
である。
の出力と外部から供給されるデータを切り替えてＤＡＣ
に供給できるので、ビデオデータの単独表示と動画とビ
デオデータの重ね合わせ表示を切り替える場合等に有効
である。
【００１２】また、この発明によれば、画像データ書き
込み用ＦＩＦＯおよび画像データ読みだし用ＦＩＦＯを
必要としないため、大幅なハードウエア量の簡素化、画
像データのフレームバッファメモリへの書き込みとビデ
オメモリからの表示データの読みだしを独立に行うた
め、表示データの読みだしに関わらず容量の多い画像デ
ータの書き込みに対応でき、高速な画像データの表示が
できる。
込み用ＦＩＦＯおよび画像データ読みだし用ＦＩＦＯを
必要としないため、大幅なハードウエア量の簡素化、画
像データのフレームバッファメモリへの書き込みとビデ
オメモリからの表示データの読みだしを独立に行うた
め、表示データの読みだしに関わらず容量の多い画像デ
ータの書き込みに対応でき、高速な画像データの表示が
できる。
【００１３】
【実施例】図１はＭＰＥＧに準拠する動画データと標準
的なパーソナルコンピュータ用の表示規格（ＶＧＡ：Ｖ
ｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ，横６４０ド
ット、縦４８０ドット）に準拠するビデオデータを重ね
合わせて表示するための回路構成を示す。
的なパーソナルコンピュータ用の表示規格（ＶＧＡ：Ｖ
ｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ，横６４０ド
ット、縦４８０ドット）に準拠するビデオデータを重ね
合わせて表示するための回路構成を示す。
【００１４】図１において、光ディスク装置１１等から
供給された圧縮された動画データおよび制御データはビ
デオデコーダ１３に供給される。ビデオデコーダ１３は
圧縮された動画データを伸張し、赤動画データＭＲ７−
０、緑動画データＭＧ７−０、青動画データＭＢ７−０
を生成し、動画書き込み制御回路１５に供給する。
供給された圧縮された動画データおよび制御データはビ
デオデコーダ１３に供給される。ビデオデコーダ１３は
圧縮された動画データを伸張し、赤動画データＭＲ７−
０、緑動画データＭＧ７−０、青動画データＭＢ７−０
を生成し、動画書き込み制御回路１５に供給する。
【００１５】さらに、ビデオデコーダ１３は、動画デー
タは出力されているが動画データを表示しないことを示
す（動画表示範囲を示す）ブランク信号、１ドット毎の
書き込みタイミングを示すドットクロック信号、ビデオ
メモリに動画データを書き込む際にアクティブレベルと
なるＩ／Ｏライト信号を動画書き込み制御回路１５に供
給する。
タは出力されているが動画データを表示しないことを示
す（動画表示範囲を示す）ブランク信号、１ドット毎の
書き込みタイミングを示すドットクロック信号、ビデオ
メモリに動画データを書き込む際にアクティブレベルと
なるＩ／Ｏライト信号を動画書き込み制御回路１５に供
給する。
【００１６】動画書き込み制御回路１５は、ブランク信
号、ドットクロック信号、Ｉ／Ｏライト信号に従って赤
動画データＭＲ７−０、緑動画データＭＧ７−０、青動
画データＭＲ７−０のビデオメモリＶＭの動画データ用
領域への書き込みを制御する。
号、ドットクロック信号、Ｉ／Ｏライト信号に従って赤
動画データＭＲ７−０、緑動画データＭＧ７−０、青動
画データＭＲ７−０のビデオメモリＶＭの動画データ用
領域への書き込みを制御する。
【００１７】動画書き込み制御回路１５から出力される
２４ビット（１ドット分）の動画データと制御信号はメ
モリ書き込み制御回路１７に供給される。パーソナルコ
ンピュータ内のマイクロプロセッサユニット（ＭＰＵ）
から供給されるＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ），Ｂ
（Ｂｌｕｅ）、Ｉ（Ｉｎｔｅｎｓｉｔｙ）のビデオデー
タはラッチＬ１を介してメモリ書き込み制御回路１７に
供給される。１ドット分のＲ，Ｇ，Ｂ，Ｉのビデオデー
タはそれぞれ１ビットであるが、８ドット分のビデオデ
ータがパラレルに伝送されるため、そのビット幅は３２
ビットとなる。
２４ビット（１ドット分）の動画データと制御信号はメ
モリ書き込み制御回路１７に供給される。パーソナルコ
ンピュータ内のマイクロプロセッサユニット（ＭＰＵ）
から供給されるＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ），Ｂ
（Ｂｌｕｅ）、Ｉ（Ｉｎｔｅｎｓｉｔｙ）のビデオデー
タはラッチＬ１を介してメモリ書き込み制御回路１７に
供給される。１ドット分のＲ，Ｇ，Ｂ，Ｉのビデオデー
タはそれぞれ１ビットであるが、８ドット分のビデオデ
ータがパラレルに伝送されるため、そのビット幅は３２
ビットとなる。
【００１８】メモリ書き込み制御回路１７は、動画書き
込み制御回路１５から供給された動画データをラッチＬ
２を介してビデオメモリＶＭの動画データ用領域に記憶
させる。
込み制御回路１５から供給された動画データをラッチＬ
２を介してビデオメモリＶＭの動画データ用領域に記憶
させる。
【００１９】また、メモリ書き込み制御回路１７はＭＰ
Ｕ１９からの指示に応答して、ＭＰＵ１９から供給され
たビデオデータと後述するメモリ読みだし制御回路２１
によりビデオメモリＶＭから読みだされたビデオデータ
のラスタオペレーション（ＯＲやｅｘｃｌｕｓｉｖｅ
ＯＲをとる処理）を行う。メモリ書き込み制御回路１７
はＭＰＵ１９からの指示に応じて、ＭＰＵ１９から供給
されたビデオデータまたはラスタオペレーションにより
得られたデータをビデオメモリＶＭのビデオデータ用領
域に記憶させる。
Ｕ１９からの指示に応答して、ＭＰＵ１９から供給され
たビデオデータと後述するメモリ読みだし制御回路２１
によりビデオメモリＶＭから読みだされたビデオデータ
のラスタオペレーション（ＯＲやｅｘｃｌｕｓｉｖｅ
ＯＲをとる処理）を行う。メモリ書き込み制御回路１７
はＭＰＵ１９からの指示に応じて、ＭＰＵ１９から供給
されたビデオデータまたはラスタオペレーションにより
得られたデータをビデオメモリＶＭのビデオデータ用領
域に記憶させる。
【００２０】動画読みだし制御回路２３はビデオメモリ
ＶＭからラッチＬ３を介してＲ、Ｇ、Ｂそれぞれ８ビッ
トの動画データを読みだし、表示する画面の範囲に合わ
せて縦方向および横方向に縮小または拡大する。縮小ま
たは拡大の手法は、従来知られた手法を使用できる。例
えば画像を縮小する場合には、ビデオメモリＶＭに記憶
された動画データを間引いて読みだし、画像を拡大する
場合には、ビデオメモリＶＭに記憶された動画データを
繰り返して読みだす。
ＶＭからラッチＬ３を介してＲ、Ｇ、Ｂそれぞれ８ビッ
トの動画データを読みだし、表示する画面の範囲に合わ
せて縦方向および横方向に縮小または拡大する。縮小ま
たは拡大の手法は、従来知られた手法を使用できる。例
えば画像を縮小する場合には、ビデオメモリＶＭに記憶
された動画データを間引いて読みだし、画像を拡大する
場合には、ビデオメモリＶＭに記憶された動画データを
繰り返して読みだす。
【００２１】動画読みだし制御回路２３がドット単位に
出力するＲ，Ｇ，Ｂの動画データＲＭ７−０、ＧＭ７−
０、ＢＭ７−０は変換テーブル２５に供給される。変換
テーブル２５は、６ビットの動画データを記憶した２５
６個のレジスタをＲ，Ｇ，Ｂ用に３組備える。変換テー
ブル２５は、ビデオデータとのビット数合わせのため、
このレジスタを用いて８ビットの動画データを６ビット
の動画データに変換する。変換テーブル２５がドット単
位に出力するＲ，Ｇ，Ｂそれぞれ６ビットの動画データ
ＤＲ５−０、ＤＧ５−０、ＤＢ５−０は重ね合わせ制御
回路２７に供給される。
出力するＲ，Ｇ，Ｂの動画データＲＭ７−０、ＧＭ７−
０、ＢＭ７−０は変換テーブル２５に供給される。変換
テーブル２５は、６ビットの動画データを記憶した２５
６個のレジスタをＲ，Ｇ，Ｂ用に３組備える。変換テー
ブル２５は、ビデオデータとのビット数合わせのため、
このレジスタを用いて８ビットの動画データを６ビット
の動画データに変換する。変換テーブル２５がドット単
位に出力するＲ，Ｇ，Ｂそれぞれ６ビットの動画データ
ＤＲ５−０、ＤＧ５−０、ＤＢ５−０は重ね合わせ制御
回路２７に供給される。
【００２２】表示読みだし制御回路２９は、動画読みだ
し制御回路２３と時分割的に動作し、ビデオメモリＶＭ
から８ドット単位に３２ビットのビデオデータを読みだ
し、内蔵のカラーパレットを用いて１ドット当り８ビッ
トのビデオデータＰ７−０に変換し、ビデオＤＡＣ３１
に供給する。
し制御回路２３と時分割的に動作し、ビデオメモリＶＭ
から８ドット単位に３２ビットのビデオデータを読みだ
し、内蔵のカラーパレットを用いて１ドット当り８ビッ
トのビデオデータＰ７−０に変換し、ビデオＤＡＣ３１
に供給する。
【００２３】ビデオＤＡＣ３１はＲ，Ｇ，Ｂそれぞれ６
ビットの色指定データを記憶した２５６個のエントリを
備えるカラールックアップテーブル３１Ａを備える。ビ
デオデータＰ７−０によりアドレッシングされたエント
リから読みだされたＲ，Ｇ，Ｂそれぞれ６ビット（計１
８ビット）の色指定データＲ５−０、Ｇ５−０、Ｂ５−
０は重ね合わせ制御回路２７に供給される。
ビットの色指定データを記憶した２５６個のエントリを
備えるカラールックアップテーブル３１Ａを備える。ビ
デオデータＰ７−０によりアドレッシングされたエント
リから読みだされたＲ，Ｇ，Ｂそれぞれ６ビット（計１
８ビット）の色指定データＲ５−０、Ｇ５−０、Ｂ５−
０は重ね合わせ制御回路２７に供給される。
【００２４】重ね合わせ制御回路２７には、ＭＰＵ１９
から透過／上書き選択信号が表示ドット単位に供給され
る。透過／上書き選択信号は、表示ドットの動画データ
が所定の値（透過）の時、例えば”１”となり、その他
の時（上書き）”０”となる。
から透過／上書き選択信号が表示ドット単位に供給され
る。透過／上書き選択信号は、表示ドットの動画データ
が所定の値（透過）の時、例えば”１”となり、その他
の時（上書き）”０”となる。
【００２５】重ね合わせ制御回路２７は、透過／上書き
選択信号が”１”（透過）のとき、例えばビデオＤＡＣ
３１から供給される色指定データＲ５−０、Ｇ５−０、
Ｂ５−０と変換テーブル３１から供給される動画データ
ＤＲ５−０、ＤＧ５−０、ＤＢ５−０のＯＲを取って出
力し、透過／上書き選択信号が”０”（上書き）のと
き、変換テーブルから供給される色指定データＤＲ５−
０、ＤＧ５−０、ＤＢ５−０を選択して出力する。
選択信号が”１”（透過）のとき、例えばビデオＤＡＣ
３１から供給される色指定データＲ５−０、Ｇ５−０、
Ｂ５−０と変換テーブル３１から供給される動画データ
ＤＲ５−０、ＤＧ５−０、ＤＢ５−０のＯＲを取って出
力し、透過／上書き選択信号が”０”（上書き）のと
き、変換テーブルから供給される色指定データＤＲ５−
０、ＤＧ５−０、ＤＢ５−０を選択して出力する。
【００２６】重ね合わせ制御回路２７の出力するＲ，
Ｇ，Ｂの色指定データは、ビデオＤＡＣ１７に含まれる
デジタルアナログコンバータ（ＤＡＣ）３１Ｂにより、
Ｒ，Ｇ，Ｂアナログ映像信号に変換され、ＣＲＴ３３に
出力される。
Ｇ，Ｂの色指定データは、ビデオＤＡＣ１７に含まれる
デジタルアナログコンバータ（ＤＡＣ）３１Ｂにより、
Ｒ，Ｇ，Ｂアナログ映像信号に変換され、ＣＲＴ３３に
出力される。
【００２７】重ね合わせ制御回路２７の出力するＲ，
Ｇ，Ｂの色指定データは、さらにフラットパネル制御回
路３５により、カラー液晶表示装置等のフラットディス
プレイ用デジタルデータに変換され、フラットディスプ
レイ装置３７に供給される。
Ｇ，Ｂの色指定データは、さらにフラットパネル制御回
路３５により、カラー液晶表示装置等のフラットディス
プレイ用デジタルデータに変換され、フラットディスプ
レイ装置３７に供給される。
【００２８】メモリ読みだし制御回路２１はＭＰＵ１９
からの指示に応じて、ビデオメモリＶＭの記憶データを
読みだし、ラッチＬ４を介してＭＰＵ１９に供給すると
ともに、ラスタオペレーションのために、読みだしたデ
ータをメモリ書き込み制御回路１７に供給する。
からの指示に応じて、ビデオメモリＶＭの記憶データを
読みだし、ラッチＬ４を介してＭＰＵ１９に供給すると
ともに、ラスタオペレーションのために、読みだしたデ
ータをメモリ書き込み制御回路１７に供給する。
【００２９】上記表示制御装置の動作を、図２に示すよ
うに縦４８０ドット横６４０ドットの解像度のＣＲＴに
ビデオデータを表示し、第１００走査線から第３４０走
査線の第０ドットから第３５９ドットの範囲に動画を重
ねて表示する場合を例に説明する。図３は変換テーブル
２５とカラールックアップテーブル３１Ａのデータの出
力タイミングを示す。
うに縦４８０ドット横６４０ドットの解像度のＣＲＴに
ビデオデータを表示し、第１００走査線から第３４０走
査線の第０ドットから第３５９ドットの範囲に動画を重
ねて表示する場合を例に説明する。図３は変換テーブル
２５とカラールックアップテーブル３１Ａのデータの出
力タイミングを示す。
【００３０】図３に示されるように、ライン０及至９９
に関しては、表示読みだし制御回路２９は、１アドレス
サイクル毎に８ドット分のビデオデータをビデオメモリ
ＶＭから読みだす。表示読みだし制御回路２９は、読み
だしたビデオデータを１ドット分のビデオデータに切り
わけ、１ドット分のビデオデータを用いて内蔵するカラ
ーパレットをアドレッシングし、８ビットのビデオデー
タＰ７−０を生成し、順次カラールックアップテーブル
３１Ａをアドレッシングする。この間、動画読みだし制
御回路２３は動画データを出力しない。カラールックア
ップテーブル３１Ａは供給されたビデオデータＰ７−０
を色指定データＲ５−０、Ｇ５−０、Ｂ５−０に変換
し、重ね合わせ制御回路２７に供給する。ＭＰＵ１９は
透過を指示する透過／上書き選択信号を重ね合わせ制御
回路２７に供給する。透過／上書き選択信号に応答し、
重ね合わせ制御回路２７はカラールックアップテーブル
３１Ａから供給された色指定データＲ５−０、Ｇ５−
０、Ｂ５−０をそのまま出力する。出力された色指定デ
ータＲ５−０、Ｇ５−０，Ｂ５−０ｂはＤＡＣ３１Ｂに
よりアナログ映像信号に変換されてＣＲＴ３３に供給さ
れるとともにフラットパネル制御回路３５によりフラッ
トディスプレイ装置用の表示データに変換され、フラッ
トディスプレイ装置３７に供給される。
に関しては、表示読みだし制御回路２９は、１アドレス
サイクル毎に８ドット分のビデオデータをビデオメモリ
ＶＭから読みだす。表示読みだし制御回路２９は、読み
だしたビデオデータを１ドット分のビデオデータに切り
わけ、１ドット分のビデオデータを用いて内蔵するカラ
ーパレットをアドレッシングし、８ビットのビデオデー
タＰ７−０を生成し、順次カラールックアップテーブル
３１Ａをアドレッシングする。この間、動画読みだし制
御回路２３は動画データを出力しない。カラールックア
ップテーブル３１Ａは供給されたビデオデータＰ７−０
を色指定データＲ５−０、Ｇ５−０、Ｂ５−０に変換
し、重ね合わせ制御回路２７に供給する。ＭＰＵ１９は
透過を指示する透過／上書き選択信号を重ね合わせ制御
回路２７に供給する。透過／上書き選択信号に応答し、
重ね合わせ制御回路２７はカラールックアップテーブル
３１Ａから供給された色指定データＲ５−０、Ｇ５−
０、Ｂ５−０をそのまま出力する。出力された色指定デ
ータＲ５−０、Ｇ５−０，Ｂ５−０ｂはＤＡＣ３１Ｂに
よりアナログ映像信号に変換されてＣＲＴ３３に供給さ
れるとともにフラットパネル制御回路３５によりフラッ
トディスプレイ装置用の表示データに変換され、フラッ
トディスプレイ装置３７に供給される。
【００３１】次に、ライン１００及至３４０の第０ドッ
トから第３５９ドットに関しては、表示読みだし制御回
路２９は１アドレスサイクル毎に８ドット分のビデオデ
ータをビデオメモリＶＭから読みだして１ドット分のビ
デオデータＰ７−０に変換し、順次カラールックアップ
テーブル３１Ａをアドレッシングする。カラールックア
ップテーブル３１Ａは供給されたビデオデータをＲ，
Ｇ，Ｂの色指定データＲ５−０、Ｂ５−０、Ｂ５−０に
変換し、重ね合わせ制御回路２７に供給する。
トから第３５９ドットに関しては、表示読みだし制御回
路２９は１アドレスサイクル毎に８ドット分のビデオデ
ータをビデオメモリＶＭから読みだして１ドット分のビ
デオデータＰ７−０に変換し、順次カラールックアップ
テーブル３１Ａをアドレッシングする。カラールックア
ップテーブル３１Ａは供給されたビデオデータをＲ，
Ｇ，Ｂの色指定データＲ５−０、Ｂ５−０、Ｂ５−０に
変換し、重ね合わせ制御回路２７に供給する。
【００３２】一方、動画読みだし制御回路２３は、１ド
ット表示期間毎に１ドット分の動画データをビデオメモ
リＶＭから読みだし、変換テーブル２５に供給する。変
換テーブル２５は色指定データＤＲ５−０、ＤＧ５−
０、ＤＢ５−０をカラールックアップテーブル３１Ａか
らの色指定データと同期して重ね合わせ制御回路２７に
供給する。
ット表示期間毎に１ドット分の動画データをビデオメモ
リＶＭから読みだし、変換テーブル２５に供給する。変
換テーブル２５は色指定データＤＲ５−０、ＤＧ５−
０、ＤＢ５−０をカラールックアップテーブル３１Ａか
らの色指定データと同期して重ね合わせ制御回路２７に
供給する。
【００３３】ＭＰＵ１９は、ドット単位に透過または上
書きを指示する透過／上書き選択信号を重ね合わせ制御
回路２７に供給する。重ね合わせ制御回路２７は、透過
／上書き選択信号が上書きを指示しているときは、変換
テーブル２５から供給された色指定データカラールック
アップテーブル３１Ａから供給された色指定データＲ５
−０、Ｇ５−０、Ｂ５−０と変換テーブル２５から供給
された色指定データＤＲ５−０、ＤＧ５−０、ＤＢ５−
０のＯＲを取り出力する。重ね合わせ制御回路２７から
出力された色指定データはＤＡＣ３１Ｂによりアナログ
映像信号に変換されてＣＲＴ３３に供給されるとともに
フラットパネル制御回路３５を介してフラットディスプ
レイ装置３７に供給される。
書きを指示する透過／上書き選択信号を重ね合わせ制御
回路２７に供給する。重ね合わせ制御回路２７は、透過
／上書き選択信号が上書きを指示しているときは、変換
テーブル２５から供給された色指定データカラールック
アップテーブル３１Ａから供給された色指定データＲ５
−０、Ｇ５−０、Ｂ５−０と変換テーブル２５から供給
された色指定データＤＲ５−０、ＤＧ５−０、ＤＢ５−
０のＯＲを取り出力する。重ね合わせ制御回路２７から
出力された色指定データはＤＡＣ３１Ｂによりアナログ
映像信号に変換されてＣＲＴ３３に供給されるとともに
フラットパネル制御回路３５を介してフラットディスプ
レイ装置３７に供給される。
【００３４】ライン１００及至３４０の第３６０ドット
から第６３９ドット及びライン３４１及至４７９ライン
に関しては、ライン０及至９９に関する動作と同様の動
作が行われる。
から第６３９ドット及びライン３４１及至４７９ライン
に関しては、ライン０及至９９に関する動作と同様の動
作が行われる。
【００３５】ビデオメモリＶＭに記憶されたデータが表
示されている間、光ディスク１１から順次出力される動
画データは、動画書き込み制御回路１５およびメモリ制
御回路１７により順次ビデオメモリＶＭに書き込まれ
る。また、ＭＰＵ１９の出力するビデオーデータが更新
された場合には、メモリ制御回路１７はＭＰＵ１９から
供給されるビデオデータまたはラスタオペレーションの
結果得られたデータをビデオメモリＶＭに書き込む。
示されている間、光ディスク１１から順次出力される動
画データは、動画書き込み制御回路１５およびメモリ制
御回路１７により順次ビデオメモリＶＭに書き込まれ
る。また、ＭＰＵ１９の出力するビデオーデータが更新
された場合には、メモリ制御回路１７はＭＰＵ１９から
供給されるビデオデータまたはラスタオペレーションの
結果得られたデータをビデオメモリＶＭに書き込む。
【００３６】以上の動画により画面の所定位置に動画と
コンピュータ等から出力されるビデオデータを重ね合わ
せて表示できる。上記構成においては、動画データをビ
デオデータを一旦ビデオメモリＶＭに記憶させるので、
動画データの読みだしタイミングを制御することによ
り、動画データの表示位置を調整できる。また、動画デ
ータを繰り返し、または間引いて読みだすことにより、
表示される動画を拡大縮小できる。
コンピュータ等から出力されるビデオデータを重ね合わ
せて表示できる。上記構成においては、動画データをビ
デオデータを一旦ビデオメモリＶＭに記憶させるので、
動画データの読みだしタイミングを制御することによ
り、動画データの表示位置を調整できる。また、動画デ
ータを繰り返し、または間引いて読みだすことにより、
表示される動画を拡大縮小できる。
【００３７】上記構成においては、変換テーブル２５に
より動画データのビット数を８ビットから６ビットに変
換しているので、動画データとビデオデータを適切に重
ね合わせることができる。
より動画データのビット数を８ビットから６ビットに変
換しているので、動画データとビデオデータを適切に重
ね合わせることができる。
【００３８】上記構成においては、カラールックアップ
テーブル３１Ａの出力を重ね合わせ制御回路２７を介し
てＤＡＣ３１Ｂに供給した。しかし、このような構成に
限定されず、図４に示すようにＤＡＣ３１Ｂに入力選択
機構（スイッチ、マルチプレクサ）を付加し、カラール
ックアップテーブル３１Ａの出力と外部から供給される
データをＭＰＵ１９から供給される制御信号に応じて、
切り替えてＤＡＣ３１Ｂに供給するようにしてもよい。
このような構成とすることにより、重ね合わせ表示を行
わない時には、カラールックアップテーブル３１Ａの出
力する色指定データを直接ＤＡＣ３１Ｂに供給でき効率
的である。また、カラールックアップテーブル３１Ａか
ら出力された色指定データを外部で加工、例えば他の変
換テーブルにより再度変換してからＤＡＣ３１Ｂに供給
することも可能である。
テーブル３１Ａの出力を重ね合わせ制御回路２７を介し
てＤＡＣ３１Ｂに供給した。しかし、このような構成に
限定されず、図４に示すようにＤＡＣ３１Ｂに入力選択
機構（スイッチ、マルチプレクサ）を付加し、カラール
ックアップテーブル３１Ａの出力と外部から供給される
データをＭＰＵ１９から供給される制御信号に応じて、
切り替えてＤＡＣ３１Ｂに供給するようにしてもよい。
このような構成とすることにより、重ね合わせ表示を行
わない時には、カラールックアップテーブル３１Ａの出
力する色指定データを直接ＤＡＣ３１Ｂに供給でき効率
的である。また、カラールックアップテーブル３１Ａか
ら出力された色指定データを外部で加工、例えば他の変
換テーブルにより再度変換してからＤＡＣ３１Ｂに供給
することも可能である。
【００３９】次に、この発明の第２実施例について説明
する。図５はこの発明の表示制御システムの全体を示す
ブロック図である。ＣＰＵバス４１には、システム全体
を制御するｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇｕｎ
ｉｔ （ＣＰＵ）４３、プログラムおよびデータを記憶
するメインメモリ４５、ＩＳＡバス５３を制御するＩＳ
Ａバスコントローラ４７、ＶＬバス４８を制御するＶＬ
バスコントローラ４９、およびＳＣＳＩバス５５を制御
するＳＣＳＩバスコントローラ５１が接続される。ＳＣ
ＳＩバス５５には、ＣＤ−ＲＯＭ５７が接続される。Ｃ
Ｄ−ＲＯＭ５７は、例えば、画像データと音声データを
圧縮し複合化したデータを記憶する。ＣＰＵ４３は、Ｃ
Ｄ−ＲＯＭ５７から読みだされた圧縮複合データをＣＰ
Ｕバス４１、ＩＳＡバスコントローラ４７、およびＩＳ
Ａバス５３を介して受取り、画像データと音声データと
に分離し、画像データを画像デコーダ６１に、音声デー
タを音声デコーダ６３にそれぞれ供給する。音声デコー
ダ６３は圧縮音声データを受取り、伸張してスピーカ６
５等の音声出力装置に出力する。このような音声デコー
ダとしては例えば、日本パイオニア社製ＣＤ１１０１，
１１０２、１１０３が適用できる。画像デコーダ６１
は、例えばＭＰＥＧ規格の動画データ用デコーダであ
り、受け取った圧縮動画データをフレームメモリ６７を
用いて伸張し、表示コントローラ６９に出力する。この
画像デコーダ６１としては、例えば米国Ｃ−Ｃｕｂｅ
Ｍｉｃｒｏｓｙｓｔｅｍｓ， Ｉｎｃ．のＣＬ４５０が
適用できる。表示コントローラ６９はＶＬバスコントロ
ーラ４９、ＣＰＵバス４１、フレームメモリ７５、フラ
ットパネルディスプレイ７１、およびＣＲＴ（ｃａｔｈ
ｏｄｅ ｒａｙ ｔｕｂｅ）７３と接続され、表示装置
７１、７３の水平同期制御、垂直同期制御、動画データ
の拡大縮小制御、動画データと表示データ（例えばＶＧ
Ａデータ）との重ね合わせ制御、フレームメモリ７５の
リード／ライト制御等を行う。フレームメモリ７５は図
６に示すように、表示データ用メモリ１０１および動画
データ用メモリ１０３で構成され、それぞれシリアル出
力付き２ポートＤＲＡＭで構成されている。このような
シリアル出力付き２ポートＤＡＲＭとしては、例えば東
芝社製ＴＣ５２８２５７Ｊ／ＳＺ／ＦＴ／ＴＲ−７０，
８０（２６２、１４４ワードｘ８ビット、５１２ロウｘ
５１２カラムｘ８ビット）が適用できる。
する。図５はこの発明の表示制御システムの全体を示す
ブロック図である。ＣＰＵバス４１には、システム全体
を制御するｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇｕｎ
ｉｔ （ＣＰＵ）４３、プログラムおよびデータを記憶
するメインメモリ４５、ＩＳＡバス５３を制御するＩＳ
Ａバスコントローラ４７、ＶＬバス４８を制御するＶＬ
バスコントローラ４９、およびＳＣＳＩバス５５を制御
するＳＣＳＩバスコントローラ５１が接続される。ＳＣ
ＳＩバス５５には、ＣＤ−ＲＯＭ５７が接続される。Ｃ
Ｄ−ＲＯＭ５７は、例えば、画像データと音声データを
圧縮し複合化したデータを記憶する。ＣＰＵ４３は、Ｃ
Ｄ−ＲＯＭ５７から読みだされた圧縮複合データをＣＰ
Ｕバス４１、ＩＳＡバスコントローラ４７、およびＩＳ
Ａバス５３を介して受取り、画像データと音声データと
に分離し、画像データを画像デコーダ６１に、音声デー
タを音声デコーダ６３にそれぞれ供給する。音声デコー
ダ６３は圧縮音声データを受取り、伸張してスピーカ６
５等の音声出力装置に出力する。このような音声デコー
ダとしては例えば、日本パイオニア社製ＣＤ１１０１，
１１０２、１１０３が適用できる。画像デコーダ６１
は、例えばＭＰＥＧ規格の動画データ用デコーダであ
り、受け取った圧縮動画データをフレームメモリ６７を
用いて伸張し、表示コントローラ６９に出力する。この
画像デコーダ６１としては、例えば米国Ｃ−Ｃｕｂｅ
Ｍｉｃｒｏｓｙｓｔｅｍｓ， Ｉｎｃ．のＣＬ４５０が
適用できる。表示コントローラ６９はＶＬバスコントロ
ーラ４９、ＣＰＵバス４１、フレームメモリ７５、フラ
ットパネルディスプレイ７１、およびＣＲＴ（ｃａｔｈ
ｏｄｅ ｒａｙ ｔｕｂｅ）７３と接続され、表示装置
７１、７３の水平同期制御、垂直同期制御、動画データ
の拡大縮小制御、動画データと表示データ（例えばＶＧ
Ａデータ）との重ね合わせ制御、フレームメモリ７５の
リード／ライト制御等を行う。フレームメモリ７５は図
６に示すように、表示データ用メモリ１０１および動画
データ用メモリ１０３で構成され、それぞれシリアル出
力付き２ポートＤＲＡＭで構成されている。このような
シリアル出力付き２ポートＤＡＲＭとしては、例えば東
芝社製ＴＣ５２８２５７Ｊ／ＳＺ／ＦＴ／ＴＲ−７０，
８０（２６２、１４４ワードｘ８ビット、５１２ロウｘ
５１２カラムｘ８ビット）が適用できる。
【００４０】また、ＣＰＵ４３は高速のローカルバスで
あるＶＬバス４８を介して表示コントローラ６９にセッ
トするパラメータ等のデータを表示コントローラ６９に
送る。
あるＶＬバス４８を介して表示コントローラ６９にセッ
トするパラメータ等のデータを表示コントローラ６９に
送る。
【００４１】図６は図５に示した表示コントローラの詳
細ブロック図である。図６に示すように表示制御回路６
９は、ＣＲＴコントローラ７７、メモリコントローラ７
９、パラレル−シリアル（Ｐ−Ｓ）変換回路８１、スケ
ーリングコントローラ８３、ＹＵＶ−ＲＧＢ変換回路８
５、カラーパレット８７、マルチプレクサ８９，９３、
カラールックアップテーブル９１、Ｄ／Ａコンバータ
（ＤＡＣ）９５、ＬＣＤフレームコントローラ９７およ
びＳｕｍｍｉｎｇ−ｃｏｌｏｒｓ−ｔｏ−ｇｒａｙ−ｓ
ｃａｌｅ回路９９を有する。ＣＲＴコントローラ７７は
水平同期制御、垂直同期制御等表示に必要な基本的制御
を行う。メモリ制御回路７９は、表示データメモリ１０
１に対する表示データ（例えばＶＧＡデータ）のリード
／ライト制御、および動画メモリ１０３に対する動画デ
ータのリード／ライト制御を行う。さらに、ＣＲＴコン
トローラ７７は、スケーリングコントローラ８３に対し
て動画データを拡大または縮小する倍率を示すデータを
バス１１２を介して供給する。表示データメモリ１０１
は、表示データとして例えばＶＧＡグラフィックスデー
タ（４ビット／ピクセル）やＶＧＡテキストデータ、あ
るいはＳＶＧＡグラフィックスデータ（８ビット／ピク
セルまたは１６ビット／ピクセル）を格納する。動画デ
ータメモリ１０３は図８に示すビデオデコーダ６１から
出力される動画データを格納する。動画データメモリ１
０３から出力される動画データはＹＵＶ−ＲＧＢ変換回
路８５を介してスケーリングコントローラ８３に出力さ
れる。ＹＵＶ−ＲＧＢ変換回路８５はビデオデコーダ６
１から供給された動画データがＹＵＶシステムの動画デ
ータである場合に次式（１）にもとずいてＲＧＢシステ
ムに変換する。なお、ビデオデコーダ６１から出力され
る動画データがＲＧＢシステムである場合には、ＹＵＶ
−ＲＧＢ変換回路８５は入力された動画データをバイパ
スする。
細ブロック図である。図６に示すように表示制御回路６
９は、ＣＲＴコントローラ７７、メモリコントローラ７
９、パラレル−シリアル（Ｐ−Ｓ）変換回路８１、スケ
ーリングコントローラ８３、ＹＵＶ−ＲＧＢ変換回路８
５、カラーパレット８７、マルチプレクサ８９，９３、
カラールックアップテーブル９１、Ｄ／Ａコンバータ
（ＤＡＣ）９５、ＬＣＤフレームコントローラ９７およ
びＳｕｍｍｉｎｇ−ｃｏｌｏｒｓ−ｔｏ−ｇｒａｙ−ｓ
ｃａｌｅ回路９９を有する。ＣＲＴコントローラ７７は
水平同期制御、垂直同期制御等表示に必要な基本的制御
を行う。メモリ制御回路７９は、表示データメモリ１０
１に対する表示データ（例えばＶＧＡデータ）のリード
／ライト制御、および動画メモリ１０３に対する動画デ
ータのリード／ライト制御を行う。さらに、ＣＲＴコン
トローラ７７は、スケーリングコントローラ８３に対し
て動画データを拡大または縮小する倍率を示すデータを
バス１１２を介して供給する。表示データメモリ１０１
は、表示データとして例えばＶＧＡグラフィックスデー
タ（４ビット／ピクセル）やＶＧＡテキストデータ、あ
るいはＳＶＧＡグラフィックスデータ（８ビット／ピク
セルまたは１６ビット／ピクセル）を格納する。動画デ
ータメモリ１０３は図８に示すビデオデコーダ６１から
出力される動画データを格納する。動画データメモリ１
０３から出力される動画データはＹＵＶ−ＲＧＢ変換回
路８５を介してスケーリングコントローラ８３に出力さ
れる。ＹＵＶ−ＲＧＢ変換回路８５はビデオデコーダ６
１から供給された動画データがＹＵＶシステムの動画デ
ータである場合に次式（１）にもとずいてＲＧＢシステ
ムに変換する。なお、ビデオデコーダ６１から出力され
る動画データがＲＧＢシステムである場合には、ＹＵＶ
−ＲＧＢ変換回路８５は入力された動画データをバイパ
スする。
【００４２】 Ｇ＝Ｙ−０．５０９２２８Ｖ−０．１９４８８８Ｕ Ｒ＝Ｙ＋Ｖ Ｂ＝Ｙ＋Ｕ 但し ０．０＜Ｇ，Ｒ，Ｂ＜１．０ ０．０＜Ｙ＜１．０ −．０７０１＜Ｖ＜＋０．７０１ −０．８８６＜Ｕ＜＋０．８８６ ．．．（１） なお、Ｙは輝度を、Ｕ，Ｖは色度を表す。
【００４３】スケーリングコントローラ８３はＣＲＴコ
ントローラ７７により設定された倍率で、メモリ１０３
から読みだされた動画データの拡大または縮小を行い、
バス１０４を介してマルチプレクサ９３に出力する。動
画データの拡大または縮小の詳細については、上述した
特願平４−１３５１８９号に記述されている。
ントローラ７７により設定された倍率で、メモリ１０３
から読みだされた動画データの拡大または縮小を行い、
バス１０４を介してマルチプレクサ９３に出力する。動
画データの拡大または縮小の詳細については、上述した
特願平４−１３５１８９号に記述されている。
【００４４】並列−直列（Ｐ−Ｓ）変換回路８１にはメ
モリコントローラ７９からバス１１１を介してテキスト
データが、また、表示データメモリ１０１からＶＧＡま
たはＳＶＧＡのグラフィックスデータが供給される。Ｐ
−Ｓ変換回路８１は、バス１１２を介してＣＲＴコント
ローラ７７から供給される表示モードを示すデータに応
じてバス１１２または１１３から供給されたパラレルデ
ータをシリアルデータに変換し、４ビット／ピクセルデ
ータ（ＶＧＡデータ）、８ビット／ピクセルデータ（Ｓ
ＶＧＡ）、または１６ビット／ピクセルデータ（ＳＶＧ
Ａのダイレクトカラーモード）をバス１０７、１０９、
１０５にそれぞれ出力する。すなわち、バス１０７を介
して出力される画素データはプレーンピクセルモードの
画素データ（１画素が４枚のメモリプレーン（Ｒプレー
ン、Ｇプレーン、Ｂプレーン、Ｉプレーン）に記憶され
る）であり、この実施例では、ＶＧＡモードの画素デー
タである。この４ビットのピクセルデータはカラーパレ
ット８７に供給され、１６通りの表示データのいずれか
１つが選択され、６ビットの表示データとしてマルチプ
レクサ８９に供給される。また、バス１０９を介して出
力されるＳＶＧＡの８ビットのピクセルデータ（２５６
色、パックドピクセルモード、または８プレーンモード
とも呼ばれる）はカラーパレット８７を介さずににマル
チプレクサ８９に直接供給される。マルチプレクサ８９
は、バス１０９を介して供給された８ビットのピクセル
データまたはカラーパレット８７から出力された６ビッ
トデータにさらに２ビット付加した８ビットデータを選
択し、カラールックアップテーブル（ＣＬＵＴ）９１に
出力する。ＣＬＵＴは、Ｒ，Ｇ，Ｂそれぞれについて、
６ビット（６４通りの色）からなる２５６通りの表示デ
ータを記憶し、入力される８ビットデータに対応した１
８ビットの表示データをマルチプレクサ９３に出力す
る。
モリコントローラ７９からバス１１１を介してテキスト
データが、また、表示データメモリ１０１からＶＧＡま
たはＳＶＧＡのグラフィックスデータが供給される。Ｐ
−Ｓ変換回路８１は、バス１１２を介してＣＲＴコント
ローラ７７から供給される表示モードを示すデータに応
じてバス１１２または１１３から供給されたパラレルデ
ータをシリアルデータに変換し、４ビット／ピクセルデ
ータ（ＶＧＡデータ）、８ビット／ピクセルデータ（Ｓ
ＶＧＡ）、または１６ビット／ピクセルデータ（ＳＶＧ
Ａのダイレクトカラーモード）をバス１０７、１０９、
１０５にそれぞれ出力する。すなわち、バス１０７を介
して出力される画素データはプレーンピクセルモードの
画素データ（１画素が４枚のメモリプレーン（Ｒプレー
ン、Ｇプレーン、Ｂプレーン、Ｉプレーン）に記憶され
る）であり、この実施例では、ＶＧＡモードの画素デー
タである。この４ビットのピクセルデータはカラーパレ
ット８７に供給され、１６通りの表示データのいずれか
１つが選択され、６ビットの表示データとしてマルチプ
レクサ８９に供給される。また、バス１０９を介して出
力されるＳＶＧＡの８ビットのピクセルデータ（２５６
色、パックドピクセルモード、または８プレーンモード
とも呼ばれる）はカラーパレット８７を介さずににマル
チプレクサ８９に直接供給される。マルチプレクサ８９
は、バス１０９を介して供給された８ビットのピクセル
データまたはカラーパレット８７から出力された６ビッ
トデータにさらに２ビット付加した８ビットデータを選
択し、カラールックアップテーブル（ＣＬＵＴ）９１に
出力する。ＣＬＵＴは、Ｒ，Ｇ，Ｂそれぞれについて、
６ビット（６４通りの色）からなる２５６通りの表示デ
ータを記憶し、入力される８ビットデータに対応した１
８ビットの表示データをマルチプレクサ９３に出力す
る。
【００４５】さらに、マルチプレクサ９３にはＰ−Ｓ変
換回路８１からＳＶＧＡの１６ビット／ピクセル（６４
Ｋ色モード、ダイレクトカラーモードまたはハイカラー
モードとも呼ばれる）データが供給されるとともに、ス
ケーリングコントローラ８３から１６ビットの動画デー
タが供給される。マルチプクレサ９３は１６ビットの動
画データとＰ−Ｓ変換回路８１からの１６ビットのダイ
クレトカラーモードの表示データまたは、１６ビットの
動画データとＣＬＵＴ９１からの１８ビットの表示デー
タとの重ね合わせを行い、１８ビットビットの表示デー
タとして、ＤＡＣ９５、ＬＣＤフレームコントローラ９
７およびｓｕｍｍｉｎｇ−ｃｏｌｏｒｓ−ｔｏ−ｇｒａ
ｙ−ｓｃａｌｅ回路９９に出力する。なお、重ね合わせ
の制御の詳細については、上述した特願平４−１３５１
８９号に記載されている。なお、重ね合わせ制御が行わ
れない場合には、マルチプレクサ９３は表示データのみ
あるいは動画データのみを出力する。
換回路８１からＳＶＧＡの１６ビット／ピクセル（６４
Ｋ色モード、ダイレクトカラーモードまたはハイカラー
モードとも呼ばれる）データが供給されるとともに、ス
ケーリングコントローラ８３から１６ビットの動画デー
タが供給される。マルチプクレサ９３は１６ビットの動
画データとＰ−Ｓ変換回路８１からの１６ビットのダイ
クレトカラーモードの表示データまたは、１６ビットの
動画データとＣＬＵＴ９１からの１８ビットの表示デー
タとの重ね合わせを行い、１８ビットビットの表示デー
タとして、ＤＡＣ９５、ＬＣＤフレームコントローラ９
７およびｓｕｍｍｉｎｇ−ｃｏｌｏｒｓ−ｔｏ−ｇｒａ
ｙ−ｓｃａｌｅ回路９９に出力する。なお、重ね合わせ
の制御の詳細については、上述した特願平４−１３５１
８９号に記載されている。なお、重ね合わせ制御が行わ
れない場合には、マルチプレクサ９３は表示データのみ
あるいは動画データのみを出力する。
【００４６】Ｄ／Ａコンバータ９５はマルチプレクサ９
３から出力された１８ビットのデジタル表示データをＲ
ＧＢのアナログ信号に変換し、ＣＲＴ１１５に供給す
る。ＬＣＤフレームコントローラ９７はマルチプレクサ
９３から供給された１８ビットのＲＧＢデータをカラー
フラットパネルディスプレイ１１７に表示するための制
御を行う。
３から出力された１８ビットのデジタル表示データをＲ
ＧＢのアナログ信号に変換し、ＣＲＴ１１５に供給す
る。ＬＣＤフレームコントローラ９７はマルチプレクサ
９３から供給された１８ビットのＲＧＢデータをカラー
フラットパネルディスプレイ１１７に表示するための制
御を行う。
【００４７】Ｓｕｍｍｉｎｇ−ｃｏｌｏｒｓ−ｔｏ−ｇ
ｒａｙ−ｓｃａｌｅ回路９９は、マルチプレクサ９３か
ら出力される１８ビットの表示データをモノクロームデ
ータに変換する。変換されたモノクロデータは、ＬＣＤ
フレームコントローラ９７の制御のもとに、モノクロー
ムフラットパネルディスプレイ１１９に表示される。
ｒａｙ−ｓｃａｌｅ回路９９は、マルチプレクサ９３か
ら出力される１８ビットの表示データをモノクロームデ
ータに変換する。変換されたモノクロデータは、ＬＣＤ
フレームコントローラ９７の制御のもとに、モノクロー
ムフラットパネルディスプレイ１１９に表示される。
【００４８】図７は図５に示すホストＣＰＵ４３が表示
データメモリ１０１および動画データメモリ１０３にデ
ータを書き込むときのタイミングを示すタイミングチャ
ートである。
データメモリ１０１および動画データメモリ１０３にデ
ータを書き込むときのタイミングを示すタイミングチャ
ートである。
【００４９】図７（Ａ）はメモリクロック信号を、図７
（Ｂ）はメモリアドレスを、図７（Ｃ）はＲＡＳ（ｒｏ
ｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号を、図７
（Ｄ）および図７（Ｅ）はＣＡＳ（ｃｏｌｕｍｎ ａｄ
ｄｒｅｓｓ ｓｔｒｏｂｅ）信号を、図７（Ｆ）はライ
トイネーブル信号を、図７（Ｇ）は、書き込まれるデー
タを、図７（Ｈ）はアウトプットイネーブル信号を、図
７（Ｉ）はメモリから読みだされるデータをそれぞれ表
す。
（Ｂ）はメモリアドレスを、図７（Ｃ）はＲＡＳ（ｒｏ
ｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号を、図７
（Ｄ）および図７（Ｅ）はＣＡＳ（ｃｏｌｕｍｎ ａｄ
ｄｒｅｓｓ ｓｔｒｏｂｅ）信号を、図７（Ｆ）はライ
トイネーブル信号を、図７（Ｇ）は、書き込まれるデー
タを、図７（Ｈ）はアウトプットイネーブル信号を、図
７（Ｉ）はメモリから読みだされるデータをそれぞれ表
す。
【００５０】図８は、高速ページモードにおける、表示
データメモリ１０１および動画データメモリ１０３にデ
ータを書き込むときのタイミングを示すタイミングチャ
ートである。高速ページモードでは、ＲＡＳのたち下が
りでロウアドレスを設定した後、ＲＡＳを”Ｌ”レベル
の状態で複数のＣＡＳサイクルを実行することにより、
同一のロウアドレス上のメモリセルを高速にアクセスす
ることができる。
データメモリ１０１および動画データメモリ１０３にデ
ータを書き込むときのタイミングを示すタイミングチャ
ートである。高速ページモードでは、ＲＡＳのたち下が
りでロウアドレスを設定した後、ＲＡＳを”Ｌ”レベル
の状態で複数のＣＡＳサイクルを実行することにより、
同一のロウアドレス上のメモリセルを高速にアクセスす
ることができる。
【００５１】図９はＣＰＵ４３が表示メモリ１０１に格
納されているテキストデータを、メモリデータバス１０
０、メモリコントローラ７９、およびバス１１１を介し
てＰ−Ｓ変換回路８１に出力する際のリードタイミング
を示す。
納されているテキストデータを、メモリデータバス１０
０、メモリコントローラ７９、およびバス１１１を介し
てＰ−Ｓ変換回路８１に出力する際のリードタイミング
を示す。
【００５２】図１０は、表示データメモリ１０１からグ
ラフィックスデータをバス１１３を介して読みだす場
合、および動画データメモリ１０３から動画データをバ
ス１０２を介して読みだす場合のタイミングを示す。な
お、図１０（Ｇ）に示すＤＳＦ信号は、マルチポートダ
イナミックＲＡＭの基本機能に加え、フラッシュライ
ト、ブロックライト等の高速クリア機能他、データレジ
スタをスプリットレジスタとして働かせ、シリアルクロ
ックと非同期なデータ転送を可能にするスプリットリー
ド／ライト転送機能等の特殊機能をコントロールする。
また、図１０（Ｊ）のＱＳＦ信号は、スプリットレジス
タモード動作時に、上位、下位いずれかのＳＡＭが動作
中かを示すための出力信号である。ＱＳＦが”Ｌ”レベ
ルの時には、下位ＳＡＭ（ビット０−１２７）がアクテ
ィブとなり、ＱＳＦが”Ｈ”レベルのときには、上位Ｓ
ＡＭ（ビット１２８−２５５）がアクティブとなる。Ｑ
ＳＦが変化後、ｔＳＴＳ経過後、非アクティブのＳＡＭ
に対してスプリットリード／ライト転送を実行すること
ができる。
ラフィックスデータをバス１１３を介して読みだす場
合、および動画データメモリ１０３から動画データをバ
ス１０２を介して読みだす場合のタイミングを示す。な
お、図１０（Ｇ）に示すＤＳＦ信号は、マルチポートダ
イナミックＲＡＭの基本機能に加え、フラッシュライ
ト、ブロックライト等の高速クリア機能他、データレジ
スタをスプリットレジスタとして働かせ、シリアルクロ
ックと非同期なデータ転送を可能にするスプリットリー
ド／ライト転送機能等の特殊機能をコントロールする。
また、図１０（Ｊ）のＱＳＦ信号は、スプリットレジス
タモード動作時に、上位、下位いずれかのＳＡＭが動作
中かを示すための出力信号である。ＱＳＦが”Ｌ”レベ
ルの時には、下位ＳＡＭ（ビット０−１２７）がアクテ
ィブとなり、ＱＳＦが”Ｈ”レベルのときには、上位Ｓ
ＡＭ（ビット１２８−２５５）がアクティブとなる。Ｑ
ＳＦが変化後、ｔＳＴＳ経過後、非アクティブのＳＡＭ
に対してスプリットリード／ライト転送を実行すること
ができる。
【００５３】図１０（Ｆ）に示すＯＥ￣信号は、リード
時にＯＥ￣が”Ｌ”レベルで出力バッファがＯＮ状
態、”Ｈ”レベルでＯＦＦ状態となる。ＲＡＳの立ち下
がりでＯＥ￣が”Ｌ”レベルの時は、データ転送サイク
ルとなり、ＲＡＭ−ＳＡＭ間のデータ転送をコントロー
ルする。図１０（Ｅ）に示すＷＥ￣信号は、ＲＡＳ￣の
立ち下がりでＷＥが”Ｈ”レベルの時、リード転送（Ｒ
ＡＭからＳＡＭへの転送）、”Ｌ”レベルの時は、ライ
ト転送（ＳＡＭからＲＡＭへの転送）となる。なお、こ
こでいうリード転送とは、ＲＡＭアレー中の選択された
１ロウ分のデータ（２５６ｘ１６ビット）をＳＡＭレジ
スタにロードする動作で、ＲＡＳ￣の立ち下がり時、Ｃ
ＡＳ￣を”Ｈ”レベル、ＯＥ￣を”Ｈ”レベル、ＷＥ￣
を”Ｈ”レベルにすることで実行される。また、この時
アドレスが取り込まれる。リード転送サイクルは、ＯＥ
￣の立ち上がりで完了する。また、ＳＡＭのシリアルポ
インタのスタートアドレスは、ＣＡＳ￣の立ち下がりで
ＭＡ８−０より取り込まれる。転送完了後、ＳＡＭポー
トは、シリアル出力モードに切り替わり、シリアルクロ
ックの立ち上がりに同期し、ＳＡＭのスタートアドレス
からのデータをシリアルに出力することができる。
時にＯＥ￣が”Ｌ”レベルで出力バッファがＯＮ状
態、”Ｈ”レベルでＯＦＦ状態となる。ＲＡＳの立ち下
がりでＯＥ￣が”Ｌ”レベルの時は、データ転送サイク
ルとなり、ＲＡＭ−ＳＡＭ間のデータ転送をコントロー
ルする。図１０（Ｅ）に示すＷＥ￣信号は、ＲＡＳ￣の
立ち下がりでＷＥが”Ｈ”レベルの時、リード転送（Ｒ
ＡＭからＳＡＭへの転送）、”Ｌ”レベルの時は、ライ
ト転送（ＳＡＭからＲＡＭへの転送）となる。なお、こ
こでいうリード転送とは、ＲＡＭアレー中の選択された
１ロウ分のデータ（２５６ｘ１６ビット）をＳＡＭレジ
スタにロードする動作で、ＲＡＳ￣の立ち下がり時、Ｃ
ＡＳ￣を”Ｈ”レベル、ＯＥ￣を”Ｈ”レベル、ＷＥ￣
を”Ｈ”レベルにすることで実行される。また、この時
アドレスが取り込まれる。リード転送サイクルは、ＯＥ
￣の立ち上がりで完了する。また、ＳＡＭのシリアルポ
インタのスタートアドレスは、ＣＡＳ￣の立ち下がりで
ＭＡ８−０より取り込まれる。転送完了後、ＳＡＭポー
トは、シリアル出力モードに切り替わり、シリアルクロ
ックの立ち上がりに同期し、ＳＡＭのスタートアドレス
からのデータをシリアルに出力することができる。
【００５４】表示データメモリ１０１および動画データ
メモリ１０３はそれぞれ２ポートＤＲＡＭで構成され
る。２ポートＤＲＡＭ（ランダムアクセスのＲＡＭポー
トと高速シリアルアクセスのＳＡＭポートを有したＤＲ
ＡＭ）は図１１に示すようにＤＲＡＭ部およびＳＲＡＭ
部で構成されている。グラフィックスモードでは、ＳＡ
Ｍ（ｓｅｒｉａｌ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ポー
トを使用してシリアルにデータがリードされる。すなわ
ち、メモリアドレスにより選択されたＲＡＭアレー中の
１ロウ分のデータ（５１２ワードｘ３２ビットまたは２
５６ワードｘ３２ビット）をＳＡＭレジスタ（ＳＲＡＭ
部）に転送し、１ロウ分のデータをシリアルにリードす
る。ＳＡＭレジスタを２分割し、交互に転送動作を行う
ことにより、シリアル出力は、間断することなく次のロ
ウのデータをリードする。
メモリ１０３はそれぞれ２ポートＤＲＡＭで構成され
る。２ポートＤＲＡＭ（ランダムアクセスのＲＡＭポー
トと高速シリアルアクセスのＳＡＭポートを有したＤＲ
ＡＭ）は図１１に示すようにＤＲＡＭ部およびＳＲＡＭ
部で構成されている。グラフィックスモードでは、ＳＡ
Ｍ（ｓｅｒｉａｌ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ポー
トを使用してシリアルにデータがリードされる。すなわ
ち、メモリアドレスにより選択されたＲＡＭアレー中の
１ロウ分のデータ（５１２ワードｘ３２ビットまたは２
５６ワードｘ３２ビット）をＳＡＭレジスタ（ＳＲＡＭ
部）に転送し、１ロウ分のデータをシリアルにリードす
る。ＳＡＭレジスタを２分割し、交互に転送動作を行う
ことにより、シリアル出力は、間断することなく次のロ
ウのデータをリードする。
【００５５】
【発明の効果】この発明の表示制御装置によれば、ビデ
オメモリに動画を一旦記憶させるので、読みだし手法を
調整することにより動画の表示位置、サイズを適当に調
整できる。
オメモリに動画を一旦記憶させるので、読みだし手法を
調整することにより動画の表示位置、サイズを適当に調
整できる。
【００５６】また、ビデオＤＡＣはカラールックアップ
の出力と外部から供給されるデータを切り替えてＤＡＣ
に供給できるので、ビデオデータの単独表示と動画とビ
デオデータの重ね合わせ表示を切り替える場合等に有効
である。
の出力と外部から供給されるデータを切り替えてＤＡＣ
に供給できるので、ビデオデータの単独表示と動画とビ
デオデータの重ね合わせ表示を切り替える場合等に有効
である。
【００５７】また、この発明によれば、画像データ書き
込み用ＦＩＦＯおよび画像データ読みだし用ＦＩＦＯを
必要としないため、大幅なハードウエア量の簡素化、画
像データのフレームバッファメモリへの書き込みとビデ
オメモリからの表示データの読みだしを独立に行うた
め、表示データの読みだしに係わらず容量の多い画像デ
ータの書き込みに対応でき、高速な画像データの表示が
できる。
込み用ＦＩＦＯおよび画像データ読みだし用ＦＩＦＯを
必要としないため、大幅なハードウエア量の簡素化、画
像データのフレームバッファメモリへの書き込みとビデ
オメモリからの表示データの読みだしを独立に行うた
め、表示データの読みだしに係わらず容量の多い画像デ
ータの書き込みに対応でき、高速な画像データの表示が
できる。
【図１】この発明の表示制御システムの一実施例を示す
ブロック図；
ブロック図；
【図２】図１に示す実施例において、縦４８０横６４０
ドットの解像度のＣＲＴにビデオデータを表示し、第１
００走査線から第３４０走査線の第０ドットから第３５
９ドットの範囲に動画を重ねて表示する場合の一例を示
す図；
ドットの解像度のＣＲＴにビデオデータを表示し、第１
００走査線から第３４０走査線の第０ドットから第３５
９ドットの範囲に動画を重ねて表示する場合の一例を示
す図；
【図３】図１に示す実施例において、変換テーブルと表
示読みだし制御回路のデータ出力のタイミングを示すタ
イミングチャート。
示読みだし制御回路のデータ出力のタイミングを示すタ
イミングチャート。
【図４】図１に示すビデオＤＡＣの構成の一例を示すブ
ロック図；
ロック図；
【図５】この発明の表示制御システムの第２実施例を示
すブロック図；
すブロック図；
【図６】図５に示したディスプレイコントローラの詳細
ブロック図；
ブロック図；
【図７】ホストＣＰＵから表示メモリおよび動画メモリ
にそれぞれ表示データおよび動画データを書き込む際の
タイミングを示すタイミングチャート；
にそれぞれ表示データおよび動画データを書き込む際の
タイミングを示すタイミングチャート；
【図８】高速ページモードで、ホストＣＰＵから表示メ
モリおよび動画メモリにそれぞれ表示データおよび動画
データを書き込む際のタイミングを示すタイミングチャ
ート；
モリおよび動画メモリにそれぞれ表示データおよび動画
データを書き込む際のタイミングを示すタイミングチャ
ート；
【図９】表示メモリからテキストデータをリードする際
のタイミングを示すタイミングチャート；
のタイミングを示すタイミングチャート；
【図１０】２ポートＤＲＡＭで構成された表示メモリお
よび動画メモリから表示データおよび動画データをシリ
アルリードする際のタイミングを示すタイミングチャー
ト；
よび動画メモリから表示データおよび動画データをシリ
アルリードする際のタイミングを示すタイミングチャー
ト；
【図１１】図１０のタイミングチャートで示されるタイ
ミングでデータをシリアルリードする際のＤＲＡＭから
ＳＲＡＭへの転送を概念的に示す図。
ミングでデータをシリアルリードする際のＤＲＡＭから
ＳＲＡＭへの転送を概念的に示す図。
１１…光ディスク装置、１３…ビデオデコーダ、１５…
動画書き込み制御回路、１７…メモリ制御回路、１９…
マイクロプロセッサユニット、２１…メモリ読みだし制
御回路、２３…動画読みだし制御回路、２５…変換テー
ブル、２７…重ね合わせ制御回路、２９…表示読みだし
制御回路、３１…ビデオＤＡＣ、３３…ＣＲＴ、３５…
フラットパネル制御回路、３７…フラットディスプレ
イ、４１…ＣＰＵバス、４３…ＣＰＵ，４５…メインメ
モリ、４７…ＩＳＡバスコントローラ、４９…ＶＬバス
コントローラ、５５…ＳＣＳＩバス、５７…ＣＤ−ＲＯ
Ｍ、５９…システムデコーダ、６１…画像デコーダ、６
３…音声デコーダ、６７…フレームメモリ、６９…表示
コントローラ、７１…フラットパネルディスプレイ、７
５…フレームメモリ、７７…ＣＲＴコントローラ、７９
…メモリコントローラ、８１…Ｐ−Ｓ変換回路、８３…
スケーリングコントローラ、８５…ＹＵＶ−ＲＧＢコン
バータ、８９…マルチプレクサ、９５…ＤＡＣ、９７…
ＬＣＤフレームコントローラ、９９…ｓｕｍｍｉｎｇ
ＲＧＢ ｔｏ Ｍｏｎｏ回路、１０１…表示デーア用メ
モリ、１０３…動画データ用メモリ
動画書き込み制御回路、１７…メモリ制御回路、１９…
マイクロプロセッサユニット、２１…メモリ読みだし制
御回路、２３…動画読みだし制御回路、２５…変換テー
ブル、２７…重ね合わせ制御回路、２９…表示読みだし
制御回路、３１…ビデオＤＡＣ、３３…ＣＲＴ、３５…
フラットパネル制御回路、３７…フラットディスプレ
イ、４１…ＣＰＵバス、４３…ＣＰＵ，４５…メインメ
モリ、４７…ＩＳＡバスコントローラ、４９…ＶＬバス
コントローラ、５５…ＳＣＳＩバス、５７…ＣＤ−ＲＯ
Ｍ、５９…システムデコーダ、６１…画像デコーダ、６
３…音声デコーダ、６７…フレームメモリ、６９…表示
コントローラ、７１…フラットパネルディスプレイ、７
５…フレームメモリ、７７…ＣＲＴコントローラ、７９
…メモリコントローラ、８１…Ｐ−Ｓ変換回路、８３…
スケーリングコントローラ、８５…ＹＵＶ−ＲＧＢコン
バータ、８９…マルチプレクサ、９５…ＤＡＣ、９７…
ＬＣＤフレームコントローラ、９９…ｓｕｍｍｉｎｇ
ＲＧＢ ｔｏ Ｍｏｎｏ回路、１０１…表示デーア用メ
モリ、１０３…動画データ用メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/06 Ｇ０６Ｆ 15/66 ３１０ Ｈ０４Ｎ 5/262 ４５０ 9365−5Ｈ 15/72 ３１０
Claims (11)
- 【請求項１】動画データと動画データに重ね合わせて表
示される重ね合わせ対象データを記憶するビデオメモリ
と； 前記動画データと前記重ね合わせ対象データを前記ビデ
オメモリに書き込む手段と； 前記ビデオメモリから動画データを読みだす第１読みだ
し手段と； デジタル色情報を保持する色変換テーブル手段と； 前記ビデオメモリに記憶されている前記重ね合わせ対象
データを読みだし、前記色変換テーブル手段を用いて前
記読みだした重ね合わせ対象データをデジタル色情報に
変換する第２読みだし手段と；前記動画データと重ねあわせ対象データとの論理和を取
り表示を行う透過処理と、前記動画データを前記重ねあ
わせ対象データに対して上書き表示する上書き処理を選
択的に指示するＣＰＵと； 前記ＣＰＵの指示に基づいて、 前記第２読みだし手段に
より得られるデジタル色情報と前記第１読みだし手段に
より得られた動画データを同期を取って重ね合わせる重
ね合わせ制御手段とを備えることを特徴とする表示制御
装置。 - 【請求項２】前記重ね合わせ制御手段は、 前記第１読みだし手段により得られた動画データのビッ
ト数を前記デジタル色情報のビット数と同一のビット数
に変換するビット数変換手段と；前記ＣＰＵが 上書きを指示するとき、前記ビット数変換
手段の出力を選択し、前記ＣＰＵが透過を指示すると
き、前記ビット数変換手段の出力と前記第２読みだし手
段により得られたデジタル色情報の論理和を求めて出力
する手段とで構成されることを特徴とする請求項１記載
の表示制御装置。 - 【請求項３】前記重ね合わせ制御手段の出力をアナログ
変換し、ＣＲＴ用のアナログ映像信号に変換する手段を
備えることを特徴とする請求項１記載の表示制御装置。 - 【請求項４】前記重ね合わせ制御手段の出力からフラッ
トパネルディスプレイ装置用のビデオデータを作成する
手段を備えることを特徴とする請求項１記載の表示制御
装置。 - 【請求項５】赤、緑、青用のデジタル色指定データを
赤、緑、青用のアナログ映像信号に変換するデジタルア
ナログコンバータと； カラールックアップテーブルの出力する第１の色指定デ
ータと外部から供給された第２の色指定データの一方を
選択して前記デジタルアナログコンーバータに供給する
入力切り替え手段と； 前記カラールックアップテーブルの出力する色指定デー
タを外部に出力する出力手段とを備えたことを特徴とす
る表示制御装置。 - 【請求項６】動画データと、パックドピクセルデータを
記憶するビデオメモリ手段と； 表示モードを示す表示モード信号を出力するＣＲＴ制御
回路と； 表示モード信号に従い、動画データおよびパックドピク
セルデータを前記ビデオメモリ手段に書き込むメモリ制
御手段と； 前記ＣＲＴ制御回路からの表示モード信号に従いパック
ドピクセルデータを並列−直列変換し、１ドット表示に
必要な色データに変換する並列−直列変換手段と； 前記メモリ制御手段により読みだされた動画データと前
記直列変換されたパックドピクセルデータを選択的に出
力する選択回路とを備えることを特徴とする表示制御装
置。 - 【請求項７】前記ビデオメモリ手段はグラフィックデー
タが１画素４ビットデータで構成されたプレーンデータ
を記憶し、Ｒ，Ｇ，Ｂそれぞれについて２ビット（４通
りの色）から成る１６通りの表示データを記憶し、前記
並列−直列変換手段から出力されたプレーンデータに対
応した６ビットの表示データを出力するカラーパレット
手段と； Ｒ，Ｇ，Ｂそれぞれについて６ビット（６４通りの色）
から成る２５６通りの表示データを記憶し、前記カラー
パレット手段からの６ビット出力に２ビット付加した８
ビットデータを入力し、対応する１８ビットのデータを
出力するカラールックアップテーブル手段と； 前記カラールックアップテーブル手段から出力される１
８ビットのデジタル表示データをＲ，Ｇ，Ｂのアナログ
信号に変換するデジタル／アナログ変換手段とをさらに
備えたことを特徴とする請求項６記載の表示制御装置。 - 【請求項８】前記パックドピクセルデータはグラフィッ
クデータが１画素８ビットデータで構成された８プレー
ンモードデータであり、 Ｒ，Ｇ，Ｂそれぞれについて６ビット（６４通りの色）
から成る２５６通りの表示データを記憶し、入力された
８プレーンモードデータに対応した１８ビットのデータ
を出力するカラールックアップテーブル手段と； 前記カラールックアップテーブル手段から出力される１
８ビットのデジタル表示データをＲ，Ｇ，Ｂのアナログ
信号に変換するデジタル／アナログ変換手段とをさらに
備えたことを特徴とする請求項６記載の表示制御装置。 - 【請求項９】前記パックドピクセルデータはグラフィッ
クデータが１画素１６ビットデータで構成されたダイレ
クトカラーデータであり、 前記ダイレクトカラーデータを変換した１８ビットのデ
ジタル表示データをＲ，Ｇ，Ｂのアナログ信号に変換す
るデジタル／アナログ変換手段とをさらに備えたことを
特徴とする請求項６記載の表示制御装置。 - 【請求項１０】動画データと、表示データを記憶する、
マルチポートｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ （ＲＡＭ）で構成されたビデオメモリ手段と； 表示モード信号に従い、動画データおよびパックドピク
セルデータを前記ビデオメモリ手段に書き込むメモリ制
御手段と； 前記表示モード信号に従いパックドピクセルデータを並
列−直列変換し、１ドット表示に必要な色データに変換
する並列−直列変換手段と； 前記メモリ制御手段により読みだされた動画データと前
記直列変換されたパックドピクセルデータを選択的に出
力する選択回路とを備えることを特徴とする表示制御装
置。 - 【請求項１１】動画データとグラフィックスデータを格
納するビデオメモリと； ＣＲＴ表示制御回路の制御信号に従い、前記ビデオメモ
リに前記動画データ及びグラフィックスデータの書き込
み及び読みだしを行うメモリ制御回路と； 表示モードに従い、前記読みだされたグラフィックスデ
ータを４ビットデータ／１画素または８ビットデータ／
１画素または１６ビットデータ／１画素に変換する並列
直列変換回路と； 前記４ビットデータ／１画素または８ビットデータ／１
画素を１８ビットのＲＧＢデータに色変換する回路と； ＣＲＴ制御回路の制御信号に従い、前記読みだされた動
画データ、１画素あたり１６ビットダイレクトカラーデ
ータ、または１８ビットの色変換ＲＧＢデータを選択的
に出力する選択回路と； 前記選択されたデジタルデータをアナログ信号に変換す
る回路とを備えることを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296638A JP2576029B2 (ja) | 1992-11-27 | 1993-11-26 | 表示制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31862492 | 1992-11-27 | ||
| JP4-318624 | 1992-11-27 | ||
| JP5296638A JP2576029B2 (ja) | 1992-11-27 | 1993-11-26 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0772851A JPH0772851A (ja) | 1995-03-17 |
| JP2576029B2 true JP2576029B2 (ja) | 1997-01-29 |
Family
ID=26560775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296638A Expired - Lifetime JP2576029B2 (ja) | 1992-11-27 | 1993-11-26 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576029B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4717570B2 (ja) * | 2005-09-15 | 2011-07-06 | 株式会社リコー | データ転送装置、表示装置、およびデータ転送方法 |
| JP5019204B2 (ja) | 2007-01-26 | 2012-09-05 | 株式会社東芝 | ガンマ補正回路、ガンマ補正方法及び画像処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264387A (ja) * | 1985-05-20 | 1986-11-22 | 松下電器産業株式会社 | 動画表示装置 |
| JPS6479787A (en) * | 1987-09-21 | 1989-03-24 | Yokogawa Electric Corp | Display information processor |
| JP2989627B2 (ja) * | 1990-02-05 | 1999-12-13 | 株式会社リコー | 動画表示装置 |
-
1993
- 1993-11-26 JP JP5296638A patent/JP2576029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0772851A (ja) | 1995-03-17 |
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