JPH05119734A - 表示制御装置 - Google Patents

表示制御装置

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JPH05119734A
JPH05119734A JP3307151A JP30715191A JPH05119734A JP H05119734 A JPH05119734 A JP H05119734A JP 3307151 A JP3307151 A JP 3307151A JP 30715191 A JP30715191 A JP 30715191A JP H05119734 A JPH05119734 A JP H05119734A
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Osamu Yuki
修 結城
Yuji Inoue
裕司 井上
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Abstract

(57)【要約】 【目的】 ディスプレイ装置の水平物理表示画素数が画
素データの水平表示画素数を前記水平物理表示画素数以
下の範囲で２n した画素数を大幅に越えるような場合に
も、表示品質を損なうことなく、最適な大きさの水平表
示サイズを提供する。 【構成】 表示画像データ転送ドット・クロックＤＯＴ
ＣＬＫとそれに同期した画像データを供給され該画像デ
ータをマトリックス電極を有するディスプレイ装置に映
像として表示する表示制御装置おいて、前記ドット・ク
ロックを任意の位置から任意の周期で間引くドット・ク
ロック間引き部２００と、この間引かれたドット・クロ
ックに同期する画像データをディスプレイ装置用の画像
データとして再編成する出力制御部１５０，２５０を設
ける。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、表示制御装置に関し、特に詳
しくはホスト装置から画像データ転送ドット・クロック
とともに供給される画像データを、マトリックス電極を
持つディスプレイ装置（ディジタルデイスプレイ装置）
に適切な大きさで表示するための表示制御装置に関す
る。
【０００２】
【従来の技術】従来、パーソナル・コンピュータ（以下
ＰＣと省略）ではディスプレイ装置に表示すべき映像信
号のサイズに一定の規格がなく、水平・垂直走査期間の
画素数を決めるモードなるものが多数存在する。これら
のモードに対応するため従来の表示制御装置は、表示部
以外を図２７のようにボーダ表示部としたり、図２６の
ように表示部を２n 倍したり、またはこれらのボーダ表
示と２n 倍した表示とを組み合わせることにより対処し
ようとしている。図２７および図２６は表示物理画素数
が１２８０×１０２４ドットのディスプレイ装置に、表
示画素数がそれぞれ１０２４×７６８ドットおよび６４
０×４８０ドットの画像データを表示する従来例を示
す。図２７はディスプレイ装置５００における１２８０
×１０２４ドットの表示物理画素のうち画像データと同
じ１０２４×７６８ドットの部分５２１に画像を表示
し、残りはボーダ表示部５２２として黒を表示したもの
である。図２６は、６４０×４８０ドットの画像データ
を１２８０×１０２４ドットのディスプレイ装置５００
にそのままボーダ表示したのではディスプレイ装置の画
像表示領域の１／４以下の領域しか表示に使われないた
め、画像データを縦横とも２倍に変換して１２８０×９
６０ドットの画素データを得、これをボーダ表示したも
のである。図２７および図２６において、５００はディ
スプレイ装置、５１１，５２１は表示部（表示画面）、
５１２，５１３，５２２はボーダ部である。
【０００３】
【発明が解決しようとする課題】しかしながら、固有の
画素数を持つディスプレイ装置が複数の水平表示モード
に対応するようにディスプレイ装置に汎用性を持たせる
場合は、従来のボーダ表示と２n 倍した表示の組み合わ
せでは不十分である。例えば図２５（ａ）に示すよう
に、水平表示サイズが７２０ドットの画面を、水平表示
物理画素数が１２８０ドットのディスプレイ装置に表示
する場合は２n 倍して表示すると画面の水平表示の一部
（７２０×２−１２８０＝１６０ドット）が切れた映像
となる。一方、図２５（ｂ）のようにボーダ表示だけで
この水平表示サイズ７２０ドットの画面の余白を埋める
とすると、１２８０−７２０＝５６０ドットがボーダ表
示５０２となり、実際の映像は表示部分５０１が極めて
小さいものとなる。
【０００４】なお、陰極線管（cathode ray tube：以下
ＣＴＲと省略する）への標準的な信号である水平同期、
垂直同期およびアナログ画像信号をコンピュータから供
給されて映像を表示するディジタルデイスプレイ装置と
しては、アナログ画像信号をディジタル画像データに変
換する際のＡ／Ｄ変換周期を制御することにより画像デ
ータの間引きまたは補間を行なう方法が知られている。
しかし、このＡ／Ｄ変換周期制御法では、間引く画像デ
ータの位置が設定できないため、間引くと見苦しくなる
位置の画像データを間引く可能性がある。
【０００５】本発明の目的は、上記の従来例における問
題点に鑑み、ディスプレイ装置の水平物理表示画素数が
画素データの水平表示画素数と上記図２５のような関係
にある場合にも、表示品質を損なうことなく、最適な大
きさの水平表示サイズを提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、図２に示さ
れるように画像データに同期して入力される画像データ
転送ドット・クロックＤＯＴＣＬＫを任意の位置から任
意の周期で間引くドット・クロック間引き部２００と表
示画素数を２n 倍するピクセル・セレクタ部１５０およ
びボーダ・タイミング発生部２２０により達成される。
前記ドット・クロック間引き部２００はその開始位置お
よび周期を設定する手段を有する。この手段によって画
像データの中から間引いても映像に差し支えないデータ
のみを間引くことができる。ピクセル・セレクタ部１５
０は表示画素数を２n にすることが可能でありドット・
クロック間引き部２００とピクセル・セレクタ部１５０
の組み合わせにより画像データの間引きまたは補間がで
きる。
【０００７】
【作用】本発明によれば、１水平ドット・クロックがド
ット・クロック間引き部２００によりディスプレイ装置
の有効水平画素数／２n に近い内輪の数に間引かれ、さ
らに画像データがピクセル・セレクタ部１５０で２k に
伸長されることにより、ボーダ部が少ない最適サイズで
ディスプレイ装置に表示される。また間引く位置の設定
は、映像に差し支えない画像データを間引くことを可能
とする。もし何等かの理由によりボーダを含んだ表示を
ディスプレイ装置に行ないたい場合には、間引く間隔を
調整することで可能となる。従って本装置を用いること
により元画像データ数が固有のディスプレイ装置の画素
数に一致しない場合にも最適な水平表示サイズが得られ
る。
【０００８】
【実施例】以下、本発明を実施例に基づきさらに詳しく
説明する。説明は以下の順序で行なう。 （１）装置の概要 （２）表示制御の概要 （３）表示制御装置の各部の構成 （３．１）ドット・クロック間引き部 （３．１．１）ドット・クロック間引き部回路構成 （３．２）ボーダ・タイミング発生部 （３．２．１）ボーダ・タイミング発生部回路構成 （３．３）モード情報レジスタ （３．３．１）モード情報レジスタ構成 （３．４）階調パレット・レジスタ （３．４．１）階調パレット・レジスタ構成 （３．５）情報処理部 （３．５．１）モード情報識別処理 （３．５．２）階調変換処理 （３．６）出力制御部 （３．６．１）デジタル階調パレット構成 （３．６．２）ピクセル・セレクタ部構成 （３．６．２．１）［２画素／ピクセル］出力部回路構
成 （３．６．２．２）［４画素／ピクセル］出力部回路構
成 （３．６．２．３）［８画素／ピクセル］出力部回路構
成 （３．６．３）信号スキュー部回路構成
【０００９】（１）装置の概要 図１は本発明の一実施例に係る表示装置の全体構成を示
し、図２は図１における表示制御装置５０のより詳細な
構成を示す。図において、ホストＣＰＵ１は拡張ＢＵＳ
を介してアドレス信号、データ信号およびリード／ライ
ト信号等のコントロール信号をグラフィックコントロー
ラ２および表示制御装置５０へ供給する。通常、ＣＲＴ
表示用に用いられるＬＳＩであるグラフィックコントロ
ーラ２は、表示サイズおよび表示色数に応じて多くのモ
ードを有し、これらのモードを指示する様々な信号を出
力する。本実施例ではグラフィックコントローラ２より
出力される水平同期信号ＨＳ、垂直同期信号ＶＳ、画像
データ転送クロックＤＯＴＣＬＫ、ブランク信号ＢＬＫ
およびピクセル・アドレスＰＩＸＡＤを用いる。ＶＲＡ
Ｍ３はコントローラ２と組み合わされ、画像データを記
憶するフレーム・メモリである。
【００１０】５０は本発明の特徴とする表示制御装置で
あり、各機能ブロックであるモード情報レジスタ１０
０、階調情報レジスタ１２０、ＭＰＵ８０、ドット・ク
ロック間引き部２００、ボーダ・タイミング発生部２２
０、信号スキュー部２５０、デジタル階調パレット９０
およびピクセル・セレクタ部１５０等により構成され
る。この表示制御装置５０は、ＣＰＵ１のＢＵＳを介し
てデータのリードを行ない、このデータに基づいて階調
変換処理やモード識別を行なって、本実施例で用いた強
誘電性液晶ディスプレイ装置３４０に適合した画像デー
タＦＤＡＴ［１５：０］、液晶用画像データ転送クロッ
クＦＣＬＫ、液晶用水平同期信号ＦＨＳ、液晶用垂直同
期信号ＦＶＳおよび液晶用ディスプレイ・イネーブル信
号ＦＤＩＳＰを生成する。これらの信号群はコントロー
ラ３００に供給される。
【００１１】コントローラ３００は、ＭＰＵ８０から供
給されるライン・モードＲＭＯＤ［２：０］信号から垂
直ライン数を判定し、ディスプレイ装置３４０の走査線
の１本または複数本同時駆動の制御信号をコモン・ドラ
イバ３２０に、画像データをセグメント・ドライバ３２
１に供給する。また前記コントローラ３００は表示画面
の枠３５２の駆動も行なう。３３０はディスプレイ装置
３４０の適切な位置に設けた温度センサである。コント
ローラ３００はこのセンサ３３０からの温度情報を供給
され、ディスプレイ装置３４０への駆動波形の生成、飛
び越し走査の制御を行なう。
【００１２】電源コントローラ３１０はコントローラ３
００より設定された電圧を適切に変圧して、表示ドライ
バ３２０，３２１がディスプレイ装置３４０の表示素子
に印加する電圧の制御を行なう。
【００１３】ディスプレイ装置３４０は走査線取り出し
電極、情報線取り出し電極およびそれに接続されマトリ
ックス状に配置されたＩＴＯの透明電極を設けた２枚の
ガラス板の間に双安定状態を有する強誘電性の液晶を封
入し、素子の配向の方向に対してクロスニコスに偏向子
を配置してある。なお本実施例では表示画面３５０の双
安定状態を有する強誘電性の液晶の下方に光源３６０を
設け、前記光学変調素子の制御を行なうことにより表示
を行なっている。ディスプレイ装置３４０の画素数は走
査線電極１０２４本および情報線電極２５６０本の１０
２４＊２５６０ドットで構成されている。前記光学変調
素子はセグメントドライバ３３０に供給された駆動波形
によって生じた電界によって制御され、「明」状態また
は「暗」状態で表示される。前記電源コントローラ３１
０、温度センサ３３０および枠３５２等についての詳細
は、井上らが提案した米国特許第４９２２２４１に述べ
られている。
【００１４】（２）表示制御装置の概要 表示制御装置５０に示されるところの階調情報レジスタ
１２０はホストＣＰＵ１がＢＵＳを介して供給するＣＲ
Ｔ用の階調情報を記憶する。ＭＰＵ８０は前記ＣＲＴ用
輝度階調情報を強誘電性液晶ディスプレイ装置３４０で
用いている面積階調情報に変換し、垂直ブランク期間に
デジタル階調パレット９０の２５６本ある階調ルック・
アップ・テーブルにストアする。このパレット９０の階
調情報はグラフィックコントローラ２のピクセル・アド
レスＰＩＸＡＤによって選択され画像データＤＡＴとし
てピクセル・セレクタ部１５０に供給される。またパレ
ット９０はグラフィックコントローラ２よりＢＬＫ信号
を供給され、この信号がロー・レベルの期間はボーダ・
データを出力する。
【００１５】ピクセル・セレクタ部１５０はパレット９
０から供給された面積階調用画像データＤＡＴを間引い
てクロックＤＣＬＫの立ち上がりのタイミングで保持す
るシフト・レジスタ群より構成される。画像データＤＡ
ＴはＭＰＵ８０からの水平表示モードＨＭＯＤ［１：
０］で選択される複数画素よりなるピクセル単位で処理
される。結果として“間引きクロックＤＣＬＫ＊１ピク
セルの画素数（２n 個の画素数）”となる。前記液晶用
画像データＦＤＡＴ［１５：０］はコントローラ３００
の処理時間を確保するため複数ピクセルをまとめた語長
でコントローラ３００に供給される。
【００１６】ドット・クロック間引き部２００はグラフ
ィックコントローラ２からブランク信号ＢＬＫおよび画
像データ転送クロックＤＯＴＣＬＫを間引くことにより
ディスプレイ装置３４０の有効表示領域３５１の有効水
平画素数／２nに近い内輪の画素数になるように調整す
る。
【００１７】ボーダ・タイミング発生部２２０はグラフ
ィックコントローラ２から水平同期信号ＨＳおよび垂直
同期信号ＶＳを、ＭＰＵ８０からは設定値の水平フロン
ト・ポーチＨＳＦＰＯＲＣＨ［１１：０］、水平バック
・ポーチＨＳＢＰＯＲＣＨ［１１：０］、垂直フロント
・ポーチＶＳＦＰＯＲＣＨ［９：０］および垂直バック
・ポーチＶＳＢＰＯＲＣＨ［９：０］を供給され、水平
表示領域および垂直表示領域から枠３５２の間にボーダ
領域を最適に表示するためのタイミング信号ＤＩＳＰを
生成する。このタイミング信号ＤＩＳＰは、信号スキュ
ー部２５０を介し液晶ディスプレイ・イネーブル信号Ｆ
ＤＩＳＰとしてコントローラ３００に供給される。
【００１８】信号スキュー部２５０は、液晶用画像デー
タＦＤＡＴ［１５：０］と液晶用水平同期信号ＦＨＳ、
垂直同期信号ＦＶＳおよび液晶用ディスプレイ・イネー
ブル信号ＦＤＩＳＰのタイミングの調整を行なう。また
信号スキュー部２５０は１６ビットのパラレル画像デー
タをコントローラ３００へ転送するためのクロックＦＣ
ＬＫの生成も行なう。
【００１９】前記ドット・クロック間引き部２００の設
定値ＳＴＡＲＴ［１１：０］，ＤＩＳＴ［１１：０］、
ボーダ・タイミング発生部２２０への設定値ＨＳＦＰＯ
ＲＣＨ［１１：０］，ＨＳＢＰＯＲＣＨ［１１：０］，
ＶＳＦＰＯＲＣＨ［９：０］，ＶＳＢＰＯＲＣＨ［９：
０］、水平表示モードＨＭＯＤ［１：０］、ライン・モ
ードＲＭＯＤ［２：０］はＭＰＵ８０により供給され
る。ＭＰＵ８０は、ホストＣＰＵ１のＢＵＳを介してモ
ード情報レジスタ１００に記憶されたデータの識別を行
ない各設定値およびモード信号を生成する。以上の表示
制御によりＶＲＡＭ３に記憶された画像データを有効表
示画素数２５６０＊１０２４画素の強誘電性液晶ディス
プレイ装置３４０に最適表示できる。
【００２０】（３）表示制御装置各部の構成 （３．１）ドット・クロック間引き部 ドット・クロック間引き部２００は、グラフィックコン
トローラ２より供給される画像データ転送クロックＤＯ
ＴＣＬＫの間引き操作を行なう。ＭＰＵ８０より供給さ
れる設定値ＳＴＡＲＴ［１１：０］およびＤＩＳＴ［１
１：０］はそれぞれ、水平走査開始からのＤＯＴＣＬＫ
の間引き開始位置およびこのＤＯＴＣＬＫ間引き開始位
置から次にＤＯＴＣＬＫを間引く位置までのクロック
数、すなわち間引き間隔を指定する。間引かれた後のＤ
ＯＴＣＬＫはピクセル・セレクタ１５０へ供給される。
【００２１】図１１のモード２+ および３+ を例に取っ
て以下に説明する。これらのモードの画素構成は図２５
（ａ）に示すような７２０＊４００である。ディスプレ
イ装置３４０の有効表示領域３５１の画素数は２５６０
＊１０２４であるので、前記水平表示画素数７２０ドッ
トに内輪で最も近い“２５６０／２n ”のドット数を探
すと６４０画素数となる。従って６４０／７２０＝８／
９となり、７２０画素から６４０画素への間引きは９ド
ット間隔で１ドット間引けば達成できる。ここで他に考
慮しなければならないことは、ディスプレイ装置３４０
へ表示したとき見苦しくならないドットを間引くように
することである。前記モードにおけるキャラクタ・フォ
ントは９＊１６の構成で水平方向９ドット目はスペース
である。よって８＊１６で、スペース１ドット分が間引
かれるようにするためには“ＳＴＡＲＴ＝９、ＤＩＳＴ
＝９”に設定すれば良い。前記設定でＤＯＴＣＬＫが間
引き部２００で間引かれて６４０ドットの間引きクロッ
クＤＣＬＫが生成される。しかしこのままでは表示画面
が非常に小さい表示になってしまう。
【００２２】ピクセル・セレクタ部１５０は間引きクロ
ックＤＣＬＫを供給されてクロックの立ち上がりで画像
データＤＡＴをラッチする。この画像データは２n 画素
の面積階調の情報を含んでいる。ＭＰＵ８０より供給さ
れるＨＭＯＤ［２：０］は［４画素／ピクセル］のピク
セル構成を選択する。このピクセル構成の選択により前
記６４０画素の画像データは“６４０画素＊４画素”＝
２５６０画素の画像データとなりディスプレイ装置３４
０の有効表示画素数と一致する。
【００２３】（３．１）ドット・クロック間引き部回路
構成 以下ドット・クロック間引き部２００を詳細に説明す
る。図３はドット・クロック間引き部２００の回路であ
る。フリップ・フロップ２０１，２０２およびナンド論
理２０３はブランク信号ＢＬＫの立ち上がりを微分し負
論理パルスを生成する。シフト・レジスタ２０４は前記
負論理パルスを画像データ転送クロックＤＯＴＣＬＫで
遅延させる。
【００２４】設定値ＳＴＡＲＴ［１１：０］は画像デー
タ転送クロックＤＯＴＣＬＫの間引き開始位置を指定す
る。シフトレジスタ２０４からの出力ＰＣ1〜ＰＣnは、
比較器２０５に指定された値と比較され間引き開始タイ
ミングを作る。比較器２０８は設定値ＤＩＳＴ［１１：
０］で選択した信号によりドットクロックＤＯＴＣＬＫ
を間引く間隔を決定する。画像データ転送クロックＤＯ
ＴＣＬＫをカウントするカウンタ２０７は、その出力を
セレクタ２０８に指定された値と比較され、間引き間隔
タイミングを作る。インバータ２１１は比較器２０８の
一致信号を反転する。
【００２５】負論理オア２１０は比較器２０５からの間
引き開始信号又は、比較器２０８からの間引き間隔信号
をインバータ２１１で反転した信号の一方がロー・レベ
ルの時にロー・レベルの信号を出力する。
【００２６】フリップ・フロップ２０６はドットクロッ
クＤＯＴＣＬＫの反転信号で前記負論理オア２１０のド
ットクロックＤＯＴＣＬＫの間引き信号に同期をかけ
る。この信号はドットクロックＤＯＴＣＬＫＤＯＴＣＬ
Ｋを間引く期間がロー・レベル、その他の期間がハイレ
ベルである。この間引き信号とドットクロックＤＯＴＣ
ＬＫの論理積が間引きクロックＤＣＬＫとなる。前記論
理積はアンド論理２１２で実行される。
【００２７】以上の動作で間引きクロックＤＣＬＫが作
られる。間引き開始位置＝０，間引き間隔＝９に設定し
た場合、その信号と画像データの関係は図４のようにな
る。すなわち、１〜７２０までの水平表示画像データＤ
ＡＴに対し、ドットクロックＤＯＴＣＬＫは７２０クロ
ックあり、１対１で対応している。これに対しドット・
クロック間引き部２００で処理された間引きクロックＤ
ＣＬＫはブランク信号ＢＬＫから８クロックが続き、そ
のあと９ビット目が間引きされている。ドットクロック
ＤＯＴＣＬＫはこの間隔で７２０クロックまで間引きが
行なわれると、１ＢＬＫ期間（１水平表示期間）に６４
０クロックの間引きクロックＤＣＬＫが得られる。画像
データＤＡＴは、この間引きクロックＤＣＬＫに同期し
て取り込まれるので９画素に１画素が間引かれた水平表
示が行なわれる。
【００２８】（３．２）ボーダ・タイミング発生部 図１および図２を参照して、ボーダ・タイミング発生部
２２０は、グラフィックコントローラ２から水平同期信
号ＨＳおよび垂直同期信号ＶＳを供給され、水平同期信
号ＨＳを基準として水平フロント・ポーチ開始およびバ
ック・ポーチ終了位置を、垂直同期信号ＶＳを基準とし
て垂直フロント・ポーチ開始およびバック・ポーチ終了
位置を生成する。水平フロント・ポーチ開始からバック
・ポーチ終了位置までのロー・レベル期間と垂直フロン
ト・ポーチ開始からバック・ポーチ終了位置までのロー
・レベル期間は負論理加算され、ディスプレイ・イネー
ブル信号ＤＩＳＰとしてピクセル・セレクタ部１５０お
よび信号スキュー部２５０へ供給される。前記各ポーチ
のタイミングはＭＰＵ８０からの設定値水平同期信号Ｈ
ＳＦＰＯＲＣＨ［１１：０］、水平同期信号ＨＳＢＰＯ
ＲＣＨ［１１：０］、垂直同期信号ＶＳＦＰＯＲＣＨ
［９：０］および垂直同期信号ＶＳＢＰＯＲＣＨ［９：
０］によりプログラムされる。前記ディスプレイ・イネ
ーブル信号ＤＩＳＰは信号スキュー部２５０に供給され
て、液晶用クロックＦＣＬＫ、同期信号ＦＨＳ，ＦＶＳ
および画像データＦＤＡＴとタイミング調整後、液晶用
ディスプレイ・イネーブル信号ＦＤＩＳＰとしてコント
ローラ３００に供給される。
【００２９】（３．１．１）ボーダ・タイミング発生部
回路構成 以下ボーダ・タイミング発生部２２０を詳細に説明す
る。図５はボーダ・タイミング発生部の回路である。カ
ウンタ２２１は水平フロント・ポーチタイミング発生用
のプログラマブル・カウンタでＭＰＵ８０からの設定値
ＨＳＦＰＯＲＣＨ［１１：０］を水平同期信号ＨＳのロ
ー・レベルの期間にロードする。次にカウンタ２２１は
水平同期信号ＨＳがハイ・レベルになると、画像データ
転送クロックＤＯＴＣＬＫをカウントする。カウンタ２
２１はカウントがＦＦＦＨになるとキャリー・パルスを
発生する。
【００３０】カウンタ２２２は水平バック・ポーチタイ
ミング発生用のプログラマブル・カウンタでＭＰＵ８０
からの設定値ＨＳＢＰＯＲＣＨ［１１：０］を水平同期
信号ＨＳのロー・レベルの期間にロードする。次にカウ
ンタ２２２は水平同期信号ＨＳがハイ・レベルになると
画像データ転送クロックＤＯＴＣＬＫをカウントする。
カウンタ２２２はカウントがＦＦＦＨになるとキャリー
・パルスを発生する。
【００３１】セット・リセット・フリップ・フロップ２
２５は、カウンタ２２１のキャリー・パルスをセット入
力に、カウンタ２２２のキャリー・パルスをリセット入
力に供給され、負論理の水平ディスプレイ・イネーブル
信号を生成する。
【００３２】同様にカウンタ２２３は垂直フロント・ポ
ーチタイミング発生用のプログラマブル・カウンタでＭ
ＰＵ８０からの設定値ＶＳＦＰＯＲＣＨ［９：０］を垂
直同期信号ＶＳのロー・レベルの期間にロードする。次
にカウンタ２２３は垂直同期信号ＶＳがハイ・レベルに
なると水平同期信号ＨＳをカウントする。カウンタ２２
３はカウントが３ＦＦＨになるとキャリー・パルスを発
生する。
【００３３】カウンタ２２４は垂直バック・ポーチタイ
ミング発生用のプログラマブル・カウンタでＭＰＵ８０
からの設定値ＶＳＢＰＯＲＣＨ［９：０］を垂直同期信
号ＶＳのロー・レベルの期間にロードする。次にカウン
２２４は垂直同期信号ＶＳがハイ・レベルになると水平
同期信号ＨＳをカウントする。カウンタ２２４はカウン
トが３ＦＦＨになるとキャリー・パルスを発生する。
【００３４】セット・リセット・フリップ・フロップ２
２６は、カウン２２３のキャリー・パルスをセット入力
に、カウンタ２２４のキャリー・パルスをリセット入力
に供給され、負論理の垂直ディスプレイ・イネーブル信
号を生成する。ディスプレイ・イネーブル信号ＤＩＳＰ
は前記フリップ・フロップ２２５および２２６の負論理
出力を負論理オア２２７で加算することにより生成され
る。水平同期信号ＨＳ、垂直同期信号ＶＳ、ディスプレ
イ・イネーブル信号ＤＩＳＰおよび画像データＤＡＴの
タイミングチャートを図６に示す。
【００３５】（３．３）モード情報レジスタ 図２のモード情報レジスタ１００はホストＣＰＵ１から
供給されるモード情報を記憶する。図１のグラフィック
コントローラ２は図７に示すように外部レジスタ４１
６、ＣＲＴコントロール・レジスタ４１０、グラフィッ
ク・コントロール・レジスタ４１１、シーケンサ・レジ
スタ４１３およびアトリビュート・コントロール・レジ
スタ４１２の５組のレジスタ群を内部に有する。
【００３６】モード情報レジスタ１００のＩ／Ｏアドレ
スはグラフィックコントローラ２のレジスタ群４１６、
４１０、４１１および４１３のＩ／Ｏアドレスと同じＩ
／Ｏアドレスに割り振られている。本実施例でモード情
報レジスタ１００は外部レジスタ、ＣＲＴコントロール
・レジスタ、グラフィック・コントロール・レジスタお
よびシーケンサ・レジスタの４組のレジスタ群を記憶す
る。各レジスタは複数のデータ・レジスタの集まりで構
成されている。以下にモード情報レジスタ１００にスト
アされる全レジスタの一覧を示す。 ［外部レジスタ」 出力動作レジスタ ［ＭＩＳ］ ［ＣＲＴ制御部」 水平総文字数レジスタ ［ＣＲＴ
（０）］ 水平表示文字数レジスタ ［ＣＲＴ
（１）］ 水平ブランク開始位置レジスタ ［ＣＲＴ
（２）］ 水平ブランク終了位置レジスタ ［ＣＲＴ
（３）］ 水平同期パルス開始位置レジスタ ［ＣＲＴ
（４）］ 水平同期パルス終了位置レジスタ ［ＣＲＴ
（５）］ 垂直総ラスタ数レジスタ ［ＣＲＴ
（６）］ 最上位ビット・レジスタ ［ＣＲＴ
（７）］ 開始ラスタ・アドレス・レジスタ ［ＣＲＴ
（８）］ 最大ラスタ・アドレス・レジスタ ［ＣＲＴ
（９）］ カーソル・スタート・ラスタ・レジスタ ［ＣＲＴ（０
Ａ）］ カーソル・エンド・ラスタ・レジスタ ［ＣＲＴ（０
Ｂ）］ スタート・アドレス・レジスタ＜Ｈ＞ ［ＣＲＴ（０
Ｃ）］ スタート・アドレス・レジスタ＜Ｌ＞ ［ＣＲＴ（０
Ｄ）］ カーソル・レジスタ＜Ｈ＞ ［ＣＲＴ（０
Ｅ）］ カーソル・レジスタ＜Ｌ＞ ［ＣＲＴ（０
Ｆ）］ 垂直同期パルス開始位置レジスタ ［ＣＲＴ（１
０）］ 垂直同期パルス終了位置レジスタ ［ＣＲＴ（１
１）］ 垂直表示ラスタ数レジスタ ［ＣＲＴ（１
２）］ メモリ幅レジスタ ［ＣＲＴ（１
３）］ アンダー・ライン・レジスタ ［ＣＲＴ（１
４）］ 垂直ブランク開始位置レジスタ ［ＣＲＴ（１
５）］ 垂直ブランク終了位置レジスタ ［ＣＲＴ（１
６）］ ＣＲＴモード・コントロール・レジスタ ［ＣＲＴ（１
７）］ 画面分割位置レジスタ ［ＣＲＴ（１
８）］ ［グラフィック制御部］ グラフィック・アドレス・レジスタ グラフィック・データ・レジスタ セット・リセット・レジスタ ［ＧＲＡ
（０）］ イネーブル・セット・リセット・レジスタ［ＧＲＡ
（１）］ カラー・コンペア・レジスタ ［ＧＲＡ
（２）］ データ・ローテート・レジスタ ［ＧＲＡ
（３）］ リード・プレーン・セレクト・レジスタ ［ＧＲＡ
（４）］ モード・レジスタ ［ＧＲＡ
（５）］ グラフィック・レジスタ ［ＧＲＡ
（６）］ カラー・コンペア・イネーブル・レジスタ［ＧＲＡ
（７）］ ビット・マスク・レジスタ ［ＧＲＡ
（８）］ プロセッサ・ラッチ・レジスタ０ ［ＧＲＡ
（９）］ プロセッサ・ラッチ・レジスタ１ ［ＧＲＡ（０
Ａ）］ プロセッサ・ラッチ・レジスタ２ ［ＧＲＡ（０
Ｂ）］ プロセッサ・ラッチ・レジスタ３ ［ＧＲＡ（０
Ｃ）］ ［シーケンサ制御部］ シーケンサ・アドレス・レジスタ シーケンサ・データ・レジスタ リセット・レジスタ ［ＳＥＱ
（０）］ クロック・モード・レジスタ ［ＳＥＱ
（１）］ メモリ・プレーン・マスク・レジスタ ［ＳＥＱ
（２）］ キャラクタ・フォント・セレクト・レジスタ［ＳＥＱ
（３）］ メモリ・モード・レジスタ ［ＳＥＱ
（４）］
【００３７】（３．２．１）モード情報レジスタ構成 以下、図２のモード情報レジスタ１００を詳細に述べ
る。図８はＭＰＵ８０側から見たモード情報レジスタ１
００のメモリ構成を示している。レジスタ１００はＣＰ
Ｕ１からの書き込みアドレスとＭＰＵ８０からの読み込
みアクセスとが独立で行なえるように８ビットのデュア
ル・ポートＲＡＭを用いている。Ｓ１〜Ｓ４はそれぞれ
上述の外部レジスタＭＩＳ、ＣＲＴデータ・レジスタＣ
ＲＴ（０）〜（１８）、グラフィック・データ・レジス
タＧＲＡ（０）〜（０Ｃ）およびシーケンサ・データレ
ジスタＳＥＱ（０）〜（４）に相当する。レジスタ１０
０はグラフィックコントローラ２の前記４組のレジスタ
群Ｓ１〜Ｓ４の何れかがホストＣＰＵ１からアクセスさ
れたときは内容が更新される。
【００３８】図２のモード・フラグ１０１はホストＣＰ
Ｕ１からの送出されるアドレスが前記いずれかのレジス
タ群Ｓ１〜Ｓ４がアクセスされたとき、そのアドレスを
デコーダ１２５でデコードした信号とライト信号で出力
がハイ・レベルになるフリップ・フロップで、前記アク
セスと同時に出力がハイ・レベルになり、ＭＰＵ８０に
レジスタ１００への内容更新があったことを知らせる。
ＭＰＵ８０はモード・フラグをクリアした後でグラフィ
ックコントローラ２からレジスタ１００の内容を読み込
む。
【００３９】（３．４）階調情報レジスタ 階調情報レジスタ１２０はホストＣＰＵ１から供給され
る輝度階調情報を記憶する。階調情報レジスタ１２０の
Ｉ／Ｏアドレスは図７のグラフィックコントローラ２が
パレットＤＡＣコントローラ４１７へアクセスする場合
と同じＩ／Ｏポートに割り振られる。本実施例で階調レ
ジスタ１２０は赤（ＲＥＤ）（６ビット、２５６レジス
タ）、緑（ＧＲＥＥＮ）（６ビット、２５６レジスタ）
および青（ＢＬＵＥ）（６ビット、２５６レジスタ）を
記憶する。
【００４０】（３．２．１）階調情報レジスタ構成 以下、階調情報レジスタ１２０を詳細に述べる。図９は
階調情報レジスタ１２０のＭＰＵ８０側から見たメモリ
構成を示している。レジスタ１２０はホストＣＰＵ１か
らの書き込みアクセスとＭＰＵ８０からの読み込みアク
セスとが独立で行なえるように８ビットのデュアル・ポ
ートＲＡＭを用いている。Ｓ５〜Ｓ７はＣＲＴで用いら
れる輝度信号のそれぞれＲＥＤ（２５６アドレス）、Ｇ
ＲＥＥＮ（２５６アドレス）およびＢＬＵＥ（２５６ア
ドレス）に相当する。レジスタ１２０はホストＣＰＵ１
がグラフィックコントローラ２のパレットＤＡＣコント
ローラ４１７（図７）へアクセスすると内容が書き換え
られる。
【００４１】図２の階調フラグ１２１は、ホストＣＰＵ
１からの送出されるアドレスが前記いずれかのレジスタ
Ｓ５〜Ｓ７がアクセスされたとき、そのアドレスをデコ
ーダ１２５でデコードした信号とライト信号で出力がハ
イ・レベルになるフリップ・フロップで、前記アクセス
と同時に出力がハイ・レベルになり、ＭＰＵ８０にレジ
スタ１２０への内容更新があったことを知らせる。ＭＰ
Ｕ８０はモード・フラグをクリアした後でレジスタ１２
０の内容を読み込む。
【００４２】（３．５）情報処理部 ＭＰＵ８０はモード・フラグ１０１および階調フラグ１
２１をポーリングして、何れかのフラグがハイ・レベル
の時は該当する処理を実行する。モード・フラグ１０１
がハイ・レベルの時はモード識別処理を、階調フラグ１
２１がハイ・レベルの時は階調変換処理を実行する。そ
して各処理を終了した場合はＭＰＵ内蔵のＲＡＭエリア
に設けたモード更新要求フラグまたは階調更新要求フラ
グに“１”をセットする。次にＭＰＵ８０は垂直ブラン
ク信号ＢＬＫのロー・レベル期間（非表示期間）のグラ
フィックコントローラ２からの割り込み時にモード更新
要求フラグまたは階調更新要求フラグをポーリングし
て、モードまたは階調データの更新要求が確認できた場
合は外部への必要な処理を前記非表示期間内に実行す
る。
【００４３】（３．５．１）モード情報識別処理 以下、モード情報の識別処理について詳しく述べる。図
１０にＭＰＵ８０がモード情報を識別する際のフローを
示す。ＭＰＵ８０は前記モード・フラグ１０１のポーリ
ングにより、モード情報レジスタ１００の更新が確認さ
れた場合にはモード情報レジスタ１００の内容の必要な
レジスタを読み込む。次にＭＰＵ８０は図１１に示す判
定基準により、レジスタとテーブルの値を比較してモー
ドの認識を行なう。前記処理が終了したらＭＰＵ８０は
モード更新要求フラグを“１”にセットする。その後Ｍ
ＰＵ８０はフラグのポーリング状態に入り、もし階調フ
ラグ１２１がハイ・レベルならば階調処理を実行する。
そしてＭＰＵ８０はグラフィックコントローラ２からの
垂直ブランク信号ＢＬＫのロー・レベル期間（非表示期
間）の割り込み時に前記モード更新フラグが“１”にセ
ットされているのを確認して以下の処理に移る。
【００４４】すなわち、まず水平、垂直のフロントおよ
びバック・ポーチの定数ＨＳＦＰＯＲＣＨ［１１：
０］、ＨＳＢＰＯＲＣＨ［１１：０］、ＶＳＦＰＯＲＣ
Ｈ［９：０］およびＶＳＢＰＯＲＣＨ［９：０］を設定
する。図１２はＭＰＵ８０によりボーダ・タイミング発
生部２２０にセットされる値である。続いてドット・ク
ロック間引き部２００にクロック間引き開始位置ＳＴＡ
ＲＴ［１１：０］およびクロック間引き間隔ＤＩＳＴ
［１１：０］を設定する。前記設定モードが０+ 、１
+ 、２+ 、３+ および７+ の場合はＳＴＡＲＴ［１１：
０］＝０、ＤＩＳＴ［１１：０］＝９に設定する。この
処理は画像データをディスプレイ装置３４０の“有効表
示画素数２５６０画素／２n ”に間引く。
【００４５】結果として、間引かれた画像データはピク
セル・セレクタ部１５０で２k 倍されディスプレイ装置
３４０の水平方向に１杯に表示される。またＭＰＵ８０
はＲＭＯＤ［２：０］をコントローラ３００に供給す
る。図１３はＭＰＵ８０がコントローラ３００へ供給す
るＲＭＯＤ［２：０］の出力コードである。コントロー
ラ３００は前記信号から垂直ライン数を判定し、ディス
プレイ装置３４０の走査線の１本または複数本同時駆動
の制御信号をコモン・ドライバ３２０に、画像データを
セグメント・ドライバ３２１に供給する。この動作によ
り垂直方向の表示画面サイズが制御される。さらにＭＰ
Ｕ８０はピクセル・セレクタ部１５０で２k 倍に拡大す
るための定数Ｋを選択するためＨＭＯＤ［２：０］を１
５０へ供給する。上記全処理が終了した後、ＭＰＵ８０
はモード更新要求フラグを“０”にリセットする。図１
４にＭＰＵ８０のモード更新処理が行なわれるタイミン
グを示す。図１４において、ブランクは垂直ブランクを
表わす。
【００４６】（３．５．１）階調変換処理 以下、階調変換処理について詳しく述べる。図１５にＭ
ＰＵ８０が階調変換する際のフローを示す。ＭＰＵ８０
は前記階調フラグ１２１のポーリングにより、階調情報
レジスタ１２０の更新が確認された場合にはモードを確
認し、対応する演算式を選択する。階調情報レジスタ１
２０の内容のＳ５（ＲＥＤ）、Ｓ６（ＧＲＥＥＮ）およ
びＳ７（ＢＬＵＥ）を読み込む。次にＭＰＵ８０はＲＥ
Ｄ＊ａ＋ＧＲＥＥＮ＊ｂ＋ＢＬＵＥ＊ｃの演算を行な
う。処理結果はＭＰＵ８０の内蔵ＲＡＭ領域に設けられ
た２５６バイトの階調データ・バッファにストアされ
る。前記処理が終了したらＭＰＵ８０は階調更新要求フ
ラグを“１”にセットする。その後ＭＰＵ８０はフラグ
のポーリング状態に入り、もしモードフラグ１０１がハ
イ・レベルならばモード情報識別処理を実行する。そし
てＭＰＵ８０はグラフィックコントローラ２からの垂直
ブランク信号ＢＬＫのロー・レベル期間（非表示期間）
の割り込み時に前記階調更新フラグが“１”にセットさ
れているのを確認して以下の処理に移る。ＭＰＵ８０は
内蔵ＲＡＭ領域の階調データ・バッファからデジタル階
調パレット９０へ階調データを転送する。図１６は４画
素／ピクセルのモードの場合の演算式ＲＥＤ＊２＋ＧＲ
ＥＥＮ＊３＋ＢＬＵＥ＊１とその比較テーブルである。
上記全処理が終了した後、ＭＰＵ８０は階調更新要求フ
ラグを“０”にリセットする。図１７にＭＰＵ８０の階
調更新処理が行なわれるタイミングを示す。図中、ブラ
ンクは垂直ブランクを表わす。
【００４７】（３．６）出力制御部 （３．６．１）デジタル階調パレット構成 図１８はデジタル階調パレットの構成を示す。図１８に
おいて、９０はデジタル階調パレットである。図１８で
は１６階調、１６バンクの場合を表わしている。ホスト
ＣＰＵ１（図１）から供給された輝度階調データは、一
時、階調情報レジスタ１２０（図２）に記憶され、ＭＰ
Ｕ８０で面積階調に変換された後、デジタル階調パレッ
ト９０の階調データ・レジスタへ書き込まれる。この際
実行される階調変換は、図１６のテーブルで示される４
画素／ピクセルの変換である。この演算結果は２５６個
の面積階調データとなり、デジタル階調パレット９０の
２５６本の８ビット階調データ・レジスタへ書き込まれ
る。この面積階調データはグラフィックコントローラ２
内のカラー選択レジスタ５でバンクを選択され、ＶＲＡ
Ｍ３からの情報でアドレスを選択される。選択されたデ
ータは面積階調データとしてピクセル１５０へ供給され
る。
【００４８】（３．６．２）ピクセル・セレクタ部構成 図１９はピクセル・セレクタ部の構成を示す。図１９に
おいて、１５１は［２画素／ピクセル］出力部を、１５
２は［４画素／ピクセル］出力部を、また１５３は［８
画素／ピクセル］出力部を示し、これらのブロックでピ
クセル・セレクタ部１５０を構成する。ピクセル・セレ
クタ部１５０では、３通りの制御ブロックの内からＭＰ
Ｕ８０より供給される水平表示モード１ ，２ ，３ 選
択信号ＨＭＯＤ［１：０］により、いずれか１つのブロ
ックのデータ出力を選択し、そのデータ出力を［画素／
ピクセル］の形式の画像データＦＤＡＴとしてディスプ
レイ・コントローラ３００に１６ビット単位で供給す
る。前記選択は水平表示ピクセル数に関係があり、例え
ば有効表示領域３５１（図１）の水平方向有効表示領域
の画素数に合値する表示を行なう場合、［２画素／ピク
セル］はディスプレイ装置３４０に対し横１２８０ピク
セル表示、［４画素／ピクセル］は表示器３４０に対し
横６４０ピクセル、そして［８画素／ピクセル］は表示
器３４０に対し、横３２０ピクセル表示を各々行なうこ
とができる。垂直方向の表示ライン数は、前記ＭＰＵ８
０で生成されるラインモード１，２，３選択信号ＲＭＯ
Ｄ［２：０］をコントローラ３００に供給することによ
り表示器３４０の走査線を１本、２本または４本同時に
駆動することで調整される。
【００４９】以下詳細に各３種の出力制御部を説明す
る。
【００５０】（３．６．２．１）［２画素／ピクセル］
出力部回路構成 まず、図２０は［２画素／ピクセル］出力部１５１を示
す。ラッチ回路１７１から１７８まではデジタル階調パ
レット部１５０から供給される画像データＤＡＴの下位
２ビットをドット・クロック間引き部２００から供給さ
れるクロック間引きクロックＤＣＬＫにより順次シフト
するレジスタである。ラッチ回路１６２から１６９まで
は［２画素／ピクセル］のデータを８組分、信号スキュ
ー部２５０から供給される液晶画像データ転送クロック
ＦＣＬＫを反転ゲート１６１で反転した立ち上がりのタ
イミングで保持する。この保持されたデータＭＰＵ８０
から供給される水平表示モード１選択信号ＨＭＯＤ
［１：０］により制御される３ステート・バッファ・ゲ
ート１７０からコントローラ３００へ液晶画像データＦ
ＤＡＴとして供給される。ＶＲＡＭ３からＣＲＴ水平表
示のピクセル数が６４０ピクセルを越える高精細表示の
画像データが供給された場合に［２画素／ピクセル］を
選択する。水平表示ピクセル７２０ピクセルのモード２
+ 、３+ および７+ は、本来、このような高精細表示に
相当するが、本実施例では、ドット・クロック間引き部
２００で９ピクセルに１ピクセル間引いているため、６
４０ピクセル表示として取り扱う。
【００５１】（３．６．２．２）［４画素／ピクセル］
出力部構成回路 図２１は［４画素／ピクセル］出力部を示す。１８７か
ら１９０まではデジタル階調パレット部１５０から供給
される画像データＤＡＴの下位４ビットをドット・クロ
ック間引き部２００からの間引きクロック間引きクロッ
クＤＣＬＫにより順次シフトするレジスタである。ラッ
チ回路１８２から１８５までは［４画素／ピクセル］の
データを４組分、信号スキュー部２５０から供給される
液晶画像データ転送クロックＦＣＬＫを反転ゲート１８
１で反転した立ち上がりのタイミングで保持する。この
保持されたデータはＭＰＵ８０から供給される水平表示
モード２選択信号ＨＭＯＤ［１：０］により制御をされ
る３ステート・バッファ・ゲート１８６からコントロー
ラ３００へ液晶画像データＦＤＡＴとして供給される。
本実施例ではモード０+ 、１+ 、２+ 、３+ 、７+ 、
６、Ｅ、Ｆ、１０、１１および１２の場合［４画素／ピ
クセル］を選択する。
【００５２】（３．６．２．３）［８画素／ピクセル］
出力部回路構成 図２２は［８画素／ピクセル］は出力部を示す。ラッチ
回路１９５，１９６はデジタル階調パレット部１５０か
ら供給される画像データＤＡＴの下位８ビットをドット
・クロック間引き部２００から供給される間引きクロッ
クＤＣＬＫにより順次シフトするレジスタである。ラッ
チ１９２，１９３は［８画素／ピクセル］のデータを２
組分、信号スキュー部２５０から供給される液晶画像デ
ータ転送クロックＦＣＬＫを反転ゲート１９１で反転し
た立ち上がりのタイミングで保持する。この保持された
データはＭＰＵ８０から供給される水平表示モード３選
択信号ＨＭＯＤ［１：０］により制御される３ステート
・バッファ・ゲート１９４からコントローラ３００へ液
晶画像データＦＤＡＴとして供給される。ＣＲＴ水平表
示ピクセル数が３２０ピクセル以下で多階調表示の場合
に［８画素／ピクセル］を選択する。本実施例では水平
表示ピクセル３２０ピクセルのモード４、５、Ｄおよび
１３が相当する。
【００５３】（３，３，３）信号スキュー部回路構成 図２３に信号スキュー部の回路を示す。２５５から２５
９までは液晶画像データ転送クロックＦＣＬＫを生成す
るための回路、２５１から２５４は前記液晶用の表示タ
イミング信号ＦＢＬＫ、垂直同期信号ＦＶＳ、水平同期
信号ＦＨＳおよびドットクロック信号ＦＣＬＫを遅延さ
せるためのプログラマブル・シフト・レジスタであり、
モード１，２，３選択信号ＨＭＯＤ［１：０］信号によ
りＮクロック分の遅延をプログラムされる。プログラマ
ブル・シフト・レジスタ２５１〜２５４からの出力、液
晶垂直同期信号ＦＶＳ、液晶水平同期信号ＦＨＳ、液晶
画像データ転送クロックＦＣＬＫおよび液晶表示タイミ
ング信号ＦＢＬＫはコントローラ３００へ供給される。
コントローラ３００は温度センサ３３０の情報に基づき
駆動電圧の設定、画像データのライン間引きを行ないコ
モンドライバ３２０およびセグメントドライバ３２１の
駆動をすることでディスプレイ装置３４０に表示を行な
う。出力制御部の各ブロックの主要出力タイミングを図
２４に示す。
【００５４】
【発明の効果】本発明によれば、画像データ間引き操作
部に設定された開始位置および間隔により、映像に差し
支えのない画像データの間引きが可能である。この間引
かれた画像データは階調を加え、必要に応じて２n 倍に
拡大されディスプレイ装置に表示される。また、上記操
作により水平表示のサイズは任意に可変することが可能
である。従って複数の水平表示サイズのモードを持つグ
ラフィックスが、複数の水平画素数を有するディスプレ
イ装置を用いることなく、最適表示が固有の有効表示画
素数のディスプレイで可能となる。また表示サイズが表
示装置の有効表示エリアより小さいときは表示が中心位
置になり、余白部分はボーダ表示が指定したサイズで行
なえる。
【図面の簡単な説明】
【図１】 本発明の一実施例に係る表示装置の全体構成
を示す回路図である。
【図２】 図１における表示制御装置のより詳細な構成
を示す回路図である。
【図３】 図２におけるドット・クロック間引き部の回
路図である。
【図４】 図３の回路図における主要な信号のタイミン
グ図である。
【図５】 図２におけるボーダ・タイミング発生部の回
路図である。
【図６】 図５の回路図における主要な信号のタイミン
グ図である。
【図７】 図１におけるグラフィック・コントローラの
回路図である。
【図８】 図２におけるモード情報レジスタの構成図で
ある。
【図９】 図２における階調情報レジスタのメモリ構成
図である。
【図１０】 図２のＭＰＵが行なうモード識別処理のフ
ロー図である。
【図１１】 前記ＭＰＵが用いるモード判定テーブルで
ある。
【図１２】 前記ＭＰＵにおけるポーチ設定値のテーブ
ルである。
【図１３】 前記ＭＰＵのＲＭＯＤ［２：０］出力コー
ドである。
【図１４】 前記ＭＰＵにおけるモード更新のタイミン
グ図である。
【図１５】 前記ＭＰＵが行なう階調変換処理のフロー
図である。
【図１６】 前記ＭＰＵが行なう階調変換例を示すテー
ブルである。
【図１７】 前記ＭＰＵの階調データの更新タイミング
図である。
【図１８】 図２におけるデジタル階調パレットの回路
図である。
【図１９】 図２におけるピクセル・セレクタ部の回路
図である。
【図２０】 図１９における２画素／ピクセル出力部の
回路図である。
【図２１】 図１９における４画素／ピクセル出力部の
回路図である。
【図２２】 図１９における８画素／ピクセル出力部の
回路図である。
【図２３】 図２における信号スキュー部の回路図であ
る。
【図２４】 出力部（ピクセル・セレクタ部および信号
スキュー部）における主要信号のタイミング図である。
【図２５】 ディスプレイ装置における表示画面が小さ
いときの従来のボーダ表示状態を示す説明図である。
【図２６，２７】 従来の表示方法の説明図である。
【符号の説明】
１：ホストＣＰＵ、２：グラフィックコントローラ、
３：ＶＲＡＭ、４：パレット・レジスタ、５：カラー選
択レジスタ、８０：ＭＰＵ、９０：デジタル階調パレッ
ト、１００：モード情報レジスタ、１０１：モードフラ
グ、１２０：階調情報レジスタ、１２１：階調フラグ、
１２５：デコーダ、１５０：ピクセル・セレクタ、１５
１：２画素／ピクセル出力部、１５２：４画素／ピクセ
ル出力部、１５３：８画素／ピクセル出力部、２２０：
ボーダ・タイミング発生部、２５０：信号スキュー部、
３００：コントローラ、３１０：電源コントローラ、３
２０：コモンドライバ、３２１：セグメントドライバ、
３３０：温度センサ、３４０：表示装置、３５０：表示
画面、３５１：有効表示領域、３５２：枠、３６０：光
源。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 表示画像データ転送ドット・クロックと
    それに同期した画像データを供給され該画像データをマ
    トリックス電極を有するディスプレイ装置に映像として
    表示する表示制御装置おいて、前記ドット・クロックを
    間引くことにより任意の水平表示サイズで前記ディスプ
    レイ面に表示を行なう手段を有することを特徴とする表
    示制御装置。
  2. 【請求項２】 前記間引いたドット・クロックに同期す
    る画像データを２n倍して表示する手段をさらに有する
    ことを特徴とする請求項１記載の表示制御装置。
  3. 【請求項３】 前記画像データの間引きの開始位置およ
    び間隔を設定する手段をさらに有することを特徴とする
    請求項１記載の表示制御装置。
  4. 【請求項４】 水平および垂直ボーダ表示領域のサイズ
    を任意に変更できる手段をさらに設けたことを特徴とす
    る請求項１記載の表示制御装置。
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