KR100204334B1 - 표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치 - Google Patents

표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치 Download PDF

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Abstract

개시되는 표시 모드 변환 기능을 가지는 비디오 신호 변환 장치는, 마이크로컴퓨터와, 각각이 다수 개의 라인 메모리들을 갖는 3 개의 메모리 블럭들, 메모리 기입 동작을 위한 화소 클럭 신호 (W_Dclk)와 메모리 독출 동작을 위한 화소 클럭 신호 (R_Dclk)를 발생하는 클럭 발생 회로, 수평 출력 신호 (Hout)을 발생하는 수평 출력 발생 회로, 기입 동작이 수행될 시기를 표시하는 기입 개시 제어 신호 (WSC)를 발생하는 기입 개시 제어 회로와, 상기 각 라인 메모리들에 각각 대응하는 기입 인에이블 신호들 (LMWE0)∼(LMWE2)과 기입 인에이블 상태로 된 라인 메모리를 지시하는 메모리 인덱스 신호들 (WLM0) 및 (WLM1)을 발생하는 기입 동작 제어 회로 및, 상기 각 라인 메모리들에 각각 대응하는 독출 인에이블 신호들 (LMRE0)∼(LMRE2)를 발생하는 독출 동작 제어 회로를 구비한다. 이 비디오 신호 변환 장치는 저해상도 VGA, SVGA 모드용 컬러, 수평 및 수직 동기 신호들이 XGA 모드 LCD로 제공될 때 화소 클럭의 주파수와 수평 동기 신호의 주파수를 증가시킴으로써 영상이 LCD 화면 전체에서 표시되도록 한다.

Description

표시 모드 변환 기능을 갖는 비디오 신호 변환 장치 및 그 장치를 구비한 표시 장치(A VIDEO SIGNAL CONVERSION DEVICE WITH DISPLAY MODE AND A DISPLAY DEVICE HAVING THE SAME)
본 발명은 비디오 신호 변환 장치 및 그것을 구비한 표시 장치에 관한 것으로, 특히 호스트(host)로부터 액정 표시(Liquid Crystal Display;LCD) 장치와 같이 디지틀 비디오 데이터에 의해 구동되는 화소들(pixels) 또는 도트들(dots)을 갖는 표시 장치가 지원하는 표시 모드보다 더 낮은 해상도(resolution)의 표시 모드용 비디오 신호들이 입력될 때 상기 저해상도의 비디오 신호들을 자신의 표시 모드에 적합한 신호들로 변환하고 그리고 변화된 신호들에 따른 영상(image)이 화면 상에 표시되도록 하는 표시 장치 및 그것의 비디오 신호 변환 장치에 관한 것이다.
디지틀 비디오 데이터에 따라 각 화소의 밝기가 조절되는 표시 장치에는 LCD 장치, 플라즈마 표시(plasma display) 장치 등이 있다.
디지틀 비디오 데이터에 의해 구동되고 컬러 표시(color display)를 수행하는 화소들을 갖는 표시 장치의 예로서, 액티브 매트릭스(active matrix) 컬러 LCD 장치는, 도 1에 도시된 바와 같이, LCD 제어 장치(control unit) (20)과, LCD 패널(panel) (30)을 포함하고 있다. LCD 패널 (30)에는, 구동 장치(drive unit) (40)이 내장되어 있다. 퍼스널 컴퓨터 시스템의 시스템 장치(system unit)(이 시스템 장치에는 CPU(central processing unit), HDD(hard disk drive), FDD(floppy disk drive), CD-ROM 드라이브, 비디오 보드 등이 탑재되어 있음) 등과 같은 호스트(host) (10)으로부터는 컬러 CRT(cathode ray tube) 표시 장치를 위한 아날로그 컬러 신호들이 출력된다. 상기 제어 장치 (20)은 비디오 신호 변환 기능을 수행하는 것으로서, 상기 호스트로부터의 아날로그 컬러 신호들을 디지틀 컬러 신호들로 변환하고, 수평 출력 신호 (Hout)와 화소(또는 도트) 클럭 신호 (Dclk)를 발생한다. 상기 제어 장치 (20)으로부터 각각 출력되는 디지틀 컬러 신호와, 화소 클럭 및 수평 출력 신호들은 LCD 패널 (30) 내에 장착된 구동 장치 (40)으로 제공된다.
도 2를 참조하면, LCD 패널 (30)을 제어하기 위한 종래의 제어 장치 (20)은, 수평 동기 신호(horizontal synchrnizing signal) (Hsync)를 입력받아 수평 출력 신호 (Hout)과 화소 클럭 신호 (Dclk)를 발생하는 PLL(Phase Locked Loop) 회로 (21)과, 호스트 (10)으로부터 제공되는 직렬 형태의 아날로그 비디오 신호들 즉, 아날로그 R(red), G(green), B(blue) 신호들을 각각 병렬 형태의 디지틀 R, G, B 신호들로 변환하여 구동 회로 (40)으로 제공하는 ADC(Analog to Digital Converter) 회로 (22)를 포함하고 있다.
상기 제어 장치 (20)가 발생하는 수평 출력 (Hout)은 호스트로부터의 수평 동기 신호 (Hsync)에 대응되는 신호로서, 상기 수평 출력 신호 (Hout)의 주파수는 수평 동기 신호 (Hsync)의 그것과 동일하다. 반면, 호스트 (10)의 특성에 따라서 PLL 회로 (21)로 입력되는 수평 동기 신호 (Hsync)의 극성(polarity)이 변화될 수 있는 데, 상기 PLL 회로 (21)은 미리 정해진 극성의 수평 출력 신호 (Hout)을 출력한다. 예컨대, 네그티브 극성(negative polarity)의 수평 출력 신호 (Hout)에 동기되어서 동작되는 구동 장치 (40)을 갖는 LCD 장치에서, 호스트로부터 PLL 회로 (21)로 포지티브 극성(positive polarity)의 수평 동기 신호 (Hsync)가 제공되더라도, PLL 회로 (21)은 네그티브 극성의 수평 출력 신호 (Hout)을 구동 장치 (40)으로 제공한다. 여기서, 상기 PLL 회로 (21)은, 잘 알려져 있는 바와 같이, 위상 검출기(phase detector), VCO(voltage controlled oscillator), 분주기(divider), 출력 발생기(output generator)로 구성되어 있다.
일반적으로, LCD 장치는 단일의 표시 모드(single display mode), 예컨대, VGA(Video Graphics Array), SVGA(Super VGA), 또는 XGA(eXtended Graphics Array) 모드들 중의 어느 하나만을 지원하고 있다. 따라서, 상용 해상도(active resolution) 1024×768의 XGA 모드를 지원하는 LCD 장치로, 예를 들어, 상용 해상도 640×480의 VGA 모드용 신호들이 제공되면, 상기 XGA LCD 화면의 일부 영역 상에서만 영상이 표시되고, 그 나머지 영역 상에서는 영상이 표시되지 않는다. 상용 해상도 800×600의 SVGA 모드 신호들이 상기 XGA LCD로 제공되는 경우에도 위와 마찬가지이다.
이와 같이, 종래에는, 호스트로부터 저해상도 표시 모드 신호들(low resolution display mode signals)이 고해상도 표시 모드(high resolution display mode)를 지원하는 표시 장치로 제공되는 경우에, 화면의 일부에서만 영상이 표시되는 문제점이 있었다.
본 발명의 목적은 저해상도 표시 모드의 직렬 형대의 비디오 신호들을 표시 장치가 지원하는 고해상도 표시 모드의 병렬 형태의 비디오 신호들로 변환하는 비디오 신호 변환 장치를 제공하는 것이다.
본 발명의 다른 목적은 표시 장치 자신이 지원하는 표시 모드보다 저해상도 표시 모드의 비디오 신호들이 호스트로부터 입력되더라도 화면 전체 상에 영상이 표시되도록 하는 표시 장치를 제공하는 것이다.
도 1은 액티브 매트릭스 액정 표시 장치의 구성을 개략적으로 보여주는 블럭도;
도 2는 종래의 액정 표시 제어 장치의 회로 구성을 보여주는 블럭도;
도 3은 본 발명의 바람직한 실시예에 따른 비디오 신호 변환 장치의 회로 구성을 보여주는 블럭도;
도 4는 도 3에 도시된 클럭 발생 회로 내 PLL 회로의 상세 회로도;
도 5는 도 4에 도시된 PLL 회로의 동작 타이밍을 보여주는 타이밍도;
도 6은 도 3에 도시된 수평 출력 발생 회로의 상세 회로도;
도 7은 도 3에 도시된 각 메모리 블럭과 그에 대응되는 출력 선택부 및 출력 제어 로직 회로의 상세 회로도;
도 8은 도 3에 도시된 메모리 동작 제어 회로의 구성을 보여주는 블럭도;
도 9는 도 8에 도시된 메모리 동작 제어 회로에 의해, 각 메모리 블럭에서, 기입 동작이 수행되는 라인 메모리와 독출 동작이 수행되는 라인 메모리를 순서대로 보여주는 도면;
도 10은 도 8에 도시된 기입 개시 제어 회로의 상세 회로도;
도 11은 도 10에 도시된 기입 개시 제어 회로의 타이밍도;
도 12는 도 8에 도시된 기입 동작 제어 회로의 상세 회로도;
도 13은 도 12에 도시된 기입 동작 제어 회로의 타이밍도;
도 14는 도 8에 도시된 독출 동작 제어 회로의 상세 회로도;
도 15는 도 14에 도시된 독출 동작 제어 회로의 타이밍도;
도 16은 도 5에 도시된 어드레스 발생 회로, 어드레스 선택 회로 및 클럭 선택 회로의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 마이크로컴퓨터 200 : 클럭 발생 회로
300 : 수평 출력 발생 회로 400 : 메모리 부
500 : 아날로그-디지틀 변환 부 600 : 메모리 제어 회로
상기 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 제 1 표시 장치를 위한 아날로그 비디오 신호들을 제 2 표시 장치를 위한 디지틀 비디오 데이터로 변환하는 비디오 신호 변환 장치는: 상기 디지틀 비디오 데이터를 저장하기 위한 메모리 수단 및; 제 1 데이터 신호와 제 2 데이터 신호 및 수직 동기 신호를 받아들여서 상기 제 2 표시 장치의 화면의 각 수평 라인에 대응하는 상기 메모리 수단으로부터의 상기 디지틀 비디오 데이터를 동기시키기 위한 수평 출력 신호를 발생하는 수평 출력 발생 수단과; 상기 수평 출력 신호의 1 주기에 대응하는 화소 수는 상기 제 1 데이터 신호의 값과 동일하고, 상기 수평 출력 신호의 펄스 폭에 대응하는 화소 수는 상기 제 2 데이터 신호의 값과 동일하며; 수평 동기 신호, 상기 수직 동기 신호, 상기 제 1 데이터 신호, 상기 수평 출력 신호, 상기 수평 및 수직 동기 신호들의 주파수들에 의해 결정되는 값을 갖는 제 3 데이터 신호, 상기 메모리 수단의 기입 동작을 위한 제 1 화소 클럭 신호 및 상기 메모리 수단의 독출 동작을 위한 제 2 화소 클럭 신호를 받아들여서, 상기 메모리 수단의 기입 동작 및 독출 동작을 제어하는 메모리 제어 수단을 포함한다.
상기 비디오 신호 변환 장치는 단일 칩(one chip)으로 제조된다.
상기 제 1 표시 장치는 CRT 표시 장치이고, 상기 제 2 표시 장치는 LCD 장치 또는 플라즈마 표시 장치이다.
본 발명의 다른 특징에 따르면, 호스트로부터 수평 동기 신호, 수직 동기 신호 및 적어도 하나의 아날로그 비디오 신호를 받아들여서 LCD 패널의 화면 상에 영상을 표시하는 LCD 장치는: 상기 수평 및 수직 동기 신호들을 받아들여서 상기 호스트가 지원하는 표시 모드를 판별하고, 판별된 호스트 표시 모드에 대응하는 소정의 값들을 각각 갖는 제 1 내지 제 5 데이터 신호들을 발생하는 모드 판별 수단과; 상기 제 1 및 제 2 데이터 신호들 및 상기 수평 동기 신호를 받아들이고, 상기 제 1 및 제 2 데이터 신호의 값에 대응하는 주파수들을 각각 갖는 그리고 상기 수평 동기 신호에 동기되는 제 1 및 제 2 화소 클럭 신호들을 발생하는 클럭 발생 수단과; 1 개의 수평 라인에 대응하는 상기 제 1 화소 클럭 신호의 펄스 수는 상기 제 1 데이터 신호의 값과 동일하고, 상기 1 수평 라인에 대응하는 상기 제 2 화소 클럭 신호의 펄스 수는 상기 제 2 데이터 신호의 값과 동일하며; 상기 제 1 화소 클럭 신호에 동기되어서 상기 호스트로부터의 상기 적어도 하나의 아날로그 비디오 신호를 디지틀 비디오 데이터로 변환하는 ADC 수단과; 상기 ADC 수단으로부터의 상기 디지틀 비디오 데이터를 저장하기 위한 메모리 수단과; 상기 수직 동기 신호, 상기 제 3 및 제 4 데이터 신호들을 받아들여서 상기 메모리 수단으로부터의 상기 디지틀 비디오 데이터를 동기시키기 위한 수평 출력 신호를 발생하는 수평 출력 발생 수단 및; 상기 수평 출력 신호의 1 주기에 대응하는 화소 수는 상기 제 3 데이터 신호의 값과 동일하고, 상기 수평 출력 신호의 펄스 폭에 대응하는 화소 수는 상기 제 4 데이터 신호의 값과 동일하며; 상기 수평 동기 신호, 상기 수평 출력 신호, 상기 제 3 및 제 5 데이터 신호들, 상기 제 1 및 제 2 화소 클럭 신호들에 따라서 상기 메모리 수단의 기입 및 독출 동작들을 제어하되, 상기 기입 동작이 상기 수평 동기 신호의 라이징 에지로부터 상기 제 5 데이터의 값만큼 지연된 시간에서 개시되도록 하여 상기 기입 동작과 상기 독출 동작이 동시에 개시되는 것을 막는 메모리 제어 수단을 포함한다.
이상과 같은 본 발명에 따르면, 저해상도 모드용 컬러, 수평 및 수직 동기 신호들이 XGA 모드 LCD로 제공될 때, 화소 클럭 신호의 주파수와 수평 동기 신호의 주파수를 증가시킴으로써 LCD 화면의 영상 표시 영역이 수평 방향 및 수직 방향으로 확대되어 상기 화면의 전체 영역에서 영상이 표시된다. 또한, 수평 동기 신호 (Hsync)의 에지(edge)와 수평 출력 신호(Hout)의 그것이 겹치지 않도록 함으로써 표시 모드의 변환 비율을 자유롭게 조정하는 것이 가능하다.
다음에는 첨부된 도면들에 의거하여 본 발명에 따른 비디오 신호 변환 장치 및 그것을 구비하는 표시 장치의 실시예에 대해 상세히 설명한다.
실시예
먼저, 예를 들어, 본 실시예에 따른 비디오 신호 변환 장치가 XGA 모드 LCD 패널과 연결되고 호스트로부터는 VGA 모드용 비디오 신호들이 입력되는 경우를 고려해 보자. 이런 경우, 본 실시예의 비디오 신호 변환 장치 즉, LCD 제어 장치에 의해, 수직 동기 신호 (Vsync)의 주파수는 동일하게 유지되고, 수평 동기 신호 (Hsync)의 주파수 및 화소 클럭 신호 (Dclk)의 주파수는 다음의 표 1과 같이 0.6 배 더 증가된다. 이로써, LCD 화면 상에서 영상이 거의 XGA 모드의 해상도로 표시될 수 있다.
변환 전 변환 후
해상도dots×lines 수평 주파수KHz 수직 주파수Hz 수평 주파수KHz 해상도dots×lines
640×350(800×449) 31.50 70.0 50.40 1024×560(1280×718)
640×480(800×525) 31.50 60.0 50.40 1024×768(1280×840)
640×400(800×449) 31.50 70.0 50.40 1024×640(1280×718)
640×480(800×520) 37.87 72.8 60.59 1024×768(1331×832)
위의 표에서, 해상도는 상용 해상도(active resolution)를 표시하고, ()속의 수치는 총 해상도(total resolution)를 표시한다.
위의 표 1와 같이, 예컨대, 640×480의 해상도는 1024×768의 해상도로 변환되므로, 변환 전 해상도 : 변환 후 해상도 = 1 : 1.6이다. 이 변환 방식에 의하면, 5 개의 라인들에 대응되는 컬러 신호들 즉, R, G, B 신호들은 8 개의 라인들에 대응되는 컬러 신호들로 변환된다.
다음, 본 발명에 따른 비디오 신호 변환 장치가 XGA 모드 LCD 패널과 연결되고 호스트로부터는 SVGA 모드용 비디오 신호들이 입력되는 경우를 고려해 보자. 이 경우, 본 실시예의 비디오 신호 변환 장치에 의해, 수직 동기 신호 (Vsync)의 주파수는 역시 동일하게 유지되고, 수평 동기 신호 (Hsync)의 주파수 및 화소 클럭 신호 (Dclk)의 주파수는 다음의 표 2와과 같이 약 0.25 배 더 증가된다. 이로써, LCD 화면 상에서, 영상은 거의 XGA 모드의 해상도로 표시될 수 있다.
표 2
변환 전 변환 후
해상도dots×lines 수평 주파수KHz 수직 주파수Hz 수평 주파수KHz 해상도dots×lines
800×600(1024×625) 35.16 56.2 43.95 1000×750(1280×781)
800×600(1056×628) 37.88 60.3 47.35 1000×750(1320×785)
800×600(1040×666) 48.08 72.0 60.10 1000×750(1300×832)
위의 표에서, 해상도는 상용 해상도를 표시하고, ()속의 수치는 총 해상도를 표시한다.
위의 표 2와 같이, 예컨대, 800×600의 해상도는 1000×750의 해상도로 변환되므로, 변환 전 해상도 : 변환 후 해상도 = 1 : 1.28이다. 하지만, 변환의 편의상, 변환 전 해상도 : 변환 후 해상도 = 1 : 1.25가 되도록 한다. 이 변환 방식에 의하면, 4 개의 라인들에 대응되는 컬러 신호들은 5 개의 라인들에 대응되는 컬러 신호들로 변환된다.
도 3은 본 실시예에 따른 비디오 신호 변환 장치의 회로 구성을 보여주고 있다. 도 3을 참조하면, 비디오 신호 변환 장치는, 마이크로컴퓨터 (100)과, 클럭 발생 회로 (200), 수평 출력 발생 회로 (300), 메모리 부 (400), ADC 회로 (500) 및, 메모리 제어 회로 (600)으로 구성된다.
마이크로컴퓨터 (100)은 호스트 (10)으로부터 수평 동기 신호 (Hsync)와 수직 동기 신호 (Vsync)를 입력받는다. 상기 마이크로컴퓨터 (100)은 수평 동기 신호 (Hsync)와 수직 동기 신호 (Vsync)를 이용하여 호스트가 지원하는 표시 모드(이하, '호스트 표시 모드'라 함)를 판별하고, 그리고 일정한 시간 구간(time interval)을 표시하는 데이터 신호 (HD)와, XGA 모드용 수평 동기 신호인 수평 출력 신호 (Hout)의 주기당 화소 수를 표시하는 데이터 신호 (TA), 상기 수평 출력 신호 (Hout)의 펄스 폭을 표시하는 데이터 신호 (PW), 호스트 표시 모드의 해상도에 대응하는 기입 및 독출 화소 클럭 수 데이터 신호들 (WPCN) 및 (RPCN)을 출력한다. 상기 기입 화소 클럭 수 데이터 신호 (WPCN)은 호스트 표시 모드의 해상도에 따른 1 수평 라인 당 화소 클럭 수(pixel clock number per one horizontal line) 즉, 메모리 기입 동작 동안에 1 수평 라인의 비디오 데이터를 메모리에 기입하는 데 필요한 화소 클럭 수를 표시하는 신호이고, 상기 독출 화소 클럭 수 데이터 신호 (RPCN)은 LCD 장치가 지원하는 표시 모드의 해상도에 따른 1 수평 라인 당 화소 클럭 수 즉, 메모리 독출 동작 동안에 1 수평 라인의 비디오 데이터를 메모리로부터 독출하는 데 필요한 화소 클럭 수를 표시하는 신호이다. 호스트 (10)이 VGA 모드를 지원하는 경우 수평 주파수 및 수직 주파수에 따라서 기입 및 독출 화소 클럭 수 데이터 신호들 (WPCN) 및 (RPCN)의 값들은 1000 내지 2500 정도의 범위에서 각각 결정되고, SVGA 모드를 지원하는 경우 기입 및 독출 화소 클럭 수 데이터 신호들 (WPCN) 및 (RPCN)의 값들은 1000 내지 2000 정도의 범위에서 각각 결정된다. 한편, 상기 데이터 신호 (HD)는 수평 동기 신호 (Hsync)의 시작 시점으로부터 일정한 시간이 경과한 후에 기입 동작이 개시되도록 하는 데 필요한 신호로서, 그것의 값은 호스트 표시 모드에 따라서 결정된다. 이에 대해서는, 추후, 상세히 설명한다.
이상과 같이, 마이크로컴퓨터 (100)은 수평 및 수직 동기 신호들을 이용하여 호스트로부터의 비디오 신호들의 화소 수를 검출하고, 검출된 화소 수와 미리 기억된 기준 화소 수를 비교하는 기능을 한다. 다시 말해, 상기 마이크로컴퓨터 (100)은 수평 및 수직 동기 신호들을 이용하여 호스트로부터의 비디오 신호의 해상도를 검출하고, 검출된 해상도와 미리 기억된 기준 해상도를 비교하는 기능을 한다.
클럭 발생 회로 (200)은 2 개의 PLL 회로들 (210)과 (220)으로 구성되며, PLL 회로들 (210) 및 (220)은 마이크로컴퓨터 (100)로부터의 기입 화소 클럭 수 데이터 신호 (WPCN) 및 독출 화소 클럭 수 데이터 신호 (RPCN)에 의해 각각 초기화되어서 메모리 기입 동작 및 독출 동작을 위한 기입 및 독출 화소 클럭 신호들 (W_Dclk) 및 (R_Dclk)을 각각 발생한다. 상기 기입 및 독출 화소 클럭 신호들 (W_Dclk) 및 (R_Dclk)은 수평 동기 신호 (Hsync)에 동기되고 그리고 상기 기입 및 독출 화소 클럭 수 데이터 신호들 (WPCN) 및 (RPCN)의 값들에 각각 대응하는 주파수들을 각각 갖는다.
수평 출력 발생 회로 (300)은 호스트로부터 제공되는 수직 동기 신호 (Vin)과 마이크로컴퓨터 (100)으로부터 제공되는 데이터 신호들 (TA), (PW), (WPCN) 및 (RPCN)을 이용하여 수평 출력 신호 (Hout)을 발생한다. 이때, 상기 수평 출력 신호 (Hout)은 수평 동기 신호 (Hsync)(이하 'Hin'로 표시함)에 동기되어서 발생된다.
도 3에 도시된 바와 같이, 본 발명의 LCD 제어 장치는 메모리 부 (400)과, 직렬 형태의 비디오 신호들 즉, 아날로그 컬러 신호들을 병렬 형태의 비디오 신호들 즉, 디지틀 컬러 데이터 신호들로 변환하는 ADC 회로 (500)을 구비하고 있다.
상기 메모리 부 (110)은 ADC 회로 (500)과 LCD 구동 회로 (40) 사이에 연결되며, R, G, B 신호들에 각각 대응되는 3 개의 메모리 블럭들 (410a), (410b) 및 (410c)와, 출력 선택부 (420)을 구비하고 있다. 상기 각 메모리 블럭들 (410a), (410b) 및 (410c)는 적어도 3 개 이상의 라인 메모리(line memory)들로 구성된다. 이들에 대해서는 추후 상세히 설명한다.
ADC 회로 (500)은 상기 마이크로컴퓨터 (100)에 의해 검출된 아날로그 비디오 신호의 해상도와 LCD 패널이 지원하는 해상도 간의 차이에 의해 결정되는 주파수의 기입 화소 클럭 신호 (W_Dclk)에 동기되어서 호스트로부터의 아날로그 비디오 신호들을 샘플링한다. 즉, 상기 ADC (116)은 호스트로부터 제공되는 CRT 표시 장치용의 직렬 비디오 신호들을 LCD 장치용의 병렬 비디오 데이터 신호들로 변환한다.
메모리 제어 회로 (600)은 메모리 동작 제어 회로 (610)과, 어드레스 발생 회로 (620), 어드레스 선택 회로 (630), 클럭 선택 회로 (640) 및, 출력 제어 로직 회로 (650)으로 구성된다.
메모리 동작 제어 회로 (610)은 마이크로컴퓨터 (100)으로부터의 데이터 신호들 (HD) 및 (TA)와 클럭 발생 회로 (200)으로부터의 기입 및 독출 클럭 신호들 (W_Dclk) 및 (R_Dclk)을 받아들여서 기입 동작이 수행될 라인 메모리들과 독출 동작이 수행될 라인 메모리들을 선택하기 위한 라인 메모리 기입 인에이블 신호들 (LMWE0)∼(LMWE2)와 라인 메모리 독출 인에이블 신호들 (LMRE0)∼(LMRE2)를 각각 발생한다.
어드레스 발생 회로 (620)은 메모리 기입 동작을 위한 어드레스 (W_ Add)와 메모리 독출 동작을 위한 어드레스 (R_Add)를 발생하고, 어드레스 선택 회로 (630)은 상기 기입 동작용 어드레스 (W_Add)와 상기 독출 동작용 어드레스 (R_Add)를 선택하여 각 메모리 블럭들 (410a), (410b) 및 (410c) 내의 해당 라인 메모리들 (LM0)∼(LM2)(도 7 참조)로 각각 제공한다.
클럭 선택 회로 (640)은 클럭 발생 회로 (200)으로부터의 기입 화소 클럭 신호 (W_Dclk)와 독출 화소 클럭 신호 (R_Dclk)를 선택적으로 각 메모리 블럭의 라인 메모리들로 각각 출력한다.
출력 제어 로직 회로 (650)은 메모리 독출 인에이블 신호들을 이용하여 출력 선택 신호들 (OS0) 및 (OS1)을 발생한다. 이 출력 선택 신호들 (OS0) 및 (OS1)에 의해 메모리 내의 출력 선택부 (420)은 라인 메모리들 (LM0)∼(LM2)의 데이터를 선택적으로 출력한다. 여기서, 상기 출력 선택 신호들의 개수는 하나의 메모리 블럭을 구성하는 라인 메모리들의 개수에 따라서 가변된다는 것이 잘 이해될 것이다.
본 실시예의 LCD 제어 장치의 수평 출력 발생 회로 (300)과, 메모리 부 (400) 및 메모리 제어 회로 (600)은 단일 칩 형태로 제조될 수 있다. 이렇게 하면, 상기 LCD 제어 장치는 컴팩트(compact)한 구조를 가질 수 있어 제품의 양산성이 증대될 수 있다.
도 4는 클럭 발생 회로 (200) 내 각 PLL 회로 (210) 또는 (220)의 상세 회로도이다. 도 4를 참조하면, 각 PLL 회로 (210) 또는 (220)은 위상 검출기 (211)과, 저역 통과 필터(low pass filter) (212)와, VCO (213) 및, 분주기 (214)로 구성된다. 메모리 기입 동작을 위한 PLL 회로 (210)에서, 분주기 (214)는 마이크로컴퓨터 (100)으로부터 기입 화소 클럭 수 데이터 신호 (WPCN)을 받아들여서 기입 수평 기준 신호 (WHref)를 발생한다. 위상 검출기 (211)은 호스트로부터의 수평 동기 신호 (Hin)과 상기 기입 수평 기준 신호 (WHref)의 위상 차에 따라서 가변되는 레벨의 DC 전압 신호를 발생한다. 이 전압 신호는 저역 통과 필터 (212)로 제공되어서 그것에 함유된 노이즈(noise)들이 제거된다. VOC (213)은, 도 5에 도시된 바와 같이, 위상 검출기 (211)로부터 저역 통과 필터 (212)를 통해 제공되는 DC 전압 신호의 레벨에 대응하는 주파수를 갖고 그리고 수평 동기 신호에 위상-동기(in-phase)된 클럭 신호를 기입 화소 클럭 신호 (W_Dclk)로서 발생한다.
위와 마찬가지로, 메모리 독출 동작을 위한 PLL 회로 (220)도 마이크로컴퓨터 (100)으로부터 독출 화소 클럭 수 데이터 신호 (RPCN)을 받아들여서 독출 화소 클럭 신호 (R_Dclk)를 발생한다.
도 6은 수평 출력 발생 회로 (300)의 상세 회로도이다. 도 6을 참조하면, 수평 출력 발생 회로 (300)은, 다운 카운터(down-counter) (301)과, 2 개의 비교기들 (302) 및 (303), 그리고 JK-플립플롭 (304)를 포함한다.
다운 카운터 (301)은 마이크로컴퓨터 (100)으로부터 제공되는 10 비트의 데이터 신호 (TA)를 수직 동기 신호 (Vsync)에 의해 로드(load)하고, 독출 화소 클럭 신호 (R_Dclk)의 라이징 에지(rising edge) 마다 로드된 값을 카운트 다운(count-down) 한다. 상기 다운 카운터 (301)은 자신의 출력 값이 '0'으로 되면 자체적으로 마이크로컴퓨터 (100)으로부터의 상기 데이터 신호 (TA)를 로드한다.
비교기 (302)는 상기 데이터 신호 (TA)와 다운 카운터 (301)의 출력이 동일할 때 하이 레벨의 신호를 출력한다. 이때, JK-플립플롭 (304)의 부 출력 단자( )로부터는 로우 레벨의 신호가 출력된다. 비교기 (303)은 다운 카운터 (301)의 하위 3 비트(3 low order bits)의 출력이 마이크로컴퓨터 (100)으로부터 제공되는 데이터 신호 (PW)와 동일할 때 하이 레벨의 신호를 출력한다. 이때, JK-플립플롭 (304)의 출력 (Hout)이 하이 레벨로 반전된다.
이후, 비교기 (303)으로부터는, 다운 카운터 (301)의 하위 3 비트의 출력이 데이터 신호 (PW)와 동일할 때 마다 하이 레벨의 신호가 반복적으로 출력되지만, 비교기 (302)는 데이터 신호 (TA)가 다운 카운터(301)로 로드될 때에만 하이 레벨의 신호를 출력하므로, JK-플립플롭 (304)의 출력 (Hout)은 로우 레벨로 유지된다.
도 7은 하나의 메모리 블럭 (410a), (410b), 또는 (410c)와 그에 대응되는 출력 선택부 (420a), (420b), 또는 (420c) 및 출력 제어 로직 회로 (650)의 상세 회로도이다. 도 7을 참조하면, 각 메모리 블럭 (410a), (410b), 또는 (410c)는 3 개의 라인 메모리들 (LM0), (LM1) 및 (LM2)로 구성된다. 각 라인 메모리는 적어도 1344 words×8 bits의 기억 용량(storage capacity)을 가진다. 라인 메모리들 (LM0)∼(LM2)로는, 메모리 동작 제어 회로 (610)으로부터의 기입 인에이블 신호들 (LMWE0)∼(LMWE2)와 독출 인에이블 신호들 (LMRE0)∼(LMRE2)가 각각 입력된다. 또한, 각 라인 메모리로는 어드레스 선택 회로 (630)에 의해 선택된 어드레스 신호 (Add)와 ADC 회로 (500)으로부터의 컬러 신호들 (Rin), (Gin), 또는 (Bin) 및 클럭 선택 회로 (640)에 의해 선택된 화소 클럭 신호 (Dclk)가 입력된다. 출력 선택 회로 (420)을 구성하는 3×1 멀티플렉서들 (420a), (420b) 및 (420c) 각각의 세 입력 단자들은 각 메모리 블럭 (410a), (410b), 또는 (410c) 내의 라인 메모리들 (LM0), (LM1) 및 (LM2)의 데이터 출력 포트들에 각각 접속된다.
출력 제어 로직 회로 (650)은 메모리 동작 제어 회로 (610)으로부터 제공되는 상위 2 비트의 라인 메모리 독출 인에이블 신호들 (LMRE2) 및 (LMRE1)을 각각 반전시키는 2 개의 인버터들 (651) 및 (652)로 구성된다. 각 멀티플렉서 (420a), (420b), 또는 (420c)는 상기 출력 제어 로직 회로 (650)으로부터 제공되는 출력 선택 신호들 (SO0) 및 (SO1)에 따라서 각 메모리 블럭의 라인 메모리들 (LM0), (LM1) 및 (LM2)의 출력 데이터들 중 어느 하나의 데이터를 선택적으로 출력한다. 이 멀티플렉서들 (420a), (420b) 및 (420c)의 출력들 (Rout), (Gout) 및 (Bout)은 LCD 구동 회로 (40)으로 제공된다.
이 실시예에서는, 비록 멀티플렉서들 (420a), (420b) 및 (420c)가 상기 출력 제어 로직 회로 (650)에 의해 각 메모리 블럭의 라인 메모리들 (LM0), (LM1) 및 (LM2)의 출력 데이터들 중 어느 하나의 데이터를 선택적으로 출력하지만, 상기 메모리 독출 인에이블 신호들 (LMRE2) 및 (LMRE1)에 의해 직접적으로 제어되어서 각 메모리 블럭의 라인 메모리들 (LM0), (LM1) 및 (LM2)의 출력 데이터들 중 어느 하나의 데이터를 선택적으로 출력할 수도 있다는 것이 잘 이해될 것이다.
도 8은 메모리 동작 제어 회로 (610)의 상세한 구성을 보여주는 블럭도이다. 도 8을 참조하면, 메모리 동작 제어 회로 (610)은 기입 개시 제어 회로(write start control circuit) (610a)와, 기입 동작 제어 회로(write operation control circuit) (610b) 및, 독출 동작 제어 회로(read operation control circuit) (610c)로 구성된다. 상기 기입 개시 제어 회로 (610a)는 마이크로컴퓨터 (100)으로부터의 데이터 신호들 (TA) 및 (HD), 클럭 발생 회로 (200)으로부터의 기입 화소 클럭 신호 (W_Dclk)를 입력받아서 기입 동작이 언제 수행될 지를 제어하기 위한 기입 개시 제어 신호 (WSC)를 발생한다. 상기 기입 개시 제어 신호 (WSC)의 주파수는 수평 동기 신호 (Hin)의 주파수와 동일하나, 그것의 위상(phase)은 상기 수평 동기 신호 (Hin)의 위상보다 데이터 신호 (HD)의 데이터 값만큼 뒤진다(도 9 참조). 이와 같은 위상 차는 기입 동작의 개시 시점과 독출 동작의 개시 시점이 일치하는 경우 발생될 수 있는 메모리 지정의 오류를 방지하기 위한 것이다. 상기 기입 동작 제어 회로 (610)은 상기 기입 화소 클럭 신호 (W_Dclk)와 상기 기입 개시 제어 신호 (WSC)를 입력받아 각 라인 메모리들 (LM0)∼(LM2)에 대응하는 기입 인에이블 신호들 (WLME0)∼(WLME2)와, 기입 인에이블 상태로 된 라인 메모리를 지시하는 2 비트의 메모리 인덱스 신호들 (WLM0) 및 (WLM1)을 발생한다.
상기 독출 동작 제어 회로 (610)은 클럭 발생 회로 (200)으로부터의 독출 화소 클럭 신호 (R_Dclk)와 상기 메모리 인덱스 신호들 (WLM0) 및 (WLM1)을 입력받아 각 라인 메모리들 (LM0)∼(LM2)에 대응하는 독출 인에이블 신호들 (LMRE0)∼(LMRE2)를 발생한다.
도 9는 상기 메모리 동작 제어 회로 (610)에 의해, 각 메모리 블럭에서, 기입 동작이 수행되는 라인 메모리와 독출 동작이 수행되는 라인 메모리를 순서대로 보여주고 있다. 도 9를 참조하면, 각 컬러 신호와 관련하여, 각 메모리 블럭에서, 기입 동작용 라인 메모리는 기입 개시 제어 신호 (WSC)의 라이징 에지에서 선택되고, 독출 동작용 라인 메모리는 수평 출력 신호 (Hout)의 라이징 에지에서 선택된다. 각 메모리 블럭에서, 기입 동작용 메모리로서는, 먼저 라인 메모리 (LM0)가 선택되고, 이어 라인 메모리 (LM1)과 라인 메모리 (LM2)가 차례로 선택된다. 이후에는, 순환하여, 다시 라인 메모리 (LM1)로부터 순차적으로 선택되어 기입 동작용 메모리로서 사용된다. 반면, 메모리 독출 동작용 메모리의 선택은 기입 동작을 위해 선택된 라인 메모리에 의존한다. 구체적으로, 기입 동작용 메모리로서 라인 메모리 (LM2)가 사용되고 있다면 독출 동작용 메모리로서는 라인 메모리 (LM1)이 선택되고, 기입 동작용 메모리로서 라인 메모리 (LM1)이 사용되고 있다면 독출 동작용 메모리로서는 라인 메모리 (LM0)가 선택되며, 기입 동작용 메모리로서 라인 메모리 (LM0)가 사용되고 있다면 독출 동작용 메모리로서는 라인 메모리 (LM2)가 선택된다. 이와 같은 메모리 선택을 위해서는, 기입 개시 제어 신호 (WSC)의 라이징 에지 타이밍 즉, 수평 동기 신호 (Hin)의 라이징 에지 타이밍과 수평 출력 신호 (Hout)의 라이징 에지 타이밍이 일치하지 않도록 하기 위한 데이터 신호 (HD)의 데이터 값이 조절되어야 한다. 바꾸어 말해, 기입 동작용 라인 메모리의 선택과 독출 동작용 라인 메모리의 선택이 동시에 이루어지는 경우 라인 메모리 선택의 오류가 발생될 수 있으므로, 기입 및 독출 동작들을 위한 라인 메모리들의 동시적인 선택이 이루어지지 않도록 해야 한다. 결국, 데이터 신호 (HD)는 기입 동작과 독출 동작이 동시에 개시되는 것을 방지하는 데 필요한 신호이다. 마이크로컴퓨터 (100)은 수평 동기 신호 (Hin)와 수직 동기 신호 (Vsync)를 이용하여 호스트 (10)가 지원하는 표시 모드 즉, 해상도를 검출하고 검출된 해상도에 따라서 미리 기억된 값의 상기 데이터 신호 (HD)를 출력한다.
다음에는, 도 9의 타이밍도를 참조하여 기입 동작용 라인 메모리의 선택에 따른 독출 동작용 라인 메모리의 선택이 이루어지는 예를 설명한다. 도 9를 참조하면, 수직 동기 신호 (Vsync)가 입력된 후, 수평 동기 신호 (Hin)의 첫 번째 라이징 에지(즉, 시간 t1)에서, 기입 동작용 메모리로서 라인 메모리 (LM0)가 선택된다. 또한, 수평 출력 신호 (Hout)의 첫 번째 라이징 에지에서 독출 동작용 메모리로서 라인 메모리 (LM2)가 선택된다.
수평 출력 신호 (Hout)의 두 번째 라이징 에지(즉, 시간 t2)에서, 기입 동작용 메모리로서 라인 메모리 (LM1)가 여전히 사용되고 있으므로, 독출 동작용 메모리로서 라인 메모리 (LM2)가 한 번 더 선택된다.
수평 동기 신호 (Hin)의 두 번째 라이징 에지(즉, 시간 t3)에서는 기입 동작용 메모리로서 라인 메모리 (LM1)이 선택된다. 이어, 수평 출력 신호 (Hout)의 세 번째 라이징 에지(즉, 시간 t4)에서, 기입 동작용 메모리로서 라인 메모리 (LM1)이 사용되고 있으므로, 독출 동작용 메모리로서는 라인 메모리 (LM0)가 선택된다.
수평 출력 신호 (Hout)의 네 번째 라이징 에지(즉, 시간 t5)에서는 라인 메모리 (LM1)이 기입 동작용 메모리로서 여전히 사용되고 있는 상태이므로, 독출 동작용 메모리로서 라인 메모리 (LM0)가 다시 한번 더 선택된다. 이와 같이, 어떤 시점에서, 기입 동작 중에 있는 라인 메모리의 독출 동작이 수행될 차례인 경우에는, 바로 이전에 독출 동작이 완료되었던 라인 메모리의 독출 동작이 한 번 더 수행되도록 한다.
수평 동기 신호 (Hin)의 세 번째 라이징 에지(즉, 시간 t6)에서, 기입 동작용 메모리로서 라인 메모리 (LM2)가 선택된다. 따라서, 수평 출력 신호 (Hout)의 다섯 번째 라이징 에지(즉, 시간 t7)에서는 독출 동작용 메모리로서 라인 메모리 (LM1)이 선택된다.
도 10은 도 8에 도시된 기입 개시 제어 회로 (610a)의 상세 회로도이다. 도 10을 참조하면, 기입 개시 제어 회로 (610a)는 업 카운터(up-counter) (711)과, 비교기들 (712a) 및 (712b), D-플립플롭들 (713a) 및 (713b)로 구성된다. 상기 카운터 (711)과 D-플립플롭들 (713a) 및 (713b)는 기입 화소 클럭 신호 (W_Dclk)에 동기되어 동작한다.
기입 개시 제어 신호 (WSC)의 1 주기에 해당하는 화소 수를 계수(counting)하는 카운터 (711)로부터는 10 비트의 계수 신호가 출력된다. 비교기 (712a)의 한 입력 단자 (A)로는 마이크로컴퓨터 (100)으로부터의 데이터 신호 (TA)가 입력되고, 그것의 다른 입력 단자 (B)로는 상기 카운터 (711)의 출력 데이터 신호가 입력된다. 비교기 (712b)의 한 입력 단자 (A)로는 마이크로컴퓨터 (100)으로부터의 데이터 신호 (HD)가 입력되고, 그것의 다른 입력 단자 (B)로는 상기 카운터 (711)의 출력 데이터 신호가 입력된다. 상기 비교기들 (712a) 및 (712b) 각각은 두 입력 신호들의 데이터 값들이 동일할 때 로우 레벨의 신호를 출력하고, 동일하지 않을 때 하이 레벨의 신호를 출력한다. 상기 비교기들 (712a) 및 (512b)의 출력 신호들은 D-플립플롭들 (713a) 및 (713b)의 입력 단자들로 각각 제공된다. D-플립플롭 (713a)의 출력 신호는 카운터 (711)의 클리어 단자로 제공된다. 데이터 신호 (TA)와 카운터 (711)의 출력이 동일할 때, 플립플롭 (713a)에 의해, 상기 카운터 (711)은 클리어된다. D-플립플롭 (713b)는 비교기 (712b)의 출력을 입력받아 안정된 상태로 유지하며 기입 클럭 신호 (W_Dclk)에 동기되어서 기입 개시 제어 신호 (WSC)를 출력한다. 이 기입 개시 제어 신호 (WSC)는 기입 동작 제어 회로 (610b)로 제공된다.
도 11은 데이터 신호 (TA)의 주파수가 수평 동기 신호의 주파수와 동일하고 그것의 데이터 값이 36이며 데이터 신호 (HD)의 데이터 값이 2일 때 도 10에 도시된 기입 개시 제어 회로 (610a)의 동작 타이밍을 보여주고 있다. 도 10 및 도 11을 참조하면, 카운터 (711)의 출력이 3일 때 즉, 기입 화소 클럭 신호 (W_Dclk)의 4 번째 주기에서 로우 레벨의 기입 개시 제어 신호 (WSC)가 발생된다.
도 12는 도 8에 도시된 기입 동작 제어 회로 (610b)의 상세 회로도이다. 도 12를 참조하면, 기입 동작 제어 회로 (610b)는 업 카운터 (721)과, 1/2 분주기(frequency divider) (722), 인버터들 (723a), (723b), (723c) 및 (723d), NAND 게이트들 (724a), (724b) 및 (724c), 그리고 D-플립플롭들 (725a), (725b) 및 (725c)로 구성된다.
카운터 (721)의 클럭 단자 (CK)로는 기입 개시 제어 회로 (610a)로부터 기입 개시 제어 신호 (WSC)가 인가된다. 상기 카운터 (721)은 상기 기입 개시 제어 신호 (WSC)에 동기되어서 기입 동작이 수행될 라인 메모리 (LM0), (LM1), 또는 (LM2)를 순환적으로 선택하는 2 비트의 메모리 인덱스 신호 (WLM1) 및 (WLM0)를 발생한다. 1/2 분주기(522)는 기입 화소 클럭 신호(W_Dclk)를 분주한다. 카운터 (721)의 한 출력 단자 (OUT0)에는 인버터들 (723a) 및 (723d)의 입력 단자들이 공통적으로 연결되고, 그것의 다른 출력 단자 (OUT1)에는 인버터들 (723b) 및 (723c)의 입력 단자들이 공통적으로 연결된다. NAND 게이트 (724a)의 한 입력 단자는 인버터 (723a)의 출력 단자에 연결되고, 그것의 다른 입력 단자는 인버터 (723b)의 출력 단자에 연결된다. NAND 게이트 (724b)의 한 입력 단자는 카운터 (721)의 출력 단자 (OUT0)에 연결되고, 그것의 다른 입력 단자는 인버터 (723c)의 출력 단자에 연결된다. NAND 게이트 (724c)의 한 입력 단자는 인버터 (723d)의 출력 단자에 연결되고, 그것의 다른 입력 단자는 카운터 (721)의 출력 단자 (OUT1)에 연결된다. 상기 인버터들 (723a)∼(723d)와 NAND 게이트들 (724a)∼(724c)는 디코더(decoder) 회로로서 작용하며, 카운터 (721)에 의해 어떤 라인 메모리가 기입 동작용 메모리로서 선택되었는 지를 검출한다. 한편, 인버터 (723d)와 NAND 게이트 (724c)는 카운터 (721)의 2 비트 출력 신호 (WLM1) 및 (WLM0)의 데이터 값이 '10'일 때 상기 카운터 (721)을 클리어시키는 카운터 제어 회로로서도 작용한다. D-플립플롭들 (725a)∼(725c)의 입력 단자들 (D)는 NAND 게이트들 (724a)∼(724c)의 출력 단자들에 각각 연결되며, 그들의 클럭 단자들 (CK)로는 기입 화소 클럭 신호 (W_Dclk)가 인가된다. 상기 플립플롭들 (725a)∼(725c)는 1/2 분주기 (722)의 출력 신호 (W_Dclk/2)에 의해 인에이블되어 기입 인에이블 신호들 (LMWE0), (LMWE1) 및 (LMWE2)를 각각 발생한다.
도 13은 도 12에 도시된 기입 동작 제어 회로 (610b)의 동작 타이밍을 보여주고 있다. 도 13을 참조하면, 카운터 (721)로부터 출력되는 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM2)를 선택할 때 기입 인에이블 신호 (LMWE2)가 액티브(active) 상태로 된다. 또한, 상기 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM0)을 선택할 때는 기입 인에이블 신호 (LMWE0)가 그리고 상기 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM1)을 선택할 때 기입 인에이블 신호 (LMWE1)이 액티브 상태로 된다.
도 14는 도 8에 도시된 독출 동작 제어 회로 (610c)의 상세 회로도이다. 도 14를 참조하면, 독출 동작 제어 회로 (610c)는 1/2 분주기 (731)과, D-플립플롭들 (732a)∼(732d), (735a)∼(735c), 인버터들 (733a)∼(733d) 및, NAND 게이트들 (734a)∼(734c)로 구성된다. 1/2 분주기 (731)은 독출 화소 클럭 신호 (R_Dclk)를 분주하여 분주 신호 (R_Dclk/2)를 출력한다. 상기 분주기 (731)에 의해 분주된 신호 (R_Dclk/2)는 D-플립플롭들 (732a)∼(732d), (735a)∼(735c)의 클럭 단자들 (CK)로 인가된다. D-플립플롭 (732a)의 입력 단자에는 메모리 인덱스 신호 (WLM0)가 입력되고, D-플립플롭 (732b)의 입력단자에는 메모리 인덱스 신호 (WLM1)이 입력된다. 상기 플립플롭들 (732a) 및 (732b)의 출력 단자들은 D-플립플롭들 (732c) 및 (732d)의 입력 단들과 각각 연결된다. 플립플롭들 (732c) 및 (732d)의 인에이블 단자들로는 독출 화소 클럭 신호 (R_Dclk)가 인가된다. 플립플롭 (732c)의 출력 단자에는 인버터들 (733b) 및 (733c)의 입력 단자들이 공통적으로 연결되고, 플립플롭 (732d)의 출력 단자에는 인버터들 (733a) 및 (733d)의 입력 단자들이 공통적으로 연결된다. NAND 게이트 (724a)의 한 입력 단자는 플립플롭 (732c)의 출력 단자에 연결되고, 그것의 다른 입력 단자는 인버터 (733a)의 출력 단자에 연결된다. NAND 게이트 (734b)의 한 입력 단자는 인버터 (733b)의 출력 단자에 연결되고, 그것의 다른 입력 단자는 플립플롭 (732d)의 출력 단자에 연결된다. NAND 게이트 (734c)의 한 입력 단자는 인버터 (733c)의 출력 단자에 연결되고, 그것의 다른 입력 단자는 인버터 (733d)의 출력 단자에 연결된다. 이 인버터들 (733a)∼(733d)와 NAND 게이트들 (734a)∼(734c)는 디코더 회로로서 작용한다. 이들은 어떤 라인 메모리가 독출 동작용 메모리로서 선택되었는 지를 검출하며, 앞에서 도 9를 참조하여 설명한 바와 같은 방식으로, 독출 동작용 라인 메모리를 선택한다. D-플립플롭들 (735a)∼(735c)의 입력 단자들 (D)은 NAND 게이트들 (734a)∼(734c)의 출력 단자들에 각각 연결되며, 그들의 인에이블 단자들 (E)로는 독출 화소 클럭 신호 (R_Dclk)가 인가된다. 상기 플립플롭들 (735a)∼(735c)는 독출 화소 클럭 신호 (R_Dclk)에 의해 인에이블되어 독출 인에이블 신호들 (LMRE0), (LMRE1) 및 (LMRE2)를 각각 발생한다.
도 15는 도 14에 도시된 독출 동작 제어 회로 (610c)의 타이밍도이다. 도 15를 참조하면, 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM2)를 지시할 때 독출 인에이블 신호 (LMWE1)이 액티브 상태로 된다. 즉, 라인 메모리 (LM2)의 기입 동작이 수행될 때에는 독출 동작용 메모리로서 라인 메모리 (LM1)이 지시된다. 또한, 상기 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM0)을 지시할 때에는 기입 인에이블 신호 (LMWE2)가 그리고 상기 메모리 인덱스 신호들 (WLM1) 및 (WLM0)가 라인 메모리 (LM1)을 지시할 때에는 기입 인에이블 신호 (LMWE0)가 액티브 상태로 된다.
도 16은 도 3에 도시된 어드레스 발생 회로 (620), 어드레스 선택 회로 (630) 및 클럭 선택 회로 (640)의 상세 회로도이다. 도 16을 참조하면, 어드레스 발생 회로 (620)은 수평 동기 신호 (Hin)에 의해 초기화되고, 기입 화소 클럭 신호 (W_Dclk)에 동기되어서 기입 동작용 어드레스 (W_Add)를 발생하는 기입 어드레스 발생 부(621)과, 수평 출력 신호 (Hout)에 의해 초기화되고 독출 화소 클럭 신호 (R_Dclk)에 동기되어서 독출 동작용 어드레스 (R_Add)를 발생하는 독출 어드레스 발생 부 (622)로 이루어진다. 상기 기입 어드레스 발생 부 (621)과 독출 어드레스 발생 부 (622)는 업 카운터들로 각각 구성된다.
어드레스 선택 회로 (630)은 3 개의 2×1 멀티플렉서들 (631), (632) 및 (633)으로 구성된다. 각 멀티플렉서의 두 입력 단자들에는 기입 및 독출 어드레스들 (W_Add) 및 (R_Add)가 각각 제공된다. 상기 멀티플렉서들 (631)∼(633)의 출력들은 각 메모리 블럭의 라인 메모리들 (LM0)∼(LM2)로 각각 제공된다. 상기 멀티플렉서들 (631)∼(633)의 선택 제어 단자들에는 독출 동작 제어 회로 (610c)로부터의 독출 인에이블 신호들 (LMRE0)∼(LMRE2)들이 각각 제공된다. 기입 및 독출 어드레스들 (W_Add) 및 (R_Add)는 어드레스 선택 회로 (630)에 의해 선택적으로 각 메모리 블럭의 라인 메모리들 (LM0)∼(LM2)로 각각 제공된다.
화소 클럭 선택 회로 (640)도, 어드레스 선택 회로 (630)과 같이, 3 개의 2×1 멀티플렉서들 (641), (642) 및 (643)으로 구성된다. 각 멀티플렉서의 두 입력 단자들에는 기입 및 독출 화소 클럭 신호들 (W_Dclk) 및 (R_Dclk)이 각각 제공된다. 상기 멀티플렉서들 (641)∼(643)의 출력들은 각 메모리 블럭의 라인 메모리들 (LM0)∼(LM2)로 각각 제공된다. 상기 멀티플렉서들 (641)∼(643)의 선택 제어 단자들에는 독출 동작 제어 회로 (610c)로부터의 독출 인에이블 신호들 (LMRE0)∼(LMRE2)가 각각 제공된다. 기입 및 독출 화소 클럭 신호들 (W_Dclk) 및 (R_Dclk)은 클럭 선택 회로 (640)에 의해 선택적으로 각 메모리 블럭의 라인 메모리들 (LM0)∼(LM2)로 각각 제공된다.
여기서는, 가장 실질적이고 바람직한 실시예를 통해 본 발명을 설명하였지만, 이는 본 발명에 대한 전반적인 이해를 돕기 위한 것일 뿐, 본 발명의 범위나 기술적인 사상을 거기에 한정하려는 것이 아님을 유의해야 한다.
본 발명에 따르면, LCD가 지원하는 모드의 해상도보다 상대적으로 낮은 해상도의 모드 신호가 LCD로 입력되더라도 LCD의 전체 화면에서 영상이 표시될 수 있을 뿐만 아니라 표시 모드의 변환 비율을 자유롭게 조정하는 것이 가능하다.

Claims (10)

  1. 호스트로부터 수평 동기 신호, 수직 동기 신호 및 적어도 하나의 아날로그 비디오 신호를 받아들여서 LCD(liquid crystal display) 패널의 화면 상에 영상을 표시하는 LCD 장치에 있어서:
    (a) 상기 수평 및 수직 동기 신호들을 받아들여서 상기 호스트가 지원하는 표시 모드를 판별하고, 판별된 호스트 표시 모드에 대응하는 소정의 값들을 각각 갖는 제 1 내지 제 5 데이터 신호들을 발생하는 모드 판별 수단과;
    (b) 상기 제 1 및 제 2 데이터 신호들 및 상기 수평 동기 신호를 받아들이고, 상기 제 1 및 제 2 데이터 신호의 값에 대응하는 주파수들을 각각 갖는 그리고 상기 수평 동기 신호에 동기되는 제 1 및 제 2 화소 클럭 신호들을 발생하는 클럭 발생 수단과;
    1 개의 수평 라인에 대응하는 상기 제 1 화소 클럭 신호의 펄스 수는 상기 제 1 데이터 신호의 값과 동일하고, 상기 1 수평 라인에 대응하는 상기 제 2 화소 클럭 신호의 펄스 수는 상기 제 2 데이터 신호의 값과 동일하며,
    (c) 상기 제 1 화소 클럭 신호에 동기되어서 상기 호스트로부터의 상기 적어도 하나의 아날로그 비디오 신호를 디지틀 비디오 데이터로 변환하는 ADC 수단과;
    (d) 상기 ADC 수단으로부터의 상기 디지틀 비디오 데이터를 저장하기 위한 메모리 수단과;
    (e) 상기 수직 동기 신호, 상기 제 3 및 제 4 데이터 신호들을 받아들여서 상기 메모리 수단으로부터의 상기 디지틀 비디오 데이터를 동기시키기 위한 수평 출력 신호를 발생하는 수평 출력 발생 수단 및;
    상기 수평 출력 신호의 1 주기에 대응하는 화소 수는 상기 제 3 데이터 신호의 값과 동일하고, 상기 수평 출력 신호의 펄스 폭에 대응하는 화소 수는 상기 제 4 데이터 신호의 값과 동일하며,
    (f) 상기 수평 동기 신호, 상기 수평 출력 신호, 상기 제 3 및 제 5 데이터 신호들, 상기 제 1 및 제 2 화소 클럭 신호들에 따라서 상기 메모리 수단의 기입 및 독출 동작들을 제어하되, 상기 기입 동작이 상기 수평 동기 신호의 라이징 에지로부터 상기 제 5 데이터의 값만큼 지연된 시간에서 개시되도록 하여 상기 기입 동작과 상기 독출 동작이 동시에 개시되는 것을 막는 메모리 제어 수단을 포함하는 LCD 장치.
  2. 제 1 항에 있어서, 상기 클럭 발생 수단은 상기 제 1 및 제 2 데이터 신호들에 의해 각각 초기화되어 동작하는 2 개의 PLL 회로들로 이루어지는 LCD 장치.
  3. 제 1 항에 있어서, 상기 메모리 수단은 각각이 상기 ADC 수단으로부터 제공되는 그리고 1 개의 수평 라인에 해당하는 디지틀 비디오 데이터를 저장할 수 있는 기억 용량을 갖는 적어도 3 개의 라인 메모리들 및 상기 메모리 제어 수단으로부터의 소정의 데이터 선택 신호들에 응답하여 상기 라인 메모리들로부터의 데이터를 선택적으로 출력하는 수단을 포함하는 LCD 장치.
  4. 제 1 항에 있어서, 상기 ADC 수단은 아날로그 R, G, B 신호들을 디지틀 R, G, B 데이터로 각각 변환하고;
    상기 메모리 수단은;
    (a) 상기 디지틀 R, G, B 데이터에 각각 대응하는 제 1 내지 제 3 메모리 블럭들과,
    상기 각 메모리 블럭들은 3 개의 제 1 내지 제 3 라인 메모리들을 구비하고,
    상기 각 라인 메모리는 상기 ADC 수단으로부터 제공되는 그리고 1 개의 수평 라인에 해당하는 디지틀 비디오 데이터를 저장할 수 있는 기억 용량을 가지며,
    (b) 상기 메모리 블럭들에 각각 대응하고, 각각은 상기 메모리 제어 수단으로부터의 소정의 데이터 선택 신호들에 응답하여 대응하는 메모리 블럭의 라인 메모리들로부터의 데이터를 선택적으로 출력하는 제 1 내지 제 3 멀티플렉서들을 포함하는 LCD 장치.
  5. 제 4 항에 있어서,
    상기 메모리 제어 수단은;
    상기 제 3 및 제 5 데이터 신호, 상기 제 1 및 제 2 화소 클럭 신호들을 받아들여서 상기 라인 메모리들 중 하나로 그것의 상기 기입 동작을 위한 기입 동작 인에이블 신호를 제공하고 다른 하나로 그것의 상기 독출 동작을 위한 독출 동작 인에이블 신호를 제공하는 메모리 동작 제어 수단과;
    상기 제 1 및 제 2 화소 클럭 신호들, 상기 수평 동기 신호 및 상기 수평 출력 신호를 받아들여서 상기 기입 및 독출 동작들을 위한 기입 및 독출 어드레스 신호들을 발생하는 어드레스 발생 수단과;
    상기 메모리 동작 제어 수단에 의해 제어되어서 상기 각 라인 메모리들로 상기 기입 및 독출 어드레스 신호들을 선택적으로 제공하는 어드레스 선택 수단 및;
    상기 메모리 동작 제어 수단에 의해 제어되어서 상기 각 라인 메모리들로 상기 제 1 및 제 2 화소 클럭 신호들을 선택적으로 제공하는 클럭 선택 수단을 포함하는 LCD 장치.
  6. 제 5 항에 있어서,
    상기 메모리 동작 제어 수단은;
    상기 제 3 및 제 5 데이터 신호들과 상기 제 1 화소 클럭 신호를 받아들이고 상기 기입 동작이 수행될 시기를 표시하는 기입 개시 제어 신호를 발생하는 기입 개시 제어 수단과;
    상기 제 1 화소 클럭 신호와 상기 기입 개시 제어 신호를 받아들이고 상기 제 1 내지 제 3 라인 메모리들에 각각 대응하는 제 1 내지 제 3 기입 인에이블 신호들과 기입 인에이블 상태로 된 라인 메모리를 지시하는 제 1 및 제 2 메모리 인덱스 신호들을 발생하는 기입 동작 제어 수단 및;
    상기 제 2 화소 클럭 신호와 상기 제 1 및 제 2 메모리 인덱스 신호들을 받아들이고 상기 제 1 내지 제 3 라인 메모리들에 각각 대응하는 제 1 내지 제 3 독출 인에이블 신호들을 발생하는 상기 독출 동작 제어 수단을 포함하는 LCD 장치.
  7. 제 1 항에 있어서,
    상기 수평 출력 발생 수단은:
    상기 수직 동기 신호에 응답하여 상기 제 3 데이터 신호를 로드하고, 상기 제 2 화소 클럭 신호의 라이징 에지 마다 로드된 값을 다운 카운트하는 카운터와;
    상기 제 3 데이터 신호와 상기 카운터의 출력이 동일할 때 소정 레벨의 신호를 출력하는 제 1 비교기와;
    상기 제 2 데이터 신호의 하위 n 비트의 값과 상기 제 4 데이터 신호의 값이 동일할 때 상기 소정 레벨의 신호를 출력하는 제 2 비교기 및;
    상기 제 1 비교기의 출력 및 상기 제 2 비교기의 출력이 각각 인가되는 J 입력 단자 및 K 입력 단자를 갖는 JK-플립플롭을 포함하는 LCD 장치.
  8. 제 1 항에 있어서,
    상기 메모리 수단, 상기 수평 출력 발생 수단 및 상기 메모리 제어 수단이 단일 칩으로 구성되는 LCD 장치.
  9. 제 1 표시 장치를 위한 아날로그 비디오 신호들을 제 2 표시 장치를 위한 디지틀 비디오 데이터로 변환하는 비디오 신호 변환 장치에 있어서:
    (a) 상기 디지틀 비디오 데이터를 저장하기 위한 메모리 수단과;
    (b) 제 1 데이터 신호와 제 2 데이터 신호 및 수직 동기 신호를 받아들여서 상기 제 2 표시 장치의 화면의 각 수평 라인에 대응하는 상기 메모리 수단으로부터의 상기 디지틀 비디오 데이터를 동기시키기 위한 수평 출력 신호를 발생하는 수평 출력 발생 수단 및;
    상기 수평 출력 신호의 1 주기에 대응하는 화소 수는 상기 제 1 데이터 신호의 값과 동일하고, 상기 수평 출력 신호의 펄스 폭에 대응하는 화소 수는 상기 제 2 데이터 신호의 값과 동일하며,
    (c) 수평 동기 신호, 상기 수직 동기 신호, 상기 제 1 데이터 신호, 상기 수평 출력 신호, 상기 수평 및 수직 동기 신호들의 주파수들에 의해 결정되는 값을 갖는 제 3 데이터 신호, 상기 메모리 수단의 기입 동작을 위한 제 1 화소 클럭 신호 및 상기 메모리 수단의 독출 동작을 위한 제 2 화소 클럭 신호를 받아들여서, 상기 메모리 수단의 기입 동작 및 독출 동작을 제어하는 메모리 제어 수단을 포함하는 비디오 신호 변환 장치.
  10. 제 9 항에 있어서,
    상기 비디오 신호 변환 장치는 단일 칩으로 형성되는 비디오 신호 변환 장치.
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