KR19990031629A - Ｐｄｐ 텔레비전의 데이터 인터페이스 장치 - Google Patents

Abstract

본 발명은 PDP 텔레비전에 있어서, 853×480모드 및 640×480모드에 대한 853개의 유효데이터 및 640개의 유효데이터가 데이터 로드클럭 발생장치에 의해서 로드된 데이터를 데이터 인터페이스 장치에 의해서 데이터를 쉬프트하도록 하는 PDP 텔레비전의 데이터 인터페이스 장치에 관한 것이다. 로우신호에서 액티브되는 유효데이터 및 기본클럭을 입력하는 쉬프트 펄스 발생장치 및 쉬프트 데이터 로드클럭장치에서 상기 쉬프트 펄스 발생장치는 일단으로 A군에 해당하는 쉬프트 클럭을 출력하고, 타단으로는 B군의 쉬프트 클럭을 출력하며, 또한 쉬프트 데이터 로드클럭 발생장치는 일단으로 A군에 해당하는 쉬프트 데이터 로드클럭을 출력하고, 타단으로 B군의 쉬프트 데이터 로드클럭을 출력한다. 상기의 A, B군에 해당하는 쉬프트 클럭은 쉬프트 펄스 발생장치로 입력되는 기본클럭에서 홀수번 째 클럭을 사용하고, A, B군에 해당하는 쉬프트 데이터 로드클럭은 쉬프트 데이터 로드클럭 발생장치로 인가되는 기본클럭의 짝수번 째 클럭을 사용함으로써, 16회 동안 로드한 8비트의 데이터를 8회동안 쉬프트할 수 있도록 하는 PDP 텔레비전의 데이터 인터페이스 장치를 제시하고 있다.

Description

ＰＤＰ 텔레비전의 데이터 인터페이스 장치

본 발명은 PDP 텔레비전의 인터페이스 장치에 있어서, 853×480모드 및 640×480모드의 화면 표시수치에 대한 853개의 데이터 및 640개의 데이터를 쉬프트 레지스트로부터 출력하여 16비트로 로드한 후, 상기 로드한 데이터를 쉬프트 펄스 발생장치 및 쉬프트 데이터 로드 발생장치를 이용하여 데이터를 쉬프트하도록 하는 PDP 텔레비전의 데이터 인터페이스장치(Data interfacing apparatus of PDP-TV)에 관한 것이다.

일반적으로, PDP 텔레비전 시스템에서 일반 화면크기인 경우는 4:3 애스팩트비에서 화면사이즈가 640×480 모드이고, 와이드 화면크기인 경우는 16:9 애스팩트비에서 화면사이즈가 853×480 모드로 구현된다. 상기의 각 화면크기 모드를 구현함에 있어서, 640×480 모드일 때는 640개의 유효데이터가 존재하고, 853×480 모드일 때853개의 유효데이터가 존재한다. 상기 유효데이터는 PDP 텔레비전의 메모리부에 저장되며, 상기 메모리부로부터 출력되는 R/G/B 데이터는 로드클럭에 의해서 로드되며, 상기 로드된 데이터는 패널의 RGB 화소배치에 맞게 재배열되어 어드레스 구동 IC에 공급되어야 하며, 이 때문에 데이터 인터페이스부가 필요하다. 640×480 모드의 시스템에서는 데이터 인터페이스부에서는 1라인 분량(640×3=1920비트)의 데이터를 임시저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2라인 분량(1920×2=3840비트)의 임시저장장소가 필요하다. 즉, 메모리부로부터 R/G/B 각각 8비트씩 총 24비트의 데이터가 차례로(80회) 제1 임시저장영역에 입력되면서(24bits×80=1920비트), 이와 동일한 시간 간격으로 제2 임시저장영역의 이전 1라인 분량의 데이터가 어드레스구동IC에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 제1, 제2 임시 저장영역에서 교대로 일어나게 된다. 즉, 제1 임시 저장영역이 입력모드, 제2 임시저장영역이 출력모드로 동작한 후, 그 다음에는 그 역으로의 동작을 반복한다.

도 1은 상기와 같이 메모리에 저장된 데이터를 8비트로 로드하는 종래의 로드클럭 발생장치에 대한 블록도이다. 도 1을 참조하여 설명하면, 853×480모드를 구현하기 위한 데이터 로드클럭 발생부와 640×480모드를 구현하기 위한 데이터 로드클럭 발생부가 직렬로 결합되고 각 모드의 출력이 멀티플렉서로 입력되도록 구성한 블록도이다. 상기 853×480모드인 경우는 데이터를 웨이트별로 디스플레이하고 방전유지 동작을 반복한다. 쉬프트 클럭(clk_480)은 라인주상에 대한 정보이기 때문에 한 구간동안 1웨이트의 1라인분의 데이터를 디스플레이하면 된다. 따라서 853개의 데이터만 로드하는 클럭이 필요한데 8비트씩 묶여있기 때문에 853÷8≒107, 즉 107번의 어드레싱을 하면된다. 또한 640×480 모드에서도 640÷8=80, 즉 80번의 어드레싱을 하면된다. 그러나 853×480 모드와는 달리 640×480 모드는 좌우로 블랭크구간이 생기고 총 어드레싱해주어야 하는 시간은 107번의 어드레싱 시간이기 때문에 좌우로 각각 13과 14어드레싱 시간을 블랭크 시간으로 주도록 한다. 하나의 PDP-TV에서 상기와 같은 각 모드의 로드클럭을 발생하기 위한 장치를 종래에서는 다음과 같은 구성으로 구현하고 있다.

데이터 쉬프트에 필요한 클럭신호(clk_480)와 기준 메인클럭신호(clk)가 AND게이트(10)의 각단으로 입력되어, 수직동기신호의 1프레임에 포함된 8개의 서브필드의 한 구간은 어드레싱구간과 유지구간으로 구성되고, 상기의 어드레싱구간에는 480개의 쉬프트 클럭(clk_480)이 존재하며, 상기의 쉬프트 클럭 하나에는 150클럭의 기준클럭이 존재하는 구간에서 상기의 쉬프트 클럭(clk_480)신호와 기준클럭이 일치할 때에 그 신호를 8카운터(12)로 출력하고, 상기의 8카운터(12)는 상기의 (clk_480) 1구간의 150클럭중 처음 8클럭을 지연시킨 신호를 앤드게이트(14)의 일단에 출력하고, 상기의 앤드게이트(10)의 출력은 상기의 앤드게이트(14)의 타단에 입력되어, 상기의 앤드게이트(14)와 일치된 출력이 107개의 클럭을 카운트하는 107카운터(16)로 입력되어, 상기의 107카운터에서 하나의 웨이트분량의 데이터를 로드하는데 필요한 107개의 클럭신호를 생성하여 멀티플렉서(18)로 출력하고, 상기의 107 카운터(16)의 출력단은 640×480 모드 클럭발생부에 해당하는 13 카운터(20)와 결합되고, 13카운터(20)에서 출력되는 클럭이 80 카운터(22)에 입력되어 640×480 모드의 데이터 로드클럭을 상기의 멀티플렉서(18)로 출력하는 장치로 구성되어 있다. 상기 멀티플렉스(18)로부터 출력되는 유효데이터는 클럭신호와 함께 쉬프트 펄스 발생장치와 쉬프트 로드클럭 발생장치로 동시에 입력되며, 쉬프트 펄스 발생장치로부터 발생된 쉬프트 클럭에 의해서 쉬프트 데이터 로드클럭 발생장치로부터 발생된 쉬프트 데이터 로드클럭에 의해서 8비트의 데이터가 쉬프트된다.

상기와 같은 데이터 로드클럭 발생장치에 의해서 발생된 로드클럭은 8비트의 데이터를 로드하며, 상기 로드된 데이터가 쉬프트 클럭 발생장치로부터 출력되는 쉬프트 클럭에 의해서 8비트의 데이터가 8회동안 쉬프트된다. 따라서 상기와 같이 로드클럭에 의해서 로드된 데이터가 8회동안 쉬프트 동작을 행함으로써, 데이터의 인터페이스가 이루어지는데, 메모리외 주변소자들의 속도가 향상됨에 따라서 8비트로 데이터를 액세스할 경우 속도가 느리므로 데이터를 액세스하는 시간이 많이 소요되는 문제점이 있다.

이에, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로서, 본 발명의 목적은 영상정보에 대한 유효데이터를 16비트의 로드클럭을 이용하여 8비트의 데이터터를 16비트로 로드하며, 상기 8비트의 데이터를 8회의 쉬프트동작으로 데이터를 인터페이스하는 PDP 텔레비전의 데이터 인터페이스 장치를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위한 일시실예로 본 발명은 영상정보에 대한 유효데이터 및 기본클럭을 입력으로하는 쉬프트 펄스 발생장치 및 쉬프트 데이터 로드클럭 발생장치를 구비하고, 상기 쉬프트 펄스 발생장치는 쉬프트 클럭을 출력하며, 쉬프트 데이터 로드클럭 발생장치는 데이터 로드클럭을 출력하여 853개의 유효데이터 및 640개의 유효데이터를 로드한 후 쉬프트되도록 구현하는 PDP 텔레비전의 데이터 인터페이스 방치를 제시하고 있다.

도 1은 데이터 로드클럭 발생장치에 대한 블록도

도 2는 도 1에 의해서 데이터를 로드하는 파형도

도 3은 PDP-TV 시스템의 전체 구성 블록도

도 4는 도 3의 주요부인 메모리부의 블록도

도 5는 본 발명에 따른 데이터의 로드 및 쉬프트에 해당하는 파형도

도 6은 본 발명에 따른 데이터 인터페이스 장치의 블록도

도 7은 도 6에 의해서 출력되는 파형도

<도면의 주요부분에 대한 부호의 설명>

50 : 복합영상신호처리부 52 : 디지털 데이터 처리부

54 : PDP 구동부 56 : 데이터 재배열부

58 : 콘트롤 클럭 생성기 60 : 콘트롤 글럭 생성기

100 : 쉬프트 펄스 발생장치 110 : 쉬프트 데이터 로드클럭 발생장치

120 : 로우신호에서의 유효데이터 130 : 기본클럭

140 : A군의 쉬프트 클럭 150 : A군의 데이터 로드클럭

160 : B군의 쉬프트 클럭 170 : B군의 데이터 로드클럭

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.

첨부도면 도 3은 AC형 PDP-TV 시스템의 전체 구동에 대하여 설명하기 위한 것이다. PDP-TV는 일반적으로 안테나를 통해 수신되는 복합영상신호를 아날로그 처리하여 ADC부에 제공하는 AV부(1)로 구성된 복합영상신호처리부(50)와, 상기의 입력된 아날로그 복합영상신호를 디지털처리를 하는 ADC부(2)와, 상기의 복합영상신호처리부(50)로부터 입력된 디지털 영상 데이터를 재배열하기 위한 메모리부(3)와, 재배열한 디지털 영상 데이터를 입력 받아 PDP 계조처리에 적당한 데이터 스트림으로 만들기 위한 데이터 인터페이스부(4)와, 상기의 메모리부(3), 데이터 인터페이스부(4) 그리고 전체 시스템을 제어하기 위한 메인클럭을 생성하여 공급하는 타이밍 콘트롤러부(5)로 된 디지털 데이터 처리부(52)와, 상기의 데이터 인터페이스부(4)로부터 데이터 스트림을 입력받아 플라즈마 패널에 계조처리를 위해 데이터를 공급하는 어드레스 구동 IC(6)와 유지/주사 구동 IC(7)로 된 PDP 구동부(54)로 구성된다. 상기의 AV부(1)에서는 NTSC 복합신호를 입력받아 아날로그 R, G, B와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(2)에 공급한다. 이 APL은 PDP-TV 시스템의 밝기 개선을 위해 사용된다. NTSC 복합영상신호는 비월주사(Interlaced scanning) 방식으로 1프레임이 Odd/Even의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다. ADC부(2)는 아날로그 R, G, B신호를 입력으로 받아 디지털 테이타로 변환하여 메모리부(3)로 출력해 주며, 이때 이 디지털 데이타는 PDP-TV시스템의 밝기 개선을 위해 변환된 형상의 영상데이타이다. ADC부(2)는 증폭부, 클럭생성부, 샘플링 영역 설정부, 그리고 데이터 맵핑부로 나뉜다. 상기의 ADC부(2)에서 증폭부는 아날로그 R/G/B 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다. 그리고 클럭 생성부는 샘플링 클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다. PLL은 입력동기신호의 위상과 Loop에서 출력된 가변펄스의 위상을 비교하는 PD(Phase Detector), VCXO(Voltage Controlled Crystal Oscillstor)의 콘트롤전압을 출력하는 LF(Loop Filter), 콘트롤전압에 의해 발진하는 VCXO, 그리고 VCXO의 출력을 분주하여 위상비교펄스를 출력하는 PC(Programmable Counter)로 구성되어, 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직 직선성이 보장되지 않는다. 또한 샘플링 영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다. 이때에 Odd/Even 필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 선택된 라인마다, 최소 853개의 샘플링 클럭이 존재할 수 있는 시간이 되어야 한다. 상기의 ADC부(2)의 데이터 맵핑부는 A/D 컨버터에서 출력된 R, G, B 데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, ADC부(2)에서 출력된 R,G,B데이터를 1:1 맵핑하여 개선된 R,G,B 데이터 형태로 메모리부(3)에 제공한다.

메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열 할 필요가 있다. 또한, 비월주사(Interlaced scanning)방식으로 입력되는 영상데이터를 순차주사(Progresive scanning)방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다.

도 4는 상기와 같은 기능을 수행하는 메모리부의 블록다이어그램이다. 즉, 메모리부(3)는 크게 데이터 재배열부(56), 어드레스 생성부(58)로 나눌 수 있고, 그밖에 콘트롤 클럭 생성기(60)와 2개의 프레임 메모리 A,B 및 데이터 선택기로 구성되어 있다. 데이터 재배열부(56)는 쉬프트 레지스터 A/B, D-FF & MUX(D 플립플롭과 멀티플렉서), 그리고 3상태버퍼A, B로 구성 되어, ADC부(2)에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열한다. 제1 쉬프트 레지스터가 16개 샘플의 영상 데이터를 로드(Load)하는 동안, 제2 쉬프트 레지스터에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(MSB, 8 Bits)로부터 최하위 비트(LSB, 8 Bits)까지 순차적으로 쉬프트하면서 출력된다.

ADC부(2)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해 제1, 제2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드(Load)와 쉬프트(Shift) 동작을 반복하도록 한다. D-FF & MUX는 이들 중 쉬프트 모드에서 출력되는 동일한 가중치(Weight)의 데이터(Recordered Data)를 선택하여 3상태 버퍼로 공급한다. 한 장의 영상 데이터를 저장할 수 있는 프레임 메모리 또한, 2개를 마련하여 이들이 프레임 단위로 기입(Write), 독취(Read)동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다. 그러므로 3상태 버퍼 A, B는 D-FF & MUX부터 제공되는 재배열된 영상 데이터를 기입 모드에 있는 프레임 메모리로 연결시켜주는 역할을 한다. 어드레스생성부(58)에서는 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르게 된다. 즉, 메모리에 저장된 1필드의 영상 데이터는 1라인 분량의 Odd 라인 데이터 독취후 Even 라인 데이터 독취를 반복 수행하게 된다. 또한, PDP 계조처리상 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터 인터페이스부(4)로 제공하여야 하므로, 기입순서와는 구조적으로 아주 다른 독취순서를 갖게된다. 그러므로 설계한 메모리맵 구성에 따른 기입 어드레스 생성기와 독취 어드레스 생성기가 필요하며, 어드레스 선택기는 프레임 메모리 A,B의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 한다. 콘트롤 클럭 생성기(60)에서는 수직,수평동기신호(H, Vsync) 및 메인 클럭을 입력으로 하여 기입/독취 어드레스 클럭 및 메모리부(3)를 구동하는데 필요한 그 밖의 모든 로직 콘트롤 펄스를 생성, 공급한다. 데이터 선택기는 프레임 메모리 A, B 중 독취 모드에서 출력되는 영상 데이터를 선택하여 데이터 인터페이스부(4)에 제공한다. 데이터 인터페이스부(4)는 메모리부(3)로부터 넘어오는 R/G/B 데이터를 임시 저장하였다가 어드레스구동IC(6)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다. 메모리부(3)에서 출력되는 R,G,B 화소 배치에 맞게 배열되어 어드레스 구동IC(6)에 공급되어야 하며, 이 때문에 데이터 인터페이스부(4)가 필요하다.

AC/DC 변환부(9)에서는 교류전원(220V, 60Hz)을 입력으로 하여 도 8에서 나타낸 각 전극 구동펄스를 조합하는데 필요한 고압과 그 밖의 PDP-TV 시스템을 구성하는 각 부에서 요구하는 DC전압을 생성, 공급한다.

도 6은 메모리(3)에서 출력되는 영상정보에 대한 유효데이터를 16비트로 로드할 수 있도록 하는 데이터 로드클럭 발생장치에 관한 블럭도이다.

우선, 상기 블록도는 유효데이터와 기본 클럭을 입력으로 해서 16진수를 카운터하는 제1 16진 카운터(10), 제1 16진 카운터(10)로부터 출력되는 신호와 기본 클럭신호를 입력으로하는 AND게이트1(12), 제1 16진 카운터(10)의 출력을 반전하는 NOT게이트를 통과한 신호와 기본 클럭신호를 입력으로하는 AND게이트2(14), 상기 AND게이트1(12)의 출력신호 및 유효데이터를 입력으로해서 16개의 클럭을 카운터하는 제2 16진 카운터(16), 상기 AND게이트2(14)의 출력신호 및 유효데이터를 입력으로 해서 16개이 클럭을 카운터하는 제3 16진 카운터(18), 상기 제2 16진 카운터(16)로부터 출력되는 부호화되어 있는 2진수를 10진수로 해독하는 제1 디코더(20), 제3 16진 카운터(18)로부터 출력되는 부호화되어 있는 2진수를 10진수로 해독하는 제2 디코더(22)로 구성되어 있다.

PDP-TV의 표시수치에 있어서, 와이드 화면일 경우는 853×480의 해상도를 가지며, 일반 화면일 경우는 640×480의 해상도를 갖는다. 상기와 같은 해상도를 갖는 PDP-TV의 표시수치에 있어서, 유효데이터 구간내에 존재하는 클럭은 853×480의 와이드 화면일 경우는 853개의 클럭이 존재하고, 640×480의 일반 화면에서는 640개의 클럭이 존재한다. 도 6에 도시된 제1 16진 카운터(10)는 상기에서 설명한 표시수치의 모드에 대한 로우신호에서 액티브되는 유효데이터와 기본 클럭신호를 입력으로 해서 16클럭 구간동안 카운터동작을 행한다. 상기 AND게이트1(12)은 제1 16진 카운터(10)로부터 카운팅되어 출력되는 신호와 기본 클럭신호를 입력으로 하며, 상기 2입력 신호는 논리곱에 의해서 충족되는 신호를 출력하게된다. 또한, AND게이트2(14)는 제1 16진 카운터(10)로부터 출력되는 신호가 NOT게이트에 의해서 반전된 신호와 기본 클럭신호를 입력으로 하며, 상기 2입력 신호도 논리곱에 의해서 충족되는 신호를 출력한다.

상기 AND게이트1(12)에 접속되는 제2 16진 카운터(16)는 AND게이트1(12)으로부터 인가되는 신호와 로우(LOW)일 때 액티브되는 유효데이터 신호를 인가받으며, 상기 유효데이터 구간내에서 AND게이트1(12)으로부터 인가되는 하이(HIGH)구간 동안에 16개의 클럭을 카운터한다. 그리고 AND게이트2(14)에 접속되는 제3 16진 카운터(18)는 AND게이트1(12)의 신호보다 16클럭구간이 딜레이 된 상태의 AND게이트2(14)로부터 인가되는 하이(HIGH)구간 동안의 신호에서 로우(LOW)에서 액티브 동작하는 유효데이터 구간내에 16개의 클럭을 카운터한다.

상기 제2 16진 카운터(16)와 접속되는 제1 디코더(20)는 제2 16진 카운터(16)로부터 출력되는 부호화된 2진수를 10진수로 해독하여 출력하며, 제2 16진 카운터(16)와 접속되는 제2 디코더(22)는 제3 16진 카운터(18)로부터 출력되는 부호화된 2진수를 10진수로 해독하여 출력한다. 따라서, 제1 디코더(20)로부터 1∼16까지를 로드할 수 있는 클럭이 생성되며, 제2 디코더(22)로부터 17∼32까지를 로드할 수 있는 클럭이 생성되어, 16비트의 데이터를 로드한다.

도 5는 본 발명에 대한 853개의 유효데이터 및 640개의 유효데이터를 상기의 데이터 로드클럭 발생장치로부터 생성된 로드클럭에 의해서 로드된 데이터를 쉬프트시키기 위한 파형도이다. 이하에서 상기 본 발명의 구성 및 작용에 대하여 상세히 설명하기로 한다.

도 5에 도시된 참조기호 ⒜는 로우신호에서 액티브 동작을 하는 853개 및 640개의 영상정보에 해당하는 유효데이터이고, 참조기호 ⒝에 도시된 A군은 도 1에 도시된 제1 디코더(20) 및 제2 디코더(22)로부터 출력되는 로드클럭에 해당하는 파형도이며, 상기 A군에는 32개의 쉬프트 레지스터가 있다. 또한, 참조기호 ⒞에 도시된 B군은 A군으로부터 로드된 데이터를 쉬프트할 수 있도록 하는, 즉 A군과 B군이 교번으로 로드와 쉬프트의 동작을 수행할 수 있도록 하며, 상기 B군에도 32개의 쉬프트 레지스터가 있다.

상기 도 5에 나타낸 A군⒝의 첫 번째 클럭의 하이구간에서 유효데이터에 해당하는 영상정보를 16회 로드하며, B군⒞의 첫 번째 클럭의 로우구간에서는 동작을 하지 않는다. 그리고, A군⒝의 첫 번째 클럭의 로우구간에서는 하이구간에서 16회 로드한 데이터를 8회동안 쉬프트한다. 상기에서 16번을 로드한 데이터가 8비트이므로 8회동안 쉬프트한다. B군⒞의 첫 번째 클럭의 하이구간에서 16회의 데이터 로드과정을 거치고, 두 번째 클럭의 로우구간에서 8비트인 데이터를 8회동안 쉬프트한다. 따라서, 상기와 같이 A군과 B군으로부터 교번으로 16회동안 로드동작과 8회의 쉬프트 동작을 수행한다.

도 6은 도 5에 도시된 파형도로부터 쉬프트 클럭과 쉬프트 데이터 로드 클럭을 발생하는 장치를 나타낸 블록도이다.

쉬프트 펄스 발생장치(100)는 로우신호에 해당하는 유효데이터 및 기본클럭을 입력으로하여 일단으로 A군에 해당하는 쉬프트 클럭을 출력하고, 타단으로 B군에 해당하는 쉬프트 클럭을 출력한다. 또한 쉬프트 데이터 로드클럭 발생장치(110)는 상기 쉬프트 펄스 발생장치(100)로 인가되는 로우신호에 해당하는 유효데이터 및 기본클럭을 입력하여 일단으로 A군에 해당하는 쉬프트 데이터 로드클럭을 출력하고, 타단으로 B군에 해당하는 쉬프트 데이터 로드클럭을 출력한다.

도 7은 상기 쉬프트 펄스 발생장치(100) 및 쉬프트 데이터 로드클럭 발생장치(110)로부터 출력되는 클럭펄스에 관한 것으로, 도 7에 ⒜는 A군에 해당하는 쉬프트클럭(140)과 데이터 로드클럭(150)을 나타내며, ⒝는 B군에 해당하는 쉬프트클럭(160)과 데이터 로드클럭(170)에 대한 파형도이다.

상기 도 7을 상세히 설명하면, 참조기호 ⒜에서 로우신호일 때 유효데이터(120) 구간에는 16개의 기본클럭(130)이 있으며, 상기 기본클럭(130)의 홀수번 째 클럭은 A군의 쉬프트 클럭(140)으로 사용하고, 상기 쉬프트되는 데이터는 짝수번 째 클럭으로부터 A군의 데이터를 로드한다. 또한 참조기호 ⒝에서 로우신호일 때 유효데이터(120) 구간에는 16개의 기본클럭(130)이 있으며, 상기 기본클럭(130)의 홀수번 째 클럭은 B군의 쉬프트 클럭(160)으로 사용하고, 상기 쉬프트되는 데이터는 짝수번 째 클럭으로부터 B군의 데이터를 로드한다.

이상에서 설명한 바와 같이 본 발명은 로드한 데이터를 쉬프트하는 인터페이스 장치에 있어서, 로우신호의 유효데이터 및 기본클럭이 인가되는 쉬프트 펄스 발생장치로부터 일단으로 A군의 쉬프트 클럭을 출력하고, 타단으로 B군의 쉬프트 클럭을 출력한다. 또한 상기의 로우신호의 유효데이터 및 기본클럭을 입력으로 하는 쉬프프 데이터 로드클럭 발생장치의 일단으로 A군의 쉬프트 데이터 로드클럭을 출력하며, 타단으로 B군의 쉬프트 데이터 로드클럭을 발생함으로써, 16회 동안 8비트의 데이터를 로드하여 8회의 쉬프트 동작으로 데이터를 인터페이스하는 효과가 있다.

Claims (2)

1. 타이밍콘트롤러부(5)의 제어신호에 의해 메모리부(3)로부터 데이터를 로드하며, 어드레스 구동IC(6)로 쉬프트하여 PDP계조 처리를 하도록 하는 데이터 인터페이스부(4)로 구성된 PDP 텔레비전에 있어서,

   상기의 데이터 인터페이스부(4)는 로우신호에 대한 유효데이터와 기본클럭을 입력으로 하여 16비트씩 로드된 데이터를 16비트로 쉬프트할 수 있도록 쉬프트 클럭을 발생하는 쉬프트 펄스 발생장치(100)와, 쉬프트 데이터 로드클럭 발생장치(110)로 구성되며, 상기의 쉬프트 펄스 발생장치(100)와 쉬프트 데이터 로드클럭 발생장치(110)는 데이터의 쉬프트와 로드를 교번으로 할 수 있도록 A군의 쉬프트 펄스, 쉬프트 데이터 로드클럭과 B군의 쉬프트 펄스, 쉬프트 데이터 로드클럭을 구분하여 발생시키는 것을 특징으로 하는 PDP 텔레비전의 데이터 인터페이스 장치.
2. 제 1항에 있어서, 상기의 A군 및 B군은 쉬프트 펄스 발생장치로(100) 및 쉬프트 데이터 로드클럭 발생장치(110)로 인가되는 기본클럭의 홀수번 째 클럭을 쉬프트 클럭으로 사용하고, 짝수번 째 클럭을 쉬프트 데이터 로드클럭으로 사용하는 것을 특징으로 하는 PDP 텔레비전의 데이터 인터페이스 장치.