KR100217275B1 - Pdp-tv의 데이터 로드클럭 발생장치. - Google Patents

Abstract

본 발명은 PDP-TV(Plasma Display Panel Television)의 PDP 표시수치(display size)의 구현장치에 관한 것이다. 특히, 광폭화면(Wide Vision, 16:9)의 수치인 853×480 모드의 표시수치를 구현하는 데이터 로드클럭 발생장치에 관한 것이다. 일반적인 PDP-TV의 표시수치는 종래의 4:3의 애스팩트비를 구현하는 640×480 모드였다. 광폭화면인 853×480 모드를 구현하기 위해서는 종래의 640×480 모드의 데이터 클럭제어 방법과는 다른 제어방법이 필요하다. 본 발명은 480개의 쉬프트 클럭신호(clk_480)와 기준클럭신호(clk)이 앤드게이트(10)로 입력되고, 상기의 쉬프트 클럭신호(clk_480)은 8카운터(20)와 107카운터(40)의 리셋트신호로 입력되고, 상기의 앤드게이트(10)의 출력은 8카운터(20)로 입력되는 동시에 상기의 8카운터(20)의 출력과 함께 앤드게이트(30)의 각단으로 입력되며, 상기의 앤드게이트(30)의 출력신호는 상기의 107카운터(40)로 입력되는 PDP-TV에서 853×480 모드의 화면수치를 구현하는 데이터 로드클럭 발생장치를 제시하고 있다.

Description

PDP-TV의 데이터 로드클럭 발생장치

본 발명은 복합영상신호입력부, 디지털 영상 데이터 처리부 및 PDP 구동부로 구성된 PDP-TV(Plasma Display Panel Television) 시스템에서 특정사이즈의 화면표시를 구현하기 위한 장치에 관한 것이다. 특히, 853×480 모드의 화면사이즈를 구현하기 위한 데이터 로드클럭 발생장치에 관한 것이다.

일반 TV방식인 CRT의 경우는 전자총이 한 화소씩 순차적으로 주사하는 방식을 채용하며, 계조는 아날로그 방식에 의해 구동되는 간단한 구동회로로 이루어져 있으며, 구동 속도가 수십 나노초(ns)로서 매우 빠른 편이나 HDTV와 같이 화소수가 수백만개로 늘어날 경우 수백만 화소의 구동을 한 화소씩 주사하는 방식으로 구현하기는 매우 어렵다. 그러나 평판 디스플레이기인 PDP의 경우에는 한 화소씩 주사하는 방식이 아니라 기체 방전의 강한 비선형성(strong nonlinearity)특성을 이용한 행구동(matrix driving)방식을 이용한다. 비선형성이란 기체 방전의 하나의 특징으로서, 기체 방전 현상이 기체의 이온화 과정을 통한 전리에 의한 것이므로 이러한 이온화 반응이 충분히 일어날 수 있는 방전 전압 이상의 전압이 인가될 때만 방전이 일어나며, 그 이하의 전압에 대해서는 방전이 일어나지 않는 기체 방전의 하나의 특성이다. PDP는 일반적으로 일정한 전압을 갖는 연속적인 펄스에 의해 구동되며, 계조 표시는 아날로그 방식이 아니라 디지털 방식에 의해 구현된다. 그러나 기체 방전이 보통 수백 볼트의 비교적 높은 전압이 필요하므로 영상 신호를 증폭하여 구동하게 된다. PDP가 대형화에 적합한 이유가 공정상의 이유뿐만 아니라 기체 방전이 갖는 대형화에 유용한 특성을 구동방식에 응용할 수 있기 때문이다. PDP의 구동기술의 개념은 다음과 같다. PDP는 기체 방전에서 발생되는 자외선이 형광막을 여기하여 화상을 구현하는 능동 발광형 표시소자이다. 다시 말하면 PDP는 각화소에 대응하여 광원으로서 기체 방전에 의한 자외선 발광을 이용하므로 구동회로는 표시 화상을 구현하기 위해서 단순히 각화소에 대하여 기체방전을 형성하거나 소거하는 작용을 한다. 구동회로는 영상을 구성하는 각 화소에 대한 영상신호 및 신호 제어부와 각 화소에서 발생하는 자외선을 형성 또는 소거시켜 줄 수 있는 고속의 고압 스위칭 제어부로 구성된다. 이와 같은 PDP-TV 시스템의 구동동작은 선택동작, 유지동작, 소거동작의 3가지로 분류할 수 있다.

선택동작은 초기 방전 형성을 위해서 필요한 구동 동작이다. PDP에서 일반적으로 사용되는 He+Xe, Ne+Xe의 페닝혼합기체의 경우 240V~280V의 전위를 인가해 준다. AC의 경우 제3전극을 도입하여 면 방전 형태에서의 유지전극과 유전체에 의한 기생 커패시터에 의해 야기되는 고전류를 감소시키며, 선택 동작과 유지동작을 분리시키는 구동 방식을 채용하고 있다.

유지동작은 기체방전의 기억 기능 특성을 이용하여 선택 펄스 보다 낮은 전압의 유지펄스에 의해 방전이 유지되는 구동동작이다. AC형 PDP의 경우 벽전하(wall charge)에 의한 기억 기능 효과와 직류형 PDP의 경우 자기 하전 입자공급(self priming)효과를 이용한다. 이와 같이 기억 기능을 이용하여 선택동작과 유지동작을 분리할 수 있는 기억형 구동방식의 경우 고화질 표시소자를 구현하기 위한 고계조 표시의 경우에 PDP가 대형의 표시소자에 대해서도 휘도의 저하 없이 동작할 수 있는 구동방식을 제공한다.

교류형 PDP의 경우 변전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거한다.

기체방전을 이용한 PDP에는 기억기능(memory function)이 있다. 기억기능이란 과거의 상태가 현재의 상태에 영향을 미치는 현상이다. AC PDP의 경우에는 유전체에 형성되는 벽전하에 의한 고유의 기억기능을 갖게되며, DC PDP 의 경우에는 하전 입자 효과를 이용한다. 비록 PDP가 행구동 방식을 이용한 구동 방식을 채택하고 있지만, 만일 기억기능의 특성이 없었으면 대형표시기로의 응용이 불가능했을 것이다. 기억기능은 고계조의 화상표시를 위한 대형의 표시소자를 구동하는데 있어서 필수적이라 할 수 있으며, 계조 표시에서 매우 유용한 작용을 함을 알 수 있다. AC PDP의 경우 고유의 메모리 기능을 갖게 되는데 이는 기체 방전에서 형성되는 전자와 이온등의 하전입자들이 전극을 덮고 있는 유전체에 벽전하를 형성하게 되기 때문이다. 즉 방전이 없는 경우에는 유전체에 벽전하가 존재하지 않으며 방전이 형성되는 경우에는 유전체에 벽전하가 쌓이게 된다. 벽전하가 존재하게 되면 외부 전극에 인가되는 전위와 벽전하에 의한 전위가 합쳐지므로 낮은 전압에서 방전이 형성되게 된다. 따라서 벽전하의 도움없이 방전을 일으키는 동작(addressing)과 벽전하의 도움에 의해 낮은 전위에서 방전을 일으키는 동작(sustain)을 분리할 수 있다. 전기한 바와 같은 특성을 갖는 교류형 PDP의 경우에는 벽전하에 의한 기억기능이 존재하며 이러한 벽전하를 이용하는 방식 등에 따른 다양한 구동방식이 이용되고 있다. 본 발명은 상기와 같이 구동되는 PDP-TV에서 디지털 데이터를 PDP부로 출력하기 위해서 데이터 인터페이스부에서 데이터를 로드하는 클럭을 생성하는 장치에 관한 것이다.

상기한 PDP-TV의 4:3 애스팩트비에서의 화면사이즈는 640×480 모드였다. 즉, PDP-TV의 메모리부에서 출력되는 R,G,B 데이터는 패널의 RGB 화소배치에 맞게 재배열되어 어드레스 구동 IC에 공급되어야 하며, 이 때문에 데이터 인터페이스부가 필요하다. 640×480 모드의 시스템에서는 데이터 인터페이스부에서는 1 라인 분량(640×3=1920bits)의 데이터를 임시저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2 라인 분량(1920×2=3840bits)의 임시저장장소가 필요하다. 즉, 메모리부로부터 R,G,B 각각 8bits씩 총 24bits의 데이터가 차례로(80회) 제1 임시저장영역에 입력되면서(24bits×80=1920bits), 이와 동일한 시간 간격으로 제2 임시저장영역의 이전 1라인 분량의 데이터가 어드레스 구동 IC에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 제1,제2 임시 저장영역에서 교대로 일어나게 된다. 즉, 제1 임시 저장영역이 입력모드, 제2 임시저장영역이 출력모드로 동작한 후, 그 다음에는 그 역으로의 동작을 반복한다. 그러나 853×480 모드의 광폭화면을 구현하기 위해서는 8bits로 억세스하는 경우의 패널에서는 853÷8≒107, 즉 107번의 어드레싱을 하면 한 웨이트분량의 데이터가 로드 가능하게 되므로 상기 종래장치의 640×480 모드의 데이터 로드클럭 발생장치를 그대로 사용할 수 없는 문제점이 있었다.

또한 한 웨이트분량의 데이터를 로드하는데에는 107개의 클럭만 필요한데 클럭신호 clk_480의 한구간이 150클럭의 기준 클럭신호로 구성되어 있으므로 한웨이트분량의 데이터를 로드하는데 150클럭이 모두 동원되므로 불필요한 오동작등이 발생하는 문제점이 있었다.

본 발명의 목적은 PDP-TV에서 광폭화면인 853×480 모드의 화면표시를 구현하기 위해서, clk_480의 하나의 클럭에 해당하는 150클럭 구간에서 하나의 웨이트분량에 해당하는 데이터를 로드하는데 필요한 상기의 107클럭을 정확하게 발생시킬 수 있는 데이터 로드클럭 발생장치를 제공하는데 있다.

상기의 본 발명의 목적을 달성하기 위한 일실시예로 본 발명은 480개의 쉬프트 클럭신호(clk_480)와 기준 클럭신호(clk)이 앤드게이트(10)로 입력되고, 상기의 어드레싱 클럭신호(clk_480)은 8카운터(20)와 107카운터(40)의 리셋트신호로 입력되고, 상기의 앤드게이트(10)의 출력은 8카운터(20)로 입력되는 동시에 상기의 8카운터(20)의 출력과 함께 앤드게이트(30)의 각단으로 입력되며, 상기의 앤드게이트(30)의 출력신호는 상기의 107카운터(40)로 입력되는 PDP-TV에서 853×480 모드의 화면수치를 구현하는 데이터 로드클럭 발생장치를 제시하고 있다.

도 1은 본 발명의 일실시예인 데이터 로드클럭 발생장치의 블록도

도 2는 제1도의 각부위의 클럭 및 데이터 파형도

도 3은 PDP-TV 시스템의 전체 구성 블록도

도 4는 도 3의 주요부인 메모리부의 블록도

* 도면의 주요부분에 대한 부호의 설명

1 : AV부 2 : ADC부

3 : 메모리부 4 : 데이터 인터페이스부

5 : 타이밍 콘트롤부 6 : 어드레스 구동 IC

7 : 유지/주사 구동 IC 8 : 고전압 구동회로부

9 : AC/DC 전환부 10,30 : 앤드게이트

20 : 8카운터 40 : 107카운터

40 : 복합영상신호처리부 50 : 디지털 데이터 처리부

60 : PDP 구동부 70 : 데이터 재배열부

80 : 어드레스 생성부 90 : 콘트롤 클럭 생성기

이하, 첨부된 도면을 참고로 하면서 본 발명의 실시예를 상세히 설명하고자 한다. 첨부도면 도 3은 AC형 PDP-TV 시스템의 전체 구동에 대하여 설명하기 위한 것이다. PDP-TV는 일반적으로 안테나를 통해 수신되는 복합영상신호를 아날로그 처리하여 ADC부에 제공하는 AV부(1)로 구성된 복합영상신호처리부(50)와, 상기의 입력된 아날로그 복합영상신호를 디지털처리를 하는 ADC부(2)와, 상기의 복합영상신호부(50)로부터 입력된 디지털 영상 데이터를 재배열하기 위한 메모리부(3)와, 재배열한 디지털 영상 데이터를 입력 받아 PDP 계조처리에 적당한 데이터 스트림으로 만들기 위한 데이터 인터페이스부(4)와, 상기의 메모리부(3), 데이터 인터페이스부(4) 그리고 전체 시스템을 제어하기 위한 메인클럭을 생성하여 공급하는 타이밍 콘트롤러부(5)로 된 디지털 데이터 처리부(60)와, 상기의 데이터 인터페이스부(4)로부터 데이터 스트림을 입력받아 플라즈마 패널에 계조처리를 위해 데이터를 공급하는 어드레스 구동 IC(6)와 유지/주사 구동 IC(7)로 된 PDP 구동부(70)로 구성된다.

상기의 AV부(1)에서는 NTSC 복합신호를 입력받아 아날로그 R, G, B와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(2)에 공급한다. 이 APL은 PDP-TV 시스템의 밝기 개선을 위해 사용된다. NTSC 복합영상신호는 비월주사(Interlaced scanning) 방식으로 1프레임이 Odd/Even의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다. ADC부(2)는 아날로그 R, G, B신호를 입력으로 받아 디지털 테이타로 변환하여 메모리부(3)로 출력해 주며, 이때 이 디지털 데이타는 PDP-TV시스템의 밝기 개선을 위해 변환된 형상의 영상데이타이다. ADC부(2)는 증폭부, 클럭생성부, 샘플링 영역 설정부, 그리고 데이터 맵핑부로 나뉜다. 상기의 ADC부(2)에서 증폭부는 아날로그 R, G, B 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다. 그리고 클럭 생성부는 샘플링 클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다. PLL은 입력동기신호의 위상과 Loop에서 출력된 가변펄스의 위상을 비교하는 PD(Phase Detector), VCXO(Voltage Controlled Crystal Oscillstor)의 콘트롤전압을 출력하는 LF(Loop Filter), 콘트롤전압에 의해 발진하는 VCXO, 그리고 VCXO의 출력을 분주하여 위상비교펄스를 출력하는 PC(Programmable Counter)로 구성되어, 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직 직선성이 보장되지 않는다. 또한 샘플링 영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다. 이때에 Odd/Even 필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 선택된 라인마다, 최소 853개의 샘플링 클럭이 존재할 수 있는 시간이 되어야 한다. 상기의 ADC부(2)의 데이터 맵핑부는 A/D 컨버터에서 출력된 R, G, B 데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, ADC부(2)에서 출력된 R,G,B데이터를 1:1 맵핑하여 개선된 R,G,B 데이터 형태로 메모리부(3)에 제공한다.

메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열 할 필요가 있다. 또한, 비월주사(Interlaced scanning)방식으로 입력되는 영상데이터를 순차주사(Progresive scanning)방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다.

도 4는 상기와 같은 기능을 수행하는 메모리부의 블록다이어그램이다. 즉, 메모리부(3)는 크게 데이터 재배열부(80), 어드레스 생성부(90)로 나눌 수 있고, 그밖에 콘트롤 클럭 생성기(100)와 2개의 프레임 메모리 A,B 및 데이터 선택기로 구성되어 있다. 데이터 재배열부(80)는 쉬프트 레지스터 A,B, D-FF MUX.(D 플립플롭 과 멀티플렉서), 그리고 3상태버퍼A,B로 구성되어, ADC부(2)에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열 한다. 제 1 쉬프트 레지스터가 8개 샘플의 영상 데이터를 로드(Load)하는 동안, 제 2 쉬프트 레지스터에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(MSB, 8 Bits)로부터 최하위 비트(LSB, 8 Bits)까지 순차적으로 쉬프트하면서 출력된다.

ADC부(2)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해 제 1, 제 2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드(Load)와 쉬프트(Shift) 동작을 반복하도록 한다. D-FF MUX는 이들 중 쉬프트 모드에서 출력되는 동일한 가중치(Weight)의 데이터(Recordered Data)를 선택하여 3상태 버퍼로 공급한다. 한 장의 영상 데이터(853×3(RGB)×480×8Bits≒10Mbit)를 저장할 수 있는 프레임 메모리 또한, 2개를 마련하여 이들이 프레임 단위로 기입(Write), 독취(Read)동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다. 그러므로 3상태 버퍼 A,B는 D-FF MUX부터 제공되는 재배열된 영상 데이터를 기입 모드에 있는 프레임 메모리로 연결시켜주는 역할을 한다. 어드레스 생성부(90)에서는 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르게 된다. 즉, 메모리에 저장된 1필드의 영상 데이터는 1라인 분량의 Odd 라인 데이터 독취후 Even 라인 데이터 독취를 반복 수행하게 된다.

또한, PDP 계조처리상 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터 인터페이스부(4)로 제공하여야 하므로, 기입순서와는 구조적으로 아주 다른 독취순서를 갖게된다. 그러므로 설계한 메모리맵 구성에 따른 기입 어드레스 생성기와 독취 어드레스 생성기가 필요하며, 어드레스 선택기는 프레임 메모리 A,B의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 한다.

콘트롤 클럭 생성기(100)에서는 수직,수평동기신호(H, Vsync) 및 메인 클럭을 입력으로 하여 기입/독취 어드레스 클럭 및 메모리부(3)를 구동하는데 필요한 그 밖의 모든 로직 콘트롤 펄스를 생성, 공급한다. 데이터 선택기는 프레임 메모리 A, B 중 독취 모드에서 출력되는 영상 데이터를 선택하여 데이터 인터페이스부(4)에 제공한다.데이터 인터페이스부(4)는 메모리부(3)로부터 넘어오는 R,G,B 데이터를 임시 저장하였다가 어드레스 구동 IC(6)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다. 메모리부(3)에서 출력되는 R,G,B 화소 배치에 맞게 배열되어 어드레스 구동 IC(6)에 공급되어야 하며, 이 때문에 데이터 인터페이스부(4)가 필요하다. 디스플레이 사이즈는 853×3(r,g,b)×480이며, 데이터 인터페이스부(4)에서는 1라인 분량(853×3=2559 bits)의 데이터를 임시 저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2 라인 분량(2559×2=5118 bits)의 임시 저장장소가 필요하다. 즉, 메모리부(3)로부터 R,G,B 각각 8bits씩 총 24bits의 데이터가 차례로(107회) 제1임시저장영역에 입력되면서(24bits×107=2598bits), 이와 동일한 시간 간격으로 제2 임시저장영역의 이전 1라인 분량의 데이터가 어드레스 구동 IC(6)에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 제1,제2 임시 저장영역에서 교대로 일어나게 된다. 즉, 제1 임시저장영역이 입력모드, 제2 임시저장영역이 출력모드로 동작한 후, 그 다음에는 그 역으로의 동작을 반복한다. 데이터 인터페이스부(4)는 임시저장된 영상 데이터를 어드레스 구동 IC(6)로 출력할 때, 각 드라이버 IC에 1bit의 데이터, 총 48bits의 영상 데이터를 스트림 형태로 제공한다. 이와 같이 데이터가 드라이버 IC에 차례로(75회) 입력되면서, 병렬로 쉬프트되면 1라인 분량(48bits×75=3600 bits)의 영상 데이터가 어드레스 구동 IC(6)에 모두 로드되게 된다. 이 과정은 다른 임시 저장영역의 입력 모드 동작시간과 동일해야 하므로 입력모드는 출력모드에 비해 2배의 주파수로 동작되어야 한다.고압구동회로부(8)는 타이밍 콘트롤러부(5)에서 출력되는 각종 로직레벨의 콘트롤 펄스에 따라, AC/DC 변환부(9)에서 공급되는 DC 고압을 조합하여 어드레스, 주사 및 유지 드라이버 IC에서 필요로 하는 콘트롤 펄스를 생성하여 PDP를 구동할 수 있도록 한다. 또한 데이터 인터페이스부(4)로부터 어드레스 구동 IC(6)로 제공되는 데이터 스트림도 적당한 전압레벨로 높여 패널에 선택적 기입이 가능하도록 한다.PDP 계조처리를 위한 구동방법은 전술한 바와 같이 우선 1필드(60Hz)를 몇 개의 서브필드(64계조 : 6 서브필드, 256계조 : 8 서브필드)로 나누고, 각 서브필드에 해당하는 영상 데이터를 어드레스 구동 IC(6)를 통하여 라인 단위로 패널에 기입한다. MSB 데이터가 기입되는 서브필드에서 LSB 서브필드 순으로 방전유지 펄스의 갯수를 적게하여, 이들의 조합에 따른 총 방전 유지 기간으로 계조처리를 하는 것이 일반적이다. 또한 모든 서브필드의 구동 순서는 전화면 기입 및 소거, 데이터 기입, 방전유지(화면표시)의 동작을 반복한다. 이 과정을 개략적으로 설명하면 다음과 같다.

방전 소거를 위한 동작 모드로서 AC PDP의 경우 변전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거하는, 즉 이전 서브필드의 방전 유지 후에 선택된(방전한) 화소에 남아있는 벽전하(Wall charge)를 소거하기 위해, 가시적이지 않을 만큼의 짧은 시간동안에 전 화소에 벽전하를 기입시키고, 다음에 전 화소를 소거하여 남아있는 벽전하를 모두 소거시킴으로써 PDP를 초기화하는 전 화면 소거과정,

PDP에서 일반적으로 사용되는 He+Xe, Ne+Xe의 페닝혼합기체의 경우 240V~280V의 전위를 인가해 준다. AC의 경우 제3전극을 도입하여 면 방전 형태에서의 유지전극과 유전체에 의한 기생 커패시터에 의해 야기되는 고전류를 감소시키며, 선택 동작과 유지동작을 분리시키는 구동 방식을 채용하고 있다. 실제의 적용에 있어서는 라인 주사 전극에 순차적(1~480)으로 주사 펄스를 쉬프트시키면서 데이터 기입 전극을 통해 해당 데이터를 라인 단위로 기입하여 방전시키고자 하는 화소에 선택적으로 벽전하를 형성시키는 선택동작이라 하기도 하며, 초기 방전 형성을 위해서 필요한 구동 동작인 데이터 기입 및 주사과정과,

AC PDP의 경우 벽전하(wall charge)에 의한 기억 기능 효과를 이용하여 선택동작과 유지동작을 분리할 수 있는 기억형 구동방식의 경우 고화질 표시소자를 구현하기 위한 고계조 표시의 경우에 PDP가 대형의 표시소자에 대해서도 휘도의 저하 없이 동작할 수 있는 구동방식을 제공한다. 실제에 있어서는 방전 유지 구동부전극과 라인 주사 전극사이에 교번으로 유지 펄스를 인가하여 벽전하가 형성된 화소의 방전을 개시, 유지시킨다. 이 때, 기입되지 않은 화소가 기입된 주변 화소에 의해 영향을 받아, 오류방전을 일으킬 가능성이 있으므로, 유지 펄스 인가 후 마다 소폭소거를 행하여 정확한 방전이 이루어지도록 하는 방전유지과정으로 이루어진다.

AC/DC 변환부(9)에서는 교류전원(220V, 60Hz)을 입력으로 하여 도 8에서 나타낸 각 전극 구동펄스를 조합하는데 필요한 고압과 그 밖의 PDP-TV 시스템을 구성하는 각 부에서 요구하는 DC전압을 생성, 공급한다.

이하에서는 상기한 PDP-TV의 전체시스템의 구성 및 동작을 참작하여 본 발명의 실시예를 상세히 설명하기로 한다. 도 1은 본 발명의 일 실시예인 853×480 모드를 구현하기 위한 데이터 로드클럭 발생장치에 대한 블록도이다. 데이터 쉬프트에 필요한 클럭신호(clk_480)와 기준 클럭신호(clk)가 앤드게이트(10)의 각단으로 입력되어, 수직동기신호의 1프레임에 포함된 8개의 서브필드의 한 구간은 어드레싱구간과 유지구간으로 구성되고, 상기의 어드레싱구간에는 480개의 쉬프트 클럭신호(clk_480)가 존재하며, 상기의 쉬프트 클럭 하나에는 150클럭의 기준클럭이 존재하는 구간에서 상기의 쉬프트클럭(clk_480)과 기준클럭이 일치할 때에 그 신호를 8카운터(20)로 출력하고,상기의 8카운터(20)는 상기의 쉬프트 클럭(clk_480) 1 구간의 150클럭중 처음 8클럭을 지연시킨 신호를 앤드게이트(30)의 일단에 출력하고, 상기의 앤드게이트(10)의 출력은 상기의 앤드게이트(30)의 타단에 입력되어, 상기의 앤드게이트(30)와 일치된 출력이 107개의 클럭을 카운트하는 107카운터(40)로 출력하며, 상기의 쉬프트 클럭신호(clk_480)는 상기의 8카운터(20)와 107카운터(40)의 리셋트신호로 작용하여 상기의 107카운터에서 하나의 웨이트분량의 데이터를 로드하는데 필요한 107개의 클럭신호를 생성하는 장치로 구성되어 있다.

도 2는 상기의 본 발명의 구성에 따른 각 부위의 동작에 관한 파형도이다. 도 2를 참작하여 상기의 본 발명의 데이터 로드클럭 발생장치의 작용을 상세히 설명하기로 한다. 기본적으로 8bits로 억세스하는 경우에는 어드레싱구간과 방전유지구간으로 구성되는 하나의 서브필드에 해당하는 구간중 상기의 어드레싱 구간에 480개의 쉬프트 클럭(clk_480)과 기준클럭인 메인클럭(clk)이 상기의 앤드게이트(10)로 입력되고, 상기의 앤드게이트(10)는 어드레싱 클럭(CLK_480)의 한 구간과 여기에 대응하는 메인클럭(CLK) 150개를 8카운터(20)로 출력한다. 상기의 8카운터(20)는 상기의 150개의 메인클럭의 최초 클럭에서부터 8클럭을 지연시킨후 상기의 쉬프트 클럭(CLK_480)을 온(HIGH) 하여 앤드게이트(30)의 일단으로 입력시킨다. 상기의 앤드게이트(30)의 일단으로는 상기의 앤드게이트(10)의 출력이 입력된다. 상기의 앤드게이트(30)에서 일치된 신호를 107카운터(40)로 출력하고, 상기의 107카운터(40)에서는 107개의 클럭을 생성하여 그 클럭을 이용하여 데이터를 로드하도록 107클럭과 107클럭에 대응하는 데이터를 출력하는 구성을 특징으로 하고 있다.

이상에서 설명한 바와 같이 본 발명은 데이터를 로드하는 클럭을 생성하는 것에 있어서, 853×480 모드의 표시사이즈를 구현하기 위해서 로직설계상 어드레싱 클럭의 어드레스 구간에 150개의 메인클럭이 포함되는 것을 8카운터(20)와 107카운터(40)를 사용하여 한 웨이트분량의 데이터를 로드하는데 필요한 107개의 클럭을 정확하게 생성하여 데이터를 로드하게 함으로써, 불필요한 클럭의 사용으로 인한 데이터 로드에 있어서의 오류를 방지하는 효과가 있다.

Claims (2)

1. 복합영상신호를 입력받아 디지털 데이터 처리부(60)에서 디지털 처리된 데이터를 데이터 인터페이스부(4)를 거쳐 PDP 구동부(70)에 제공하여 화면표시를 하는 PDP-TV(Plasma Display Panel Television)시스템에 있어서,

   480개의 쉬프트 클럭신호(clk_480)와 기준 클럭신호(clk)가 각단으로 입력되는 앤드게이트(10)와,

   상기의 480개의 쉬프트 클럭신호(clk_480)가 리셋신호로 입력되고, 상기의 앤드게이트(10)의 신호를 입력 받아서 8클럭의 시간을 지연시킨 신호를 출력하는 8카운터(20)와,

   상기의 앤드게이트(10)의 출력과 상기의 8카운터로부터 출력되는 8클럭 지연신호가 각 단으로 입력되는 앤드게이트(30)와,

   상기의 CLK_480의 클럭신호를 리셋트신호로 받고, 상기의 앤드게이트(30)의 출력신호를 받아서 107개의 클럭신호를 발생시키는 것을 특징으로 하는 PDP-TV의 데이터 로드클럭 발생장치.
2. 제 1 항에 있어서, 107개의 클럭신호는 853×480 모드의 표시사이즈의 PDP-TV에서 한 웨이트 분량의 데이터를 로드하는데 필요한 신호인 것을 특징으로 하는 PDP-TV의 데이터 로드클럭 발생장치.

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