KR100217282B1 - Pdp-tv의 데이터 입출력 제어클럭의 생성장치 및 이를 이용한 pdp 구동방법. - Google Patents

Abstract

본 발명은 PDP-TV(Plasma display Panel Television) 시스템에 관한 것으로서, 어드레스 구동 IC에서 요구하는 상태의 데이터 스트림을 출력시키기 위한 전 단계로서 메모리 데이터 출력과 인터페이스 데이터 입력을 제어하는 신호의 생성장치와 그 것을 이용한 PTP-TV의 구동방법에 관한 것이다. 기존의 인터페이스 데이터 입력 제어방법은 타이밍 콘트롤러에서 상기의 제어신호를 관할하여, 입출력 콘트롤 클럭을 타이밍 콘트롤러에서 데이터 인터페이스부로 공급하고 있었으나, 많은 입력 비트의 부하 때문에 티이밍 콘트롤러부에서의 오류를 메모리부에서 감당하게 되므로 메모리량이 방대해질 수밖에 없었다. 본 발명은 상기의 입출력 콘트롤 클럭을 메모리부에서 관할하여 메모리부 내의 메모리 어드레스 생성기의 파형을 이용하여 데이터 인터페이스부에 입력 제어하게 되므로 메모리부의 메모리 용량을 대폭 줄일 수 있고, 데이터 인터페이스부의 더 자연스런 신호처리를 구현할 수 있는 장치 및 그 구동방법을 제시하고 있다.

본 발명은 벽걸이형 TV로 각광 받을 PDP-TV 시스템의 단순화를 구현하고, 디지털 시스템의 노이즈를 저감시키는데 적합한 발명이다.

Description

PDP-TV의 데이터 입출력 제어클럭의 생성장치 및 이를 이용한 PDP 구동방법

본 발명은 PDP-TV 시스템에 관한 것으로, 특히 PDP-TV의 화면표시방법에 있어서, 메모리부의 메모리 어드레스 생성기의 파형을 이용한 입출력 콘트롤 클럭의 생성장치 및 이를 이용한 PDP 구동방법에 관한 것이다.

PDP-TV의 화면 표시방법은 일반적으로, 안테나를 통해 수신되는 복합영상신호가 AV(Audio-Video)부에서 아날로그 처리되고 ADC(Analog-to-Digital Conveter)부에서 일정한 데이터로 디지탈화된다. 이 영상 데이터는 다시 메모리부와 데이터 인터페이스부를 통해 PDP 계조처리 특성에 부합되는 데이터 스트림(Data stream)의 형태로 어드레스 구동 IC(Address Driver IC)에 제공된다. 또한 타이밍 콘트롤부와 고압구동회로부(Hight-Voltage Driver)는 유지/주사 구동 IC(Sustain Driver IC)에서 필요로 하는 고압 콘트롤 펄스를 출력하고, ADC부는 교류전원을 입력으로 하여 전체시스템에서 필요로 하는 모든 DC전압을 생성, 공급하는 것으로 구현하고 있다.

첨부도면 도 2는 종래의 PDP-TV 화면표시 시스템에서 메모리부와 데이터 인터페이스부간의 데이터 입출력관계를 제어하는 신호처리에 관한 것을 설명하기 위한 블록도이다. 상기의 메모리부(3)에서 받는 영상 데이터를 인터페이스부(4)에서 어드레스 구동 IC(6)에 데이터스트림의 형태로 제공하기 위해서, 상기의 타이밍 콘트롤부(5)에서는 메모리부(3)에 PDP-TV에서 480 라인주사를 의미하는 신호(clk_480)와, 데이터 인터페이스부(4)에 메모리부(3)에서 나온 데이터를 데이터 인터페이스부(4)로 넘겨주는 쉬프트신호(f_107sft[1‥107]) 및 상기의 메모리부와 인터페이스부의 영상데이터 입출력을 제어하는 메인클럭(Clock)을 제공하도록 되어있다. 그러나 상기의 종래 PDP-TV 시스템에서는 상기의 쉬프트신호(f_107sft)가 메인클럭에 의해 쉬프트 레지스터(Shift Register)를 통해 만들어짐으로써 상기의 메모리부에서도 이에 맞추기 위해서는 메인 클럭을 이용해 단절이 없는 연속적인 데이터를 내주어야 하고, 그렇기 때문에 상기의 메모리부(3)측 데이터 출력시간과 데이터 인터페이스부(4)측 데이터 입력시간을 반드시 일치시켜야만 했다. 그러기 위해서는 타이밍 콘트롤부(5)에서는 메모리부(3)로부터 데이터를 받아들이는 데이터 인터페이스부(4)에 맞추어 콘트롤 신호를 만들어야 하는 로직 설계상의 복잡함이 있고, 또한 메모리부의 용량이 커지는 문제점이 있었다.

본 발명은 상기한 종래기술의 문제점을 해소하기 위해서 발명한 것으로, PDP-TV 시스템의 타이밍 콘트롤부에서 관할하던 메모리 데이터 출력을 위한 신호를 메모리부의 어드레스 생성기의 파형을 이용하여, 메모리부에서 직접 인터페이스부에 공급하는 메모리부의 메모리 어드레스 생성기의 파형을 이용한 입출력 콘트롤 클럭의 생성방법 및 이를 이용한 PDP 구동장치를 제공하는데 그 목적이 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 PDP-TV의 ADC부로부터 디지털 화된 R,G,B 영상데이터와 샘플링 클럭을 받는 메모리부와 메로리부로부터 R,G,B 데이터를 입력받아 이를 어드레스 구동 IC에 적당한 상태의 데이터 스트림으로 구성하여 출력하기 위한 인터페이스부와 상기의 메모리부와 인터페이스부의 신호처리를 제어하기 위한 신호를 제공하는 타이밍 콘트롤부로 구성된 PDP-TV의 디지털 영상 데이터 처리시스템에서, ADC부에서 변환한 디지털 R,G,B 영상데이터를 메모리부에 출력하는 과정과, 타이밍 콘트롤러에서 생성된 480 라인 주사를 제어하는 clk_480 신호를 상기의 메모리부에 출력하는 과정과, 상기의 clk_480 신호와 어드레스 생성기에서 생성되는 클럭의 제어에 따라서 상기의 디지털 R,G,B 데이터를 인터페이스부에 출력하는 과정과, 상기의 인터페이스부에서 입력된 R,G,B 데이터를 데이터 스트림으로 변환하여 어드레스 구동 IC로 출력하는 과정으로 이루어진 것을 특징으로 하고 있다.

도 1은 PDP-TV 시스템의 블록도

도 2는 종래의 데이터 입출력 제어클럭 생성장치의 블록도

도 3은 도 1의 요부인 메모리부의 블록도

도 4는 데이터 임시 저장 영역의 데이터 입출력과정의 설명도

도 5는 본 발명의 데이터 입출력 제어클럭 생성장치의 블록도

도 6은 데이터 입출력장치의 출력 파형도

* 도면의 주요부분에 대한 부호의 설명

1 : AV부 2 : ADC부

3 : 메모리부 4 : 데이터 인터페이스부

5 : 타이밍 콘트롤부 6 : 어드레스 구동 IC

7 : 유지/주사 구동 IC 8 : 고전압 구동회로부

9 : AC/DC 전환부 10 : 아날로그 복합영상신호처리부

20 : 디지털 데이터 처리부 30 : PDP 구동부

40 : 데이터 재배열부 50 : 어드레스 생성부

60 : 콘트롤 클럭 생성기

이하 첨부된 도면을 참조 하면서 본 발명의 실시예를 상세히 설명하기로 한다. 실시예에 대한 설명에 앞서 본 발명의 설명을 더욱 명백하게 하기 위해서 본 발명이 적용되는 PDP-TV의 전체적인 시스템을 첨부도면 도 1을 참조하면서 개략적으로 설명하기로 한다.

PDP-TV의 화면 표시방법은 일반적으로, 안테나에서 입력되는 아날로그 복합영상신호가 AV(Audio-Video)부(1)에서 아날로그 처리되는 아날로그 복합신호처리부(10)와, 상기의 아날로그신호를 입력받아 ADC부(2)에서 일정한 데이터로 디지탈화되고, 상기의 디지털 영상 데이터는 다시 메모리부(3)와 데이터 인터페이스부(4)를 통해 PDP 계조처리 특성에 부합되는 데이터 스트림(Data stream)의 형태로 만드는 메모리부(20)과, 상기의 데이터 스트림을 입력받아 어드레스 구동 IC부(6)에서 플라즈마 패널로 제공하여 화상표시를 하도록 하는 PDP 구동부(30)와, 또한 타이밍 콘트롤부(5)와 고압구동회로부(8)는 어드레스, 주사 및 유지 구동 IC(Sustain Driver IC)부(6)에서 필요로 하는 고압 콘트롤 펄스를 출력하고, AC/DC부(9)는 교류전원을 입력으로 하여 전체시스템에서 필요로 하는 모든 DC전압을 생성, 공급하는 것으로 구성으로 구현하고 있다. 이와 같은 일반적인 PDP-TV 시스템에 관한 설명을 좀더 상세히 설명하기로 한다.

AV부(1)에서는 NTSC 복합신호를 입력받아 아날로그 R, G, B 신호와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(2)에 공급한다. 이 APL은 PDP-TV 시스템의 밝기 개선을 위해 사용된다. NTSC 복합영상신호는 비월주사(Interlaced scan) 방식으로 1프레임이 Odd/Even의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다.

ADC부(2)는 아날로그 R, G, B신호를 입력으로 받아 디지털 테이타로 변환하여 메모리부(3)로 출력해 주며, 이때 이 디지털 데이타는 PDP-TV시스템의 밝기 개선을 위해 변환된 형상의 영상데이타이다. ADC부는 증폭부, 클럭생성부, 샘플링 영역 설정부, 그리고 데이터 맵핑부로 구성된다.

증폭부는 아날로그 R,G,B 신호 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다. 클럭 생성부는 샘플링 클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다.

PLL은 입력동기신호의 위상과 루프(Loop)에서 출력된 가변펄스의 위상을 비교하는 PD(Phase Detector), VCXO(Voltage Controlled Crystal Oscillstor)의 콘트롤전압을 출력하는 LF(Loop Filter), 콘트롤전압에 의해 발진하는 VCXO, 그리고 VCXO의 출력을 분주하여 위상비교펄스를 출력하는 PC(Programmable Counter)로 구성되어, 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직 직선성이 보장되지 않는다.

샘플링 영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다. 수직위치 구간을 다음의 표 1에 나타내었다. Odd/Even 필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 표 1에서 선택된 라인마다, 최소 853개의 샘플링 클럭이 존재할 수 있는 시간이 되어야 한다.

인터레이스 모드에서의 수직위치구간

구분	1프레임		비고
	우수필드	기수필드
전체라인 액티브라인 선택된 라인	1H ~ 262.5H 22H ~ 263H 23H ~ 262H	262.5H ~ 525H 284H ~ 525H 285H ~ 524H	NTSC TV 신호 (60 Hz)

데이터 맵핑부는 A/D 컨버터에서 출력된 R, G, B 데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, A/D컨버터에서 출력된 R,G,B데이터를 1:1 맵핑하여 개선된 R,G,B 데이터 형태로 메모리부에 제공한다.

메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열 할 필요가 있다. 또한, 비월주사 방식으로 입력되는 영상데이터를 순차주사 방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다. 도 3은 상기와 같은 기능을 수행하는 메모리부(3)의 블록다이어그램이다. 즉, 메모리부(3)는 크게 데이터 재배열부(40), 어드레스 생성부(50)로 나눌 수 있고, 그 밖에 콘트롤 클럭 생성부(60)와 2개의 프레임 메모리 및 데이터 선택기로 구성되어 있다.

상기의 데이터 재배열부(40)는 쉬프트 레지스터, D-FF MUX(D 플립플롭 과 멀티플렉서), 그리고 3상태 버퍼(Tri-State Buffer)로 구성되어, ADC부에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열 한다. 제1 쉬프트 레지스터가 8개 샘플의 영상 데이터를 로드(Load)하는 동안, 제2 쉬프트 레지스터에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(8 Bits)로부터 최하위 비트(8 Bits)까지 순차적으로 쉬프트하면서 출력된다. ADC부에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해 제1, 제 2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드와 쉬프트 동작을 반복하도록 한다.

D-FF MUX는 이들 중 쉬프트 모드에서 출력되는 동일한 가중치의 데이터(Recordered Data)를 선택하여 3상태 버퍼로 공급한다. 한 장의 영상 데이터(853×3(r,g,b)×480×8Bits=10Mbit)를 저장할 수 있는 프레임 메모리 또한 2개를 마련하여 이들이 프레임 단위로 기입(Write), 독취(Read)동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다. 그러므로 3상태 버퍼 A,B는 D_FF MUX로부터 제공되는 재배열된 영상 데이터를 기입 모드에 있는 프레임 메모리(3)로 연결시켜주는 역할을 한다.

이하에서는 어드레스 생성부(50)에 관하여 설명하기로 한다. 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르게 된다. 즉, 메모리에 저장된 1프레임의 영상 데이터는 1라인 분량의 Odd 라인 데이터 독취후, Even 라인 데이터 독취를 반복 수행하게 된다. 또한, PDP 계조처리상 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터 인터레이스부로 제공하여야 하므로, 기입순서와는 구조적으로 아주 다른 독취순서를 갖게된다. 그러므로 설계한 메모리맵 구성에 따른 기입 어드레스 생성기와 독취 어드레스 생성기가 필요하며, 어드레스 선택기는 프레임 메모리 A,B의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 한다.

콘트롤 클럭 생성기(60)에서는 수직, 수평동기신호(H,Vsync) 및 메인클럭을 입력으로 하여 기입/독취 어드레스 클럭의 생성 및 메모리부(3)를 구동하는데 필요한 그 밖의 모든 로직 콘트롤 펄스를 생성, 공급한다. 데이터 선택기는 프레임 메모리 A, B 중 독취 모드에서 출력되는 영상 데이터를 선택하여 데이터 인터페이스부(4)에 제공한다. 데이터 인터레이스부(4)는 상기의 메모리부(3)로부터 넘어오는 R,G,B 데이터를 임시 저장하였다가 어드레스 구동 IC(6)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다.

메모리부(3)에서 출력되는 R,G,B 화소 배치에 맞게 배열되어 어드레스 구동IC(6)에 공급되어야 하며, 이 때문에 데이터 인터레스부(4)가 필요하다. 디스플레이 사이즈는 853×3(RGB)×480이며, 데이터 인터레이스부에서는 1라인 분량(853×3=2559bits)의 데이터를 임시 저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2라인 분량(2559×2=5118bits)의 임시 저장 장소가 필요하다.

도 4는 임시 저장영역의 데이터 입출력과정을 도시한 것이다. 즉, 메모리부로부터 R,G,B 각각 8bits씩 총 24bits의 데이터가 차례로(107회) 임시 저장영역 A에 입력되면서(24bits×107=2568bits), 이와 동일한 시간 간격으로 임시 저장영역 B의 이전 1라인 분량의 데이터가 어드레스구동IC에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 임시 저장영역 A와 B에서 교대로 일어나게 된다. 즉, 임시 저장영역 A가 입력모드, B가 출력모드로 동작한 후, 그 다음에는 A가 출력모드, B가 입력모드가 되는 동작을 반복한다.

데이터 인터레이스부(4)는 임시저장된 영상 데이터를 어드레스 구동 IC(6)로 출력할 때, 각 어드레스 구동 IC(6)에 1bit의 데이터, 총 48bits의 영상 데이터를 스트림 형태로 제공한다. 이와 같이 데이터가 구동 IC에 차례로 입력되면서, 병렬로 쉬프트되면 1라인 분량(2559bits)의 영상 데이터가 어드레스 구동 IC(6)에 모두 로드되게 된다. 이 과정은 다른 임시 저장영역의 입력 모드 동작시간과 동일해야 하므로 입력모드는 출력모드에 비해 2배의 주파수로 동작되어야 한다.

고압구동회로부(8)는 타이밍 콘트롤러부(5)에서 출력되는 각종 로직레벨의 콘트롤 펄스에 따라, AC/DC 변환부(9)에서 공급되는 DC 고압을 조합하여 어드레스, 주사 및 유지 구동 IC(7)에서 필요로 하는 콘트롤 펄스를 생성하여 PDP를 구동할 수 있도록 한다. 또한 데이터 인터레이스부(4)로부터 어드레스 구동 IC(6)로 제공되는 데이터 스트림도 적당한 전압레벨로 높여 패널에 선택적 기입이 가능하도록 한다.

PDP 계조처리를 위한 구동방법은 우선 1필드(60Hz)를 몇 개의 서브필드(64계조 : 6 서브필드, 256계조 : 8 서브필드)로 나누고, 각 서브필드에 해당하는 영상 데이터를 어드레스 구동 IC(6)를 통하여 라인 단위로 패널에 기입한다. MSB 데이터가 기입되는 서브필드에서 LSB 서브필드 순으로 방전유지 펄스의 갯수를 적게하여, 이들의 조합에 따른 총 방전 유지 기간으로 계조처리를 하게 된다. 이 경우 동일한 데이터를 Odd/Even 필드에 두번 디스플레이하여 순차주사에 따른 깜빡거림(Flickering)을 없앤다. 모든 서브필드의 구동 순서는 전 화면 기입 및 소거, 데이터 기입, 방전유지(화면표시)의 동작을 반복한다.

즉, 하나의 서브필드는 방전 소거를 위한 동작 모드로서 AC PDP의 경우 변전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거한다. 즉, 이전 서브필드의 방전 유지 후에 선택된(방전한) 화소에 남아있는 벽전하(Wall charge)를 소거하기 위해, 가시적이지 않을 만큼의 짧은 시간동안에 전 화소에 벽전하를 기입시키고, 다음에 전 화소를 소거하여 남아있는 벽전하를 모두 소거시킴으로써 PDP를 초기화 하는 전 화면 소거동작(Erasing mode)과, 라인 주사 전극에 순차적으로 주사 펄스를 쉬프트시키면서 데이터 기입 전극을 통해 해당 데이터를 라인 단위로 기입하여 방전시키고자 하는 화소에 선택적으로 벽전하를 형성시키는 초기 방전 형성을 위하여 필요한 데이터 기입 및 주사동작(Data writing and scan mode)과, 기체방전의 기억 기능 특성을 이용하여 선택 펄스 보다 낮은 전압의 유지펄스에 의해 방전이 유지되는 방전유지 동작(Discharge sustain)의 반복으로 이루어진다.

AC/DC변환부(9)에서는 교류전원(220V, 60Hz)을 입력으로 하여 상기의 도 7에서 나타낸 각 전극 구동펄스를 조합하는데 필요한 고압과 그 밖의 PDP-TV 시스템을 구성하는 각 부에서 요구하는 DC전압을 생성, 공급한다.

이하에서는 본발명의 실시예에 대한 작용을 상세히 설명하기로 한다. 첨부도면 도 5는 본 발명의 실시예를 설명하기 위한 블록도이다. 전기한 종래기술의 설명도(도 2)와 동일한 구성에 대해서는 동일부호를 사용하기로 한다. PDP 계조처리에 적합한 데이터를 출력하기 위해 메모리부(3), 데이터 인터페이스부(4) 및 타이밍 콘트롤러부(5)로 구성된 시스템에서, 상기의 타이밍 콘트롤러부(5)는 PDP-TV에서 480라인 주사를 의미하는 신호인 clk_480을 상기의 메모리부(3)에 제공하고, 상기의 메모리부(3)에서는 재배열된 메모리부의 어드레스 생성기에서 생성한 클럭(clock)을 상기의 데이터 인터페이스부(4)에 제공하고, 상기의 데이터 인터페이스부(4)에서는 메모리부로부터의 디지털 영상 데이터의 입출력을 제어하도록 구성하고 있다.

이에 대해서 좀더 상세히 설명하면, 전기한 도 1의 ADC부(2)의 데이터 맵핑부로부터 병렬로 입력된 디지털 R,G,B 데이터는 상기의 메모리부(3)의 쉬프트 레지스터 A,B, D-FF MUX 및 3상태 버퍼로 각각 입력되어 프레임 메모리의 한 어드레스에 각각 동일한 가중치(Weight)를 갖는 비트들로 저장되도록 재배열 된다. 메모리부(3)의 콘트롤 클럭 생성기(60)에서는 수직, 수평동기신호(H, Vsync)을 입력으로 하여 메모리부(3)를 구동하는데 필요한 로직 콘트롤 펄스를 생성하여 공급한다.

이 경우에 종래에 타이밍 콘트롤부(5)로부터 제공 받아 생성하여 데이터 인터페이스부(5)와 어드레스 생성기에 제공하던 독취, 기입 어드레스 클럭은 상기의 메모리부(3)의 콘트롤 클럭 생성기에서 생성하여 어드레스 생성기에 제공하므로써 독취/기입 어드레스를 생성함과 동시에 상기의 독취 어드레스 클럭에 있어서 데이터가 실리지 않는 구간의 클럭을 메모리부(3)의 특정 포트를 이용하여 상기의 인터페이스부(4)에 제공하고, 상기의 데이터 인터페이스부(4)에서는 그 독취 어드레스 클럭의 제어에 의해 메모리부(3)로부터 데이터 인터페이스부(4)로의 데이터 입출력을 제어하도록 하는 것을 특징으로 하고 있다.

이상에서 설명한 바와 같이, 메모리부(3)에서 데이터 인터페이스부(4)로 디지털 영상데이터를 입력시킬 때, 그 입출력관계를 제어하는 메인 클럭신호를 타이밍 콘트롤러(5)에서 생성하여 상기의 메모리부(3)와 데이터 인터페이스부(4)로 제공하므로써 메모리부(3)로부터의 데이터 출력시간과, 데이터 인터페이스부(4)에서의 데이터 입력시간을 맞추어야 하던 문제점을 상기의 메인클럭에 해당하는 제어신호를 메모리부(3)의 어드레스 생성기의 독취 어드레스 클럭을 데이터 인터페이스부(4)에의 데이터 입력 클럭으로 직접 이용하므로서 데이터를 받아들이는 데이터 인터페이스부(4)에 맞추어 타이밍 콘트롤부(4)에서 콘트롤신호를 만드는 복잡함을 극복하여 시스템의 디지털 로직을 매우 간단하게 구현할 수 있는 효과가 있고, 또한 시스템에서의 타이밍의 오류를 극복하기 위한 메모리부(3)의 큰 용량의 메모리를 줄일 수 있는 설계상의 유리한 효과가 있는 발명이다.

Claims (5)

1. 안테나로부터 입력되는 아날로그 복합영상신호를 처리하는 입력신호처리부(10)와, 상기의 영상신호를 디지털 데이터로 변화하여, 디지털 데이터를 PDP 계조처리하기 적합한 형태로 신호처리는 디지털 데이터 처리부(20), PDP에 화면표시를 할 수 있도록 PDP의 각 전극에 데이터를 공급하는 PDP 구동부(30)로 된 PDP-TV 시스템에 있어서,

   상기의 디지털 데이터 처리부(20)는, ADC부(2)로부터 디지털 화된 R,G,B 영상데이터와 샘플링 클럭을 받아서 상기의 디지털 영상 데이터를 재배열하는 재배열부(40)와 데이터 인터페이스부(4)와의 데이터 입출력의 제어를 타이밍 콘트롤러부(5)의 클럭신호에 의존하지 않고 메모리부(3)에서 출력하는 클럭을 이용하여 제어하도록하기 위한 어드레스 및 클럭을 생성하기 위한 어드레스 생성기로 구성된 메모리부(3)와,

   상기의 메로리부(3)로부터 디지털 R,G,B 데이터를 입력받아 이를 어드레스 구동 IC(6)에 계조처리에 적합한 상태의 데이터 스트림으로 구성하여 출력하기 위한 인터페이스부(4)와,

   상기의 메모리부(3), 데이터 인터페이스부(4) 및 PDP-TV 시스템 전체의 구동을 제어하기 위한 콘트롤 신호를 생성 제공하는 타이밍 콘트롤부(5)로 구성된 것을 특징으로 하는 PDP-TV에서 메모리부의 메모리 어드레스 생성기의 클럭을 이용한 데이터 입출력 제어클럭의 생성장치.
2. 제 1 항에 있어서, 상기의 메모리부(3)의 데이터 입출력 제어클럭은 상기의 어드레스 생성기에서 생성된 독취 어드레스 클럭중 데이터가 실리지 않은 클럭으로서 데이터 인터페이스부(4)의 데이터 입력을 제어하는 인 것을 특징으로 하는 PDP-TV에서 메모리부(3)의 메모리 어드레스 생성기의 클럭을 이용한 영상데이터 입출력 제어 클럭의 생성장치.
3. 제 1 항에 있어서, 상기의 타이밍 콘트롤부(5)에서 메모리부(3)에 제공되는 신호는 PDP-TV에서 480라인 주사를 의미하는 신호(clk_480)인 것을 특징으로 하는 메모리부의 메모리 어드레스 생성기의 클럭을 이용한 영상데이터 입출력 제어클럭의 생성장치.
4. 디지털 데이터 처리부, 메모리부, 데이터 인터페이스부 및 PDP 구동부를 갖는 PDP-TV 시스템의 화면표시방법에 있어서,

   안테나로부터 입력된 아날로그 신호를 ADC부(2)에서 디지털 영상(R,G,B) 데이터로 변환하여 상기의 메모리부(3)로 출력하는 제 1 과정,

   상기의 디지털 영상 데이터를 입력받아 PDP 계조처리를 위해서 1프레임의 데이터를 복수개의 서브필드로 재구성한 다음, 최상위비트(MSB)로부터 최하위비트(LSB)까지 재배열하고, 독취/기입 어드레스 생성기의 독취(Read)어드레스 클럭를 이용하여 디지털 데이터의 데이터 인터페이스부(4)로의 입출력을 제어하는 제 2 과정,

   상기의 입력 디지털 영상데이터를 패널의 화소배치에 맞게 재배열하여 어드레스 구동 IC(6)에 공급하기 위한 데이터 스트림 형태로 변화하는 제 3 과정을 포함하는 메모리부(3)의 메모리 어드레스 생성기의 클럭을 이용하여 영상데이터 입출력을 제어하는 것을 특징으로 하는 PDP-TV의 구동방법.
5. 제 4 항에 있어서, 상기의 데이터 인터페이스부(4)의 데이터 입출력을 제어하는데 사용되는 독취 어드레스 클럭은 상기의 어드레스 생성기에서 생성한 독취 어드레스 클럭중에서 데이터가 실리지 않은 구간의 클럭인 것을 특징으로 하는 PDP-TV의 구동방법.

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