JPH11202834A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH11202834A JPH11202834A JP10002088A JP208898A JPH11202834A JP H11202834 A JPH11202834 A JP H11202834A JP 10002088 A JP10002088 A JP 10002088A JP 208898 A JP208898 A JP 208898A JP H11202834 A JPH11202834 A JP H11202834A
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- serial
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Abstract
(57)【要約】
【課題】 映像信号とは非同期に動作モードを切り替え
ると、動作モードが切り替わる前の状態と切り替わった
後の状態の２つの状態が存在することになり、動作モー
ドの切替えがスムーズに移行しないため、画質を損なう
ことになる。 【解決手段】 アクセスマトリクス型の液晶表示装置に
おいて、入力される映像信号に同期したＶラッチパルス
をＶラッチパルス生成ブロック２４で生成し、外部から
シリアルＩ／Ｆ２１を介して与えられる動作モード設定
用シリアルデータをシリアル／パラレル変換ブロック２
２でパラメータデータに変換し、さらにそのパラメータ
データをＶラッチブロック２３でＶラッチパルスに同期
してラッチし、そのラッチ後のパラレルデータに基づい
て、Ｈ，Ｖパルス生成ブロック２５でＨ，Ｖ系の駆動パ
ルスを生成してＬＣＤパネルに供給し、垂直ブランキン
グ期間中にモード切替えを行うようにする。
ると、動作モードが切り替わる前の状態と切り替わった
後の状態の２つの状態が存在することになり、動作モー
ドの切替えがスムーズに移行しないため、画質を損なう
ことになる。 【解決手段】 アクセスマトリクス型の液晶表示装置に
おいて、入力される映像信号に同期したＶラッチパルス
をＶラッチパルス生成ブロック２４で生成し、外部から
シリアルＩ／Ｆ２１を介して与えられる動作モード設定
用シリアルデータをシリアル／パラレル変換ブロック２
２でパラメータデータに変換し、さらにそのパラメータ
データをＶラッチブロック２３でＶラッチパルスに同期
してラッチし、そのラッチ後のパラレルデータに基づい
て、Ｈ，Ｖパルス生成ブロック２５でＨ，Ｖ系の駆動パ
ルスを生成してＬＣＤパネルに供給し、垂直ブランキン
グ期間中にモード切替えを行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）に関し、
特に行列状に２次元配置された複数個の画素を画素単位
で順次選択するアクティブマトリクス型ＬＣＤに関す
る。
下、ＬＣＤ(Liquid Crystal Display)と称す）に関し、
特に行列状に２次元配置された複数個の画素を画素単位
で順次選択するアクティブマトリクス型ＬＣＤに関す
る。
【０００２】
【従来の技術】この種のＬＣＤには、例えば、画面を上
下方向において反転させる上下反転モードや、画面を左
右方向において反転させる左右反転モードなどの各種の
動作モードが設けられている。そして、映像表示期間中
に、これらの動作モードを切り替える場合に、従来は、
映像信号とは非同期にその動作モードの設定データをＬ
ＣＤパネルへその駆動回路側から転送するようにしてい
た。
下方向において反転させる上下反転モードや、画面を左
右方向において反転させる左右反転モードなどの各種の
動作モードが設けられている。そして、映像表示期間中
に、これらの動作モードを切り替える場合に、従来は、
映像信号とは非同期にその動作モードの設定データをＬ
ＣＤパネルへその駆動回路側から転送するようにしてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たように、映像信号とは非同期に動作モードを切り替え
るということは、動作モードが切り替わる前の状態と切
り替わった後の状態の２つの状態が存在することにな
り、例えば上下反転モードに切り替えた場合には、図１
１に示すように、ゲートパルスが１フィールド期間中に
２つ存在し、画的には垂直方向に画ズレとして表示され
ることになる。これは、一瞬ではあるが、動作モードの
切替えがスムーズに移行しないために生じる現象であ
り、画質を損なうことになる。
たように、映像信号とは非同期に動作モードを切り替え
るということは、動作モードが切り替わる前の状態と切
り替わった後の状態の２つの状態が存在することにな
り、例えば上下反転モードに切り替えた場合には、図１
１に示すように、ゲートパルスが１フィールド期間中に
２つ存在し、画的には垂直方向に画ズレとして表示され
ることになる。これは、一瞬ではあるが、動作モードの
切替えがスムーズに移行しないために生じる現象であ
り、画質を損なうことになる。
【０００４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、動作モードの切替え
時の画ズレ等の発生を防止し、画質の向上を可能とした
ＬＣＤを提供することにある。
であり、その目的とするところは、動作モードの切替え
時の画ズレ等の発生を防止し、画質の向上を可能とした
ＬＣＤを提供することにある。
【０００５】
【課題を解決するための手段】本発明によるＬＣＤは、
入力される映像信号に同期したラッチパルスを生成する
ラッチパルス生成手段と、外部から与えられる動作モー
ド設定情報をラッチパルス生成手段で生成されたラッチ
パルスに同期してラッチするラッチ手段と、このラッチ
手段によってラッチされた動作モード設定情報に基づい
てＬＣＤパネル（液晶表示部）の駆動パルスを生成する
駆動パルス生成手段とを備えた構成となっている。
入力される映像信号に同期したラッチパルスを生成する
ラッチパルス生成手段と、外部から与えられる動作モー
ド設定情報をラッチパルス生成手段で生成されたラッチ
パルスに同期してラッチするラッチ手段と、このラッチ
手段によってラッチされた動作モード設定情報に基づい
てＬＣＤパネル（液晶表示部）の駆動パルスを生成する
駆動パルス生成手段とを備えた構成となっている。
【０００６】上記構成のＬＣＤにおいて、映像信号に同
期した、特に垂直同期信号に位相が合致したラッチパル
スを生成し、このラッチパルスを用いて、外部から与え
られる動作モード設定情報をラッチし、このラッチした
動作モード設定情報を基に水平、垂直系の駆動パルスを
生成し、ＬＣＤパネルに与える。このように、動作モー
ド設定情報を垂直同期信号に同期させることで、映像信
号が含まれない垂直ブランキング期間中に動作モードの
切替えが行われる。
期した、特に垂直同期信号に位相が合致したラッチパル
スを生成し、このラッチパルスを用いて、外部から与え
られる動作モード設定情報をラッチし、このラッチした
動作モード設定情報を基に水平、垂直系の駆動パルスを
生成し、ＬＣＤパネルに与える。このように、動作モー
ド設定情報を垂直同期信号に同期させることで、映像信
号が含まれない垂直ブランキング期間中に動作モードの
切替えが行われる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【０００８】図１は、本発明に係るＬＣＤ表示システム
の基本構成の概略を示すブロック図である。図１におい
て、タイミングジェネレータ（ＴＧ）１１は、映像信号
から同期分離されて供給される水平同期信号ＨＤおよび
垂直同期信号ＶＤを基に、Ｈ（水平），Ｖ（垂直）系の
駆動パルスを生成してＬＣＤパネル１２に供給するとと
もに、交流反転用パルスＦＲＰを生成してドライバ１３
に供給する。ここで、タイミングジェネレータ１１内で
生成されるデータは、ｎ（ｎは正の整数）ビットのデー
タとする。
の基本構成の概略を示すブロック図である。図１におい
て、タイミングジェネレータ（ＴＧ）１１は、映像信号
から同期分離されて供給される水平同期信号ＨＤおよび
垂直同期信号ＶＤを基に、Ｈ（水平），Ｖ（垂直）系の
駆動パルスを生成してＬＣＤパネル１２に供給するとと
もに、交流反転用パルスＦＲＰを生成してドライバ１３
に供給する。ここで、タイミングジェネレータ１１内で
生成されるデータは、ｎ（ｎは正の整数）ビットのデー
タとする。
【０００９】ドライバ１３は、外部から入力されるＲ
（赤），Ｇ（緑），Ｂ（青）の映像信号を増幅するとと
もに、タイミングジェネレータ１１から供給される交流
反転用パルスＦＲＰの極性により交流反転を行い、ＬＣ
Ｄパネル１２における映像表示用の信号を生成する。タ
イミングジェネレータ１１には、マイクロコンピュータ
（以下、マイコンと略称する）１４からシリアルＩ／Ｆ
（インタ−フェイス）を介して各動作モードを設定する
ためのモード設定データなどが与えられる。
（赤），Ｇ（緑），Ｂ（青）の映像信号を増幅するとと
もに、タイミングジェネレータ１１から供給される交流
反転用パルスＦＲＰの極性により交流反転を行い、ＬＣ
Ｄパネル１２における映像表示用の信号を生成する。タ
イミングジェネレータ１１には、マイクロコンピュータ
（以下、マイコンと略称する）１４からシリアルＩ／Ｆ
（インタ−フェイス）を介して各動作モードを設定する
ためのモード設定データなどが与えられる。
【００１０】なお、以下の説明では、シリアルＩ／Ｆの
仕様として、クロック信号ＣＫ，データ信号ＤＡＴＡお
よびロード信号ＬＯＡＤの３線シリアルを例にとって説
明するが、これに限定されるものではなく、全てのシリ
アルＩ／Ｆ仕様に適用可能である。また、タイミングジ
ェネレータ１１を制御するためのシリアルデータを生成
するのは、マイコン１４に限られるものではなく、シリ
アルデータを生成可能な全てのブロックを対象とする。
仕様として、クロック信号ＣＫ，データ信号ＤＡＴＡお
よびロード信号ＬＯＡＤの３線シリアルを例にとって説
明するが、これに限定されるものではなく、全てのシリ
アルＩ／Ｆ仕様に適用可能である。また、タイミングジ
ェネレータ１１を制御するためのシリアルデータを生成
するのは、マイコン１４に限られるものではなく、シリ
アルデータを生成可能な全てのブロックを対象とする。
【００１１】図２は、本発明の一実施形態を示すブロッ
ク図であり、タイミングジェネレータ１１の内部構成の
概略を示している。
ク図であり、タイミングジェネレータ１１の内部構成の
概略を示している。
【００１２】図２において、本実施形態に係るタイミン
グジェネレータ１１には、先述したように、マイコン１
４からシリアルＩ／Ｆ２１を介して３線シリアルデー
タ、即ちクロック信号ＣＫ，データ信号ＤＡＴＡおよび
ロード信号ＬＯＡＤが供給されるとともに、同期分離回
路（図示せず）から水平同期信号ＨＤおよび垂直同期信
号ＶＤが供給され、さらにシステムの基準クロックであ
るマスタークロックＭＣＫが与えられる。
グジェネレータ１１には、先述したように、マイコン１
４からシリアルＩ／Ｆ２１を介して３線シリアルデー
タ、即ちクロック信号ＣＫ，データ信号ＤＡＴＡおよび
ロード信号ＬＯＡＤが供給されるとともに、同期分離回
路（図示せず）から水平同期信号ＨＤおよび垂直同期信
号ＶＤが供給され、さらにシステムの基準クロックであ
るマスタークロックＭＣＫが与えられる。
【００１３】なお、以下の説明では、入力同期信号の仕
様として、水平同期信号ＨＤおよび垂直同期信号ＶＤを
例に採って説明するが、これに限定されるものではな
く、全ての入力同期信号（例えば、コンポジットシンク
信号）に適用可能である。
様として、水平同期信号ＨＤおよび垂直同期信号ＶＤを
例に採って説明するが、これに限定されるものではな
く、全ての入力同期信号（例えば、コンポジットシンク
信号）に適用可能である。
【００１４】本実施形態に係るタイミングジェネレータ
１１は、第１段目のバッファとなるシリアル／パラレル
変換ブロック２２と、第２段目のバッファとなるＶラッ
チブロック２３と、Ｖラッチパルス生成ブロック２４
と、Ｈ，Ｖパルス生成ブロック２５とを有している。ま
た、Ｈ，Ｖパルス生成ブロック２５は、データ内部設定
ブロック２６を内蔵している。
１１は、第１段目のバッファとなるシリアル／パラレル
変換ブロック２２と、第２段目のバッファとなるＶラッ
チブロック２３と、Ｖラッチパルス生成ブロック２４
と、Ｈ，Ｖパルス生成ブロック２５とを有している。ま
た、Ｈ，Ｖパルス生成ブロック２５は、データ内部設定
ブロック２６を内蔵している。
【００１５】シリアル／パラレル変換ブロック２２は、
シリアルＩ／Ｆ２１を介して入力される３線シリアルデ
ータをｎビットのパラレルデータに変換した後、これを
保持する。このときのシリアル／パラレルの変換タイミ
ングは、転送されるシリアルデータに同期して行われ
る。Ｖラッチパルス生成ブロック２４は、水平同期信号
ＨＤおよび垂直同期信号ＶＤを基に、映像信号に同期し
たＶラッチパルスを生成する。このＶラッチパルスの発
生タイミングは、基本的には、垂直ブランキング期間と
する。
シリアルＩ／Ｆ２１を介して入力される３線シリアルデ
ータをｎビットのパラレルデータに変換した後、これを
保持する。このときのシリアル／パラレルの変換タイミ
ングは、転送されるシリアルデータに同期して行われ
る。Ｖラッチパルス生成ブロック２４は、水平同期信号
ＨＤおよび垂直同期信号ＶＤを基に、映像信号に同期し
たＶラッチパルスを生成する。このＶラッチパルスの発
生タイミングは、基本的には、垂直ブランキング期間と
する。
【００１６】Ｖラッチブロック２３は、シリアル／パラ
レル変換ブロック２２で保持されたデータを、Ｖラッチ
パルス生成ブロック２４で生成されたＶラッチパルスに
同期してＴＧ内部データとして、Ｈ，Ｖパルス生成ブロ
ック２５内のデータ内部設定ブロック２６へ転送する。
これに基づいて、Ｈ，Ｖパルス生成ブロック２５はＬＣ
Ｄパネル１２へＨ，Ｖ系の駆動パルスを与える。このタ
イミングで初めて動作状態の移行が完了し、ＬＣＤ表示
モードが変更される。
レル変換ブロック２２で保持されたデータを、Ｖラッチ
パルス生成ブロック２４で生成されたＶラッチパルスに
同期してＴＧ内部データとして、Ｈ，Ｖパルス生成ブロ
ック２５内のデータ内部設定ブロック２６へ転送する。
これに基づいて、Ｈ，Ｖパルス生成ブロック２５はＬＣ
Ｄパネル１２へＨ，Ｖ系の駆動パルスを与える。このタ
イミングで初めて動作状態の移行が完了し、ＬＣＤ表示
モードが変更される。
【００１７】次に、各ブロックの具体的な構成およびそ
の動作について説明する。
の動作について説明する。
【００１８】マイコン１４から転送される３線シリアル
データのフォーマットは、図３に示す通りである。タイ
ミングジェネレータ１１の動作モードを設定するデータ
信号ＤＡＴＡには、タイミングジェネレータ１１の動作
状態（ｎ通りの状態）を決定するｎビットの“Ｈ”レベ
ル又は“Ｌ”レベルのデータが含まれている。データ信
号ＤＡＴＡは、転送時にシリアルデータであるため、シ
リアル／パラレル変換ブロック２２にてパラレルデータ
に変換される。
データのフォーマットは、図３に示す通りである。タイ
ミングジェネレータ１１の動作モードを設定するデータ
信号ＤＡＴＡには、タイミングジェネレータ１１の動作
状態（ｎ通りの状態）を決定するｎビットの“Ｈ”レベ
ル又は“Ｌ”レベルのデータが含まれている。データ信
号ＤＡＴＡは、転送時にシリアルデータであるため、シ
リアル／パラレル変換ブロック２２にてパラレルデータ
に変換される。
【００１９】このシリアル／パラレル変換ブロック２２
の構成の一例を図４に示す。図４において、ロード信号
ＬＯＡＤ、データ信号ＤＡＴＡおよびクロック信号ＣＫ
は、Ｄタイプのフリップフロップ（以下、Ｄ‐ＦＦと記
す）３１，３２，３３の各Ｄ（データ）入力となる。こ
れらＤ‐ＦＦ３１，３２，３３は、マスタークロックＭ
ＣＫをクロック入力としている。
の構成の一例を図４に示す。図４において、ロード信号
ＬＯＡＤ、データ信号ＤＡＴＡおよびクロック信号ＣＫ
は、Ｄタイプのフリップフロップ（以下、Ｄ‐ＦＦと記
す）３１，３２，３３の各Ｄ（データ）入力となる。こ
れらＤ‐ＦＦ３１，３２，３３は、マスタークロックＭ
ＣＫをクロック入力としている。
【００２０】Ｄ‐ＦＦ３１の正相出力Ｑは次段のＤ‐Ｆ
Ｆ３４のＤ入力になるとともに、２入力ＡＮＤゲート３
５の一方の入力となる。Ｄ‐ＦＦ３４も、マスタークロ
ックＭＣＫをクロック入力とし、その逆相出力ＱＸはＡ
ＮＤゲート３５の他方の入力となる。このＤ‐ＦＦ３
１，３４およびＡＮＤゲート３５により、ロード信号Ｌ
ＯＡＤの立上がりのタイミングを検出する立上がり検出
回路３６が構成されている。この立上がり検出回路３６
は、図５のタイミングチャートに示すように、ロード信
号ＬＯＡＤの立上がりのタイミングを検出すると、マス
タークロックＭＣＫのクロック幅の検出タイミングパル
スａを発生する。
Ｆ３４のＤ入力になるとともに、２入力ＡＮＤゲート３
５の一方の入力となる。Ｄ‐ＦＦ３４も、マスタークロ
ックＭＣＫをクロック入力とし、その逆相出力ＱＸはＡ
ＮＤゲート３５の他方の入力となる。このＤ‐ＦＦ３
１，３４およびＡＮＤゲート３５により、ロード信号Ｌ
ＯＡＤの立上がりのタイミングを検出する立上がり検出
回路３６が構成されている。この立上がり検出回路３６
は、図５のタイミングチャートに示すように、ロード信
号ＬＯＡＤの立上がりのタイミングを検出すると、マス
タークロックＭＣＫのクロック幅の検出タイミングパル
スａを発生する。
【００２１】Ｄ‐ＦＦ３２の正相出力Ｑは、Ｄ‐ＦＦ３
７-1のＤ入力となる。Ｄ‐ＦＦ３７-1の後方には、この
Ｄ‐ＦＦ３７-1を初段としてｎ−１個のＤ‐ＦＦ３７-2
〜３７-nが縦続接続されてシフトレジスタ３８を構成し
ている。そして、これらｎ個のＤ‐ＦＦ３７-1〜３７-n
は、Ｄ‐ＦＦ３３の正相出力Ｑをクロック入力としてい
る。また、ｎ個のＤ‐ＦＦ３７-1〜３７-nの各正相出力
Ｑは、ｎ個のＤ‐ＦＦ３９-1〜３９-nの各Ｄ入力とな
る。これらｎ個のＤ‐ＦＦ３９-1〜３９-nは、立上がり
検出回路３６から出力される検出タイミングパルスａを
クロック入力としている。そして、Ｄ‐ＦＦ３９-1〜３
９-nの各正相出力ＱがパラレルデータＤｎ〜Ｄ１として
導出されることになる。
７-1のＤ入力となる。Ｄ‐ＦＦ３７-1の後方には、この
Ｄ‐ＦＦ３７-1を初段としてｎ−１個のＤ‐ＦＦ３７-2
〜３７-nが縦続接続されてシフトレジスタ３８を構成し
ている。そして、これらｎ個のＤ‐ＦＦ３７-1〜３７-n
は、Ｄ‐ＦＦ３３の正相出力Ｑをクロック入力としてい
る。また、ｎ個のＤ‐ＦＦ３７-1〜３７-nの各正相出力
Ｑは、ｎ個のＤ‐ＦＦ３９-1〜３９-nの各Ｄ入力とな
る。これらｎ個のＤ‐ＦＦ３９-1〜３９-nは、立上がり
検出回路３６から出力される検出タイミングパルスａを
クロック入力としている。そして、Ｄ‐ＦＦ３９-1〜３
９-nの各正相出力ＱがパラレルデータＤｎ〜Ｄ１として
導出されることになる。
【００２２】上記構成のシリアル／パラレル変換ブロッ
ク２２において、シリアルデータＤＡＴＡに関して、タ
イミングジェネレータ１１の内部と同期をとるために、
その入力時にマスタークロックＭＣＫに同期してＤ‐Ｆ
Ｆ３２でラッチする。同時にロード信号ＬＯＡＤおよび
クロック信号ＣＫに関しても、Ｄ‐ＦＦ３１，３３で同
期をとる。
ク２２において、シリアルデータＤＡＴＡに関して、タ
イミングジェネレータ１１の内部と同期をとるために、
その入力時にマスタークロックＭＣＫに同期してＤ‐Ｆ
Ｆ３２でラッチする。同時にロード信号ＬＯＡＤおよび
クロック信号ＣＫに関しても、Ｄ‐ＦＦ３１，３３で同
期をとる。
【００２３】ラッチ後、シリアルデータＤＡＴＡはシフ
トレジスタ３８に入力され、このシフトレジスタ３８に
おいて、クロック信号ＣＫのタイミングに合わせて転送
される。ここで、シフトレジスタ３８がデータ数と同数
の転送段（Ｄ‐ＦＦ）によって構成されていることか
ら、クロック信号ＣＫが消滅した時点でシリアルデータ
信号はパラレルデータ信号へと展開されていることにな
る。
トレジスタ３８に入力され、このシフトレジスタ３８に
おいて、クロック信号ＣＫのタイミングに合わせて転送
される。ここで、シフトレジスタ３８がデータ数と同数
の転送段（Ｄ‐ＦＦ）によって構成されていることか
ら、クロック信号ＣＫが消滅した時点でシリアルデータ
信号はパラレルデータ信号へと展開されていることにな
る。
【００２４】このシフト動作後、図５のタイミングチャ
ートに示すように、立上がり検出回路３６からロード信
号ＬＯＡＤの立上がりのタイミングで検出タイミングパ
ルスａが出力されると、この検出タイミングパルスａに
よりシフトレジスタ３８の各段の出力がＤ‐ＦＦ３９-1
〜３９-nにラッチ、保持される。この時点では、タイミ
ングジェネレータ１１の内部動作は変更されず、前に転
送されたシリアルデータＤＡＴＡに基づく動作モードに
て動作している。
ートに示すように、立上がり検出回路３６からロード信
号ＬＯＡＤの立上がりのタイミングで検出タイミングパ
ルスａが出力されると、この検出タイミングパルスａに
よりシフトレジスタ３８の各段の出力がＤ‐ＦＦ３９-1
〜３９-nにラッチ、保持される。この時点では、タイミ
ングジェネレータ１１の内部動作は変更されず、前に転
送されたシリアルデータＤＡＴＡに基づく動作モードに
て動作している。
【００２５】次に、Ｖラッチパルス生成ブロック２４の
構成の一例について、図６のブロック図を用いて説明す
る。
構成の一例について、図６のブロック図を用いて説明す
る。
【００２６】このＶラッチパルス生成ブロック２４は、
図６から明らかなように、縦続接続された４個のＤ‐Ｆ
Ｆ４１〜４４と、３段目の正相出力Ｑと４段目の逆相出
力ＱＸを２入力とするＡＮＤゲート４５と、水平同期信
号ＨＤをＤ入力とするＤ‐ＦＦ４６とから構成され、初
段のＤ‐ＦＦ４１のＤ入力として垂直同期信号ＶＤが与
えられるようになっている。そして、初段、３段目およ
び４段目のＤ‐ＦＦ４１，４３，４４およびＤ‐ＦＦ４
６が、マスタークロックＭＣＫをクロック入力としてい
る。また、２段目のＤ‐ＦＦ４２は、Ｄ‐ＦＦ４６の正
相出力Ｑをクロック入力としている。
図６から明らかなように、縦続接続された４個のＤ‐Ｆ
Ｆ４１〜４４と、３段目の正相出力Ｑと４段目の逆相出
力ＱＸを２入力とするＡＮＤゲート４５と、水平同期信
号ＨＤをＤ入力とするＤ‐ＦＦ４６とから構成され、初
段のＤ‐ＦＦ４１のＤ入力として垂直同期信号ＶＤが与
えられるようになっている。そして、初段、３段目およ
び４段目のＤ‐ＦＦ４１，４３，４４およびＤ‐ＦＦ４
６が、マスタークロックＭＣＫをクロック入力としてい
る。また、２段目のＤ‐ＦＦ４２は、Ｄ‐ＦＦ４６の正
相出力Ｑをクロック入力としている。
【００２７】なお、以下の説明では、本例をもってＶラ
ッチパルス生成ブロック仕様として説明するが、この生
成論理に限定されるものではなく、他のＶラッチパルス
生成論理にも適用可能である。
ッチパルス生成ブロック仕様として説明するが、この生
成論理に限定されるものではなく、他のＶラッチパルス
生成論理にも適用可能である。
【００２８】上記構成のＶラッチパルス生成ブロック２
４では、垂直同期信号ＶＤを基にＶラッチパルスの生成
が行われる。本例においては、図７のタイミングチャー
トに示すように、垂直同期信号ＶＤの立上がりエッジを
検出し、その検出タイミングでマスタークロックＭＣＫ
のクロック幅のＶラッチパルスを発生するようにしてい
る。これにより、Ｖラッチパルスは、垂直同期信号ＶＤ
に同期したパルスとなる。また、Ｄ‐ＦＦ４６の正相出
力Ｑを２段目のＤ‐ＦＦ４２のクロック入力とすること
で、水平同期信号ＨＤに対する位相合わせを行ってい
る。
４では、垂直同期信号ＶＤを基にＶラッチパルスの生成
が行われる。本例においては、図７のタイミングチャー
トに示すように、垂直同期信号ＶＤの立上がりエッジを
検出し、その検出タイミングでマスタークロックＭＣＫ
のクロック幅のＶラッチパルスを発生するようにしてい
る。これにより、Ｖラッチパルスは、垂直同期信号ＶＤ
に同期したパルスとなる。また、Ｄ‐ＦＦ４６の正相出
力Ｑを２段目のＤ‐ＦＦ４２のクロック入力とすること
で、水平同期信号ＨＤに対する位相合わせを行ってい
る。
【００２９】このＶラッチパルス生成ブロック２４で生
成されたＶラッチパルスはＶラッチブロック２３に供給
され、先にシリアル／パラレル変換ブロック２２のＤ‐
ＦＦ３９-1〜３９-nに保持されたｎビットのパラレルデ
ータをＶラッチする。このＶラッチブロック２３の構成
の一例を図８に示す。
成されたＶラッチパルスはＶラッチブロック２３に供給
され、先にシリアル／パラレル変換ブロック２２のＤ‐
ＦＦ３９-1〜３９-nに保持されたｎビットのパラレルデ
ータをＶラッチする。このＶラッチブロック２３の構成
の一例を図８に示す。
【００３０】図８において、Ｖラッチパルス生成ブロッ
ク２４から供給されるＶラッチパルスはＤ‐ＦＦ５１の
Ｄ入力となる。このＤ‐ＦＦ５１は、マスタークロック
ＭＣＫをクロック入力としている。また、シリアル／パ
ラレル変換ブロック２２のＤ‐ＦＦ３９-1〜３９-nに保
持されたｎビットのパラレルデータは、ｎ個のＤ‐ＦＦ
５２-1〜５２-nの各Ｄ入力とする。これらｎ個のＤ‐Ｆ
Ｆ５２-1〜５２-nは、Ｄ‐ＦＦ５１の正相出力Ｑをクロ
ック入力としている。
ク２４から供給されるＶラッチパルスはＤ‐ＦＦ５１の
Ｄ入力となる。このＤ‐ＦＦ５１は、マスタークロック
ＭＣＫをクロック入力としている。また、シリアル／パ
ラレル変換ブロック２２のＤ‐ＦＦ３９-1〜３９-nに保
持されたｎビットのパラレルデータは、ｎ個のＤ‐ＦＦ
５２-1〜５２-nの各Ｄ入力とする。これらｎ個のＤ‐Ｆ
Ｆ５２-1〜５２-nは、Ｄ‐ＦＦ５１の正相出力Ｑをクロ
ック入力としている。
【００３１】そして、ｎ個のＤ‐ＦＦ５２-1〜５２-nの
各正相出力Ｑが、Ｖラッチ後のｎビットのデータとし
て、Ｈ，Ｖパルス生成ブロック２５内のデータ内部設定
ブロック２６へ転送される。このＶラッチ後のｎビット
のデータの転送により、初めてタイミングジェネレータ
１１としての動作状態が変更される。
各正相出力Ｑが、Ｖラッチ後のｎビットのデータとし
て、Ｈ，Ｖパルス生成ブロック２５内のデータ内部設定
ブロック２６へ転送される。このＶラッチ後のｎビット
のデータの転送により、初めてタイミングジェネレータ
１１としての動作状態が変更される。
【００３２】一例として、上下反転モードへの切替えの
場合には、ＤＯＷＮ（Ｈ）からＵＰ（Ｌ）へとモード変
更されるものとすると、本実施形態においては、Ｖラッ
チブロック２３で映像信号に同期した垂直同期信号ＶＤ
に位相を合わせるようにしたことにより、図９に示すよ
うに、動作モードの切替えタイミングが垂直ブランキン
グ期間に当たるため、切替え前のＤＯＷＮモード最終フ
ィールドとなるＬフィールドでは、ゲートパルスが１フ
ィールド完全にスキャンし、一画面の絵が完成する。そ
して、次のＬ＋１フィールドは、ＵＰモードから始まる
ため動作モードの移行がスムーズに行われる。これによ
り、動作モードの切替わり時の画質の向上が図れる。
場合には、ＤＯＷＮ（Ｈ）からＵＰ（Ｌ）へとモード変
更されるものとすると、本実施形態においては、Ｖラッ
チブロック２３で映像信号に同期した垂直同期信号ＶＤ
に位相を合わせるようにしたことにより、図９に示すよ
うに、動作モードの切替えタイミングが垂直ブランキン
グ期間に当たるため、切替え前のＤＯＷＮモード最終フ
ィールドとなるＬフィールドでは、ゲートパルスが１フ
ィールド完全にスキャンし、一画面の絵が完成する。そ
して、次のＬ＋１フィールドは、ＵＰモードから始まる
ため動作モードの移行がスムーズに行われる。これによ
り、動作モードの切替わり時の画質の向上が図れる。
【００３３】なお、上記実施形態においては、一例とし
て、ＤＯＷＮ動作を挙げているが、その他のモードに関
しても同様に適用可能である。
て、ＤＯＷＮ動作を挙げているが、その他のモードに関
しても同様に適用可能である。
【００３４】また、上記実施形態では、シリアルＩ／Ｆ
で通信を行うことにより、動作モードのデータ設定を行
う構成のＬＣＤ表示システムに適用する場合を例に採っ
て説明したが、外部スイッチにより動作モードを映像信
号と非同期に切り替える構成のＬＣＤ表示システムにも
同様に適用可能である。この種のＬＣＤ表示システムに
適用された本発明の他の実施形態を図１０に示す。
で通信を行うことにより、動作モードのデータ設定を行
う構成のＬＣＤ表示システムに適用する場合を例に採っ
て説明したが、外部スイッチにより動作モードを映像信
号と非同期に切り替える構成のＬＣＤ表示システムにも
同様に適用可能である。この種のＬＣＤ表示システムに
適用された本発明の他の実施形態を図１０に示す。
【００３５】この他の実施形態に係るタイミングジェネ
レータ６１には、動作モード数ｎに対応したｎ個の外部
スイッチ群６２からｎ個の動作モード設定情報がｎビッ
トのパラレルデータとして直接入力されるとともに、同
期分離回路（図示せず）から水平同期信号ＨＤおよび垂
直動作信号ＶＤが供給され、さらにマスタークロックＭ
ＣＫも供給される。
レータ６１には、動作モード数ｎに対応したｎ個の外部
スイッチ群６２からｎ個の動作モード設定情報がｎビッ
トのパラレルデータとして直接入力されるとともに、同
期分離回路（図示せず）から水平同期信号ＨＤおよび垂
直動作信号ＶＤが供給され、さらにマスタークロックＭ
ＣＫも供給される。
【００３６】本実施形態に係るタイミングジェネレータ
６１は、バッファとなるＶラッチブロック６３と、水平
同期信号ＨＤおよび垂直同期信号ＶＤを基に映像信号に
同期したＶラッチパルスを生成してＶラッチブロック６
３に供給するＶラッチパルス生成ブロック６４と、Ｈ，
Ｖパルス生成ブロック６５とを有している。Ｖラッチブ
ロック６３は、外部から直接入力されたｎビットのパラ
レルデータをＶラッチパルス生成ブロック６４から供給
されるＶラッチパルスに同期してＴＧ内部データとして
Ｈ，Ｖパルス生成ブロック６５へ転送する。
６１は、バッファとなるＶラッチブロック６３と、水平
同期信号ＨＤおよび垂直同期信号ＶＤを基に映像信号に
同期したＶラッチパルスを生成してＶラッチブロック６
３に供給するＶラッチパルス生成ブロック６４と、Ｈ，
Ｖパルス生成ブロック６５とを有している。Ｖラッチブ
ロック６３は、外部から直接入力されたｎビットのパラ
レルデータをＶラッチパルス生成ブロック６４から供給
されるＶラッチパルスに同期してＴＧ内部データとして
Ｈ，Ｖパルス生成ブロック６５へ転送する。
【００３７】先の実施形態の場合と同様に、Ｖラッチブ
ロック６３としては、図８に示す回路構成のものが用い
られ、Ｖラッチパルス生成ブロック６４としては、図６
に示す回路構成のものが用いられる。また、Ｈ，Ｖパル
ス生成ブロック６５は、先の実施形態の場合と同様に、
データ内部設定ブロックを内蔵しており、Ｖラッチブロ
ック６３から転送される動作モード設定用のパラレルデ
ータに基づいて、図１のＬＣＤパネル１２へＨ，Ｖ系の
駆動パルスを与える。
ロック６３としては、図８に示す回路構成のものが用い
られ、Ｖラッチパルス生成ブロック６４としては、図６
に示す回路構成のものが用いられる。また、Ｈ，Ｖパル
ス生成ブロック６５は、先の実施形態の場合と同様に、
データ内部設定ブロックを内蔵しており、Ｖラッチブロ
ック６３から転送される動作モード設定用のパラレルデ
ータに基づいて、図１のＬＣＤパネル１２へＨ，Ｖ系の
駆動パルスを与える。
【００３８】本実施形態の場合にも、先の実施形態の場
合と同様の作用効果を奏する。すなわち、外部スイッチ
群６２から直接入力されるｎビットのパラレルデータ
を、Ｖラッチブロック６３で映像信号に同期した垂直同
期信号ＶＤに位相を合わせるようにしたことにより、動
作モードの切替えタイミングが垂直ブランキング期間に
当たるり、動作モードの移行がスムーズに行われるた
め、動作モードの切替わり時の画質の向上が図れる。
合と同様の作用効果を奏する。すなわち、外部スイッチ
群６２から直接入力されるｎビットのパラレルデータ
を、Ｖラッチブロック６３で映像信号に同期した垂直同
期信号ＶＤに位相を合わせるようにしたことにより、動
作モードの切替えタイミングが垂直ブランキング期間に
当たるり、動作モードの移行がスムーズに行われるた
め、動作モードの切替わり時の画質の向上が図れる。
【００３９】また、いずれの実施形態の場合にも、ＴＧ
機能としてＶラッチ（垂直同期）を導入したことによ
り、従来、一部マイコン等で行われていた映像信号と同
期をとる操作が不要となるため、マイコン等の回路構成
の簡素化が図れるという利点もある。
機能としてＶラッチ（垂直同期）を導入したことによ
り、従来、一部マイコン等で行われていた映像信号と同
期をとる操作が不要となるため、マイコン等の回路構成
の簡素化が図れるという利点もある。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
入力される映像信号に同期したラッチパルスを生成し、
外部から与えられる動作モード設定情報をこのラッチパ
ルスに同期してラッチし、そのラッチ後の動作モード設
定情報に基づいてＨ，Ｖ系の駆動パルスを生成してＬＣ
Ｄパネルに供給し、垂直ブランキング期間中にモード切
替えを行うようにしたことにより、動作モードの移行に
伴う影響が映像として現れないため、動作モードの切替
え時の画質向上が図れることになる。
入力される映像信号に同期したラッチパルスを生成し、
外部から与えられる動作モード設定情報をこのラッチパ
ルスに同期してラッチし、そのラッチ後の動作モード設
定情報に基づいてＨ，Ｖ系の駆動パルスを生成してＬＣ
Ｄパネルに供給し、垂直ブランキング期間中にモード切
替えを行うようにしたことにより、動作モードの移行に
伴う影響が映像として現れないため、動作モードの切替
え時の画質向上が図れることになる。
【図１】本発明に係るＬＣＤ表示システムの基本構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施形態を示すブロック図である。
【図３】３線シリアルデータのフォーマットを示すタイ
ミングチャートである。
ミングチャートである。
【図４】シリアル／パラレル変換ブロックの構成の一例
を示すブロック図である。
を示すブロック図である。
【図５】立上がり検出回路の回路動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】Ｖラッチパルス生成ブロックの構成の一例を示
すブロック図である。
すブロック図である。
【図７】Ｖラッチパルス生成ブロックの回路動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図８】Ｖラッチブロックの構成の一例を示すブロック
図である。
図である。
【図９】本実施形態における上下反転モードへの移行時
の動作説明図である。
の動作説明図である。
【図１０】本発明の他の実施形態を示すブロック図であ
る。
る。
【図１１】従来例の課題を説明するための動作説明図で
ある。
ある。
１１，６１…タイミングジェネレータ、１２…ＬＣＤパ
ネル、１３…ドライバ、１４…マイコン、２１…シリア
ルＩ／Ｆ、２２…シリアル／パラレル変換ブロック、２
３，６３…Ｖラッチブロック、２４，６４…Ｖラッチパ
ルス生成ブロック、２５，６５…Ｈ，Ｖパルス生成ブロ
ック、２６…データ内部設定ブロック、６２…外部スイ
ッチ群
ネル、１３…ドライバ、１４…マイコン、２１…シリア
ルＩ／Ｆ、２２…シリアル／パラレル変換ブロック、２
３，６３…Ｖラッチブロック、２４，６４…Ｖラッチパ
ルス生成ブロック、２５，６５…Ｈ，Ｖパルス生成ブロ
ック、２６…データ内部設定ブロック、６２…外部スイ
ッチ群
Claims (5)
- 【請求項１】 入力される映像信号に同期したラッチパ
ルスを生成するラッチパルス生成手段と、 外部から与えられる動作モード設定情報を前記ラッチパ
ルス生成手段で生成された前記ラッチパルスに同期して
ラッチするラッチ手段と、 前記ラッチ手段によってラッチされた前記動作モード設
定情報に基づいて液晶表示部の駆動パルスを生成する駆
動パルス生成手段とを備えたことを特徴とする液晶表示
装置。 - 【請求項２】 前記ラッチパルス生成手段は、前記ラッ
チパルスを前記映像信号に同期した垂直同期信号の位相
に合わせることを特徴とする請求項１記載の液晶表示装
置。 - 【請求項３】 前記動作モード設定情報がシリアルイン
タ−フェイスを介して入力されるシリアルデータであ
り、 前記ラッチ手段は、前記シリアルデータを前記シリアル
インタ−フェイスの転送タイミングに同期させて取り込
む第１のバッファと、前記第１のバッファから出力され
るパラレルデータを前記ラッチパルスに同期してラッチ
する第２のバッファとからなることを特徴とする請求項
１記載の液晶表示装置。 - 【請求項４】 前記第１のバッファは、前記シリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換手段であることを特徴とする請求項３記載の液晶表示
装置。 - 【請求項５】 前記動作モード設定情報が動作モード数
ｎの外部スイッチから供給されるｎビットのパラレルデ
ータであり、 前記ラッチ手段は、前記ｎビットのパラレルデータ前記
ラッチパルスに同期してラッチすることを特徴とする請
求項１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002088A JPH11202834A (ja) | 1998-01-08 | 1998-01-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002088A JPH11202834A (ja) | 1998-01-08 | 1998-01-08 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11202834A true JPH11202834A (ja) | 1999-07-30 |
Family
ID=11519602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002088A Pending JPH11202834A (ja) | 1998-01-08 | 1998-01-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11202834A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175199A (ja) * | 1999-10-08 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2006227272A (ja) * | 2005-02-17 | 2006-08-31 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2006243231A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2006243232A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2006243233A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2007171997A (ja) * | 2007-03-19 | 2007-07-05 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2007183670A (ja) * | 2007-03-19 | 2007-07-19 | Seiko Epson Corp | 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 |
| JP2012027474A (ja) * | 2007-10-29 | 2012-02-09 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置の電源供給方法 |
| KR101139773B1 (ko) * | 2004-07-30 | 2012-04-27 | 오끼 덴끼 고오교 가부시끼가이샤 | 표시 패널의 스캔 방법 및 표시장치 |
Citations (9)
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| JPH0944113A (ja) * | 1995-07-28 | 1997-02-14 | Sony Corp | Ｌｃｄ駆動用タイミングジェネレータ |
-
1998
- 1998-01-08 JP JP10002088A patent/JPH11202834A/ja active Pending
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