JP2007183670A - 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 ＦＲＣ方式で高精度なガンマ補正を簡易に実現できる基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器を提供する。
【解決手段】 基準電圧発生回路５４は、複数の基準電圧を発生するためのガンマ補正データが設定される第１〜第Ｊ（Ｊは２以上の整数）のガンマ補正データレジスタ２２０−１〜２２０−Ｊと、各ガンマ補正データレジスタに設定されたＬビットのガンマ補正データに基づいて、各グループの第１〜第Ｌ（Ｌは３以上の整数）の選択用電圧の中から選択された第１〜第Ｋ（ＫはＬより小さい自然数）の基準電圧として出力する第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊとを含み、ＦＲＣ方式がＰ（Ｐは２以上の整数）フレームを１周期とする場合に、Ｑ（２≦Ｑ≦Ｐ、Ｑは整数）種類の基準電圧選択回路の１つから出力される第１〜第Ｋの基準電圧を、フレーム単位に切り換えて出力する。
【選択図】 図１０

Description

本発明は、基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器に関する。

液晶表示（Liquid Crystal Display：ＬＣＤ）パネルに代表される電気光学装置は、携帯型の電子機器に搭載されることが多くなる一方で、多階調化による色調豊富な画像表示が要求される。

一般に、画像表示を行うための映像信号は、表示装置の表示特性に応じてガンマ補正が行われる。電気光学装置を例にとれば、複数の基準電圧の中から、階調値を定める階調データに対応した基準電圧が選択され、この選択された基準電圧に基づいて画素の透過率を変化させる。そのため、ガンマ補正は、各基準電圧の電圧レベルを変化させることで実現される。

このような各基準電圧は、特許文献１〜特許文献４に開示されているように、ラダー抵抗回路の両端の電圧を、該ラダー抵抗回路を構成する複数の抵抗素子により分割された電圧として生成される。従って、各抵抗素子の抵抗値を変更することで各基準電圧の電圧レベルを変化させることができる。
特開２００３−２３３３５４号公報 特開２００３−２３３３５５号公報 特開２００３−２３３３５６号公報 特開２００３−２３３３５７号公報

しかしながら、ＬＣＤパネルの高精細化及び多様化によって、より高精度なガンマ補正が要求される場合がある。この場合、ラダー抵抗回路を構成する複数の抵抗素子の各抵抗素子の抵抗値を変化させるだけでは、高精度に基準電圧を発生させることが難しい。特に、ＬＣＤパネルの種類が変わった場合に、簡素な構成で、ＬＣＤパネルに応じた高精度な基準電圧を発生させることが困難である。そのため、複数種類のガンマ補正を実現させるための制御及び構成が複雑になるという問題がある。

また階調表示のための駆動方式としてフレームレートコントロール（Frame Rate Control：ＦＲＣ）方式が採用される場合においても、より高精細な階調表示が要求されている。

更に、ガンマ補正を制御するためのガンマ補正データを基準電圧発生回路に設定することが考えられる。例えば、階調レベル数の増加に伴いガンマ補正データのビット数が多くなると、ガンマ補正データの設定に時間を要するようになったり、ガンマ補正データの設定に伴う電力消費が多くなったりする。このためガンマ補正データのビット数が増加した場合であっても、低消費電力でガンマ補正データを設定できることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その第１の目的とするところは、フレームレートコントロール方式で高精度なガンマ補正を簡易に実現できる基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器を提供することにある。

また本発明の第２の目的は、簡素な構成で、高精度なガンマ補正を実現させるための基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置をフレームレートコントロール方式で駆動する際に、ガンマ補正を行うための複数の基準電圧を発生する基準電圧発生回路であって、
前記複数の基準電圧を発生するためのガンマ補正データが設定される第１〜第Ｊ（Ｊは２以上の整数）のガンマ補正データレジスタと、
第ｈ（１≦ｈ≦Ｊ、ｈは整数）の基準電圧選択回路が第ｈのガンマ補正データレジスタに設定された前記ガンマ補正データに基づいて、電位の高い順又は電位の低い順に並ぶ第ｈグループの第１〜第Ｌ（Ｌは３以上の整数）の選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に第１〜第Ｋ（ＫはＬより小さい自然数）の基準電圧として出力するための第１〜第Ｊの基準電圧選択回路とを含み、
前記フレームレートコントロール方式がＰ（Ｐは２以上の整数）フレームを１周期とする場合に、前記第１〜第Ｊの基準電圧選択回路のうちＱ（２≦Ｑ≦Ｐ、Ｑは整数）種類の基準電圧選択回路の１つから出力される第１〜第Ｋの基準電圧を、フレーム単位に切り換えて前記複数の基準電圧として出力する基準電圧発生回路に関係する。

また本発明に係る基準電圧発生回路では、
１フレーム毎に更新されるカウント値に基づいて、前記Ｑ種類の基準電圧選択回路の中から選択された基準電圧選択回路からの第１〜第Ｋの基準電圧を前記複数の基準電圧として出力することができる。

上記のいずれかの発明によれば、階調表示のための駆動方式としてＦＲＣ方式が採用される場合においても、フレーム単位に各基準電圧の電圧レベルを変化させることができるので、ＦＲＣ方式において、より高精細な階調表示を実現させることができるようになる。

また本発明に係る基準電圧発生回路では、
シリアルに入力された前記ガンマ補正データを所与のビット数のパラレルデータに変換するシリアル／パラレル変換回路と、
前記パラレルデータの各ビットの信号レベルを変換するレベルシフタとを含み、
前記第１〜第Ｊのガンマ補正データレジスタには、前記ビット数単位に、前記レベルシフタによって信号レベルが変換された前記パラレルデータが設定されてもよい。

本発明によれば、シリアルに入力されるガンマ補正データをパラレルに変換後、ガンマ補正データに設定できるようになる。そのため、ガンマ補正データのビット数分のクロックを発生させて、ガンマ補正データレジスタに高速に書き込み制御を行うことなく、より少ないクロック数だけクロックを発生させてガンマ補正データレジスタに低速に書き込み制御を行うことができるようになる。そのため、ガンマ補正データの設定に伴う電力消費を大幅に削減できるようになる。

しかもレベルシフタでは、パラレルデータのビット数分の信号レベルを変換すればよいため、回路規模の増大を抑えることができる。

また本発明に係る基準電圧発生回路では、
前記第１〜第Ｌの選択用電圧が、第１〜第Ｊグループの各グループで共通であってもよい。

本発明によれば、複数の選択用電圧を共通に生成するようにすることで、第１〜第Ｊの基準電圧選択回路の各基準電圧選択回路が、それぞれ選択用電圧を発生させる必要がなくなるので、基準電圧発生回路の回路規模を削減できるようになる。

また本発明に係る基準電圧発生回路では、
前記第１〜第Ｊのガンマ補正データレジスタのいずれに前記ガンマ補正データを設定するかを指定するためのデータ設定レジスタを含み、
前記第１〜第Ｊのガンマ補正データレジスタのうち前記データ設定レジスタの設定値に対応したガンマ補正データレジスタに、前記レベルシフタによって信号レベルが変換された前記ガンマ補正データを設定することができる。

本発明によれば、簡素な構成で複数のガンマ補正データレジスタにガンマ補正データを設定し、或いは複数種類の第１〜第Ｋの基準電圧を出力させることができるようになる。

また本発明に係る基準電圧発生回路では、
前記ガンマ補正データは、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示すＬビットのデータであってもよい。

また本発明に係る基準電圧発生回路では、
前記基準電圧選択回路が、
第１の選択用電圧を前記第１の基準電圧として出力するための第１のスイッチ素子と、
第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記基準電圧選択回路が、
前記第１〜第Ｋの基準電圧のうち少なくとも前記第１及び第２の基準電圧を出力することができる。

また本発明に係る基準電圧発生回路では、
各スイッチセルが、第１〜第４のスイッチ素子の各スイッチ素子を有する第１〜第４のスイッチセルを含み、
前記第１のスイッチセルが、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号をアクティブにすると共に、前記第３のスイッチセルへのイネーブル信号をアクティブにし、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号を非アクティブにすると共に、前記第３のスイッチセルへのイネーブル信号を非アクティブにし、
前記第２のスイッチセルが、
前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのディセーブル信号が非アクティブであることを条件に前記第２の選択用電圧を前記第１の基準電圧として出力すると共に、前記第４のスイッチセルへのイネーブル信号をアクティブにし、
それ以外のときには、前記第４のスイッチセルへのイネーブル信号を非アクティブにし、
前記第３のスイッチセルが、
前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第２の選択用電圧を前記第２の基準電圧として出力すると共に、前記第４のスイッチセルへのディセーブル信号をアクティブにし、
それ以外のときには、前記第４のスイッチセルへのディセーブル信号を非アクティブにし、
前記第４のスイッチセルが、
前記ガンマ補正データの第３のビットのデータによりイネーブルに設定され、且つ前記第３のスイッチセルからのディセーブル信号が非アクティブであり、且つ前記第２のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第３の選択用電圧を前記第２の基準電圧として出力することができる。

また本発明に係る基準電圧発生回路では、
前記基準電圧選択回路が、
前記第１の選択用電圧を前記第１の基準電圧として出力するための第１のスイッチ素子を有する第１のスイッチセルと、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子を有する第２のスイッチセルと、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子を有する第３のスイッチセルと、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子を有する第４のスイッチセルとを含み、
前記第１のスイッチセルは、
前記ガンマ補正データの第１のビットのデータが供給されると共に、前記第２及び第３のスイッチセルに対してイネーブル信号を出力し、
前記第２のスイッチセルは、
前記ガンマ補正データの第２のビットのデータが供給されると共に、前記第３及び第４のスイッチセルに対してイネーブル信号を出力し、
前記第３のスイッチセルは、
前記ガンマ補正データの第２のビットのデータが供給されると共に、前記第４のスイッチセルに対してイネーブル信号を出力し、
前記第４のスイッチセルは、
前記ガンマ補正データの第３のビットのデータが供給され、
前記基準電圧選択回路が、
前記第１〜第Ｋの基準電圧のうち少なくとも前記第１及び第２の基準電圧を出力することができる。

これらのいずれかの発明によれば、上記の効果に加えて、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。

また本発明は、
フレームレートコントロール方式により電気光学装置の複数のデータ線を駆動するための表示ドライバであって、
上記のいずれか記載の基準電圧発生回路と、
前記基準電圧発生回路からの前記第１〜第Ｋの基準電圧の中から、階調データに対応した基準電圧を選択し、データ電圧として出力する電圧選択回路と、
前記データ電圧に基づいて前記データ線を駆動する駆動回路とを含む表示ドライバに関係する。

本発明によれば、ＦＲＣ方式で高精度なガンマ補正を簡易に実現できる基準電圧発生回路を含む表示ドライバを提供できる。

また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する上記記載の表示ドライバとを含む電気光学装置に関係する。

本発明によれば、ＦＲＣ方式で高精度なガンマ補正を簡易に実現できる電気光学装置を提供できる。

また本発明は、上記記載の表示ドライバを含む電子機器に関係する。

また本発明は、上記記載の電気光学装置を含む電子機器に関係する。

これらのいずれかの発明によれば、ＦＲＣ方式で高精度なガンマ補正を簡易に実現できる基準電圧発生回路を含む電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても、本実施形態における基準電圧選択回路を含むデータドライバ（表示ドライバ）を適用できる。

液晶表示装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

液晶表示装置１０は、データドライバ（広義には表示ドライバ）３０を含む。データドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。

液晶表示装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０の走査線ＧＬ１〜ＧＬＭを走査する。

液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、データ線の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。

液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、データドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。本実施形態では、ガンマ補正データが、データドライバ３０の外部に設けられた不揮発性メモリから初期化処理において読み込まれるようになっているが、表示コントローラ３８が、データドライバ３０に対してガンマ補正データを供給し、種々のガンマ補正を実現できるようにしてもよい。

なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。

また、データドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、データドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、データドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のデータ線と、複数の走査線と、複数の走査線の各走査線及び複数のデータ線の各データ線とに接続された複数のスイッチ素子と、複数のデータ線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

２． ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

３． データドライバ
図４に、図１のデータドライバ３０の構成例のブロック図を示す。図４では、１ドット当たりの階調データのビット数が７であるものとして説明するが、本発明が階調データのビット数に限定されるものではない。また図４のデータドライバでは、説明の簡略化のために２フレームを１周期とするＦＲＣ方式で駆動するものとするが、ＦＲＣ方式の１周期のフレーム数に限定されるものではない。

データドライバ３０は、データラッチ５０、ラインラッチ５２、基準電圧発生回路５４、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）５６、駆動回路５８を含む。またデータドライバ３０は、フレームレートコントロール方式で駆動するためにＦＲＣ回路９０、カウンタ９２を含む。

データドライバ３０には、画素単位（又は１ドット単位）でシリアルに階調データが入力される。この階調データは、ドットクロック信号ＤＣＬＫに同期して入力される。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。図４では、説明の簡略化のため、１ドット単位で階調データが入力されるものとする。

データラッチ５０は、ドットクロック信号ＤＣＬＫに同期して、取り込み開始信号をシフトし、そのシフト出力に同期して、階調データをラッチすることで、例えば一水平走査分の階調データを取り込む。

ラインラッチ５２は、データラッチ５０にラッチされた一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。

カウンタ９２は、水平同期信号ＨＳＹＮＣのパルスがアクティブになる毎にその値が更新されるカウント値ＬＣを出力する。またカウンタ９２は、水平同期信号ＶＳＹＮＣのパルスがアクティブになる毎にその値が更新されるカウント値ＦＣ（１フレーム毎に更新されるカウント値）を出力する。カウント値ＦＣは、基準電圧発生回路５４に供給される。またカウント値ＦＣの最下位ビット（Least Significant Bit：ＬＳＢ）のデータは、Ｆ
ＲＣ回路９０に供給される。更にカウント値ＬＣのＬＳＢのデータは、ＦＲＣ回路９０に供給される。

ＦＲＣ回路９０は、フレームレートコントロール方式を実現するために、ラインラッチ５２から各ドットが７ビットの階調データを６ビットの階調データに変換する。変換後の６ビットの階調データは、カウント値ＦＣのＬＳＢ及びカウント値ＬＣのＬＳＢに基づいて生成され、２フレームを１周期として中間調の階調表示が実現される。

基準電圧発生回路５４は、各基準電圧が各階調データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路５４は、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋ（Ｋは２以上の整数）の基準電圧を発生させる。この場合に、基準電圧発生回路５４は、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌ（ＬはＫより大きい整数）の選択用電圧を一旦生成し、Ｌビットのガンマ補正データに基づいて第１〜第Ｌの選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に第１〜第Ｋの基準電圧として出力する。ここで、ガンマ補正データの各ビットのデータが、各選択用電圧に対応しており、各選択用電圧を各基準電圧として出力するか否かを示す。

更に本実施形態では、フレームレートコントロール方式がＰ（Ｐは２以上の整数、図４ではＰが２）フレームを１周期とする場合に、基準電圧発生回路５４が、第１〜第Ｊ（Ｊは２以上の整数）の基準電圧選択回路のうちＱ（２≦Ｑ≦Ｐ、Ｑは整数）種類の基準電圧選択回路の１つから出力される第１〜第Ｋの基準電圧を、フレーム単位に切り換えて複数の基準電圧として出力できる。

以下では、Ｌが２５６、Ｋが６４であるものとして説明する。この場合、基準電圧発生回路５４は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各基準電圧が６ビットの各階調データに対応する複数の基準電圧Ｖ０〜Ｖ６３を生成する。

ＤＡＣ５６は、ＦＲＣ回路９０から出力される変換後の階調データに対応したデータ電圧を、出力線ごとに生成する。より具体的には、ＤＡＣ５６は、基準電圧発生回路５４によって生成された複数の基準電圧Ｖ０〜Ｖ６３の中から、ＦＲＣ回路９０から出力された１出力線分の階調データに対応した基準電圧を選択し、選択した基準電圧をデータ電圧として出力する。

駆動回路５８は、各出力線がＬＣＤパネル２０の各データ線に接続される複数の出力線を駆動する。より具体的には、駆動回路５８は、ＤＡＣ５６によって出力線毎に生成されたデータ電圧に基づいて、各出力線を駆動する。即ち、駆動回路５８は、階調データに基づいて選択された基準電圧をデータ電圧として、該データ電圧に基づいてデータ線を駆動する。駆動回路５８は、出力線毎に設けられたボルテージフォロワ接続された演算増幅器を有し、該演算増幅器がＤＡＣ５６からのデータ電圧に基づいて各出力線を駆動する。

図５に、図４のＦＲＣ回路９０の構成の概要を示す。

ＦＲＣ回路９０には、ラインラッチ５２から、出力線毎に７ビットの階調データＧＤ＜６：０＞が入力される。そして階調データの上位６ビットであるＧＤ＜６：１＞が加算器ＡＤＤにそのまま入力される。

またＦＲＣ回路９０は、排他的論理和回路９４を含み、排他的論理和回路９４が、カウント値ＦＣのＬＳＢとカウント値ＬＣのＬＳＢの排他的論理和演算結果を出力する。そしてこの排他的論理和演算結果と階調データのＬＳＢであるＧＤ＜０＞との論理積演算結果が加算器ＡＤＤに入力される。

即ち、加算器ＡＤＤは、階調データの上位６ビットのＧＤ＜６：１＞と１ビットの論理積演算結果とを加算して、変換後の６ビットの階調データＤ＜５：０＞として出力する。

図６に、図５のＦＲＣ回路９０が出力する６ビットの階調データの説明図を示す。

上述のようにＦＲＣ回路９０には、７ビットの階調データが入力される。そして、変換後の６ビットの階調データに変換する際に、階調データの上位６ビットのＧＤ＜６：１＞と１ビットの論理積演算結果との加算結果を用いる。

例えば７ビットの階調データ「０００００００」に対応した基準電圧をＶ０、「０００００１０」に対応した基準電圧をＶ１とした場合に、７ビットの階調データ「００００００１」に対応した中間調を表現するために、基準電圧Ｖ０、Ｖ１を所定の頻度で用いればよい。そこで本実施形態では、上記の加算結果を用いることで７ビットの階調データ「００００００１」に対応した中間調表示を実現する。

図７に、基準電圧発生回路５４、ＤＡＣ５６、駆動回路５８の構成の概要を示す。ここでは、駆動回路５８のうち、データ線ＤＬ１と電気的に接続される出力線ＯＬ−１を駆動する構成のみを示すが、他の出力線についても同様である。

基準電圧発生回路５４は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗回路により分割した複数の電圧を、基準電圧Ｖ０〜Ｖ６３として出力する。なお、極性反転駆動の場合、実際には所定の電位を基準とした液晶素子の印加電圧の極性が正の場合と負の場合とで電圧が対称とならないため、正極性の駆動期間で用いられる基準電圧と、負極性の駆動期間で用いられる基準電圧とが生成される。図７では、その一方を示している。

ＤＡＣ５６−１は、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ５６−１は、６ビットの階調データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓとして演算増幅器ＤＲＶ−１に出力する。なお、他の演算増幅器ＤＲＶ−２〜ＤＲＶ−Ｎについても、同様に、対応する６ビットの階調データに基づいて選択された電圧が出力される。

ＤＡＣ５６−１は、反転回路５７−１を含む。反転回路５７−１は、極性反転信号ＰＯＬに基づいて階調データを反転する。そして、ＤＡＣ５６−１には、６ビットの階調データＤ０〜Ｄ５と、６ビットの反転階調データＸＤ０〜ＸＤ５とが入力される。反転階調データＸＤ０〜ＸＤ５は、階調データＤ０〜Ｄ５をそれぞれビット反転したものである。そして、ＤＡＣ５６−１において、基準電圧発生回路５４により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが階調データに基づいて選択される。

例えば極性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、６ビットの階調データＤ０〜Ｄ５「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬの論理レベルが「Ｌ」のとき、階調データＤ０〜Ｄ５を反転した反転階調データＸＤ０〜ＸＤ５を用いて基準電圧を選択する。即ち、反転階調データＸＤ０〜ＸＤ５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。

このようにしてＤＡＣ５６−１により選択された選択電圧Ｖｓは、演算増幅器ＤＲＶ−１に供給される。

そして、演算増幅器ＤＲＶ−１は、選択電圧Ｖｓに基づいて出力線ＯＬ−１を駆動する。また、電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極の電圧を変化させる。こうして、液晶に印加される電圧の極性を反転させて駆動する。

図４では、データドライバ３０の内部又は外部に設けられた不揮発性メモリとしてのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に、予めガンマ補正データが保存されている。ＥＥＰＲＯＭは、データを電気的に書き換えできる。データドライバ３０は、リセット後に開始される所定の初期化処理中にＥＥＰＲＯＭ１２０からガンマ補正データを読み込むようになっている。

図８に、ＥＥＰＲＯＭ１２０の構成の概要を示す。

ＥＥＰＲＯＭ１２０には、アドレス／データ分割バスと、クロックラインとが接続される。アドレス／データ分割バス及びクロックラインとは、データドライバ３０に接続される。

図９に、ＥＥＰＲＯＭ１２０の読み出し制御の一例のタイミング図を示す。

データドライバ３０は、例えばアドレス／データ分割バスにアドレスデータＡを出力すると共に、クロックラインにクロック１パルスを出力することで、ＥＥＰＲＯＭ１２０にアドレスデータＡを設定することができる。このアドレスデータＡは、データドライバ３０が読み出す制御データ（例えばガンマ補正データ等）が保存されるＥＥＰＲＯＭ１２０のメモリ空間上のアドレスである。

データドライバ３０は、その後、クロックラインに順次クロックを供給する。ＥＥＰＲＯＭ１２０では、取り込まれたアドレスデータＡをクロックに同期してインクリメントする。そして、アドレスデータＡに対応する記憶データ（制御データ）が、クロックラインのクロックに同期してアドレス／データ分割バスに出力される。

本実施形態では、初期化処理中に、データドライバ３０が図９で説明したようにＥＥＰＲＯＭ１２０からガンマ補正データを読み出し、基準電圧発生回路５４が内蔵する複数のガンマ補正データレジスタのいずれかに該ガンマ補正データを設定する。

４． 基準電圧発生回路
図１０に、本実施形態における基準電圧発生回路５４の構成例のブロック図を示す。

基準電圧発生回路５４は、第１〜第Ｊ（Ｊは２以上の整数）の基準電圧出力回路１８０−１〜１８０−Ｊ、ガンマ補正データ設定回路２２２を含む。

第１〜第Ｊの基準電圧出力回路１８０−１〜１８０−Ｊの各基準電圧出力回路の構成は共通であり、第ｈ（１≦ｈ≦Ｊ、ｈは整数）の基準電圧出力回路は、第ｈのガンマ補正データレジスタと第ｈの基準電圧選択回路を含む。従って、基準電圧発生回路５４は、第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊと第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊとを含むということができる。

また第ｈの基準電圧出力回路１８０−ｈは、第ｈの選択用電圧発生回路２００−ｈを含むことができる。第ｈの選択用電圧発生回路２００−ｈは、両端に高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨが供給されるラダー抵抗回路を含む。このラダー抵抗回路は、直列に接続された複数の抵抗素子を有する。そして、抵抗素子同士が電気的に接続されるノードを出力ノードとして、該出力ノードから選択用電圧を出力する。なお各抵抗素子の抵抗値は、ホスト又は表示コントローラ３８からの制御によって変更できることが望ましい。

こうして第ｈの選択用電圧発生回路２００−ｈは、電位の低い順に並ぶ選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２５５−ｈ（第ｈグループの第１〜第Ｌの選択用電圧）を出力する。なお、選択用電圧発生回路２００−ｈは、電位の高い順に並ぶ選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２５５−ｈを出力するようにしてもよい。

ガンマ補正データレジスタ２２０−ｈには、各ビットのデータが各選択用電圧に対応付けられ、基準電圧として出力するか否かを示すＬビットのガンマ補正データが設定される。

図１１に、本実施形態のガンマ補正データの説明図を示す。

選択用電圧がＬ種類の場合、ガンマ補正データはＬビット構成である。従って、図１０におけるガンマ補正データは２５６ビット構成である。ガンマ補正データの各ビットのデータは、各選択用電圧を基準電圧として出力するか否かを示す。本実施形態では、ビットのデータが「１」のときは当該ビットに対応する選択用電圧を基準電圧として出力することを示し、ビットのデータが「０」のときは当該ビットに対応する選択用電圧を基準電圧として出力しないことを示す。従って、２５６ビット構成のガンマ補正データは、２５６ビットのうちいずれかの６４ビットだけが「１」で、残りが「０」であるデータとなる。

図１１では、ガンマ補正データの最上位ビットである２５５ビット目のデータがＲＥＧ２５５となり、・・・、ガンマ補正データの最下位ビットである０ビット目のデータがＲＥＧ０となる。

図１０において、ガンマ補正データ設定回路２２２は、１ビットずつシリアルに入力されるガンマ補正データを８ビット構成のパラレルデータに変換し、該パラレルデータを第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊのいずれか１つに設定する制御を行う。こうすることで、ガンマ補正データが２５６ビットで構成されていても、パラレルデータを３２回ガンマ補正データレジスタに設定すればよい。従って、例えば２５６クロックのライトパルスで第１〜第Ｊのガンマ補正データレジスタ２２０のそれぞれに高速に書き込み制御を行うことなく、３２クロックのライトパルスで各ガンマ補正データレジスタに低速に書き込み制御を行えばよい。そのため、ガンマ補正データの設定に伴う電力消費を大幅に削減できるようになる。

図１２に、図８の第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊのうちの１つの第ｈの基準電圧選択回路２１０−ｈの動作例の説明図を示す。

図１２では、ガンマ補正データの最下位ビットが「０」、下位２ビット目が「１」、下位３ビット目が「１」、・・・、最上位ビットが「１」である。ガンマ補正データの最下位ビットが「０」であるため、当該ビットに対応する選択用電圧Ｖ_Ｇ０−ｈは基準電圧として出力されない。

一方、ガンマ補正データの下位２ビット目が「１」であるため、当該ビットに対応する選択用電圧Ｖ_Ｇ１−ｈは基準電圧として出力される。従って、選択用電圧Ｖ_Ｇ１−ｈが、基準電圧Ｖ０として出力される。

ガンマ補正データの下位３ビット目が「１」であるため、当該ビットに対応する選択用電圧Ｖ_Ｇ２−ｈは基準電圧として出力される。従って、選択用電圧Ｖ_Ｇ２−ｈが、基準電圧Ｖ１として出力される。

同様に、ガンマ補正データの上位２ビット目が「０」であるため、当該ビットに対応する選択用電圧Ｖ_Ｇ２５４−ｈは基準電圧として出力されない。これに対して、ガンマ補正データの最上位ビットが「１」であるため、当該ビットに対応する選択用電圧Ｖ_Ｇ２５５−ｈは基準電圧として出力される。従って、選択用電圧Ｖ_Ｇ２５５−ｈが、基準電圧Ｖ６３として出力される。

こうすることで、基準電圧発生回路５４が、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌの選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧として発生させることができる。

図１３に、ガンマ特性の説明図を示す。

図１３は、横軸に基準電圧、縦軸に画素の透過率を示す。上述のように、本実施形態では、基準電圧Ｖｘの電圧レベルを選択用電圧の中から選択して、複数種類の電圧レベルを出力させることができる。従って、ＬＣＤパネルの種類に応じた木目細かいガンマ補正を実現できる。

また選択用電圧発生回路２００のラダー抵抗回路を構成する各抵抗素子の抵抗値を可変制御できるようにすることで、基準電圧発生回路５４が出力する複数の基準電圧Ｖ０〜Ｖ６３の電圧レベルを多様化できる。

図１４に、第ｈのガンマ補正データレジスタ２２０−ｈ及びガンマ補正データ設定回路２２２の構成例を示す。

図１４では、第ｈのガンマ補正データレジスタ２２０−ｈにガンマ補正データを書き込むための構成例を示すが、他のガンマ補正データレジスタについても同様である。

ガンマ補正データ設定回路２２２は、シリアル／パラレル変換回路２３０、レベルシフタ２３２、２３４、シフトレジスタ２３６を含むことができる。

シリアル／パラレル変換回路２３０は、１ビットずつシリアルに入力されたガンマ補正データを、８ビットのパラレルデータに変換する。レベルシフタ２３２は、パラレルデータの各ビットの信号レベルを変換する。即ち、小振幅のロジック電源電圧の間を振幅するパラレルデータの各ビットの信号レベルを、大振幅の液晶駆動電源電圧の間を振幅させるように変換する。

シフトレジスタ２３６は、各フリップフロップが直列に接続された複数のフリップフロップを有し、ガンマ補正データの各ビットのデータの入力同期クロックとしてのクロックＣＬＫに同期したシフト動作を行って、８ビット毎にシフト出力ＳＦＯ１、ＳＦＯ２、・・・、ＳＦＯ３２を出力する。従って、シフトレジスタ２３６は、２５６個のフリップフロップが直列に接続されたものということができる。このシフトレジスタ２３６は、所与のスタートパルスをクロックＣＬＫに同期してシフトさせる。図１４では、レベルシフタ２３４が、クロックＣＬＫの信号レベルを変換した後にシフトレジスタ２３６に入力される。

図１４におけるレベルシフタ２３８は、ライトパルスと書き込みイネーブル信号ＷＲｈとの論理積演算結果の信号レベルを変換する。信号レベルが変換された該論理積演算結果の信号が、更にシフト出力ＳＦＯ１、ＳＦＯ２、・・・、ＳＦＯ３２によりマスク制御される。マスク制御後の信号により、レベルシフタ２３２の出力が、ガンマ補正データレジスタ２２０に８ビットずつ設定される。

図１５に、図１４のガンマ補正データ設定回路２２２の動作例のタイミング図を示す。

即ち、シリアルに入力されるガンマ補正データが８ビットのパラレルデータに変換される。そしてガンマ補正データの８ビット毎にシフト出力が出力され、ガンマ補正データレジスタ２２０に８ビットずつ設定される。

本実施形態では、ガンマ補正データ設定回路２２２においてパラレルデータに変換されたガンマ補正データが、第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊのいずれか１つに設定される。そのため基準電圧発生回路５４は、データ設定レジスタ１８２、書き込み制御回路１８４を含むことが望ましい。

データ設定レジスタ１８２には、第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊのいずれにガンマ補正データ（パラレルデータ）を設定するかを指定するための設定データが、ホストや表示コントローラ３８によって設定される。書き込み制御回路１８４は、データ設定レジスタ１８２の設定値をデコードする。そして書き込み制御回路１８４は、第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊの書き込みイネーブル信号ＷＲ１〜ＷＲＪのうち、データ設定レジスタ１８２の設定値のデコード結果に対応したガンマ補正データレジスタの書き込みイネーブル信号をアクティブに設定する。図１４では、第ｈのガンマ補正データレジスタ２２０−ｈへの書き込みイネーブル信号ＷＲｈによりガンマ補正データの書き込み制御が行われている。

こうして、第１〜第Ｊのガンマ補正データレジスタ２２０−１〜２２０−Ｊのうちデータ設定レジスタ１８２の設定値に対応したガンマ補正データレジスタに、レベルシフタ２３２によって信号レベルが変換されたガンマ補正データが設定される。

図１０において、第ｈの基準電圧選択回路２１０−ｈは、第ｈのガンマ補正データレジスタ２２０−ｈに設定されたガンマ補正データに基づいて選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２５５−ｈ（第ｈグループの第１〜第Ｌの選択用電圧）の中から選択された６４（＝Ｋ）種類の選択用電圧を、電位の低い順に基準電圧Ｖ０〜Ｖ６３（第１〜第Ｋの基準電圧）として出力することができる。なお、基準電圧選択回路２１０は、電位の高い順に並ぶ基準電圧Ｖ０〜Ｖ６３を出力するようにしてもよい。

なお第ｈの基準電圧出力回路１８０−ｈは、各インピーダンス変換回路の入力に第１〜第Ｋの基準電圧の各基準電圧が供給される第１〜第Ｋのインピーダンス変換回路を含むことが望ましい。即ち、第ｈの基準電圧出力回路１８０−ｈが、第ｈの基準電圧選択回路２１０−ｈの出力がその入力に供給されるインピーダンス変換回路ＯＰ０−ｈ、ＯＰ１−ｈ、・・・、ＯＰ６３−ｈを含むことが望ましい。このインピーダンス変換回路は、例えばボルテージフォロワ接続された演算増幅器により構成される。従って、例えばインピーダンス変換回路ＯＰ０−ｈ〜ＯＰ６３−ｈによってインピーダンス変換されて、ＤＡＣ５６に各基準電圧が供給されることになる。このため、選択用電圧発生回路の高電位側又は低電位側電源電圧が供給される信号線から基準電圧選択回路２１０やＤＡＣ５６を経路とするインピーダンスが増大することに起因する各信号線の充電時間が長くなることを抑えることができる。

また本実施形態における基準電圧発生回路５４は、第１〜第Ｊの基準電圧選択回路のいずれか１つから基準電圧Ｖ０〜Ｖ６３（第１〜第Ｋの基準電圧）を出力する。そのためず１０に示す基準電圧発生回路５４は、出力設定レジスタ１８６、出力制御回路１８８を含むことが望ましい。

出力設定レジスタ１８６には、第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊのいずれから基準電圧Ｖ０〜Ｖ６３（第１〜第Ｋの基準電圧）を出力するかを指定するための設定データが、ホストや表示コントローラ３８によって設定される。より具体的には、出力設定レジスタ１８６には、フレームレートコントロール方式で１周期を構成する各フレームにおいて、出力すべき第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊの１つを指定する設定データが設定される。

出力制御回路１８８は、出力設定レジスタ１８６の設定値をデコードする。そして出力制御回路１８８は、第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊの出力イネーブル信号ｅｎ１〜ｅｎＪのうち、出力設定レジスタ１８６の設定値のデコード結果に対応した基準電圧選択回路からの基準電圧Ｖ０〜Ｖ６３の出力イネーブル信号をアクティブに設定する。例えば図１０では、出力イネーブル信号ｅｎ１〜ｅｎＪのそれぞれが、各基準電圧出力回路に設けられたインピーダンス変換回路の出力イネーブル信号として供給されている。インピーダンス変換回路がボルテージフォロワ接続された演算増幅器により構成される場合、出力イネーブル信号がアクティブのときには該演算増幅器の動作電流を発生させ、出力イネーブル信号が非アクティブの時には該演算増幅器の動作電流を停止又は制限させる。

なおフレームレートコントロール方式で１周期を構成する各フレームにおいて、第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊのうち出力すべき基準選択回路の順序が予め決められている場合には、出力設定レジスタ１８６が省略された構成を採用することができる。

図１６に、出力すべき基準選択回路の順序が予め決められている場合の出力制御回路１８８の動作例の説明図を示す。

図１６では、フレームレートコントロール方式で１周期を構成するフレーム数がＰであるものとする。そして、Ｐフレームの各フレームにおいて、第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊのうち出力すべき基準選択回路の順序が予め決められている。出力制御回路１８８は、１フレーム毎に更新されるカウント値ＦＣに対応した基準電圧出力回路が選択されるように出力イネーブルをアクティブにすればよい。

こうして、第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊのうち、いずれか１つの基準電圧選択回路から出力された基準電圧Ｖ０〜Ｖ６３（第１〜第Ｋの基準電圧）が出力される。

なお図１６では、フレームレートコントロール方式の１周期を構成するＰフレームの各フレームにおいて、選択される基準電圧選択回路を異ならせていたが、Ｑ種類の基準電圧選択回路の中から選択された基準電圧選択回路からの第１〜第Ｋの基準電圧を複数の基準電圧Ｖ０〜Ｖ６３として出力するようにしてもよい。

なお図５及び図６では、１フレーム毎に更新されるカウント値ＦＣ及び１ライン毎に更新されるカウント値ＬＣに基づいてフレームレートコントロール方式を実現していたが、これに限定されるものではない。例えば１フレーム毎に更新されるカウント値ＦＣのみに基づいてフレームレートコントロール方式を実現してもよい。

以上のように基準電圧発生回路５４は、１フレーム毎に更新されるカウント値に基づいて、Ｑ種類の基準電圧選択回路の中から選択された基準電圧選択回路からの第１〜第Ｋの基準電圧を複数の基準電圧として出力できる。

４．１ 基準電圧選択回路
次に、本実施形態の第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊについて説明する。第１〜第Ｊの基準電圧選択回路２１０−１〜２１０−Ｊの各基準電圧選択回路の構成は共通とすることができるので、以下では第ｈの基準電圧選択回路２１０−ｈについて説明する。

第ｈの基準電圧選択回路２１０−ｈは、電位の降順又は昇順に並ぶＫ種類の選択用電圧の中から選択されたＬ種類の選択用電圧を、電位の降順又は昇順に並ぶＬ種類の基準電圧として出力する。そのため、第ｈの基準電圧選択回路２１０−ｈの機能を単純に回路で実現しようとすると、回路規模が大きくなってしまう。

図１７に、本実施形態の比較例における第ｈの基準電圧選択回路の構成例のブロック図を示す。

比較例では、基準電圧毎に、２５６入力１出力のセレクタが設けられている。この場合、各セレクタは、ガンマ補正データに基づいて選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２５５−ｈのうちの１つを選択することになる。

従って、基準電圧の種類を増加させる毎に、２５６入力１出力のセレクタを追加する必要が生じ、第ｈの基準電圧選択回路のみならず、基準電圧発生回路５４の回路規模の増大を招き、消費電力を増大させることにもなる。

そこで、本実施形態では、以下に説明するように、第ｈの基準電圧選択回路の機能をスイッチマトリックス構成で実現させるようにしている。こうすることで、第ｈの基準電圧選択回路２１０−ｈの回路規模の増大を抑えることができるようになる。しかも、比較例と比べて、選択用電圧の種類や基準電圧の種類が増加しても、第ｈの基準電圧選択回路２１０−ｈの回路規模の増大が少なくて済む。

図１８に、本実施形態における第ｈの基準電圧選択回路２１０−ｈの構成例のブロック図を示す。ここでは、説明の簡略化のため、選択用電圧が３種類（Ｖ_Ｇ０−ｈ、Ｖ_Ｇ１−ｈ、Ｖ_Ｇ２−ｈ）、基準電圧が２種類（Ｖ０、Ｖ１）であるものとする。選択用電圧が３種類以上で、且つ基準電圧が２種類以上の第ｈの基準電圧選択回路２１０−ｈは、図１８の構成を必ず含む。従って、本実施形態において、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧を発生させる基準電圧発生回路５４は、図１８に示すように第１〜第Ｋの基準電圧のうち少なくとも第１及び第２の基準電圧を出力する基準電圧選択回路を含むことができる。

図１８の基準電圧選択回路は、３ビットのガンマ補正データに基づいて、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２−ｈの中から、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧Ｖ０、Ｖ１を選択する。

この基準電圧選択回路は、第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４を含む。第１のスイッチ素子ＳＷ１は、第１の選択用電圧Ｖ_Ｇ０−ｈを第１の基準電圧Ｖ０として出力するためのスイッチ回路である。第２のスイッチ素子ＳＷ２は、第２の選択用電圧Ｖ_Ｇ１−ｈを第１の基準電圧Ｖ０として出力するためのスイッチ回路である。第３のスイッチ素子ＳＷ３は、第２の選択用電圧Ｖ_Ｇ１−ｈを第２の基準電圧Ｖ１として出力するためのスイッチ回路である。第４のスイッチ素子ＳＷ４は、第３の選択用電圧Ｖ_Ｇ２−ｈを第２の基準電圧Ｖ１として出力するためのスイッチ回路である。各スイッチ回路は、各選択用電圧が供給される信号線と各基準電圧が出力される信号線とを電気的に接続又は遮断することができる。

そして、第１のスイッチ素子ＳＷ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定されたことを条件に、第１の選択用電圧Ｖ_Ｇ０−ｈを第１の基準電圧Ｖ０として出力する。第２のスイッチ素子ＳＷ２は、ガンマ補正データの第１のビットのデータＲＥＧ０によりディセーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定されたことを条件に、第２の選択用電圧Ｖ_Ｇ１−ｈを第１の基準電圧Ｖ０として出力する。第３のスイッチ素子ＳＷ３は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定されたことを条件に、第２の選択用電圧Ｖ_Ｇ１−ｈを第２の基準電圧Ｖ１として出力する。第４のスイッチ素子ＳＷ４は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりディセーブルに設定され、且つガンマ補正データの第３のビットのデータＲＥＧ２によりイネーブルに設定されたことを条件に、第３の選択用電圧Ｖ_Ｇ２−ｈを第２の基準電圧Ｖ１として出力する。

なお図１８の基準電圧選択回路は、各スイッチセルが第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４の各スイッチ素子を有する第１〜第４のスイッチセルＳＣ１〜ＳＣ４を含むことができる。そして、各スイッチセルは、他のスイッチセルから供給されるイネーブル信号及びディセーブル信号に基づいて、内蔵するスイッチ素子のオンオフ制御を行うと共に、別のスイッチセルにイネーブル信号及びディセーブル信号を出力する。

図１９（Ａ）、図１９（Ｂ）に、スイッチセルが他のスイッチセルに出力するイネーブル信号及びディセーブル信号を説明する図を示す。図１９（Ａ）、図１９（Ｂ）では、４種類の選択用電圧から３種類の基準電圧を選択する例を示している。

図１９（Ａ）において、例えばガンマ補正データの第１のビットのデータＲＥＧ０により第１のスイッチセルＳＣ１がイネーブルに設定されたとき、第１のスイッチセルＳＣ１は、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓをアクティブにし、第３のスイッチセルへのイネーブル信号ｅｎａｂｌｅをアクティブにする。

第２のスイッチセルＳＣ２は、第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓを用いて、第２のスイッチセルＳＣ２が内蔵する第２のスイッチ素子ＳＷ２のオンオフ制御を行う。同様に、第３のスイッチセルＳＣ３は、第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅを用いて、第３のスイッチセルＳＣ３が内蔵する第３のスイッチ素子ＳＷ３のオンオフ制御を行う。

これに対して、図１９（Ｂ）において、例えばガンマ補正データの第１のビットのデータＲＥＧ０により第１のスイッチセルＳＣ１がディセーブルに設定されたとき、第１のスイッチセルＳＣ１は、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓを非アクティブにし、第３のスイッチセルへのイネーブル信号ｅｎａｂｌｅを非アクティブにする。

この場合も図１９（Ａ）と同様に、第２のスイッチセルＳＣ２は、第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓを用いて、第２のスイッチセルＳＣ２が内蔵する第２のスイッチ素子ＳＷ２のオンオフ制御を行う。また第３のスイッチセルＳＣ３は、第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅを用いて、第３のスイッチセルＳＣ３が内蔵する第３のスイッチ素子ＳＷ３のオンオフ制御を行う。

より具体的には、第１のスイッチセルＳＣ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定されたとき、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓをアクティブにすると共に、第３のスイッチセルＳＣ３へのイネーブル信号ｅｎａｂｌｅをアクティブにする。また、第１のスイッチセルＳＣ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりディセーブルに設定されたとき、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓを非アクティブにすると共に、第３のスイッチセルＳＣ３へのイネーブル信号ｅｎａｂｌｅを非アクティブにする。

第２のスイッチセルＳＣ２は、ガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定され、且つ第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓが非アクティブであることを条件に第２の選択用電圧Ｖ_Ｇ１を第１の基準電圧Ｖ０として出力すると共に、第４のスイッチセルＳＣ４へのイネーブル信号ｅｎａｂｌｅをアクティブにする。それ以外のとき、第２のスイッチセルＳＣ２は、第４のスイッチセルＳＣ４へのイネーブル信号ｅｎａｂｌｅを非アクティブにする。

第３のスイッチセルＳＣ３は、ガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定され、且つ第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅがアクティブであることを条件に第２の選択用電圧Ｖ_Ｇ１を第２の基準電圧Ｖ１として出力すると共に、第４のスイッチセルＳＣ４へのディセーブル信号ｄｉｓをアクティブにする。それ以外のとき、第３のスイッチセルＳＣ３は、第４のスイッチセルＳＣ４へのディセーブル信号ｄｉｓを非アクティブにする。

第４のスイッチセルＳＣ４は、ガンマ補正データの第３のビットのデータＲＥＧ２によりイネーブルに設定され、且つ第３のスイッチセルＳＣ３からのディセーブル信号ｄｉｓが非アクティブであり、且つ第２のスイッチセルＳＣ２からのイネーブル信号ｅｎａｂｌｅがアクティブであることを条件に第３の選択用電圧Ｖ_Ｇ２を第２の基準電圧Ｖ１として出力する。

このようにイネーブル信号及びディセーブル信号を伝搬させることで、１つのスイッチセルを繰り返し接続するだけで済み、基準電圧選択回路の設計や、その変更が容易になる。なお、このディセーブル信号をイネーブル信号として伝搬させるようにしてもよいことは言うまでもない。

図２０に、図１８の基準電圧選択回路の動作例を示す。

図２０に示すように、図１８の基準電圧選択回路は、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２−ｈが、３ビットのガンマ補正データにより「１」が設定されたビットのデータに基づいて、電位の高い順又は電位の低い順に並ぶ第１及び第２の基準電圧Ｖ０、Ｖ１を出力する。

このようなスイッチ素子又は該スイッチ素子を含むスイッチセルを採用して、上記のように信号（イネーブル信号、ディセーブル信号）を伝搬させることで、スイッチマトリックス構成で基準電圧選択回路を実現した場合であってもスイッチ素子又はスイッチセルの数を削減できる。

一般に、スイッチマトリックス構成で第１〜第３の選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ２−ｈから第１及び第２の基準電圧Ｖ０、Ｖ１を選択する回路を実現する場合、６（＝３×２）個のスイッチ素子又はスイッチセルが必要となる。

これに対して、電位の高い順又は低い順に２つの基準電圧を出力するという特性を考慮すると、第３の選択用電圧Ｖ_Ｇ２−ｈが第１の基準電圧Ｖ０として出力されることはない。同様に、第１の選択用電圧Ｖ_Ｇ０−ｈが第２の基準電圧Ｖ１として出力されることはない。従って、図１８の場合、スイッチ素子ＳＷ１０（スイッチ素子ＳＷ１０を含むスイッチセルＳＣ１０）及びスイッチ素子ＳＷ１１（スイッチ素子ＳＷ１１を含むスイッチセルＳＣ１１）を省略できる。

本実施形態では、基準電圧選択回路が、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌの選択用電圧の中から、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧を選択する。このため、本実施形態の場合には、１つの基準電圧を出力するために（Ｌ−Ｋ＋１）個のスイッチセルが必要とされる。そのため、この基準電圧選択回路は、Ｋ×（Ｌ−Ｋ＋１）個のスイッチセルで実現できる。

以下では、本実施形態の基準電圧選択回路の具体的な回路構成例について説明する。

図２１に、第ｈの基準電圧選択回路２１０−ｈの具体的な回路構成例を示す。図２１では、Ｌが１６（第１〜第１６の選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ１５−ｈ）で、Ｋが５（第１〜第４の基準電圧Ｖ０〜Ｖ４）の構成例を示す。

ＶＧ＜１５：０＞が第１〜第１６の選択用電圧Ｖ_Ｇ０−ｈ〜Ｖ_Ｇ１５−ｈを示し、ＶＧ＜１５：０＞の各ビットの信号線に各選択用電圧が供給される。Ｖ＜４：０＞が第１〜第４の基準電圧Ｖ０〜Ｖ４を示し、Ｖ＜４：０＞の各ビットの信号線に各基準電圧が出力される。ＲＥＧ＜１５：０＞は、１６ビットのガンマ補正データである。

単純にスイッチマトリックス構成を採用した場合、８０（＝５×１６）個のスイッチセルが必要となるにも関わらず、本実施形態では、６０（＝５×（１６−５＋１））個のスイッチセルで実現できる。これは、上述した理由により、図１８の回路部分３１０、３１２のスイッチセルを省略できるからである。

図２２に、図２１の回路図の一部の拡大図を示す。

図２２において、図２１と同一部分には同一符号を付し適宜説明を省略する。図２２において、例えばスイッチセルＳＣ１−１、ＳＣ２−１、ＳＣ３−１、ＳＣ４−１、・・・、ＳＣ２−１、ＳＣ２−２、・・・のそれぞれは同一構成である。

各スイッチセルは、ＶＤＤ端子、ＥＮＨＶＩ端子、ＥＮＨＩ端子、ＥＮＶＩ端子、Ｄ端子、ＥＮＨＯ端子、ＥＮＶＤ端子、ＯＵＴ端子、ＩＮ端子を含む。

ＶＤＤ端子は、高電位側の電源電圧ＶＤＤを供給するための端子である。このスイッチセルでは低電位側の電源電圧ＶＳＳを供給するための端子の図示は省略されている。ＥＮＨＶＩ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅが入力される端子である。ＥＮＨＩ端子は、ｄｉｒＡ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅ（論理レベルを反転したディセーブル信号ｄｉｓと等価）が入力される端子である。ＥＮＶＩ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅが入力される端子である。ＥＮＨＯ端子は、ｄｉｒＡ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅ（論理レベルを反転したディセーブル信号ｄｉｓと等価）が出力される端子である。Ｄ端子は、ガンマ補正データのビットのデータが入力される端子である。ＥＮＶＤ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅを出力するための端子である。ＯＵＴ端子は、基準電圧を供給するための端子である。ＩＮ端子は、選択用電圧が供給される端子である。

従って、図２２に示すように、基準電圧選択回路は、第１〜第４のスイッチセルＳＣ１−１、ＳＣ２−１、ＳＣ１−２、ＳＣ２−２を含むことができる。第１のスイッチセルＳＣ１−１は、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの第１の基準電圧として出力するための第１のスイッチ素子を有する。第２のスイッチセルＳＣ１−２は、第２の選択用電圧を第１の基準電圧として出力するための第２のスイッチ素子を有する。第３のスイッチセルＳＣ１−２は、第２の選択用電圧を第２の基準電圧として出力するための第３のスイッチ素子を有する。第４のスイッチセルＳＣ２−２は、第３の選択用電圧を第２の基準電圧として出力するための第４のスイッチ素子を有する。

そして第１のスイッチセルＳＣ１−１には、各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示すＬビットのガンマ補正データの第１のビットのデータが供給されると共に、第１のスイッチセルＳＣ１−１は、第２及び第３のスイッチセルＳＣ２−１、ＳＣ１−２に対してイネーブル信号を出力する。第２のスイッチセルＳＣ２−１には、ガンマ補正データの第２のビットのデータが供給されると共に、第２のスイッチセルＳＣ２−１は、第３及び第４のスイッチセルＳＣ１−２、ＳＣ２−２に対してイネーブル信号を出力する。第３のスイッチセルＳＣ１−２には、ガンマ補正データの第２のビットのデータが供給されると共に、第３のスイッチセルＳＣ１−２は、第４のスイッチセルＳＣ２−２に対してイネーブル信号を出力する。第４のスイッチセルＳＣ２−２には、ガンマ補正データの第３のビットのデータが供給される。

図２２では、上述のディセーブル信号ｄｉｓを、イネーブル信号ｅｎａｂｌｅとして出力する。アクティブに設定されたイネーブル信号ｅｎａｂｌｅと非アクティブに設定されたディセーブル信号ｄｉｓとが等価であり、非アクティブに設定されたイネーブル信号ｅｎａｂｌｅとアクティブに設定されたディセーブル信号ｄｉｓとが等価だからである。

図２３に、図２２のスイッチセルの回路構成例を示す。

図２３では、スイッチ素子ＳＷが、トランスファーゲートにより構成される。ＥＮＶＩ端子、Ｄ端子及びＥＮＨＩ端子からの入力信号の論理積演算結果が「Ｈ」のとき、スイッチ素子ＳＷが導通状態となり、ＩＮ端子とＯＵＴ端子が同電位となる。該論理積演算結果が「Ｌ」のとき、スイッチ素子ＳＷが非導通状態となる。

この論理積演算結果とＥＮＨＶＩ端子からの入力信号との論理和演算結果が、ＥＮＶＯ端子から出力される。また論理積演算結果とＥＮＨＶＩ端子からの入力信号との論理和演算結果の反転結果は、ＥＮＨＯ端子から出力信号となる。

４．２ 第１の変形例
図１０に示す本実施形態では、第１〜第Ｊの基準電圧出力回路１８０−１〜１８０−Ｊのそれぞれが、選択用電圧発生回路を備え、該選択用電圧発生回路からの選択用電圧の中から基準電圧を選択していた。本実施形態の第１の変形例では、第１〜第Ｊの基準電圧出力回路の選択用電圧を共通化している。

図２４に、本実施形態の第１の変形例における基準電圧発生回路の構成例のブロック図を示す。なお図２４において、図１０と同一部分には同一符号を付し、適宜説明を省略する。

第１の変形例における基準電圧発生回路３５０は、選択用電圧発生回路３６０と、第１〜第Ｊの基準電圧出力回路３７０−１〜３７０−Ｊを含む。選択用電圧発生回路３６０は、電位の低い順に並ぶ選択用電圧Ｖ_Ｇ０〜Ｖ_Ｇ２５５を出力する。なお、選択用電圧発生回路３６０は、電位の高い順に並ぶ選択用電圧Ｖ_Ｇ０〜Ｖ_Ｇ２５５を出力するようにしてもよい。この選択用電圧Ｖ_Ｇ０〜Ｖ_Ｇ２５５は、第１〜第Ｊの基準電圧出力回路３７０−１〜３７０−Ｊにおける選択用電圧Ｖ_Ｇ０−１〜Ｖ_Ｇ２５５−１、Ｖ_Ｇ０−２〜Ｖ_Ｇ２５５−２、・・・、Ｖ_Ｇ０−Ｊ〜Ｖ_Ｇ２５５−Ｊとして供給される。

第１〜第Ｊの基準電圧出力回路３７０−１〜３７０−ｈのうちの１つである第ｈの基準電圧出力回路３７０−ｈは、第ｈの基準電圧選択回路２１０−ｈ、第ｈのガンマ補正データレジスタ２２０−ｈを含む。このため第１〜第Ｊの基準電圧出力回路３７０−１〜３７０−ｈの選択用電圧Ｖ_Ｇ０〜Ｖ_Ｇ２５５が、選択用電圧発生回路３６０から供給される点を除いて、図１０に示す本実施形態と同様であるためその他の説明を省略する。

第１の変形例によれば、選択用電圧発生回路を共通化したため、本実施形態と比較して基準電圧発生回路の回路規模を小さくできるという効果が得られる。

４．３ 第２の変形例
本実施形態のガンマ補正データ設定回路２２２は、シフトレジスタのシフト出力に同期してパラレルデータをガンマ補正データレジスタ２２０に設定していたが、本発明はこれに限定されるものではない。

本実施形態の変形例におけるガンマ補正データ設定回路４００は、ガンマ補正データレジスタの書き込み領域を指定するアドレスに基づいて、上記のパラレルデータをガンマ補正データに設定する。

図２５に、本実施形態の第２の変形例におけるガンマ補正データ設定回路４００の構成例のブロック図を示す。図２５において図１４と同一部分に同一符号を付し、適宜説明を省略する。

基準電圧発生回路５４は、図１０のガンマ補正データ設定回路２２２に代えて本変形例におけるガンマ補正データ設定回路４００を含むことができる。

ガンマ補正データ設定回路４００は、アドレス生成回路４１０を含み、アドレス生成回路４１０によって生成されたアドレスに基づいて、レベルシフタ２３２によって信号レベルが変換されたガンマ補正データをガンマ補正データレジスタ２２０に設定することができる。ここでアドレス生成回路４１０の機能は、ガンマ補正データの各ビットのデータの入力同期クロックとしてのクロックＣＬＫをカウントするカウンタにより実現できる。

ガンマ補正データ設定回路４００は、アドレスデコーダ４２０とレベルシフタ４３０とを含むことができる。アドレスデコーダ４２０は、アドレス生成回路４１０によって生成されたアドレスをデコードし、ガンマ補正データのビットのデータＲＥＧ０〜ＲＥＧ７、ＲＥＧ１〜ＲＥＧ１５、・・・、ＲＥＧ２４８〜ＲＥＧ２５５のいずれの領域を書き込み領域とするアドレスかを判別する。アドレスデコーダ４２０のデコード結果は、レベルシフタ４３０によってその信号レベルが変換されて、ライトイネーブル信号ＷＥＮ１〜ＷＥＮ３２として出力される。

例えばクロックＣＬＫをカウントし、カウント値が１〜８の間ではガンマ補正データのビットのデータＲＥＧ０〜ＲＥＧ７の書き込み領域を指定するためにライトイネーブル信号ＷＥＮ１のみがアクティブとなる。またカウント値が１７〜２４の間では、ガンマ補正データのビットのデータＲＥＧ１６〜ＲＥＧ２３の書き込み領域を指定するためにライトイネーブル信号ＷＥＮ３のみがアクティブとなる。

ライトイネーブル信号ＷＥＮ１〜ＷＥＮ３２は、レベルシフタ２３８の出力によりマスク制御される。

第２の変形例によれば、本実施形態と同様に、例えば２５６クロックのライトパルスでガンマ補正データレジスタ２２０に高速に書き込み制御を行うことなく、３２クロックのライトパルスでガンマ補正データレジスタ２２０に低速に書き込み制御を行えばよい。そのため、ガンマ補正データの設定に伴う電力消費を大幅に削減できるようになる。

なお第２の変形例の構成を第１の変形例に適用できることは言うまでもない。

５． 電子機器
図２６に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２６において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、データドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、本実施形態又はその第１又は第２の変形例におけるデータドライバ３０及びゲートドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの表示データを供給する。

電源回路１００は、データドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この表示データに基づき、データドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また本実施形態では、ＥＥＰＲＯＭからガンマ補正データを読み込むものとして説明したが、これに限定されるものではなくホストや表示コントローラ等の外部回路からガンマ補正データを読み込むようにしてもよい。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶表示装置の構成の概要を示す図。 本実施形態における液晶表示装置の他の構成の概要を示す図。 図１のゲートドライバの構成例を示す図。 図１のデータドライバの構成例のブロック図。 図４のＦＲＣ回路の構成の概要を示す図。 図５のＦＲＣ回路が出力する６ビットの階調データの説明図。 図４の基準電圧発生回路、ＤＡＣ、駆動回路の構成の概要を示す図。 本実施形態のＥＥＰＲＯＭの概要を示す図。 ＥＥＰＲＯＭの読み出し制御の一例のタイミング図。 本実施形態における基準電圧発生回路の構成例のブロック図。 本実施形態のガンマ補正データの説明図。 第ｈの基準電圧選択回路の動作例の説明図。 ガンマ特性の説明図。 第ｈのガンマ補正データレジスタ及び第ｈのガンマ補正データ設定回路の構成例を示す図。 図１４のガンマ補正データ設定回路の動作例のタイミング図。 出力すべき基準選択回路の順序が予め決められている場合の出力制御回路の動作例の説明図。 本実施形態の比較例における第ｈの基準電圧選択回路の構成例のブロック図。 本実施形態における第ｈの基準電圧選択回路の構成例のブロック図。 図１９（Ａ）、図１９（Ｂ）はスイッチセルが他のスイッチセルに出力するイネーブル信号及びディセーブル信号を説明する図。 図１８の基準電圧選択回路の動作例を示す図。 本実施形態の第ｈの基準電圧選択回路の具体的な回路構成例を示す図。 図２１の回路図の一部の拡大図。 図２２のスイッチセルの回路構成例を示す図。 本実施形態の第１の変形例における基準電圧発生回路の構成例のブロック図。 本実施形態の第２の変形例におけるガンマ補正データ設定回路の構成例のブロック図。 本実施形態における電子機器の構成例のブロック図。

符号の説明

１０ 液晶表示装置、 ２０ ＬＣＤパネル、 ３０ データドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ４０ シフトレジスタ、
４２ レベルシフタ、 ４４ 出力バッファ、 ５０ データラッチ、
５２ ラインラッチ、 ５４、３５０ 基準電圧発生回路、
５６、５６−１ ＤＡＣ、５７−１ 反転回路、
５８、５８−１ 駆動回路、 ９０ ＦＲＣ回路、
９２ カウンタ、 ９４ 排他的論理和回路、 １００ 電源回路、
１２０ ＥＥＰＲＯＭ、
１８０−１〜１８０−Ｊ、３７０−１〜３７０−Ｊ 第１〜第Ｊの基準電圧出力回路、
１８２ データ設定レジスタ、 １８４ 書き込み制御回路、
１８６ 出力設定レジスタ、 １８８ 出力制御回路、
２００−１〜２００−Ｊ 第１〜第Ｊの選択用電圧発生回路、
２１０−１〜２１０−Ｊ 第１〜第Ｊの基準電圧選択回路、
２２０−１〜２２０−Ｊ 第１〜第Ｊのガンマ補正データレジスタ、
２２２、４００ ガンマ補正データ設定回路、 ２３０ シリアル／パラレル変換回路、
２３２、２３４、２３８、４３０ レベルシフタ、 ２３６ シフトレジスタ、
３６０ 選択用電圧発生回路、 ４１０ アドレス生成回路、
４２０ アドレスデコーダ、 ｄｉｓ ディセーブル信号、
ｅｎａｂｌｅ イネーブル信号、 ｅｎ１〜ｅｎＪ 出力イネーブル信号、
ＲＥＧ０ ガンマ補正データの第１のビットのデータ、
ＲＥＧ１ ガンマ補正データの第２のビットのデータ、
ＲＥＧ２ ガンマ補正データの第３のビットのデータ
ＳＣ１ 第１のスイッチセル、 ＳＣ２ 第２のスイッチセル、
ＳＣ３ 第３のスイッチセル、 ＳＣ４ 第４のスイッチセル、
ＳＷ１ 第１のスイッチ素子、 ＳＷ２ 第２のスイッチ素子、
ＳＷ３ 第３のスイッチ素子、 ＳＷ４ 第４のスイッチ素子、
Ｖ０ 第１の基準電圧、 Ｖ１ 第２の基準電圧、 Ｖ_Ｇ０−ｈ 第１の選択用電圧、
Ｖ_Ｇ１−ｈ 第２の選択用電圧、 Ｖ_Ｇ２−ｈ 第３の選択用電圧、
ＷＲ１〜ＷＲＪ 書き込みイネーブル信号

Claims (12)

1. 電気光学装置をフレームレートコントロール方式で駆動する際に、ガンマ補正を行うための複数の基準電圧を発生する基準電圧発生回路であって、
   前記複数の基準電圧を発生するためのガンマ補正データが設定される第１〜第Ｊ（Ｊは２以上の整数）のガンマ補正データレジスタと、
   第ｈ（１≦ｈ≦Ｊ、ｈは整数）の基準電圧選択回路が第ｈのガンマ補正データレジスタに設定された前記ガンマ補正データに基づいて、電位の高い順又は電位の低い順に並ぶ第ｈグループの第１〜第Ｌ（Ｌは３以上の整数）の選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に第１〜第Ｋ（ＫはＬより小さい自然数）の基準電圧として出力するための第１〜第Ｊの基準電圧選択回路とを含み、
   前記ガンマ補正データは、
   各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示すＬビットのデータであり、
   前記フレームレートコントロール方式がＰ（Ｐは２以上の整数）フレームを１周期とする場合に、前記第１〜第Ｊの基準電圧選択回路のうちＱ（２≦Ｑ≦Ｐ、Ｑは整数）種類の基準電圧選択回路の１つから出力される第１〜第Ｋの基準電圧を、フレーム単位に切り換えて前記複数の基準電圧として出力することを特徴とする基準電圧発生回路。
2. 請求項１において、
   １フレーム毎に更新されるカウント値に基づいて、前記Ｑ種類の基準電圧選択回路の中から選択された基準電圧選択回路からの第１〜第Ｋの基準電圧を前記複数の基準電圧として出力することを特徴とする基準電圧発生回路。
3. 請求項１又は２において、
   シリアルに入力された前記ガンマ補正データを所与のビット数のパラレルデータに変換するシリアル／パラレル変換回路と、
   前記パラレルデータの各ビットの信号レベルを変換するレベルシフタとを含み、
   前記第１〜第Ｊのガンマ補正データレジスタには、前記ビット数単位に、前記レベルシフタによって信号レベルが変換された前記パラレルデータが設定されることを特徴とする基準電圧発生回路。
4. 請求項１乃至３のいずれかにおいて、
   前記第１〜第Ｌの選択用電圧が、第１〜第Ｊグループの各グループで共通であることを特徴とする基準電圧発生回路。
5. 請求項１乃至４のいずれかにおいて、
   前記第１〜第Ｊのガンマ補正データレジスタのいずれに前記ガンマ補正データを設定するかを指定するためのデータ設定レジスタを含み、
   前記第１〜第Ｊのガンマ補正データレジスタのうち前記データ設定レジスタの設定値に対応したガンマ補正データレジスタに、前記レベルシフタによって信号レベルが変換された前記ガンマ補正データを設定することを特徴とする基準電圧発生回路。
6. 請求項１乃至５のいずれかにおいて、
   前記基準電圧選択回路が、
   第１の選択用電圧を前記第１の基準電圧として出力するための第１のスイッチ素子と、
   第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
   第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
   第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
   前記第１のスイッチ素子が、
   前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
   前記第２のスイッチ素子が、
   前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
   前記第３のスイッチ素子が、
   前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
   前記第４のスイッチ素子が、
   前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
   前記基準電圧選択回路が、
   前記第１〜第Ｋの基準電圧のうち少なくとも前記第１及び第２の基準電圧を出力することを特徴とする基準電圧発生回路。
7. 請求項６において、
   各スイッチセルが、第１〜第４のスイッチ素子の各スイッチ素子を有する第１〜第４のスイッチセルを含み、
   前記第１のスイッチセルが、
   前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号をアクティブにすると共に、前記第３のスイッチセルへのイネーブル信号をアクティブにし、
   前記ガンマ補正データの第１のビットのデータによりディセーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号を非アクティブにすると共に、前記第３のスイッチセルへのイネーブル信号を非アクティブにし、
   前記第２のスイッチセルが、
   前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのディセーブル信号が非アクティブであることを条件に前記第２の選択用電圧を前記第１の基準電圧として出力すると共に、前記第４のスイッチセルへのイネーブル信号をアクティブにし、
   それ以外のときには、前記第４のスイッチセルへのイネーブル信号を非アクティブにし、
   前記第３のスイッチセルが、
   前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第２の選択用電圧を前記第２の基準電圧として出力すると共に、前記第４のスイッチセルへのディセーブル信号をアクティブにし、
   それ以外のときには、前記第４のスイッチセルへのディセーブル信号を非アクティブにし、
   前記第４のスイッチセルが、
   前記ガンマ補正データの第３のビットのデータによりイネーブルに設定され、且つ前記第３のスイッチセルからのディセーブル信号が非アクティブであり、且つ前記第２のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第３の選択用電圧を前記第２の基準電圧として出力することを特徴とする基準電圧発生回路。
8. 請求項１乃至５のいずれかにおいて、
   前記基準電圧選択回路が、
   前記第１の選択用電圧を前記第１の基準電圧として出力するための第１のスイッチ素子を有する第１のスイッチセルと、
   前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子を有する第２のスイッチセルと、
   前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子を有する第３のスイッチセルと、
   前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子を有する第４のスイッチセルとを含み、
   前記第１のスイッチセルは、
   前記ガンマ補正データの第１のビットのデータが供給されると共に、前記第２及び第３のスイッチセルに対してイネーブル信号を出力し、
   前記第２のスイッチセルは、
   前記ガンマ補正データの第２のビットのデータが供給されると共に、前記第３及び第４のスイッチセルに対してイネーブル信号を出力し、
   前記第３のスイッチセルは、
   前記ガンマ補正データの第２のビットのデータが供給されると共に、前記第４のスイッチセルに対してイネーブル信号を出力し、
   前記第４のスイッチセルは、
   前記ガンマ補正データの第３のビットのデータが供給され、
   前記基準電圧選択回路が、
   前記第１〜第Ｋの基準電圧のうち少なくとも前記第１及び第２の基準電圧を出力することを特徴とする基準電圧発生回路。
9. フレームレートコントロール方式により電気光学装置の複数のデータ線を駆動するための表示ドライバであって、
   請求項１乃至８のいずれか記載の基準電圧発生回路と、
   前記基準電圧発生回路からの前記第１〜第Ｋの基準電圧の中から、階調データに対応した基準電圧を選択し、データ電圧として出力する電圧選択回路と、
   前記データ電圧に基づいて前記データ線を駆動する駆動回路とを含むことを特徴とする表示ドライバ。
10. 複数の走査線と、
    複数のデータ線と、
    前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
    前記複数の走査線を走査する走査ドライバと、
    前記複数のデータ線を駆動する請求項９記載の表示ドライバとを含むことを特徴とする電気光学装置。
11. 請求項９記載の表示ドライバを含むことを特徴とする電子機器。
12. 請求項１０記載の電気光学装置を含むことを特徴とする電子機器。

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