JPH06202578A

JPH06202578A - ドットマトリクス表示装置

Info

Publication number: JPH06202578A
Application number: JP1689993A
Authority: JP
Inventors: Michiyasu Yamada; 路靖山田; Nobuo Tsuchiya; 信雄土谷; Masahiro Jinushi; 匡宏地主; Kiyokazu Nishioka; 清和西岡; Tsutomu Furuhashi; 勉古橋; Nobutaka Kato; 伸隆加藤; Mikio Matsubara; 幹夫松原
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Video and Information System Inc; Hitachi Asahi Electronics Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Advanced Digital Inc; Hitachi Asahi Electronics Co Ltd
Priority date: 1993-01-07
Filing date: 1993-01-07
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】表示モードの多様化に伴うシステム装置側の
回路変更の必要を無くし、装置間の信号線の増加を押さ
えたドットマトリクス表示装置を提供する。【構成】ドットマトリクス表示装置は、ドットマトリ
クス表示部１９、２０、２１とＬＣＤ制御回路１８を備
える画像表示装置と、該画像表示装置に表示するデータ
を格納する表示メモリ１４と画像表示装置を制御する表
示装置制御回路１３を備えており、表示メモリ１４に表
示データ領域の他に制御データを格納するためのレジス
タデータ領域を設け、ＬＣＤ制御回路１８に制御データ
を格納する１以上のレジスタからなるレジスタ群とレジ
スタ制御部を設け、レジスタ制御部は、表示装置制御回
路１３から送信された制御信号に基づき、表示メモリか
ら転送された制御データを格納するレジスタをレジスタ
群から選択し、該選択したレジスタに該制御データを格
納する手段を設けている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、文字、図形などを表示
するドットマトリクス表示装置において、特に多様な表
示モードを設定するためのレジスタを持つ、ドットマト
リクス表示装置に関する。

【０００２】

【従来の技術】近年の情報処理装置の小型化に伴ない、
平面のドットマトリクス表示装置の利用が急速に増加し
ている。また、より高精細な表示を行うために、表示容
量も増加傾向にある。表示容量の増加に伴なって、従来
装置との表示の互換性を保つために、各種技術が考案さ
れている。例えば、特開昭６２−２６９１９７号公報に
開示されている表示装置には、水平同期信号を間引くこ
とによる垂直方向の画面縮小、特開平１−２３４８９５
号公報には、走査電極を複数本駆動することによる画面
拡大の技術が開示されている。また、特開平１−１９８
７９３号公報には、表示装置より表示容量の小さい画像
を、表示画面中央に表示する技術が開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、表示モ
ードの多様化に伴い、前記従来技術を組み合わせて使わ
ざるを得ないということが生じる。その場合、システム
装置側、表示装置側双方の回路変更及び回路追加、装置
間の信号線の増加という、小型化に反する問題が生じ
る。また、新規の表示モードを追加する場合でも、同様
な問題が生じる。本発明の目的は、上記の問題点を解決
し、システム装置側の回路変更の必要を無くし、装置間
の信号線の増加を押さえたドットマトリクス表示装置を
提供することにある。

【０００４】

【課題を解決するための手段】ドットマトリクス表示装
置は、ドットマトリクス表示部と表示制御回路を備える
画像表示装置と、該画像表示装置に表示するデータを格
納する表示メモリと前記画像表示装置を制御する表示装
置制御回路を備えており、前記表示メモリに表示データ
領域の他に少なくとも１つの制御データを格納するため
のレジスタデータ領域を設け、前記表示制御回路に前記
制御データを格納する１以上のレジスタからなるレジス
タ群とレジスタ制御部を設け、前記レジスタ制御部は、
前記表示装置制御回路から送信された制御信号に基づ
き、前記表示メモリから転送された制御データを格納す
るレジスタを前記レジスタ群から選択し、該選択したレ
ジスタに該制御データを格納する手段を設けたことを特
徴としている。また、前記表示メモリから出力されたデ
ータを任意の階調データに変換して前記画像表示装置に
転送するデータ変換装置を設け、該データ変換装置は、
前記データが前記制御データである場合にはデータを階
調データに変換することなく前記画像表示装置に転送す
るようにしたことを特徴としている。

【０００５】

【作用】上記のような構成とすると、表示モードの変更
に必要な制御データの転送に表示データと同じ信号線を
用いることができるので、信号線を増加する必要はな
く、また、あっても、僅かな増加で済む。また、表示モ
ードの更なる追加があっても、信号線を増加する必要は
なく、この場合、回路の変更は表示装置側のみで済み、
システム装置側での回路変更が生じることはない。

【０００６】

【実施例】以下、図面を用いて説明する。図２に、第１
の実施例におけるシステムの全体構成を示す。１０はシ
ステム全体を制御するＣＰＵ、１１はＣＰＵ１０が実行
するプログラム及びＣＰＵ１０が使用するデータを格納
するためのシステムメモリ、１２はキーボード、補助記
憶装置等の入出力装置（Ｉ／Ｏ）、１３は画像表示装置
１７全体を制御するための表示装置制御回路、１４は画
像表示装置１７に表示するデータを格納するための表示
メモリ、１６はシステムバスであり、これらがシステム
装置側の装置である。これに対して、１７は画像表示装
置であり、画像表示装置１７内の１９は列方向の電極を
駆動するための列電極駆動回路、２０は行方向の電極を
駆動するための行電極駆動回路、２１は液晶表示パネル
であり、１８は、表示制御回路であるＬＣＤ制御回路で
ある。表示装置制御回路１３は、ＣＰＵ１０により内部
のレジスタに書き込まれたデータに従って、画像表示装
置１７全体を制御するシフトクロックＳ、ラッチクロッ
クＨ、フレーム信号Ｖ等の制御信号、及び表示メモリ１
４の読み出し制御を行うための信号を発生すし、前記
Ｓ、Ｈ、Ｖ等の制御信号を画像表示装置に送信する。ま
た、表示メモリから読み出されたデータＤを表示データ
線により画像表示装置１７に転送する。表示制御回路で
あるＬＣＤ制御回路１８は、列電極駆動回路１９と、行
電極駆動回路２０を制御する。

【０００７】図３に表示メモリ１４の一般的な構成例を
示す。本実施例では、液晶表示パネル２１の表示サイズ
は１１２０×７８０ラインとする。表示メモリ１４の構
成は、一般的に表示サイズが納まる最小の２のべき乗と
するため、図３の例では２０４８（２の１１乗）ドット
×１０２４（２の１０乗）ライン分の表示メモリ領域１
を持つことになる。このため、表示メモリは存在する
が、表示データが格納されない領域ができることにな
る。

【０００８】図１に、本実施例における表示メモリ１４
の構成例を示す。本実施例では、表示データ領域２の前
方、図では左側に制御データを格納するレジスタデータ
領域３を４ドット分設け、表示データ領域２を右に４ド
ット分シフトした構成とする。このレジスタデータ領域
３の制御データを表示データと同じ信号線を用いて、後
述するＬＣＤ制御回路１８内のレジスタ群３３に書き込
む。ここで、表示メモリ１４の構成は、表示サイズが納
まる最小の２のべき乗でなくても、表示サイズより広い
表示メモリ領域があればよいことは明白である。

【０００９】図４にＬＣＤ制御回路１８内の、レジスタ
制御部の概略を示す。該レジスタ制御部は転送されてき
た制御データを書き込むレジスタをレジスタ群から選択
し、この選択したレジスタに制御データを書き込む。ま
た、図５に表示メモリから読み出されたデータのうち制
御データをレジスタ群３３に転送、書き込みするときの
タイミングチャートを示す。シフトレジスタ３０は、ラ
ッチクロックＨをシフトクロックＳで、本実施例では４
ドット分シフトし、Ｈ’を発生させる。シリアル／パラ
レル（以下Ｓ／Ｐと略す）回路３１は、その間転送され
ている表示信号Ｄからのレジスタデータを、シフトクロ
ックＳで並列変換する。このＳ／Ｐ回路３１からの出力
をレジスタ入力データ１１０として、ラッチクロック
Ｈ’でレジスタ群３３中の特定のレジスタ、例えばレジ
スタ３３０に書き込む。レジスタ群３３から特定のレジ
スタ３３０を選択する信号は、シフトレジスタ３２が発
生する。図６にシフトレジスタ３２の動作を説明するタ
イミングチャートを示す。シフトレジスタ３２は、フレ
ーム信号ＶをラッチクロックＨの立ち下がりでシフトし
ていく。これにより、出力信号１００、１０１、…と順
に“ハイ”の期間が移動していく。このシフトレジスタ
３２の出力を、対応したレジスタのクロックイネーブル
端子ＥＮに入力することにより、各レジスタはクロック
イネーブル端子ＥＮが“ハイ”の期間に入力したラッチ
クロックＨ’のみを有効と見なすので、レジスタ群３３
の中から対応したレジスタ３３０を特定することができ
る。

【００１０】図７にレジスタ３３０の構成例を示す。こ
こでは例として４ビット構成のレジスタとし、シフトレ
ジスタ３２の出力信号１００がクロックイネーブル端子
ＥＮに接続されているとする。レジスタ３３０は、１ビ
ットにつき１個のＤ−フリップフロップ（以下ＦＦと略
す）５０で構成されている。レジスタ入力データ１１０
は、レジスタ群３３中の各レジスタに対し、共通の信号
線で接続されており、またレジスタ出力データ１１１
は、各レジスタの機能、例えば、表示サイズ、表示位
置、解像度、フレーム周波数、バックライト輝度等に対
応した制御回路に制御データとして出力される。なお、
図４においては、レジスタ入力データ１１０、レジスタ
出力データ１１１とも、簡略化して図示してある。レジ
スタ入力データ１１０は、各Ｄ−ＦＦ５０に対し、共通
に入力されるラッチクロックＨ’によりラッチされる
が、全てのＨ’でラッチされるのではなく、クロックイ
ネーブル端子入力信号１００が“ハイ”の期間のＨ’に
よってラッチされる。

【００１１】図８にＬＣＤ制御回路１８内の、表示デー
タ制御部の概略を示す。タイミングチャートは、前述し
た図５、図６を用いる。本実施例において、カウンタ３
５は４進カウンタであり、ラッチクロックＨでクリアさ
れ、出力Ｇは“ロー”になる。出力ＧはＮＯＴ回路４２
で反転されて“ハイ”となり、ＡＮＤ回路４０に入る。
よってカウンタ出力Ｇが“ロー”の間は、カウンタ３５
のクロック入力端子には、シフトクロックＳが入力され
ることになる。また、ＡＮＤ回路４１にはカウンタ出力
Ｇがそのまま入力されているので、シフトレジスタ３６
のクロック入力Ｓ’は“ロー”のままであり、シフト動
作は行われない。シフトクロックＳがＡＮＤ回路４０を
通り、カウンタ３５に４パルス分入力されると、カウン
タ出力Ｇは“ハイ”になる。出力ＧはＮＯＴ回路４２で
反転されて“ロー”になり、ＡＮＤ回路４０に入る。よ
ってカウンタ出力Ｇが“ハイ”の間は、カウンタ３５の
クロック入力端子には、“ロー”が入力され、それ以上
計数しなくなる。また、ＡＮＤ回路４１にはカウンタ出
力Ｇがそのまま入力されるので、シフトレジスタ３６の
クロック入力Ｓ’にはシフトクロックＳが入力され、シ
フトレジスタ３６はシフト動作を行い、表示データＤを
シフトしながら順に取り込んでいく。シフトレジスタ３
６の出力は、ラッチ３７に入り、ラッチクロックＨ’で
ラッチされ、ドライバ３８を介し、液晶表示パネル２１
を駆動する。

【００１２】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、制御データに係る信号線の
増加はない。また、さらに表示モードが増加しても、信
号線の増加、及びシステム装置側の回路変更の必要はな
く、画像表示装置側の変更のみで済む。

【００１３】図９に、第２の実施例におけるシステムの
全体構成を示す。第１の実施例では、表示メモリ１４に
格納されているデータをそのまま画像表示装置１７に転
送したが、本実施例では、表示メモリ１４に格納されて
いるデータを任意の階調に変換するデータ変換装置であ
るパレットＲＡＭを有する構成とする。

【００１４】図９において、各構成要素のうち、図２に
示した第１の実施例のシステムと同様の要素は、説明を
省略する。１５は表示メモリ１４に格納されているデー
タを任意の階調に変換するためのデータを格納するパレ
ットＲＡＭ、１６はシステムバスである。

【００１５】１３は画像表示装置１７全体を制御するた
めの表示装置制御回路１３であり、ＣＰＵ１０により内
部のレジスタに書き込まれたデータに従って、シフトク
ロックＳ、ラッチクロックＨ、フレーム信号Ｖ等、及び
表示メモリ１４の読みだし制御、パレットＲＡＭ１５の
データ出力制御を行うための信号を発生する。ＬＣＤ制
御回路１８は、列電極駆動回路１９と、行電極駆動回路
２０を制御すると共に、パレットＲＡＭ１５に対し、表
示メモリ１４からのデータを変換するか、そのまま出力
するかを選択するパレットＲＡＭイネーブル信号Ｇを発
生する。本実施例における表示メモリ１４の構成は、図
１に示した第１の実施例と同じものとする。また、ＬＣ
Ｄ制御回路１８内のレジスタ制御部、レジスタ３３０の
構成例は、それぞれ第１の実施例の図４、図７と同様で
ある。ＬＣＤ制御回路及びシフトレジスタ３２のタイミ
ングチャートも、それぞれ図５、図６に示した第１の実
施例と同様である。

【００１６】図１０にＬＣＤ制御回路１８内の、表示デ
ータ制御部の概略を示す。本実施例において、第１の実
施例との違いは、カウンタ３５の出力ＧをパレットＲＡ
Ｍイネーブル信号として使用することにある。図１０に
おいて、カウンタ３５の出力Ｇは、レジスタデータ転送
期間の間“ロー”となり、また表示データ転送期間の間
“ハイ”となっている。このパレットＲＡＭ制御信号Ｇ
をパレットＲＡＭ１５に戻し、“ハイ”の間はパレット
ＲＡＭ１５への入力は表示データであるとし、パレット
ＲＡＭ制御信号Ｇが“ロー”の間はパレットＲＡＭ１５
への入力はレジスタデータであるとし、パレットＲＡＭ
の変換動作を無効とし、入力データを変換せずに画像表
示装置１７に転送する。

【００１７】以上のようなパレットＲＡＭを備えるシス
テム構成とすると、表示データと制御データの信号線を
共用でき、これに伴う制御信号線の増加は１本のみで済
む。また、さらに表示モードが増加しても、信号線の増
加、及びシステム装置側の回路変更の必要はない。ま
た、システム装置側のレジスタには、表示メモリの空き
領域を用いているため、ハードウェアの増加もない。

【００１８】図１１に、第３の実施例におけるシステム
の全体構成を示す。第１および第２の実施例では、レジ
スタデータを転送する期間を表示データ転送期間に挿入
したが、本実施例では、レジスタデータを水平帰線期間
で転送する構成とする。図１１において、各構成要素の
うち、図９に示した第２の実施例のシステムと同様の要
素は、説明を省略する。表示装置制御回路１３は、第２
の実施例に示した機能のほかに、帰線期間を示すブラン
ク信号Ｂを発生し、パレットＲＡＭ１５及びＬＣＤ制御
回路１８に出力する。ＬＣＤ制御回路１８は、列電極駆
動回路１９と行電極駆動回路２０を制御するが、パレッ
トＲＡＭ１５に対しては信号を出力しない。

【００１９】図１２に、本実施例における表示メモリ１
４の構成例を示す。本実施例では、表示データ領域２の
後方、図では右側にレジスタデータ領域３を４ドット分
設けた構成とする。このレジスタデータ領域３のデータ
を表示データと同じ信号線を用いて、ＬＣＤ制御回路１
８内のレジスタ群３３に書き込む。

【００２０】図１３にＬＣＤ制御回路１８内のレジスタ
制御部の概略を示す。また、図１４にタイミングチャー
トを示す。Ｓ／Ｐ回路３１は、表示信号Ｄからのデータ
を、表示データ、レジスタデータ無関係に並列変換す
る。このＳ／Ｐ回路３１からの出力をレジスタ入力デー
タ１１０として、ラッチクロックＨでレジスタ群３３中
の特定のレジスタ、例えば３３０に書き込む。この際レ
ジスタ３３０に書き込まれるデータは、ラッチクロック
Ｈが立ち上がる直前の４ドット分のデータ、すなわちレ
ジスタデータである。

【００２１】レジスタ群３３から特定のレジスタ３３０
を選択する信号は、シフトレジスタ３２が発生する。図
１５にシフトレジスタ３２のタイミングチャートを示
す。シフトレジスタ３２は、フレーム信号Ｖをラッチク
ロックＨの立ち下がりでシフトしていく。これにより、
出力信号１００、１０１、１０２、…と順に“ハイ”の
期間が移動していく。このシフトレジスタ３２の出力の
うち、１０１から順に対応したレジスタのクロックイネ
ーブル端子ＥＮに入力することにより、各レジスタはク
ロックイネーブル端子ＥＮが“ハイ”の期間に入力した
ラッチクロックＨのみを有効と見なすので、レジスタ群
３３の中から対応したレジスタ３３０を特定することが
できる。ここで、レジスタ３３０の構成は、第１の実施
例の図７と同様なので省略する。また、図１３において
は、レジスタ入力データ１１０、レジスタ出力データ１
１１とも、簡略化して図示してある。

【００２２】図１６に、本実施例におけるＬＣＤ制御回
路１８内の、表示データ制御部の概略を示す。タイミン
グチャートは前述した図１４を用いる。まず、ブランク
信号Ｂが“ロー”である期間、すなわち水平帰線期間ま
たは図１５中の垂直期線期間は、ＡＮＤ回路４１によ
り、シフトレジスタ３６のクロック入力Ｓ’は“ロー”
となり、シフト操作は行われない。ブランク信号Ｂが
“ハイ”となると、シフトレジスタ３６のクロック入力
Ｓ’にはシフトクロックＳが入力され、シフトレジスタ
３６はシフト動作を行い、表示データＤをシフトしなが
ら順に取り込んでいく。シフトレジスタ３６の出力は、
ラッチ３７に入り、ラッチクロックＨでラッチされ、ド
ライバ３８を介し、液晶表示パネル２１を駆動する。

【００２３】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、さらに
表示モードが増加しても、信号線の増加、及びシステム
装置側の変更の必要はない。さらに、データの非表示期
間である水平帰線期間を用いて制御データを転送するた
め、フレーム周波数の低下もない。

【００２４】図１７に第４の実施例における表示メモリ
の構成例を示す。本実施例では、表示データ領域２の上
方、図では上側にレジスタデータ領域３を１ライン分設
け、表示データ領域を下に１ライン分シフトした構成と
する。本実施例におけるシステムの全体構成は、図２に
示した第１の実施例と同様とする。

【００２５】図１８に本実施例におけるＬＣＤ制御回路
１８内のレジスタ制御部の概略を示す。また、図１９に
タイミングチャートを示す。Ｓ／Ｐ回路３１は、表示信
号Ｄからのデータを表示データ・レジスタデータ無関係
に並列変換する。このＳ／Ｐ回路３１からの出力をレジ
スタ入力データ１１０として、後述するクロックＣでレ
ジスタ群３３中の特定のレジスタ、例えば３３０に書き
込む。

【００２６】レジスタデータをレジスタに書き込むクロ
ックＣは、カウンタ６０が発生する。カウンタ６０は４
進カウンタであり、ラッチクロックＨが入力されるごと
にリセットされる。カウンタ６０の入力クロックは、フ
レーム信号Ｖと、シフトクロックＳをＮＯＴ回路６５で
反転した信号とをＡＮＤ回路６４で論理積をとったもの
を使う。すなわち、カウンタ６０はフレーム信号Ｖが
“ハイ”の期間のシフトクロックＳの立ち下がりを計数
する。このカウンタ６０のキャリー出力は、シフトクロ
ックＳの立ち下がりを４回計数するたびに出力されるの
で、これをレジスタ群３３にレジスタ入力データ１１０
を書き込むクロックＣとして用いれば、図１９に示し
た、第１のレジスタデータ、第２のレジスタデータ、…
と順にレジスタ群３３に書き込むことができる。すなわ
ち、フレーム信号Ｖが“ハイ”の期間にレジスタデータ
が順に表示メモリから読み出され、第１のレジスタデー
タ、第２のレジスタデータ、・・・と、順にレジスタ群
３３に書き込まれる。

【００２７】レジスタ群３３から特定のレジスタ３３０
を選択する信号は、シフトレジスタ６１が発生する。シ
フトレジスタ６１は、ラッチクロックＨがＬｏａｄ端子
に入力されるごとに、その後のクロックＬの最初の立上
りで出力信号１００のみが“ハイ”となるような値を外
部よりロードする。また、シフトレジスタ６１の入力ク
ロックは、シフトクロックＳをＤ−ＦＦ６２および６３
で４分周したクロックＬを使用する。シフトレジスタ６
１の出力は、クロックＬの立上りでシフト、すなわち出
力信号１００、１０１、…と順に“ハイ”の期間が移動
していく。このシフトレジスタの出力を１００から順に
対応したレジスタのクロックイネーブル端子ＥＮに入力
することにより、各レジスタはクロックイネーブル端子
ＥＮ“ハイ”の期間に入力したクロックＣのみを有効と
みなすので、レジスタ群３３の中から対応したレジスタ
３３０を特定することができる。ここで、レジスタ３３
０の構成は、第１の実施例の図７と同様なので省略す
る。また、図１８においては、レジスタ入力データ１１
０、レジスタ出力データ１１１とも、簡略化して図示し
てある。

【００２８】図２０に、本実施例におけるＬＣＤ制御回
路１８内の表示データ制御部の概略を示す。タイミング
チャートは前述した図１９を用いる。フレーム信号Ｖが
“ハイ”の期間、すなわち垂直同期期間は、ＡＮＤ回路
６６により、シフトレジスタ３６のクロック入力は“ロ
ー”となり、シフトレジスタ３６ではシフト動作は行わ
れない。フレーム信号Ｖが“ロー”となると、シフトレ
ジスタ３６のクロック入力にはシフトクロックＳが入力
され、シフトレジスタ３６はシフト動作を行い、表示デ
ータＤをシフトしながら順に取り込んでいく。シフトレ
ジスタ３６の出力は、ラッチ３７に入り、ラッチクロッ
クＨでラッチされ、ドライバ３８を介し、液晶表示パネ
ル２１を駆動する。

【００２９】以上のようなシステム構成とすると、表示
データと制御データの信号線を共用できるため、表示モ
ードが多種多様であっても、信号線の増加はない。ま
た、さらに表示モードが増加しても、信号線の増加、及
びシステム装置側の変更の必要はなく、画像表示装置側
の変更のみで済む。さらに、制御データの転送に垂直同
期信号を使用しているので、フレーム周波数の低下もな
い。

【００３０】図２１に第５の実施例におけるシステムの
全体構成を示す。第４の実施例では、表示メモリ１４に
格納されているデータをそのまま画像表示装置１７に転
送したが、本実施例では、表示メモリ１４に格納されて
いるデータを任意の階調に変換するパレットＲＡＭ１５
を有する構成とする。本実施例において、第４の実施例
との違いは、表示装置制御回路１３の出力であるフレー
ム信号ＶをパレットＲＡＭ１５に入力している点であ
る。パレットＲＡＭ１５では、フレーム信号Ｖが“ハ
イ”のときは、表示メモリ１４からレジスタデータが転
送されているものとし、入力データを変換せずに画像表
示装置１７に転送する。フレーム信号Ｖが“ロー”のと
きは表示メモリ１４から表示データが転送されているも
のとし、入力データを階調データに変換して画像表示装
置１７に転送する。ＬＣＤ制御回路１８等その他の部分
については、第４の実施例と同様であるため省略する。
以上のようなシステム構成とすると、パレットＲＡＭを
有するにも関わらず、第４の実施例と同様の効果が得ら
れる。

【００３１】上述した１乃至５の実施例では、レジスタ
データ領域として、表示メモリを４ドット分使用してい
るが、任意のドット数分使用しても構わないことは明白
である。また、レジスタの構成例として、４ビットレジ
スタとしたが、これも任意のビット数としても問題はな
い。さらに、表示データ信号線の数については言及しな
かったが、これも任意の数でよいことは自明である。ま
た、画像表示装置として液晶表示装置を用いたが、プラ
ズマ、ＥＬなどのマトリクスにより表示を行う装置全て
に適用できる。

【００３２】

【発明の効果】本発明によれば、表示メモリの空き領域
にレジスタを割り当て、表示データ線を使用してレジス
タデータを表示装置のレジスタに転送するようにしたの
で、表示モードの変更・追加があっても、表示装置側の
回路変更のみで済み、システム装置側の回路変更をする
必要がなくなる。また、このために必要な制御信号線の
増加は、多くとも１本だけですむ。さらに、このレジス
タデータの転送に水平帰線期間、垂直同期期間などを使
用することにより、フレーム周波数の低下を防止でき
る。

【図面の簡単な説明】

【図１】第１および第２の実施例における表示メモリの
構成例を示す図である。

【図２】第１および第４の実施例におけるシステム構成
を示すブロック図である。

【図３】一般的な表示メモリの構成例を示す図である。

【図４】第１および第２の実施例におけるＬＣＤ制御回
路のレジスタ制御部の構成を示すブロック図である。

【図５】第１および第２の実施例におけるデータ転送タ
イミングチャートを示す図である。

【図６】第１および第２の実施例におけるレジスタ選択
タイミングチャートを示す図である。

【図７】ＬＣＤ制御回路のレジスタ制御部内のレジスタ
群の各レジスタの構成例を示す図である。

【図８】第１の実施例におけるＬＣＤ制御回路の表示デ
ータ制御部の構成を示すブロック図である。

【図９】第２の実施例におけるシステム構成を示すブロ
ック図である。

【図１０】第２の実施例におけるＬＣＤ制御回路の表示
データ制御部の構成を示すブロック図である。

【図１１】第３の実施例におけるシステム構成を示すブ
ロック図である。

【図１２】第３の実施例における表示メモリの構成例を
示す図である。

【図１３】第３の実施例におけるＬＣＤ制御回路のレジ
スタ制御部の構成を示すブロック図である。

【図１４】第３の実施例におけるデータ転送タイミング
チャートを示す図である。

【図１５】第３の実施例におけるレジスタ選択タイミン
グチャートを示す図である。

【図１６】第３の実施例におけるＬＣＤ制御回路の表示
データ制御部の構成を示すブロック図である。

【図１７】第４および第５の実施例における表示メモリ
の構成例を示す図である。

【図１８】第４および第５の実施例におけるＬＣＤ制御
回路のレジスタ制御部の構成を示すブロック図である。

【図１９】第４および第５の実施例におけるタイミング
チャートを示す図である。

【図２０】第４および第５の実施例におけるＬＣＤ制御
回路の表示データ制御部の構成を示すブロック図であ
る。

【図２１】第５の実施例におけるシステム構成を示すブ
ロック図である。

【符号の説明】

１表示メモリ領域２表示データ領域３レジスタデータ領域１０ＣＰＵ１１システムメモリ１２Ｉ／Ｏ１３表示装置制御回路１４表示メモリ１５パレットＲＡＭ１７画像表示装置１８ＬＣＤ制御回路１９列電極駆動回路２０行電極駆動回路２１液晶表示パネル３０、３２、３６、６１シフトレジスタ３１シリアル／パラレル回路３３レジスタ群３５、６０カウンタ３７ラッチ３８ドライバ１１０レジスタ入力データ１１１レジスタ出力データ３３０、３３１レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者土谷信雄神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者地主匡宏神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者西岡清和神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者古橋勉神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者加藤伸隆神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者松原幹夫愛知県尾張旭市晴丘町池上１番地株式会社日立旭エレクトロニクス内

Claims

【特許請求の範囲】

【請求項１】互いに交差する複数本ずつの列電極及び
行電極で駆動されるドットマトリクス表示部と表示制御
回路を備える画像表示装置と、前記画像表示装置に表示
するデータを格納する表示メモリと前記画像表示装置を
制御する表示装置制御回路を備えるドットマトリクス表
示装置において、前記表示メモリに表示データ領域の他に少なくとも１つ
の制御データを格納するためのレジスタデータ領域を設
け、前記表示制御回路に前記制御データを格納する１以上の
レジスタからなるレジスタ群とレジスタ制御部を設け、前記レジスタ制御部は、前記表示装置制御回路から送信
された制御信号に基づき、前記表示メモリから転送され
た制御データを格納するレジスタを前記レジスタ群から
選択し、該選択したレジスタに該制御データを格納する
手段を備えることを特徴とするドットマトリクス表示装
置。
【請求項２】請求項１記載のドットマトリクス表示装
置において、前記表示メモリから出力されたデータを任
意の階調データに変換して前記画像表示装置に転送する
データ変換装置を設け、該データ変換装置は、前記デー
タが前記制御データである場合にはデータを階調データ
に変換することなく前記画像表示装置に転送するよう構
成したことを特徴とするドットマトリクス表示装置。
【請求項３】請求項１または請求項２記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の前方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間を、前記
表示装置制御回路からの制御信号の内の水平同期信号を
基に定めるようにしたことを特徴とするドットマトリク
ス表示装置。
【請求項４】請求項１または請求項２記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の後方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間として水
平帰線期間を用いるようにしたことを特徴とするドット
マトリクス表示装置。
【請求項５】請求項１または請求項２記載のドットマ
トリクス表示装置において、前記表示メモリの表示デー
タ領域の上方にレジスタデータ領域を設け、該レジスタ
データ領域内の前記制御データを転送する期間として垂
直同期期間を用いるようにしたことを特徴とするドット
マトリクス表示装置。