JP4145375B2 - 液晶表示装置のデータ駆動装置及び駆動方法 - Google Patents

液晶表示装置のデータ駆動装置及び駆動方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置(TFT-LCD)に係り、特に多重-スキャン(Multi-Scan)機能を内蔵した液晶表示装置のデータ駆動装置(Source Driver)及び駆動方法に関するものである。
【０００２】
【従来の技術】
一般に、“多重-スキャン”とは、高解像度のＬＣＤパネル(panel)上に低解像度（下位ビデオモード）のビデオ信号を垂直方向(vertical direction)に拡大してディスプレイすることである。水平方向(horizontal direction)の拡大がサンプリング比(sampling rate)を高めることにより比較的に容易になされることに対して、フレームメモリ(frame memory)等を用いて画像データを垂直方向に拡大する方法は容易ではない。勿論、高解像度のビデオソースを縮小して低解像度のＬＣＤパネルにディスプレイすることも多重-スキャンに含まれ、これはビデオソースデータを一部取り除くことにより可能である。しかし、従来の液晶表示装置のデータ駆動装置は、常にＬＣＤモジュールにあたる解像度の映像信号を駆動ＩＣへ供給すべき、高解像度のＬＣＤモジュール上に低解像度のビデオソースをディスプレイするためには、外部で別途で映像信号の解像度をディスプレイしようとするＬＣＤモジュールにあわせて変換すべきであった。
【０００３】
以下、従来の液晶表示装置のデータ駆動回路を添付図面に基づき説明する。
【０００４】
図１は従来の液晶表示装置のデータ駆動装置のブロック構成図であり、１９２-出力６-ビットのグレースケール(gray-scale)のデータ駆動ＩＣの内部構造図である。図２は図１の１９２×６ビット２-ラインラッチ部の詳細構成図である。
【０００５】
従来の液晶表示装置のデータ駆動装置は、図１に示すように、外部のクロック信号に基づいてキャリ入出力信号(carry I/O)を両方向にシフティング(shifting)して出力する６４ビット両方向シフトレジスタ(64 bits Bidirectional Shift Resistor)１と、前記６４ビット両方向シフトレジスタ１から出力されるキャリ入出力信号に基づいて、外部から入力されるＲ、Ｇ、Ｂの映像信号データ（それぞれ６ビット）を順次に貯蔵したり、外部のロード(load)信号に基づいて貯蔵されたデータを出力する１９２×６ビット２-ラインラッチ部(192×6 bits 2-line Latch)２と、前記１９２×６ビット２-ラインラッチ部２から出力される映像信号データを外部のＰＯＬ信号に基づいてアナログ信号に変換する１９２×６ビットデジタル／アナログ変換部(192×6 bits Digital/Analog Converter)３と、前記１９２×６ビットデジタル／アナログ変換部３から出力するアナログ映像信号を外部のＰＯＬ信号に基づいてＴＦＴ−ＬＣＤパネルに出力する１９２データ出力部(192 Data Output Circuits)４とで構成される。
【０００６】
上記のように構成された従来の液晶表示装置のデータ駆動装置の１９２×６ビット２-ラインラッチ部２の詳細な構成は図２に示す。
【０００７】
すなわち、１９２×６ビット２ラインラッチ部２は２つのラッチ（第１ラッチ２ａ、第２ラッチ２ｂ）で構成され、各ラッチ２ａ、２ｂはＲ、Ｇ、Ｂの映像信号をそれぞれラッチするために１９２×６ビットラッチ又はレジスタを３つを必要とする。そして、外部から入力されるロード信号に基づいて第１ラッチ部２ａが貯蔵するとき、第２ラッチ部２ｂは貯蔵されたデータを１９２×６ビットデジタル／アナログ変換部３へ出力し、第２ラッチ部２ｂが貯蔵するとき、第１ラッチ部２ａは貯蔵されたデータを出力するように構成され、ラインごとに貯蔵し出力する機能を交互に行うようにした。
【０００８】
このような従来の液晶表示装置のデータ駆動回路の動作を以下に説明する。
【０００９】
まず、ディスプレイしようとするＬＣＤモジュールがＶＧＡ(640×480の画像）である場合には前記図１で説明した駆動ＩＣが少なくとも１０個が必要であり、ＬＣＤモジュールがＸＧＡ(1024×768の画像）である場合には前記駆動ＩＣが少なくとも１６個が必要である。なぜならば、ＶＧＡモジュールは６４０×３＝１９２０のドットで構成され、図１に示す駆動ＩＣは１９２-出力で、Ｒ、Ｇ、Ｂ信号が１つのピクセルを構成するため、１９２０のドット数を得るためには１０個(192×10=1920)が必要である。ＸＧＡモジュールは１０２４×３＝３０７２のドットで構成されるため１６個(192×16=3072)が必要である。
【００１０】
このように、従来にはＬＣＤモジュールに応じて必要な数ほどの駆動ＩＣをＬＣＤパネルに取り付け、そのモジュールにあう映像信号をデータ駆動ＩＣに印加しなければならない。このため、外部から入力される映像信号がＬＣＤモジュールにあわせて印加されると、ラッチ部２ではロード信号に基づいて第１ラッチと第２ラッチとが交互に入力されたデータをラッチして貯蔵したり、貯蔵されたデータを出力する。そして、前記ラッチ部２から出力されるデータは、デジタル／アナログ変換部３でアナログ信号に変換され、データ出力部４を介してＬＣＤパネルの各データラインに印加される。
【００１１】
【発明が解決しようとする課題】
しかし、上記の従来の液晶表示装置のデータ駆動回路においては以下の問題点があった。
【００１２】
第１、従来の液晶表示装置のデータ駆動回路は、ＬＣＤモジュールにあわせて駆動ＩＣを具備すべきであり、該モジュールにあう映像信号を駆動ＩＣに供給しなければディスプレイされないため、多重-スキャン機能でディスプレイすることができなかった。
【００１３】
第２、駆動ＩＣを交替又は追加せず、モジュールにあわない映像信号をディスプレイする場合には、外部に別途のモジュール変換装置を追加すべきである。
【００１４】
本発明は、上記の問題点を解決するためになされたもので、パネルと異なるビデオソースを拡大及び縮小して画面上に好適なサイズにディスプレイすることのできる多重-スキャン機能を内蔵した液晶表示装置のデータ駆動装置及び駆動方法を提供することにその目的がある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の液晶表示装置のデータ駆動装置は、外部の制御に基づいて入力される映像信号の１ライン信号を該当アドレスに記録したり、記録された信号を読み出して出力する第１、第２、第３メモリ部と、前記第１、第２、第３メモリ部のうち１つの出力信号だけを選択して出力する出力選択部と、前記第１、第２、第３メモリ部のうち、１つは入力モードとして動作し、他の１つは保持モードとして動作し、残りの１つは出力モードとして動作するように、各第１、第２、第３メモリ部の書き込み及び読み出しを制御し、前記出力選択部の出力を制御する制御部とを備えることを特徴とする。
【００１６】
また、上記の目的を達成するための本発明の液晶表示装置のデータ駆動方法は、第１、第２、第３メモリ部を備え、解像度の異なる映像信号をディスプレイする液晶表示装置のデータ駆動方法において、入力モードは第１メモリから第３メモリの順に反復的に選択されるようにするとともに、出力モードは第３メモリから第１、第２メモリの順に反復的に選択されるように設定する第１段階と、入力の速度と出力の速度との差により、入力モードとして動作されているメモリを出力モードに選択すべき場合ごとに、その以前に出力モードとして選択したメモリを再度出力モードに選択する第２段階とを備えることを特徴とする。
【００１７】
【発明の実施の形態】
以下、このような本発明の液晶表示装置のデータ駆動装置及び駆動方法を添付図面に基づき詳細に説明する。
【００１８】
図３は本発明の第１実施の形態の液晶表示装置のデータ駆動装置の構成ブロック図であり、１９２-出力６-ビットのサイズ(Gray-Scale)を例に取った。図４は図３のラッチ部の詳細構成図で、図５は図３の制御部の詳細構成図で、図６は図５の比較部の回路的構成図である。
【００１９】
本発明の液晶表示装置のデータ駆動装置は、図３に示すように、外部のクロック信号に基づいてキャリ入出力信号を両方向にシフティングして出力する６４ビット両方向シフトレジスタ(64 bits Bidirectional Shift Resistor)１１と、３つのラッチ（第１ラッチ、第２ラッチ及び第３ラッチ）からなり、外部の制御信号に基づいて、各ラッチ別に前記６４ビット両方向シフトレジスタ１１から出力されるキャリ入出力信号によって同期され外部から入力されるＲ、Ｇ、Ｂの映像信号データ（それぞれ６ビット）を順次的に貯蔵したり（データラッチモード; data latch mode）、貯蔵されたデータを保持したり（データ保持モード; data hold mode）、保持された映像信号データを出力する（データ出力モード; data output mode）ラッチ部１２と、前記ラッチ部１２から出力される映像信号データを外部のＰＯＬ信号に基づいてアナログ信号に変換する１９２×６ビットデジタル／アナログ変換部(192×6 bits Digital/Analog Converter)１３と、前記１９２×６ビットデジタル／アナログ変換部１３から出力するアナログ映像信号を外部のＰＯＬ信号に基づいてＴＦＴ−ＬＣＤパネルに出力する１９２データ出力部(192 Data Output Circuits)１４と、前記１９２×６ビット３-ラインラッチ部１２のデータの入力、出力、及び保持を制御する制御部１５とで構成される。
【００２０】
ここで、ラッチ部１２の３つのラッチは、一例として１９２×６ビット３-ラインメモリを用いたものを図示した。すなわち、ラッチ部１２は図４のように３つのラッチ（第１ラッチ１２ａ、第２ラッチ１２ｂ、第３ラッチ１２ｃ）で構成され、各ラッチ１２ａ、１２ｂ、１２ｃは入力されるＲ、Ｇ、Ｂの映像信号データをそれぞれラッチするようになっており、制御部１５の制御信号に基づいてデータラッチモード、データ保持モード、データ出力モードを反復的に行うように構成されている。
【００２１】
そして、制御部１５の構成は図５のようである。
【００２２】
すなわち、制御部１５は、映像信号の水平同期信号をクロック信号とし、垂直同期信号をクリア及びロード(clear & load)信号として、前記ラッチ部１２の３つのラッチのうち、データラッチモードとして動作されるラッチを選択するための選択信号を出力する第１選択部１６と、入力される映像信号の水平同期信号を該当ＬＣＤモジュールのライン数(1024×769の場合、1024本）に分周してドットクロック(dot clock)或いはマスタクロック(master clock)を出力するためのＰＬＬ部１７と、周波数を可変して垂直方向の拡大及び縮小がなされるように、１垂直同期期間の間、ＬＣＤモジュールのスキャンライン数(1024×768の場合、768本）のゲートスタートパルス(gate start pulse)を出力する可変発振部１８と、前記ラッチ部１２においてデータ出力モードとデータラッチモードとが一ラッチで同時に行われないようにする比較部１９と、前記比較部１９から出力される信号をクロック信号とし、垂直同期信号をクリア＆ロード信号として、前記ラッチ部１２の３つのラッチのうち、データ出力モードとして動作されるラッチを選択する第２選択部２０とで構成される。
【００２３】
ここで、比較部１９は図６のようである。
【００２４】
すなわち、前記第１選択部１６から出力される第１ラッチモード選択信号(IN A)と前記第２選択部２０から出力される第３出力モード選択信号(OUT C)とを論理積演算し反転して出力する第１ＮＡＮＤゲート１９ａと、前記第１選択部１６から出力される第２ラッチモード選択信号(IN B)と前記第２選択部２０から出力される第１出力モード選択信号(OUT A)とを論理積演算し反転して出力する第２ＮＡＮＤゲート１９ｂと、前記第１選択部１６から出力される第３ラッチモード選択信号(IN C)と前記第２選択部２０から出力される第２出力モード選択信号(OUT B)とを論理積演算し反転して出力する第３ＮＡＮＤゲート１９ｃと、前記第１、第２、第３ＮＡＮＤゲート１９ａ、１９ｂ、１９ｃから出力される信号を論理積演算して出力する第１ＡＮＤゲート１９ｄと、前記第１ＡＮＤゲート１９ｄの出力信号と前記可変発振部１８の出力信号とを論理積演算して前記第２選択部２０のクロック信号として出力する第２ＡＮＤゲート１９ｅとで構成される。
【００２５】
このように構成された本発明の第１実施の形態の液晶表示装置のデータ駆動装置の動作を以下に説明する。
【００２６】
図７は本発明の第１実施の形態の液晶表示装置のデータ駆動装置の多重-スキャン動作を説明するための説明図である。本発明の液晶表示装置のデータ駆動装置の動作をより理解しやすく説明するために、ＸＧＡ解像度(1024×768)を有するＬＣＤパネルにＶＧＡ解像度(640×480)の映像信号データをディスプレイする方法を一例として説明する。
【００２７】
まず、第１選択部１６は、ＶＧＡ解像度の映像信号の水平同期信号(H-sync)をクロック信号として、水平同期信号(H-sync)があるごとに、前記ラッチ部１２の第１、第２、第３ラッチ１２ａ、１２ｂ、１２ｃを順次的にデータラッチモードにローテーションされるように選択する。この際、最初に第１ラッチ１２ａが選択されるようにし、第２ラッチ１２ｂ、第３ラッチ１２ｃの順にローテーションされるようにし、このように繰り返される過程において垂直同期信号(V-sync)が入力されると初期化されて再度第１ラッチ１２ａが動作されるようにする。
【００２８】
そして、ＰＬＬ部１７は、入力されるＶＧＡ映像信号の水平同期信号(H-sync)を１０２４に分周して本発明のデータ駆動装置のドットクロック信号(Dot Clock Signal)にて出力する。このように、第１選択部１６が３つのラッチのうち１つを選択してラッチモードに動作されるようにするとともに、第２選択部２０でも３つのラッチのうち出力モードに動作されるラッチを選択する。第２選択部２０の動作も初期化されて、最初に第３ラッチ１２ｃが出力モードに動作されるようにし、第１、第２ラッチ１２ａ、１２ｂの順にローテーションされるようにし、可変発振部１８と比較部１９の制御によって次のように動作される。
【００２９】
すなわち、第１選択部１６は初期化されると第１ラッチ１２ａをデータラッチモードに選択し、第２選択部２０は第３ラッチ１２ｃをデータ出力モードに選択する。そして、可変発振部１８は１垂直同期期間の間ＸＧＡ解像度がディスプレイされうるように７６８個のゲートスタートパルスを出力する。
【００３０】
比較部１９は、現在の第１選択部１６の選択信号と第２選択部２０の選択信号とを論理演算して前記可変発振部１８からのクロック信号が出力されるようにする。すなわち、図７に示すように、初期に第１選択部１６から第１ラッチ１２ａがデータラッチモードに動作されるように選択信号(IN A)を出力し、第２選択部２０からは第３ラッチがデータ出力モードに動作されるように選択信号(OUT C)を出力しているため、比較部１９の第１ＮＡＮＤゲート１９ａが“ロー（Ｌ）”信号を出力する。このため、第２、第３ＮＡＮＤゲート１９ｂ、１９ｃの出力に拘わらず、第１ＡＮＤゲート１９ｄと第２ＡＮＤゲート１９ｅから“ロー”信号を出力するため、第２選択部２０にクロック信号が印加されない。よって、第２選択部２０は第３ラッチ１２ｃをデータ出力モードに動作させる。しかし、第３ラッチ１２ｃにはデータが貯蔵されていないから、出力データはない。
【００３１】
このように、第１選択部１６が第１ラッチ１２ａをデータラッチモードとして選択し、第１ラッチ１２ａに一番目の１ラインの入力映像信号が貯蔵されると、次の水平同期信号に同期されて第２ラッチ１２ｂをデータラッチモードに選択し、２番目の１ラインの入力映像信号が第２ラッチ１２ｂ貯蔵されるようにする。この際、比較部１９は、今、第１選択部１６が第２ラッチ１２ｂをデータラッチモードに選択(IN B)しており、第２選択部２０は第３ラッチ１２ｃをデータ出力モードに選択(OUT C)しているため、第１、第２、第３ＮＡＮＤゲート１９ａ、１９ｂ、１９ｃが全部“ハイ（Ｈ）”信号を出力し、第１ＡＮＤゲート１９ｄも“ハイ”信号を出力するようになって、第２ＡＮＤゲート１９ｅが前記可変発振部１８のパルスを第２選択部２０に出力する。よって、第２選択部２０は前記第２ＡＮＤゲート１９ｅから出力されるパルスが入力される瞬間に第１ラッチ１２ａがデータ出力モードとして動作されるように選択信号(OUT A)を出力するため第２ラッチ１２ｂはデータラッチモードに動作され、第１ラッチ１２ａはデータ出力モードに動作され、その瞬間に前記比較部１９の第２ＮＡＮＤゲート１９ｂには選択信号(IN B)と選択信号(OUT A)が“ハイ”と入力されるため、比較部１９はクロック信号を出力しない。
【００３２】
このように、同じ時間に第１ラッチ１２ａはデータ出力モード、第２ラッチ１２ｂはデータラッチモードとして動作を行うが、第２ラッチ１２ｂでは入力される映像信号のＶＧＡ解像度(640×480)の速度でデータがラッチされ、第１ラッチ１２ａではＸＧＡ解像度(1024×768)の速度でデータが出力されるため、入力される映像信号の二番目の１ラインが第２ラッチ１２ｂに全部ラッチされる前に、第１ラッチ１２ａにラッチされた一番目の１ラインの映像信号はデジタル／アナログ変換部１３へ出力される。しかし、第１ラッチ１２ａにラッチされたデータが全部出力されても、比較部１９から第２選択部２０にクロック信号を出力しないので、第２選択部２０は続いて第１ラッチ１２ａがデータ出力モードとして動作されるように選択信号(OUT A)を出力する。よって、図７に示すように、第２ラッチ１２ｂがデータをラッチしているうち、第１ラッチ１２ａにラッチされたデータを２度出力するようになる。
【００３３】
そして、第２ラッチ１２ｂに二番目の１ラインの映像信号が完全にラッチされ、次の水平同期信号が入力されると、第１選択部１６は第３ラッチ１２ｃがデータラッチモードに動作されるように選択信号(IN C)を出力し、その瞬間に比較部１９は選択信号(IN C, OUT A)が“ハイ”、残りは“ロー”であるため、クロック信号を第２選択部２０に出力する。従って、上述のような方法で、第２選択部２０は第２ラッチ１２ｂがデータ出力モードに動作されるように選択信号(OUT B)を出力し、この際、比較部１９の第３ＮＡＮＤゲート１９ｃが“ロー”信号を出力して第２選択部２０にはクロック信号が印加されない。
【００３４】
このような方法により、第３ラッチ１２ｃのデータラッチが完全に行われなかった状態で、第２ラッチにラッチされたデータが全て出力されると、もう一度第２ラッチにラッチされたデータを出力し、第１選択部１６が第１ラッチ１２ａをデータラッチモードに選択すると、第２選択部２０は第３ラッチ１２ｃがデータ出力モードに動作されるようにする。この際、時間上で、第３ラッチ１２ｃにラッチされたデータが出力されているとき、第１ラッチ１２ａには１ラインの入力映像信号データが全部ラッチされた後、第２ラッチ１２ｂにその次のラインのデータをラッチしているため、第３ラッチ１２ｃにラッチされたデータは一度だけ出力され、第１ラッチ１２ａにラッチされたデータを出力するようになる。この方法で入力されるＶＧＡ解像度を有する映像信号の５本のラインは８本のラインに多重-スキャンされて、ついには４８０-ラインが７６８-ラインにディスプレイされる。
【００３５】
図８は本発明の第２実施の形態の液晶表示装置のデータ駆動装置の概念説明図であり、図９は第２実施の形態の液晶表示装置のデータ駆動回路の構成ブロック図であり、図１０は図９の制御部の詳細回路図である。本発明の第２実施の形態の液晶表示素子のデータ駆動装置の駆動方法は本発明の第１実施の形態と同様であるが、駆動装置は違う。
【００３６】
本発明の第２実施の形態の液晶表示装置のデータ駆動装置は、図８に示すように、３つのラインメモリを備え、マルチプレクサとデマルチプレクサを用いて入力モード、保持モード、出力モードにローテーションしながら動作するようにスイッチングして、本発明の第１実施の形態と同様に多重-スキャン可能にしたものである。ここで、ラインメモリの代わりに、ＳＲＡＭ又はＤＲＡＭなどのメモリを使用してもよい。
【００３７】
そして、第１実施の形態と同様に、ＸＧＡ解像度のパネルにＶＧＡ解像度の映像信号をディスプレイするのを仮定して説明し、Ｒ、Ｇ、Ｂの映像信号のそれぞれに対して同じ構造のデータ駆動装置が必要であるが、１つのカラー信号のみを説明する。
【００３８】
本発明の第２実施の形態の液晶表示装置のデータ駆動装置の構成は、図９に示すように、第１メモリ２６と第１マルチプレクサ２７とからなり、外部の制御信号に基づいて入力される映像信号の１ライン信号を該当アドレスに記録(write)したり、記録された信号を読み出して出力する第１メモリ２１と、第２メモリ２８と第２マルチプレクサ２９とからなり、外部の制御信号に基づいて入力される映像信号の１ライン信号を該当アドレスに記録したり、記録された信号を読み出して出力する第２メモリ２２と、第３メモリ３０と第３マルチプレクサ３１とからなり、外部の制御信号に基づいて入力される映像信号の１ライン信号を該当アドレスに記録したり、記録された信号を読み出して出力する第３メモリ２３と、３状バッファ(Tri-State Buffer)３２、３３、３４からなり、前記第１、第２、第３メモリ部２１、２２、２３から出力される映像信号のうち１つの出力信号だけを選択して出力する出力選択部２４と、入力されるＶＧＡ解像度の映像信号の垂直同期信号(IV-sync)と水平同期信号(IH-sync)を入力されて前記第１、第２、第３メモリ部２１、２２、２３のうち１つは入力モードに動作し、他の１つは保持モードに動作し、残りは出力モードに動作するように各メモリ部２１、２２、２３のメモリ２６、２８、３０の動作（読み出し又は書き込み）と、各マルチプレクサ２７、２９、３１の出力及び出力選択部の出力を制御する制御部２５とで構成される。
【００３９】
ここで、各メモリ部の構成を以下に詳細に説明する。
【００４０】
すなわち、各メモリ部２６、２８、３０の入力端(IN)にはＶＧＡ映像信号が入力され、読み出し／書き込み端(read/write)には制御部２５の選択信号がインバータ６０、６１、６２を介して印加され、アドレスクロック端(address clock)にはマルチプレクサ２７、２９、３１の出力信号が入力され、出力端(OUT)は出力選択部２４に連結されている。そして、各メモリ２６、２８、３０のアドレスクリア端(address clear)にはＯＲゲート６３、６４、６５を介して該当メモリの入力と出力選択信号の論理合演算信号が入力される。そして、各マルチプレクサ２７、２９、３１の入力端には入力クロック信号(ICLK)と出力クロック信号(OCLK)とが入力され、選択端(select)には制御部２５の選択信号が入力される。ここで、入力クロック信号(ICLK)は、入力されるＶＧＡ映像信号の水平同期信号をＰＬＬに分周して得たサンプリングクロック(sampling clock)で、１水平期間の間、１０２４個をサンプリング可能にしたものである。そして、出力クロック信号(OCLK)は、ＬＣＤパネルを駆動するためにメモリからデータを読み出しするクロックで、駆動ＩＣへ入力されるクロックである。
【００４１】
一方、制御部２５の構成は図１０のようである。
【００４２】
すなわち、第1の3進カウンタ52と第1デコーダ51とからなり、入力されるVGA映像信号の水平同期信号(IH-sync)をクロック信号とし、VGA映像信号の垂直同期信号(IV-sync)をリセット信号として、前記第1、第2、第3メモリ部21、22、23のうち1つが入力モードに動作されうるように選択信号(IA, IB, IC)を出力する第1選択部41と、入力されるVGA映像信号の水平同期信号(IH-sync)を1024個に分周して1水平期間の間1024個がサンプリングできるようにクロック信号(ICLK)を出力するPLL部44と、入力されるVGA映像信号の垂直同期信号(IV-sync)をリセット信号として1垂直期間の間768個のゲートスタートパルス信号(OCLK)を発振する可変発振部42と、前記可変発振部42から出力されるクロック信号を1024個カウントしてLCDパネルの垂直同期信号(OH-sync)として出力する1024カウンタ45と、4つのANDゲート53、54、55、57と1つのNORゲート56とからなり、前記第1選択部の選択信号(IA, IB, IC)と後述する第2選択部の選択信号(OA, OB, OC)とを1次的に論理演算し、前記1024カウンタの出力パルス信号を2次的に論理演算して、前記メモリ部のうち1つのメモリ部が同時に入力モードと出力モードとに動作されないように比較する比較部43と、第2の3進カウンタ58と第2デコーダ59とからなり、入力されるVGA映像信号の垂直同期信号(IV-sync)をリセット信号とし、前記比較部43の出力信号をクロック信号として、前記第1、第2、第3メモリ部21、22、23のうち1つのメモリ部が出力モードに動作するように選択信号(OA, OB, OC)を出力する第2選択部46とで構成される。
【００４３】
前記制御部２５の構成を以下に詳細に説明する。
【００４４】
第１選択部４１は、入力されるＶＧＡ映像信号の垂直同期信号をリセット信号とし、水平同期信号をクロック信号として、３進カウントして出力する第１の３進カウンタ５２と、前記第１の３進カウンタ５２から出力される信号をデコーディングして３つのメモリ部のうち１つが入力モードに動作されるように選択信号(IA, IB, IC)を出力する第１デコーダ５１とで構成される。ここで、選択信号(IA)は第１メモリ部２１を入力モードに動作させるための選択信号であり、選択信号(IB)は第２メモリ部２２を入力モードに動作させるための選択信号であり、選択信号(IC)は第３メモリ部２３を入力モードに動作させるための選択信号であり、初期には常に選択信号(IA)が出力されるようにする。
【００４５】
第２選択部４６は、入力されるＶＧＡ映像信号の垂直同期信号をリセット信号とし、前記比較部４３の出力信号をクロック信号として、３進カウントして出力する第２の３進カウンタ５８と、前記第２の３進カウンタ５２から出力される信号をデコーディングして３つのメモリ部のうち１つが出力モードに動作されるように選択信号(OA, OB, OC)を出力する第２デコーダ５１とで構成される。ここで、選択信号(OA)は第１メモリ部２１を出力モードに動作させるための選択信号であり、選択信号(OB)は第２メモリ部２２を出力モードに動作させるための選択信号であり、選択信号(OC)は第３メモリ部２３を出力モードに動作させるための選択信号であり、初期には常に選択信号(OC)が出力されるようにする。
【００４６】
比較部４３は、第２選択部４６の選択信号(OA)と第１選択部４１の選択信号(IB)とを論理積演算して出力する第１ＡＮＤゲート５３と、第２選択部４６の選択信号(OB)と第１選択部４１の選択信号(IC)とを論理積演算して出力する第２ＡＮＤゲート５４と、第２選択部４６の選択信号(OC)と第１選択部４１の選択信号(IA)とを論理積演算して出力する第３ＡＮＤゲート５５と、前記第１、第２、第３ＡＮＤゲート５３、５４、５５の出力信号を論理合演算して反転して出力するＮＯＲゲート５６と、前記ＮＯＲゲート５６の出力と前記１０２４カウンタ４５の出力とを論理積演算して前記第２選択部４６のクロック信号として出力する第４ＡＮＤゲート５７とで構成される。
【００４７】
このように構成された本発明の第２実施の形態の液晶表示装置のデータ駆動装置の動作を以下に説明する。
【００４８】
本発明の第２実施の形態のデータ駆動装置の動作も本発明の第１実施の形態の動作と同様である。すなわち、３つのメモリ部を備え、各メモリ部が入力モード、保持モード、出力モードにローテーションに動作されるようにする。そして、映像信号の１ラインをＶＧＡモジュールで記録するに所要される時間と、記録された映像信号の１ラインをＸＧＡモジュールで読み出しするのに所要される時間との差（ＸＧＡモジュールの速度がより速い）を利用し、一メモリで同時に書き込み及び読み出しが行われないようにし、読み出そうとするメモリが書き込みモード（入力モード）であれば、その以前のメモリに記録された映像信号データをもう一度読み出す方法を利用して多重-スキャンするように動作する。
【００４９】
このような動作が行われるように制御する制御部２５の具体的な動作を以下に説明する。
【００５０】
まず、第１選択部４１は、入力されるＶＧＡ(640×480)映像信号の水平同期信号を第１の３進カウンタ５２がカウントし、第１デコーダ５１がこれをデコーディングして前記第１メモリ部２１、第２メモリ部２２、第３メモリ部２３の順に反復的にＶＧＡ映像信号が１ラインずつ入力されるように選択信号(IA, IB, IC)を出力する。この過程を１垂直期間の間繰り返し、垂直同期信号が入力されるごとに初期化される。
【００５１】
そして、PLL部44は、入力されるVGA映像信号の水平同期信号を1024個(XGAのデータ駆動クロック)のクロックに逓倍してドットクロック(ICLK)を出力する。なぜならば、ＶＧＡ映像信号は１水平同期期間の間６４０個をサンプリングするが、ＸＧＡ映像信号では１０２４個をサンプリングしなければならないからである。
【００５２】
また、可変発振部４２は、入力されるＶＧＡ映像信号の垂直同期信号(IV-sync)をリセット信号として１垂直同期期間の間７６８個のパルス信号を発振してゲートパルスと出力する。すなわち、ＶＧＡ映像信号は１垂直同期期間の間４６８個のパルスが発振され、ＸＧＡ映像信号をディスプレイするためには１垂直同期期間の間７６８個のパルスが発振されるべきであり、そのパルスが出力モードとして選択されたメモリにおいてデータを読み出す速度となる。１０２４カウンタ４５は、前記可変発振部４２から出力される信号(OCLK)を１０２４進数カウントして、ＸＧＡモジュールのパネルがディスプレイするに必要な水平同期信号(OH-sync)にて出力する。
【００５３】
比較部４３は、第１選択部４１の選択信号(IA, IB, IC)と第２選択部４６の選択信号(OA, OB, OC)とを比較して、信号(OA)と信号(IB)とが同時に選択、又は信号(OB)と信号(IC)とが同時に選択、又は信号(OC)と信号(IA)とが同時に選択される場合には前記１０２４カウンタ４５から出力される信号(OH-sync)が出力されないようにし、その以外には前記１０２４カウンタ４５から出力される信号(OH-sync)が第２選択部４６に出力されるようにする。すなわち、信号(OA)と信号(IB)とが同時に選択されると第１ＡＮＤゲート５３が“ハイ”信号を出力し、信号(OB)と信号(IC)とが同時に選択されると第２ＡＮＤゲート５４が“ハイ”信号を出力し、信号(OC)と信号(IA)とが同時に選択されると第３ＡＮＤゲート５５が“ハイ”信号を出力する。そして、前記第１、第２、第３ＡＮＤゲート中、“ハイ”信号が出力されると、ＮＯＲゲート５６は“ロー”信号を出力するため、第２選択部４６にはクロック信号が入力されない。そして、第２選択部４６は、第１選択部と同様に、クロック端に入力されるパルス信号により第３メモリ部２３、第１メモリ部２１、第２メモリ部２２がローテーションされて出力モードとして動作されるように選択信号を出力する。
【００５４】
上述したように、制御部２５は、初期に第１メモリ部を入力モードに選択し、第３メモリ部を出力モードに選択して、ＶＧＡ映像信号の１ラインを第１メモリ部に記録する。そして、第１メモリ部の入力モードが完了すると、第２メモリ部を入力モードに選択するとともに、第１メモリ部を出力モードに選択する。この際、入力モードはＶＧＡ解像度の速度でメモリに１ラインの映像信号が記録され、出力モードはＸＧＡ解像度の速度で記録された１ラインのデータが読み出されるため、出力モードが入力モードより一層速く進行する。
【００５５】
この際、一メモリ部を同時に入力モードと出力モードとして選択できないようにしたため、第２メモリ部が入力モードとして選択されているうち、第１メモリ部はもう一度出力モードとして選択される。その後、第２メモリ部の入力モードが完了すると、第３メモリ部を入力モードに選択し、第２メモリ部を出力モードに選択する。この際も同様に、第３メモリ部の入力モードの完了より第２メモリ部の出力モードの完了が先になされると、第２メモリ部を出力モードにもう一度選択する。このような制御により、ＶＧＡ映像信号の５本のラインが８つのＸＧＡ映像信号モジュールに多重-スキャンされてディスプレイされる。
【００５６】
【発明の効果】
上述したような本発明の液晶表示装置のデータ駆動装置及び駆動方法においては以下の効果がある。
【００５７】
第１、多重-スキャンに必要な回路構成が比較的に簡単である。
【００５８】
第２、本発明のデータ駆動装置をＬＣＤパネルに取り付けると、別途の回路を追加せず、様々な解像度の映像信号を多重-スキャンすることができる。
【図面の簡単な説明】
【図１】 従来の液晶表示装置のデータ駆動回路の構成ブロック図。
【図２】 図１の１９２×６ビット２-ラインラッチ部の詳細構成図。
【図３】 本発明の第１実施の形態の液晶表示装置のデータ駆動回路の構成ブロック図。
【図４】 図３の中でラッチ部の詳細構成図。
【図５】 図３の中で制御部の詳細構成図。
【図６】 図５の中で比較部の回路的構成図。
【図７】 本発明の第１実施の形態の液晶表示装置のデータ駆動装置の多重-スキャン動作を説明するための説明図。
【図８】 本発明の第２実施の形態の液晶表示装置のデータ駆動装置の概念説明図。
【図９】 本発明の第２実施の形態の液晶表示装置のデータ駆動回路の構成ブロック図。
【図１０】 図９の中で制御部の詳細回路図。
【符号の説明】
１１ シフトレジスタ
１２ ラッチ部
１２ａ、１２ｂ、１２ｃ ラッチ
１３ デジタル／アナログ変換部
１４ データ出力部
１５ 制御部
１６、４１ 第１選択部
１７、４４ ＰＬＬ部
１８、４２ 可変発振部
１９、４３ 比較部
１９ａ、１９ｂ、１９ｃ ＮＡＮＤゲート
１９ｄ、１９ｅ、５３、５４、５５、５７ ＡＮＤゲート
２０、４６ 第２選択部
２１、２２、２３ メモリ部
２４ 出力選択部
２５ 制御部
２６、２８、３０ メモリ
２７、２９、３１ マルチプレクサ
４５、５２、５８ カウンタ
５１、５９ デコーダ
５６ ＮＯＲゲート
６０、６１、６２ インバータ
６３、６４、６５ ＯＲゲート

Claims (14)

  1. キャリ入出力信号をシフティングして出力するシフトレジスタと、
    第1、第2、第3ラッチを備え、前記シフトレジスタから出力されるキャリ入出力信号によって同期され外部から入力されるR、G、Bの映像信号データを順次的に貯蔵したり、貯蔵されたデータを保持(hold)したり、保持された映像信号データを出力したりするラッチ部と、
    前記ラッチ部から出力される映像信号データを外部のPOL信号に基づいてアナログ信号に変換するデジタル/アナログ変換部と、
    前記デジタル/アナログ変換部から出力されるアナログ映像信号を前記POL信号に基づいてLCDパネルに出力するデータ出力部と、
    前記データの入力とデータの出力とが同ラッチで動作されないように前記ラッチ部の3つのラッチの動作を制御する制御部と、
    を備えることを特徴とする液晶表示装置のデータ駆動装置。
  2. 前記制御部は、前記ラッチ部の３つのラッチのうち、データラッチモードとして動作されるラッチを選択するための選択信号を出力する第1選択部と、
    入力される映像信号の水平同期信号を該当LCDモジュールのライン数に分周してドットクロックを出力するPLL部と、
    1垂直同期期間の間LCDモジュールのスキャンライン数のゲートスタートパルスを出力する可変発振部と、
    前記ラッチ部においてデータ出力モードとデータラッチモードとが一ラッチで同時に生じないように比較する比較部と、
    前記比較部から出力された信号に基づいて、前記ラッチ部の3つのラッチのうち、データ出力モードとして動作されるラッチを選択する第2選択部と、
    を備えることを特徴とする請求項1に記載の液晶表示装置のデータ駆動装置。
  3. 第1選択部は、入力される映像信号の水平同期信号をクロック信号とし、垂直同期信号をクリア及びロード信号として、第1ラッチから第3ラッチの順にラッチモードが選択されるように反復的に選択信号を出力するロテータで構成されることを特徴とする請求項2に記載の液晶表示装置のデータ駆動装置。
  4. 第2選択部は、比較部の出力信号をクロック信号とし、入力される映像信号の垂直同期信号をクリア及びロード信号として、第3ラッチ、第1ラッチ、第2ラッチの順にデータ出力モードが選択されるように反復的に選択信号を出力するロテータで構成されることを特徴とする請求項２に記載の液晶表示装置のデータ駆動装置。
  5. 前記比較部は、前記第1選択部から出力される第1ラッチモード選択信号(IN A)と前記第2選択部から出力される第3出力モード選択信号(OUT C)とを論理積演算して反転して出力する第1NANDゲートと、
    前記第1選択部から出力される第2ラッチモード選択信号(IN B)と前記第2選択部から出力される第1出力モード選択信号(OUT A)とを論理積演算して反転して出力する第2NANDゲートと、
    前記第1選択部から出力される第3ラッチモード選択信号(IN C)と前記第2選択部から出力される第2出力モード選択信号(OUT B)とを論理積演算して反転して出力する第3ＮＡＮＤゲートと、
    前記第1、第2、第3NANDゲートから出力される信号を論理積演算して出力する第1ANDゲートと、
    前記第1ANDゲートの出力信号と前記可変発振部の出力信号とを論理積演算して前記第2選択部に出力する第2ANDゲートと、
    を備えることを特徴とする請求項2に記載の液晶表示装置のデータ駆動装置。
  6. 外部の制御に基づいて入力される映像信号の1ライン信号を該当アドレスに記録したり、記録された信号を読み出して出力する第1、第2、第3メモリ部と、
    前記第1、第2、第3メモリ部から出力される映像信号のうち1つの出力信号だけを選択して出力する出力選択部と、
    前記第1、第2、第3メモリ部のうち、1つは入力モードとして動作し、他の1つは保持モードとして動作し、残りの1つは出力モードとして動作するように、各第１、第２、第３メモリ部の書き込み(write)及び読み出し(read)を制御し、前記出力選択部の出力を制御する制御部と、
    を備え、
    該第 1 、第 2 、第 3 メモリ部は、
    前記制御部の制御信号に基づいて読み出しクロックと書き込みクロックのうち 1 つを出力するマルチプレクサと、
    該当メモリの入出力選択信号を論理合演算して出力する OR ゲートと、
    前記制御部の入力選択信号を反転するインバータと、
    前記マルチプレクサの出力をアドレスクロックとし、前記 OR ゲートの出力をアドレスクリア信号として、前記制御部の選択信号を前記インバータを介して入力して制御部の制御に基づいて読み出し又は書き込みするメモリと、
    を備えることを特徴とする液晶表示装置のデータ駆動装置。
  7. 出力選択部は、前記制御部の制御に基づいて前記第1、第2、第3メモリ部のそれぞれから出力されるデータをバッファリングして出力するように3つのステートバッファで構成されることを特徴とする請求項6に記載の液晶表示装置のデータ駆動装置。
  8. 前記制御部は、前記第1、第2、第3メモリ部のうち、1つが入力モードとして動作されうるように選択信号(IA, IB, IC)を出力する第1選択部と、
    入力される映像信号の水平同期信号を該当LCDモジュールのライン数に分周してドットクロックを出力するPLL部と、
    1垂直同期期間の間LCDモジュールのスキャンライン数のゲートスタートパルスを出力する可変発振部と、
    前記可変発振部から出力されるクロック信号を該当LCDモジュールのライン数ほどカウントしてLCDパネルの垂直同期信号として出力する垂直同期信号カウンタと、
    前記メモリ部のうち、1つのメモリ部が同時に入力モードと出力モードとして動作されないように比較する比較部と、
    前記第1、第2、第3メモリ部のうち、1つのメモリ部が出力モードとして動作するように選択信号(OA, OB, OC)を出力する第2選択部と、
    を備えることを特徴とする請求項6に記載の液晶表示装置のデータ駆動装置。
  9. 第1選択部は、入力される映像信号の垂直同期信号をリセット信号とし、水平同期信号をクロック信号として、3進カウントする3進カウンタと、
    3進カウンタから出力される信号をデコーディングして3つのメモリ部のうち1つが入力モードとして動作されるように選択信号(IA, IB, IC)を出力するデコーダと、
    で構成されることを特徴とする請求項8に記載の液晶表示装置のデータ駆動装置。
  10. 第1選択部は、第1メモリ部から第3メモリ部の順に、反復的に入力モードに動作するように、選択信号を出力することを特徴とする請求項8に記載の液晶表示装置のデータ駆動装置。
  11. 第2選択部は、入力される映像信号の垂直同期信号をリセット信号とし、前記比較部の出力信号をクロック信号として、3進カウントする3進カウンタと、
    前記3進カウンタから出力される信号をデコーディングして3つのメモリ部のうち1つが出力モードとして動作されるように選択信号(OA, OB, OC)を出力するデコーダと、
    で構成されることを特徴とする請求項8に記載の液晶表示装置のデータ駆動装置。
  12. 第2選択部は、第3メモリ部、第1メモリ部、第2メモリ部の順に、反復的に出力モードとして動作するように、選択信号を出力することを特徴とする請求項8に記載の液晶表示装置のデータ駆動装置。
  13. 前記比較部は、第2選択部の第1メモリ部選択信号(OA)と第1選択部の第2メモリ部選択信号(IB)とを論理積演算する第1ANDゲートと、
    前記第2選択部の第2メモリ部選択信号(OB)と第1選択部の第3メモリ部選択信号(IC)とを論理積演算して出力する第2ANDゲートと、
    前記第2選択部の第3メモリ部選択信号(OC)と第1選択部の第1メモリ部選択信号(IA)とを論理積演算して出力する第3ANDゲートと、
    第1、第2、第3ANDゲートの出力信号を論理合演算して反転するNORゲートと、
    前記NORゲートの出力と前記垂直同期信号カウンタの出力とを論理積演算して前記第2選択部のクロック信号として出力する第4ANDゲートと、
    を備えることを特徴とする請求項8に記載の液晶表示装置のデータ駆動装置。
  14. 第1、第2、第3メモリ部を備え、解像度が異なる映像信号をディスプレイする液晶表示装置のデータ駆動方法において、
    入力モードは第1メモリから第3メモリの順に反復的に選択されるようにするとともに、出力モードは第3メモリから第1、第2メモリの順に反復的に選択されるように設定する第1段階と、
    入力の速度と出力の速度との差により、入力モードとして動作されているメモリを出力モードに選択すべき場合ごとに、その以前に出力モードとして選択したメモリを再度出力モードに選択する第2段階と、
    前記過程を入力される映像信号の垂直同期期間の間繰り返す第3段階と、
    を備えることを特徴とする液晶表示装置のデータ駆動方法。
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