JPH10254418A - 液晶表示装置のデータ駆動装置及び駆動方法 - Google Patents

液晶表示装置のデータ駆動装置及び駆動方法

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JPH10254418A
JPH10254418A JP9280381A JP28038197A JPH10254418A JP H10254418 A JPH10254418 A JP H10254418A JP 9280381 A JP9280381 A JP 9280381A JP 28038197 A JP28038197 A JP 28038197A JP H10254418 A JPH10254418 A JP H10254418A
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Abstract

(57)【要約】 （修正有） 【課題】 パネルと異なるビデオソースを拡大及び縮小
して画面上に好適なサイズにディスプレイすることので
きる多重-スキャン機能を内蔵した液晶表示装置のデー
タ駆動装置及び駆動方法を提供。 【解決手段】 液晶表示装置のデータ駆動装置は、外部
の制御に基づいて入力される映像信号の１ライン信号を
該当アドレスに記録したり、記録された信号を読み出し
て出力する第１、第２、第３メモリ部２１，２２，２３
と、前記第１、第２、第３メモリ部のうち１つの出力信
号だけを選択して出力する出力選択部２４と、前記第
１、第２、第３メモリ部のうち、１つは入力モードとし
て動作し、他の１つは保持モードとして動作し、残りの
１つは出力モードとして動作するように、各第１、第
２、第３メモリ部の書き込み及び読み出しを制御し、前
記出力選択部の出力を制御する制御部２５とを備えるこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置(TFT
-LCD)に係り、特に多重-スキャン(Multi-Scan)機能を内
蔵した液晶表示装置のデータ駆動装置(Source Driver)
及び駆動方法に関するものである。
【０００２】
【従来の技術】一般に、“多重-スキャン”とは、高解
像度のＬＣＤパネル(panel)上に低解像度（下位ビデオ
モード）のビデオ信号を垂直方向(vertical direction)
に拡大してディスプレイすることである。水平方向(hor
izontal direction)の拡大がサンプリング比(sampling
rate)を高めることにより比較的に容易になされること
に対して、フレームメモリ(frame memory)等を用いて画
像データを垂直方向に拡大する方法は容易ではない。勿
論、高解像度のビデオソースを縮小して低解像度のＬＣ
Ｄパネルにディスプレイすることも多重-スキャンに含
まれ、これはビデオソースデータを一部取り除くことに
より可能である。しかし、従来の液晶表示装置のデータ
駆動装置は、常にＬＣＤモジュールにあたる解像度の映
像信号を駆動ＩＣへ供給すべき、高解像度のＬＣＤモジ
ュール上に低解像度のビデオソースをディスプレイする
ためには、外部で別途で映像信号の解像度をディスプレ
イしようとするＬＣＤモジュールにあわせて変換すべき
であった。
【０００３】以下、従来の液晶表示装置のデータ駆動回
路を添付図面に基づき説明する。
【０００４】図１は従来の液晶表示装置のデータ駆動装
置のブロック構成図であり、１９２-出力６-ビットのグ
レースケール(gray-scale)のデータ駆動ＩＣの内部構造
図である。図２は図１の１９２×６ビット２-ラインラ
ッチ部の詳細構成図である。
【０００５】従来の液晶表示装置のデータ駆動装置は、
図１に示すように、外部のクロック信号に基づいてキャ
リ入出力信号(carry I/O)を両方向にシフティング(shif
ting)して出力する６４ビット両方向シフトレジスタ(64
bits Bidirectional ShiftResistor)１と、前記６４ビ
ット両方向シフトレジスタ１から出力されるキャリ入出
力信号に基づいて、外部から入力されるＲ、Ｇ、Ｂの映
像信号データ（それぞれ６ビット）を順次に貯蔵した
り、外部のロード(load)信号に基づいて貯蔵されたデー
タを出力する１９２×６ビット２-ラインラッチ部(192
×6 bits 2-lineLatch)２と、前記１９２×６ビット２-
ラインラッチ部２から出力される映像信号データを外部
のＰＯＬ信号に基づいてアナログ信号に変換する１９２
×６ビットデジタル／アナログ変換部(192×6 bits Dig
ital/Analog Converter)３と、前記１９２×６ビットデ
ジタル／アナログ変換部３から出力するアナログ映像信
号を外部のＰＯＬ信号に基づいてＴＦＴ−ＬＣＤパネル
に出力する１９２データ出力部(192 Data Output Circu
its)４とで構成される。
【０００６】上記のように構成された従来の液晶表示装
置のデータ駆動装置の１９２×６ビット２-ラインラッ
チ部２の詳細な構成は図２に示す。
【０００７】すなわち、１９２×６ビット２ラインラッ
チ部２は２つのラッチ（第１ラッチ２ａ、第２ラッチ２
ｂ）で構成され、各ラッチ２ａ、２ｂはＲ、Ｇ、Ｂの映
像信号をそれぞれラッチするために１９２×６ビットラ
ッチ又はレジスタを３つを必要とする。そして、外部か
ら入力されるロード信号に基づいて第１ラッチ部２ａが
貯蔵するとき、第２ラッチ部２ｂは貯蔵されたデータを
１９２×６ビットデジタル／アナログ変換部３へ出力
し、第２ラッチ部２ｂが貯蔵するとき、第１ラッチ部２
ａは貯蔵されたデータを出力するように構成され、ライ
ンごとに貯蔵し出力する機能を交互に行うようにした。
【０００８】このような従来の液晶表示装置のデータ駆
動回路の動作を以下に説明する。
【０００９】まず、ディスプレイしようとするＬＣＤモ
ジュールがＶＧＡ(640×480の画像）である場合には前
記図１で説明した駆動ＩＣが少なくとも１０個が必要で
あり、ＬＣＤモジュールがＸＧＡ(1024×768の画像）で
ある場合には前記駆動ＩＣが少なくとも１６個が必要で
ある。なぜならば、ＶＧＡモジュールは６４０×３＝１
９２０のドットで構成され、図１に示す駆動ＩＣは１９
２-出力で、Ｒ、Ｇ、Ｂ信号が１つのピクセルを構成す
るため、１９２０のドット数を得るためには１０個(192
×10=1920)が必要である。ＸＧＡモジュールは１０２４
×３＝３０７２のドットで構成されるため１６個(192×
16=3072)が必要である。
【００１０】このように、従来にはＬＣＤモジュールに
応じて必要な数ほどの駆動ＩＣをＬＣＤパネルに取り付
け、そのモジュールにあう映像信号をデータ駆動ＩＣに
印加しなければならない。このため、外部から入力され
る映像信号がＬＣＤモジュールにあわせて印加される
と、ラッチ部２ではロード信号に基づいて第１ラッチと
第２ラッチとが交互に入力されたデータをラッチして貯
蔵したり、貯蔵されたデータを出力する。そして、前記
ラッチ部２から出力されるデータは、デジタル／アナロ
グ変換部３でアナログ信号に変換され、データ出力部４
を介してＬＣＤパネルの各データラインに印加される。
【００１１】
【発明が解決しようとする課題】しかし、上記の従来の
液晶表示装置のデータ駆動回路においては以下の問題点
があった。
【００１２】第１、従来の液晶表示装置のデータ駆動回
路は、ＬＣＤモジュールにあわせて駆動ＩＣを具備すべ
きであり、該モジュールにあう映像信号を駆動ＩＣに供
給しなければディスプレイされないため、多重-スキャ
ン機能でディスプレイすることができなかった。
【００１３】第２、駆動ＩＣを交替又は追加せず、モジ
ュールにあわない映像信号をディスプレイする場合に
は、外部に別途のモジュール変換装置を追加すべきであ
る。
【００１４】本発明は、上記の問題点を解決するために
なされたもので、パネルと異なるビデオソースを拡大及
び縮小して画面上に好適なサイズにディスプレイするこ
とのできる多重-スキャン機能を内蔵した液晶表示装置
のデータ駆動装置及び駆動方法を提供することにその目
的がある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の液晶表示装置のデータ駆動装置は、外部の
制御に基づいて入力される映像信号の１ライン信号を該
当アドレスに記録したり、記録された信号を読み出して
出力する第１、第２、第３メモリ部と、前記第１、第
２、第３メモリ部のうち１つの出力信号だけを選択して
出力する出力選択部と、前記第１、第２、第３メモリ部
のうち、１つは入力モードとして動作し、他の１つは保
持モードとして動作し、残りの１つは出力モードとして
動作するように、各第１、第２、第３メモリ部の書き込
み及び読み出しを制御し、前記出力選択部の出力を制御
する制御部とを備えることを特徴とする。
【００１６】また、上記の目的を達成するための本発明
の液晶表示装置のデータ駆動方法は、第１、第２、第３
メモリ部を備え、解像度の異なる映像信号をディスプレ
イする液晶表示装置のデータ駆動方法において、入力モ
ードは第１メモリから第３メモリの順に反復的に選択さ
れるようにするとともに、出力モードは第３メモリから
第１、第２メモリの順に反復的に選択されるように設定
する第１段階と、入力の速度と出力の速度との差によ
り、入力モードとして動作されているメモリを出力モー
ドに選択すべき場合ごとに、その以前に出力モードとし
て選択したメモリを再度出力モードに選択する第２段階
とを備えることを特徴とする。
【００１７】
【発明の実施の形態】以下、このような本発明の液晶表
示装置のデータ駆動装置及び駆動方法を添付図面に基づ
き詳細に説明する。
【００１８】図３は本発明の第１実施の形態の液晶表示
装置のデータ駆動装置の構成ブロック図であり、１９２
-出力６-ビットのサイズ(Gray-Scale)を例に取った。図
４は図３のラッチ部の詳細構成図で、図５は図３の制御
部の詳細構成図で、図６は図５の比較部の回路的構成図
である。
【００１９】本発明の液晶表示装置のデータ駆動装置
は、図３に示すように、外部のクロック信号に基づいて
キャリ入出力信号を両方向にシフティングして出力する
６４ビット両方向シフトレジスタ(64 bits Bidirection
al Shift Resistor)１１と、３つのラッチ（第１ラッ
チ、第２ラッチ及び第３ラッチ）からなり、外部の制御
信号に基づいて、各ラッチ別に前記６４ビット両方向シ
フトレジスタ１１から出力されるキャリ入出力信号によ
って同期され外部から入力されるＲ、Ｇ、Ｂの映像信号
データ（それぞれ６ビット）を順次的に貯蔵したり（デ
ータラッチモード;data latch mode）、貯蔵されたデー
タを保持したり（データ保持モード; datahold mod
e）、保持された映像信号データを出力する（データ出
力モード; dataoutput mode）ラッチ部１２と、前記ラ
ッチ部１２から出力される映像信号データを外部のＰＯ
Ｌ信号に基づいてアナログ信号に変換する１９２×６ビ
ットデジタル／アナログ変換部(192×6 bits Digital/A
nalog Converter)１３と、前記１９２×６ビットデジタ
ル／アナログ変換部１３から出力するアナログ映像信号
を外部のＰＯＬ信号に基づいてＴＦＴ−ＬＣＤパネルに
出力する１９２データ出力部(192 Data Output Circuit
s)１４と、前記１９２×６ビット３-ラインラッチ部１
２のデータの入力、出力、及び保持を制御する制御部１
５とで構成される。
【００２０】ここで、ラッチ部１２の３つのラッチは、
一例として１９２×６ビット３-ラインメモリを用いた
ものを図示した。すなわち、ラッチ部１２は図４のよう
に３つのラッチ（第１ラッチ１２ａ、第２ラッチ１２
ｂ、第３ラッチ１２ｃ）で構成され、各ラッチ１２ａ、
１２ｂ、１２ｃは入力されるＲ、Ｇ、Ｂの映像信号デー
タをそれぞれラッチするようになっており、制御部１５
の制御信号に基づいてデータラッチモード、データ保持
モード、データ出力モードを反復的に行うように構成さ
れている。
【００２１】そして、制御部１５の構成は図５のようで
ある。
【００２２】すなわち、制御部１５は、映像信号の水平
同期信号をクロック信号とし、垂直同期信号をクリア及
びロード(clear & load)信号として、前記ラッチ部１２
の３つのラッチのうち、データラッチモードとして動作
されるラッチを選択するための選択信号を出力する第１
選択部１６と、入力される映像信号の水平同期信号を該
当ＬＣＤモジュールのライン数(1024×769の場合、1024
本）に分周してドットクロック(dot clock)或いはマス
タクロック(master clock)を出力するためのＰＬＬ部１
７と、周波数を可変して垂直方向の拡大及び縮小がなさ
れるように、１垂直同期期間の間、ＬＣＤモジュールの
スキャンライン数(1024×768の場合、768本）のゲート
スタートパルス(gate start pulse)を出力する可変発振
部１８と、前記ラッチ部１２においてデータ出力モード
とデータラッチモードとが一ラッチで同時に行われない
ようにする比較部１９と、前記比較部１９から出力され
る信号をクロック信号とし、垂直同期信号をクリア＆ロ
ード信号として、前記ラッチ部１２の３つのラッチのう
ち、データ出力モードとして動作されるラッチを選択す
る第２選択部２０とで構成される。
【００２３】ここで、比較部１９は図６のようである。
【００２４】すなわち、前記第１選択部１６から出力さ
れる第１ラッチモード選択信号(INA)と前記第２選択部
２０から出力される第３出力モード選択信号(OUT C)と
を論理積演算し反転して出力する第１ＮＡＮＤゲート１
９ａと、前記第１選択部１６から出力される第２ラッチ
モード選択信号(IN B)と前記第２選択部２０から出力さ
れる第１出力モード選択信号(OUT A)とを論理積演算し
反転して出力する第２ＮＡＮＤゲート１９ｂと、前記第
１選択部１６から出力される第３ラッチモード選択信号
(IN C)と前記第２選択部２０から出力される第２出力モ
ード選択信号(OUT B)とを論理積演算し反転して出力す
る第３ＮＡＮＤゲート１９ｃと、前記第１、第２、第３
ＮＡＮＤゲート１９ａ、１９ｂ、１９ｃから出力される
信号を論理積演算して出力する第１ＡＮＤゲート１９ｄ
と、前記第１ＡＮＤゲート１９ｄの出力信号と前記可変
発振部１８の出力信号とを論理積演算して前記第２選択
部２０のクロック信号として出力する第２ＡＮＤゲート
１９ｅとで構成される。
【００２５】このように構成された本発明の第１実施の
形態の液晶表示装置のデータ駆動装置の動作を以下に説
明する。
【００２６】図７は本発明の第１実施の形態の液晶表示
装置のデータ駆動装置の多重-スキャン動作を説明する
ための説明図である。本発明の液晶表示装置のデータ駆
動装置の動作をより理解しやすく説明するために、ＸＧ
Ａ解像度(1024×768)を有するＬＣＤパネルにＶＧＡ解
像度(640×480)の映像信号データをディスプレイする方
法を一例として説明する。
【００２７】まず、第１選択部１６は、ＶＧＡ解像度の
映像信号の水平同期信号(H-sync)をクロック信号とし
て、水平同期信号(H-sync)があるごとに、前記ラッチ部
１２の第１、第２、第３ラッチ１２ａ、１２ｂ、１２ｃ
を順次的にデータラッチモードにローテーションされる
ように選択する。この際、最初に第１ラッチ１２ａが選
択されるようにし、第２ラッチ１２ｂ、第３ラッチ１２
ｃの順にローテーションされるようにし、このように繰
り返される過程において垂直同期信号(V-sync)が入力さ
れると初期化されて再度第１ラッチ１２ａが動作される
ようにする。
【００２８】そして、ＰＬＬ部１７は、入力されるＶＧ
Ａ映像信号の水平同期信号(H-sync)を１０２４に分周し
て本発明のデータ駆動装置のドットクロック信号(Dot C
lockSignal)にて出力する。このように、第１選択部１
６が３つのラッチのうち１つを選択してラッチモードに
動作されるようにするとともに、第２選択部２０でも３
つのラッチのうち出力モードに動作されるラッチを選択
する。第２選択部２０の動作も初期化されて、最初に第
３ラッチ１２ｃが出力モードに動作されるようにし、第
１、第２ラッチ１２ａ、１２ｂの順にローテーションさ
れるようにし、可変発振部１８と比較部１９の制御によ
って次のように動作される。
【００２９】すなわち、第１選択部１６は初期化される
と第１ラッチ１２ａをデータラッチモードに選択し、第
２選択部２０は第３ラッチ１２ｃをデータ出力モードに
選択する。そして、可変発振部１８は１垂直同期期間の
間ＸＧＡ解像度がディスプレイされうるように７６８個
のゲートスタートパルスを出力する。
【００３０】比較部１９は、現在の第１選択部１６の選
択信号と第２選択部２０の選択信号とを論理演算して前
記可変発振部１８からのクロック信号が出力されるよう
にする。すなわち、図７に示すように、初期に第１選択
部１６から第１ラッチ１２ａがデータラッチモードに動
作されるように選択信号(IN A)を出力し、第２選択部２
０からは第３ラッチがデータ出力モードに動作されるよ
うに選択信号(OUT C)を出力しているため、比較部１９
の第１ＮＡＮＤゲート１９ａが“ロー（Ｌ）”信号を出
力する。このため、第２、第３ＮＡＮＤゲート１９ｂ、
１９ｃの出力に拘わらず、第１ＡＮＤゲート１９ｄと第
２ＡＮＤゲート１９ｅから“ロー”信号を出力するた
め、第２選択部２０にクロック信号が印加されない。よ
って、第２選択部２０は第３ラッチ１２ｃをデータ出力
モードに動作させる。しかし、第３ラッチ１２ｃにはデ
ータが貯蔵されていないから、出力データはない。
【００３１】このように、第１選択部１６が第１ラッチ
１２ａをデータラッチモードとして選択し、第１ラッチ
１２ａに一番目の１ラインの入力映像信号が貯蔵される
と、次の水平同期信号に同期されて第２ラッチ１２ｂを
データラッチモードに選択し、２番目の１ラインの入力
映像信号が第２ラッチ１２ｂ貯蔵されるようにする。こ
の際、比較部１９は、今、第１選択部１６が第２ラッチ
１２ｂをデータラッチモードに選択(IN B)しており、第
２選択部２０は第３ラッチ１２ｃをデータ出力モードに
選択(OUT C)しているため、第１、第２、第３ＮＡＮＤ
ゲート１９ａ、１９ｂ、１９ｃが全部“ハイ（Ｈ）”信
号を出力し、第１ＡＮＤゲート１９ｄも“ハイ”信号を
出力するようになって、第２ＡＮＤゲート１９ｅが前記
可変発振部１８のパルスを第２選択部２０に出力する。
よって、第２選択部２０は前記第２ＡＮＤゲート１９ｅ
から出力されるパルスが入力される瞬間に第１ラッチ１
２ａがデータ出力モードとして動作されるように選択信
号(OUT A)を出力するため第２ラッチ１２ｂはデータラ
ッチモードに動作され、第１ラッチ１２ａはデータ出力
モードに動作され、その瞬間に前記比較部１９の第２Ｎ
ＡＮＤゲート１９ｂには選択信号(IN B)と選択信号(OUT
A)が“ハイ”と入力されるため、比較部１９はクロッ
ク信号を出力しない。
【００３２】このように、同じ時間に第１ラッチ１２ａ
はデータ出力モード、第２ラッチ１２ｂはデータラッチ
モードとして動作を行うが、第２ラッチ１２ｂでは入力
される映像信号のＶＧＡ解像度(640×480)の速度でデー
タがラッチされ、第１ラッチ１２ａではＸＧＡ解像度(1
024×768)の速度でデータが出力されるため、入力され
る映像信号の二番目の１ラインが第２ラッチ１２ｂに全
部ラッチされる前に、第１ラッチ１２ａにラッチされた
一番目の１ラインの映像信号はデジタル／アナログ変換
部１３へ出力される。しかし、第１ラッチ１２ａにラッ
チされたデータが全部出力されても、比較部１９から第
２選択部２０にクロック信号を出力しないので、第２選
択部２０は続いて第１ラッチ１２ａがデータ出力モード
として動作されるように選択信号(OUT A)を出力する。
よって、図７に示すように、第２ラッチ１２ｂがデータ
をラッチしているうち、第１ラッチ１２ａにラッチされ
たデータを２度出力するようになる。
【００３３】そして、第２ラッチ１２ｂに二番目の１ラ
インの映像信号が完全にラッチされ、次の水平同期信号
が入力されると、第１選択部１６は第３ラッチ１２ｃが
データラッチモードに動作されるように選択信号(IN C)
を出力し、その瞬間に比較部１９は選択信号(IN C, OUT
A)が“ハイ”、残りは“ロー”であるため、クロック
信号を第２選択部２０に出力する。従って、上述のよう
な方法で、第２選択部２０は第２ラッチ１２ｂがデータ
出力モードに動作されるように選択信号(OUT B)を出力
し、この際、比較部１９の第３ＮＡＮＤゲート１９ｃが
“ロー”信号を出力して第２選択部２０にはクロック信
号が印加されない。
【００３４】このような方法により、第３ラッチ１２ｃ
のデータラッチが完全に行われなかった状態で、第２ラ
ッチにラッチされたデータが全て出力されると、もう一
度第２ラッチにラッチされたデータを出力し、第１選択
部１６が第１ラッチ１２ａをデータラッチモードに選択
すると、第２選択部２０は第３ラッチ１２ｃがデータ出
力モードに動作されるようにする。この際、時間上で、
第３ラッチ１２ｃにラッチされたデータが出力されてい
るとき、第１ラッチ１２ａには１ラインの入力映像信号
データが全部ラッチされた後、第２ラッチ１２ｂにその
次のラインのデータをラッチしているため、第３ラッチ
１２ｃにラッチされたデータは一度だけ出力され、第１
ラッチ１２ａにラッチされたデータを出力するようにな
る。この方法で入力されるＶＧＡ解像度を有する映像信
号の５本のラインは８本のラインに多重-スキャンされ
て、ついには４８０-ラインが７６８-ラインにディスプ
レイされる。
【００３５】図８は本発明の第２実施の形態の液晶表示
装置のデータ駆動装置の概念説明図であり、図９は第２
実施の形態の液晶表示装置のデータ駆動回路の構成ブロ
ック図であり、図１０は図９の制御部の詳細回路図であ
る。本発明の第２実施の形態の液晶表示素子のデータ駆
動装置の駆動方法は本発明の第１実施の形態と同様であ
るが、駆動装置は違う。
【００３６】本発明の第２実施の形態の液晶表示装置の
データ駆動装置は、図８に示すように、３つのラインメ
モリを備え、マルチプレクサとデマルチプレクサを用い
て入力モード、保持モード、出力モードにローテーショ
ンしながら動作するようにスイッチングして、本発明の
第１実施の形態と同様に多重-スキャン可能にしたもの
である。ここで、ラインメモリの代わりに、ＳＲＡＭ又
はＤＲＡＭなどのメモリを使用してもよい。
【００３７】そして、第１実施の形態と同様に、ＸＧＡ
解像度のパネルにＶＧＡ解像度の映像信号をディスプレ
イするのを仮定して説明し、Ｒ、Ｇ、Ｂの映像信号のそ
れぞれに対して同じ構造のデータ駆動装置が必要である
が、１つのカラー信号のみを説明する。
【００３８】本発明の第２実施の形態の液晶表示装置の
データ駆動装置の構成は、図９に示すように、第１メモ
リ２６と第１マルチプレクサ２７とからなり、外部の制
御信号に基づいて入力される映像信号の１ライン信号を
該当アドレスに記録(write)したり、記録された信号を
読み出して出力する第１メモリ２１と、第２メモリ２８
と第２マルチプレクサ２９とからなり、外部の制御信号
に基づいて入力される映像信号の１ライン信号を該当ア
ドレスに記録したり、記録された信号を読み出して出力
する第２メモリ２２と、第３メモリ３０と第３マルチプ
レクサ３１とからなり、外部の制御信号に基づいて入力
される映像信号の１ライン信号を該当アドレスに記録し
たり、記録された信号を読み出して出力する第３メモリ
２３と、３状バッファ(Tri-State Buffer)３２、３３、
３４からなり、前記第１、第２、第３メモリ部２１、２
２、２３から出力される映像信号のうち１つの出力信号
だけを選択して出力する出力選択部２４と、入力される
ＶＧＡ解像度の映像信号の垂直同期信号(IV-sync)と水
平同期信号(IH-sync)を入力されて前記第１、第２、第
３メモリ部２１、２２、２３のうち１つは入力モードに
動作し、他の１つは保持モードに動作し、残りは出力モ
ードに動作するように各メモリ部２１、２２、２３のメ
モリ２６、２８、３０の動作（読み出し又は書き込み）
と、各マルチプレクサ２７、２９、３１の出力及び出力
選択部の出力を制御する制御部２５とで構成される。
【００３９】ここで、各メモリ部の構成を以下に詳細に
説明する。
【００４０】すなわち、各メモリ部２６、２８、３０の
入力端(IN)にはＶＧＡ映像信号が入力され、読み出し／
書き込み端(read/write)には制御部２５の選択信号がイ
ンバータ６０、６１、６２を介して印加され、アドレス
クロック端(address clock)にはマルチプレクサ２７、
２９、３１の出力信号が入力され、出力端(OUT)は出力
選択部２４に連結されている。そして、各メモリ２６、
２８、３０のアドレスクリア端(address clear)にはＯ
Ｒゲート６３、６４、６５を介して該当メモリの入力と
出力選択信号の論理合演算信号が入力される。そして、
各マルチプレクサ２７、２９、３１の入力端には入力ク
ロック信号(ICLK)と出力クロック信号(OCLK)とが入力さ
れ、選択端(select)には制御部２５の選択信号が入力さ
れる。ここで、入力クロック信号(ICLK)は、入力される
ＶＧＡ映像信号の水平同期信号をＰＬＬに分周して得た
サンプリングクロック(sampling clock)で、１水平期間
の間、１０２４個をサンプリング可能にしたものであ
る。そして、出力クロック信号(OCLK)は、ＬＣＤパネル
を駆動するためにメモリからデータを読み出しするクロ
ックで、駆動ＩＣへ入力されるクロックである。
【００４１】一方、制御部２５の構成は図１０のようで
ある。
【００４２】すなわち、第１の３進カウンタ５１と第１
デコーダ５２とからなり、入力されるＶＧＡ映像信号の
水平同期信号(IH-sync)をクロック信号とし、ＶＧＡ映
像信号の垂直同期信号(IV-sync)をリセット信号とし
て、前記第１、第２、第３メモリ部２１、２２、２３の
うち１つが入力モードに動作されうるように選択信号(I
A, IB, IC)を出力する第１選択部４１と、入力されるＶ
ＧＡ映像信号の水平同期信号(IH-sync)を１０２４個に
分周して１水平期間の間１０２４個がサンプリングでき
るようにクロック信号(ICLK)を出力するＰＬＬ部４４
と、入力されるＶＧＡ映像信号の垂直同期信号(IV-syn
c)をリセット信号として１垂直期間の間７６８個のゲー
トスタートパルス信号(OCLK)を発振する可変発振部４２
と、前記可変発振部４２から出力されるクロック信号を
１０２４個カウントしてＬＣＤパネルの垂直同期信号(O
H-sync)として出力する１０２４カウンタ４５と、４つ
のＡＮＤゲート５３、５４、５５、５７と１つのＮＯＲ
ゲート５６とからなり、前記第１選択部の選択信号(IA,
IB, IC)と後述する第２選択部の選択信号(OA, OB, OC)
とを１次的に論理演算し、前記１０２４カウンタの出力
パルス信号を２次的に論理演算して、前記メモリ部のう
ち１つのメモリ部が同時に入力モードと出力モードとに
動作されないように比較する比較部４３と、第２の３進
カウンタ５８と第２デコーダ５９とからなり、入力され
るＶＧＡ映像信号の垂直同期信号(IV-sync)をリセット
信号とし、前記比較部４３の出力信号をクロック信号と
して、前記第１、第２、第３メモリ部２１、２２、２３
のうち１つのメモリ部が出力モードに動作するように選
択信号(OA, OB, OC)を出力する第２選択部４６とで構成
される。
【００４３】前記制御部２５の構成を以下に詳細に説明
する。
【００４４】第１選択部４１は、入力されるＶＧＡ映像
信号の垂直同期信号をリセット信号とし、水平同期信号
をクロック信号として、３進カウントして出力する第１
の３進カウンタ５２と、前記第１の３進カウンタ５２か
ら出力される信号をデコーディングして３つのメモリ部
のうち１つが入力モードに動作されるように選択信号(I
A, IB, IC)を出力する第１デコーダ５１とで構成され
る。ここで、選択信号(IA)は第１メモリ部２１を入力モ
ードに動作させるための選択信号であり、選択信号(IB)
は第２メモリ部２２を入力モードに動作させるための選
択信号であり、選択信号(IC)は第３メモリ部２３を入力
モードに動作させるための選択信号であり、初期には常
に選択信号(IA)が出力されるようにする。
【００４５】第２選択部４６は、入力されるＶＧＡ映像
信号の垂直同期信号をリセット信号とし、前記比較部４
３の出力信号をクロック信号として、３進カウントして
出力する第２の３進カウンタ５８と、前記第２の３進カ
ウンタ５２から出力される信号をデコーディングして３
つのメモリ部のうち１つが出力モードに動作されるよう
に選択信号(OA, OB, OC)を出力する第２デコーダ５１と
で構成される。ここで、選択信号(OA)は第１メモリ部２
１を出力モードに動作させるための選択信号であり、選
択信号(OB)は第２メモリ部２２を出力モードに動作させ
るための選択信号であり、選択信号(OC)は第３メモリ部
２３を出力モードに動作させるための選択信号であり、
初期には常に選択信号(OC)が出力されるようにする。
【００４６】比較部４３は、第２選択部４６の選択信号
(OA)と第１選択部４１の選択信号(IB)とを論理積演算し
て出力する第１ＡＮＤゲート５３と、第２選択部４６の
選択信号(OB)と第１選択部４１の選択信号(IC)とを論理
積演算して出力する第２ＡＮＤゲート５４と、第２選択
部４６の選択信号(OC)と第１選択部４１の選択信号(IA)
とを論理積演算して出力する第３ＡＮＤゲート５５と、
前記第１、第２、第３ＡＮＤゲート５３、５４、５５の
出力信号を論理合演算して反転して出力するＮＯＲゲー
ト５６と、前記ＮＯＲゲート５６の出力と前記１０２４
カウンタ４５の出力とを論理積演算して前記第２選択部
４６のクロック信号として出力する第４ＡＮＤゲート５
７とで構成される。
【００４７】このように構成された本発明の第２実施の
形態の液晶表示装置のデータ駆動装置の動作を以下に説
明する。
【００４８】本発明の第２実施の形態のデータ駆動装置
の動作も本発明の第１実施の形態の動作と同様である。
すなわち、３つのメモリ部を備え、各メモリ部が入力モ
ード、保持モード、出力モードにローテーションに動作
されるようにする。そして、映像信号の１ラインをＶＧ
Ａモジュールで記録するに所要される時間と、記録され
た映像信号の１ラインをＸＧＡモジュールで読み出しす
るのに所要される時間との差（ＸＧＡモジュールの速度
がより速い）を利用し、一メモリで同時に書き込み及び
読み出しが行われないようにし、読み出そうとするメモ
リが書き込みモード（入力モード）であれば、その以前
のメモリに記録された映像信号データをもう一度読み出
す方法を利用して多重-スキャンするように動作する。
【００４９】このような動作が行われるように制御する
制御部２５の具体的な動作を以下に説明する。
【００５０】まず、第１選択部４１は、入力されるＶＧ
Ａ(640×480)映像信号の水平同期信号を第１の３進カウ
ンタ５２がカウントし、第１デコーダ５１がこれをデコ
ーディングして前記第１メモリ部２１、第２メモリ部２
２、第３メモリ部２３の順に反復的にＶＧＡ映像信号が
１ラインずつ入力されるように選択信号(IA, IB, IC)を
出力する。この過程を１垂直期間の間繰り返し、垂直同
期信号が入力されるごとに初期化される。
【００５１】そして、ＰＬＬ部４４は、入力されるＶＧ
Ａ映像信号の水平同期信号を１０２４個（ＸＧＡのデー
タ駆動クロック）のクロックに分周してドットクロック
(ICLK)を出力する。なぜならば、ＶＧＡ映像信号は１水
平同期期間の間６４０個をサンプリングするが、ＸＧＡ
映像信号では１０２４個をサンプリングしなければなら
ないからである。
【００５２】また、可変発振部４２は、入力されるＶＧ
Ａ映像信号の垂直同期信号(IV-sync)をリセット信号と
して１垂直同期期間の間７６８個のパルス信号を発振し
てゲートパルスと出力する。すなわち、ＶＧＡ映像信号
は１垂直同期期間の間４６８個のパルスが発振され、Ｘ
ＧＡ映像信号をディスプレイするためには１垂直同期期
間の間７６８個のパルスが発振されるべきであり、その
パルスが出力モードとして選択されたメモリにおいてデ
ータを読み出す速度となる。１０２４カウンタ４５は、
前記可変発振部４２から出力される信号(OCLK)を１０２
４進数カウントして、ＸＧＡモジュールのパネルがディ
スプレイするに必要な水平同期信号(OH-sync)にて出力
する。
【００５３】比較部４３は、第１選択部４１の選択信号
(IA, IB, IC)と第２選択部４６の選択信号(OA, OB, OC)
とを比較して、信号(OA)と信号(IB)とが同時に選択、又
は信号(OB)と信号(IC)とが同時に選択、又は信号(OC)と
信号(IA)とが同時に選択される場合には前記１０２４カ
ウンタ４５から出力される信号(OH-sync)が出力されな
いようにし、その以外には前記１０２４カウンタ４５か
ら出力される信号(OH-sync)が第２選択部４６に出力さ
れるようにする。すなわち、信号(OA)と信号(IB)とが同
時に選択されると第１ＡＮＤゲート５３が“ハイ”信号
を出力し、信号(OB)と信号(IC)とが同時に選択されると
第２ＡＮＤゲート５４が“ハイ”信号を出力し、信号(O
C)と信号(IA)とが同時に選択されると第３ＡＮＤゲート
５５が“ハイ”信号を出力する。そして、前記第１、第
２、第３ＡＮＤゲート中、“ハイ”信号が出力される
と、ＮＯＲゲート５６は“ロー”信号を出力するため、
第２選択部４６にはクロック信号が入力されない。そし
て、第２選択部４６は、第１選択部と同様に、クロック
端に入力されるパルス信号により第３メモリ部２３、第
１メモリ部２１、第２メモリ部２２がローテーションさ
れて出力モードとして動作されるように選択信号を出力
する。
【００５４】上述したように、制御部２５は、初期に第
１メモリ部を入力モードに選択し、第３メモリ部を出力
モードに選択して、ＶＧＡ映像信号の１ラインを第１メ
モリ部に記録する。そして、第１メモリ部の入力モード
が完了すると、第２メモリ部を入力モードに選択すると
ともに、第１メモリ部を出力モードに選択する。この
際、入力モードはＶＧＡ解像度の速度でメモリに１ライ
ンの映像信号が記録され、出力モードはＸＧＡ解像度の
速度で記録された１ラインのデータが読み出されるた
め、出力モードが入力モードより一層速く進行する。
【００５５】この際、一メモリ部を同時に入力モードと
出力モードとして選択できないようにしたため、第２メ
モリ部が入力モードとして選択されているうち、第１メ
モリ部はもう一度出力モードとして選択される。その
後、第２メモリ部の入力モードが完了すると、第３メモ
リ部を入力モードに選択し、第２メモリ部を出力モード
に選択する。この際も同様に、第３メモリ部の入力モー
ドの完了より第２メモリ部の出力モードの完了が先にな
されると、第２メモリ部を出力モードにもう一度選択す
る。このような制御により、ＶＧＡ映像信号の５本のラ
インが８つのＸＧＡ映像信号モジュールに多重-スキャ
ンされてディスプレイされる。
【００５６】
【発明の効果】上述したような本発明の液晶表示装置の
データ駆動装置及び駆動方法においては以下の効果があ
る。
【００５７】第１、多重-スキャンに必要な回路構成が
比較的に簡単である。
【００５８】第２、本発明のデータ駆動装置をＬＣＤパ
ネルに取り付けると、別途の回路を追加せず、様々な解
像度の映像信号を多重-スキャンすることができる。
【図面の簡単な説明】
【図１】 従来の液晶表示装置のデータ駆動回路の構成
ブロック図。
【図２】 図１の１９２×６ビット２-ラインラッチ部
の詳細構成図。
【図３】 本発明の第１実施の形態の液晶表示装置のデ
ータ駆動回路の構成ブロック図。
【図４】 図３の中でラッチ部の詳細構成図。
【図５】 図３の中で制御部の詳細構成図。
【図６】 図５の中で比較部の回路的構成図。
【図７】 本発明の第１実施の形態の液晶表示装置のデ
ータ駆動装置の多重-スキャン動作を説明するための説
明図。
【図８】 本発明の第２実施の形態の液晶表示装置のデ
ータ駆動装置の概念説明図。
【図９】 本発明の第２実施の形態の液晶表示装置のデ
ータ駆動回路の構成ブロック図。
【図１０】 図９の中で制御部の詳細回路図。
【符号の説明】
１１ シフトレジスタ １２ ラッチ部 １２ａ、１２ｂ、１２ｃ ラッチ １３ デジタル／アナログ変換部 １４ データ出力部 １５ 制御部 １６、４１ 第１選択部 １７、４４ ＰＬＬ部 １８、４２ 可変発振部 １９、４３ 比較部 １９ａ、１９ｂ、１９ｃ ＮＡＮＤゲート １９ｄ、１９ｅ、５３、５４、５５、５７ ＡＮＤゲ
ート ２０、４６ 第２選択部 ２１、２２、２３ メモリ部 ２４ 出力選択部 ２５ 制御部 ２６、２８、３０ メモリ ２７、２９、３１ マルチプレクサ ４５、５２、５８ カウンタ ５１、５９ デコーダ ５６ ＮＯＲゲート ６０、６１、６２ インバータ ６３、６４、６５ ＯＲゲート

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 キャリ入出力信号をシフティングして出
    力するシフトレジスタと、 第１、第２、第３ラッチを備え、前記シフトレジスタか
    ら出力されるキャリ入出力信号によって同期され外部か
    ら入力されるＲ、Ｇ、Ｂの映像信号データを順次的に貯
    蔵したり、貯蔵されたデータを保持(hold)したり、保持
    された映像信号データを出力したりするラッチ部と、 前記ラッチ部から出力される映像信号データを外部のＰ
    ＯＬ信号に基づいてアナログ信号に変換するデジタル／
    アナログ変換部と、 前記デジタル／アナログ変換部から出力されるアナログ
    映像信号を前記ＰＯＬ信号に基づいてＬＣＤパネルに出
    力するデータ出力部と、 前記データの入力とデータの出力とが同ラッチで動作さ
    れないように前記ラッチ部の３つのラッチの動作を制御
    する制御部と、を備えることを特徴とする液晶表示装置
    のデータ駆動装置。
  2. 【請求項２】 前記制御部は、前記ラッチ部の３つのラ
    ッチのうち、データラッチモードとして動作されるラッ
    チを選択するための選択信号を出力する第１選択部と、 入力される映像信号の水平同期信号を該当ＬＣＤモジュ
    ールのライン数に分周してドットクロックを出力するＰ
    ＬＬ部と、 １垂直同期期間の間ＬＣＤモジュールのスキャンライン
    数のゲートスタートパルスを出力する可変発振部と、 前記ラッチ部においてデータ出力モードとデータラッチ
    モードとが一ラッチで同時に生じないように比較する比
    較部と、 前記比較部から出力された信号に基づいて、前記ラッチ
    部の３つのラッチのうち、データ出力モードとして動作
    されるラッチを選択する第２選択部と、を備えることを
    特徴とする請求項１に記載の液晶表示装置のデータ駆動
    装置。
  3. 【請求項３】 第１選択部は、入力される映像信号の水
    平同期信号をクロック信号とし、垂直同期信号をクリア
    及びロード信号として、第１ラッチから第３ラッチの順
    にラッチモードが選択されるように反復的に選択信号を
    出力するロテータで構成されることを特徴とする請求項
    ２に記載の液晶表示装置のデータ駆動装置。
  4. 【請求項４】 第２選択部は、比較部の出力信号をクロ
    ック信号とし、入力される映像信号の垂直同期信号をク
    リア及びロード信号として、第３ラッチ、第１ラッチ、
    第２ラッチの順にデータ出力モードが選択されるように
    反復的に選択信号を出力するロテータで構成されること
    を特徴とする請求項２に記載の液晶表示装置のデータ駆
    動装置。
  5. 【請求項５】 前記比較部は、前記第１選択部から出力
    される第１ラッチモード選択信号(IN A)と前記第２選択
    部から出力される第３出力モード選択信号(OUT C)とを
    論理積演算して反転して出力する第１ＮＡＮＤゲート
    と、 前記第１選択部から出力される第２ラッチモード選択信
    号(IN B)と前記第２選択部から出力される第１出力モー
    ド選択信号(OUT A)とを論理積演算して反転して出力す
    る第２ＮＡＮＤゲートと、 前記第１選択部から出力される第３ラッチモード選択信
    号(IN C)と前記第２選択部から出力される第２出力モー
    ド選択信号(OUT B)とを論理積演算して反転して出力す
    る第３ＮＡＮＤゲートと、 前記第１、第２、第３ＮＡＮＤゲートから出力される信
    号を論理積演算して出力する第１ＡＮＤゲートと、 前記第１ＡＮＤゲートの出力信号と前記可変発振部の出
    力信号とを論理積演算して前記第２選択部に出力する第
    ２ＡＮＤゲートと、を備えることを特徴とする請求項２
    に記載の液晶表示装置のデータ駆動装置。
  6. 【請求項６】 外部の制御に基づいて入力される映像信
    号の１ライン信号を該当アドレスに記録したり、記録さ
    れた信号を読み出して出力する第１、第２、第３メモリ
    部と、 前記第１、第２、第３メモリ部から出力される映像信号
    のうち１つの出力信号だけを選択して出力する出力選択
    部と、 前記第１、第２、第３メモリ部のうち、１つは入力モー
    ドとして動作し、他の１つは保持モードとして動作し、
    残りの１つは出力モードとして動作するように、各第
    １、第２、第３メモリ部の書き込み(write)及び読み出
    し(read)を制御し、前記出力選択部の出力を制御する制
    御部と、を備えることを特徴とする液晶表示装置のデー
    タ駆動装置。
  7. 【請求項７】 出力選択部は、前記制御部の制御に基づ
    いて前記第１、第２、第３メモリ部のそれぞれから出力
    されるデータをバッファリングして出力するように３つ
    のステートバッファで構成されることを特徴とする請求
    項６に記載の液晶表示装置のデータ駆動装置。
  8. 【請求項８】 第１、第２、第３メモリ部は、前記制御
    部の制御信号に基づいて読み出しクロックと書き込みク
    ロックのうち１つを出力するマルチプレクサと、 該当メモリの入出力選択信号を論理合演算して出力する
    ＯＲゲートと、 前記制御部の入力選択信号を反転するインバータと、 前記マルチプレクサの出力をアドレスクロックとし、前
    記ＯＲゲートの出力をアドレスクリア信号として、前記
    制御部の選択信号を前記インバータを介して入力して制
    御部の制御に基づいて読み出し又は書き込みするメモリ
    と、を備えることを特徴とする請求項６に記載の液晶表
    示装置のデータ駆動装置。
  9. 【請求項９】 前記制御部は、前記第１、第２、第３メ
    モリ部のうち、１つが入力モードとして動作されうるよ
    うに選択信号(IA, IB, IC)を出力する第１選択部と、 入力される映像信号の水平同期信号を該当ＬＣＤモジュ
    ールのライン数に分周してドットクロックを出力するＰ
    ＬＬ部と、 １垂直同期期間の間ＬＣＤモジュールのスキャンライン
    数のゲートスタートパルスを出力する可変発振部と、 前記可変発振部から出力されるクロック信号を該当ＬＣ
    Ｄモジュールのライン数ほどカウントしてＬＣＤパネル
    の垂直同期信号として出力する垂直同期信号カウンタ
    と、 前記メモリ部のうち、１つのメモリ部が同時に入力モー
    ドと出力モードとして動作されないように比較する比較
    部と、 前記第１、第２、第３メモリ部のうち、１つのメモリ部
    が出力モードとして動作するように選択信号(OA, OB, O
    C)を出力する第２選択部と、を備えることを特徴とする
    請求項６に記載の液晶表示装置のデータ駆動装置。
  10. 【請求項１０】 第１選択部は、入力される映像信号の
    垂直同期信号をリセット信号とし、水平同期信号をクロ
    ック信号として、３進カウントする３進カウンタと、 ３進カウンタから出力される信号をデコーディングして
    ３つのメモリ部のうち１つが入力モードとして動作され
    るように選択信号(IA, IB, IC)を出力するデコーダと、
    で構成されることを特徴とする請求項９に記載の液晶表
    示装置のデータ駆動装置。
  11. 【請求項１１】 第１選択部は、第１メモリ部から第３
    メモリ部の順に、反復的に入力モードに動作するよう
    に、選択信号を出力することを特徴とする請求項９に記
    載の液晶表示装置のデータ駆動装置。
  12. 【請求項１２】 第２選択部は、入力される映像信号の
    垂直同期信号をリセット信号とし、前記比較部の出力信
    号をクロック信号として、３進カウントする３進カウン
    タと、 前記３進カウンタから出力される信号をデコーディング
    して３つのメモリ部のうち１つが出力モードとして動作
    されるように選択信号(OA, OB, OC)を出力するデコーダ
    と、で構成されることを特徴とする請求項９に記載の液
    晶表示装置のデータ駆動装置。
  13. 【請求項１３】 第２選択部は、第３メモリ部、第１メ
    モリ部、第２メモリ部の順に、反復的に出力モードとし
    て動作するように、選択信号を出力することを特徴とす
    る請求項９に記載の液晶表示装置のデータ駆動装置。
  14. 【請求項１４】 前記比較部は、第２選択部の第１メモ
    リ部選択信号(OA)と第１選択部の第２メモリ部選択信号
    (IB)とを論理積演算する第１ＡＮＤゲートと、 前記第２選択部の第２メモリ部選択信号(OB)と第１選択
    部の第３メモリ部選択信号(IC)とを論理積演算して出力
    する第２ＡＮＤゲートと、 前記第２選択部の第３メモリ部選択信号(OC)と第１選択
    部の第１メモリ部選択信号(IA)とを論理積演算して出力
    する第３ＡＮＤゲートと、 第１、第２、第３ＡＮＤゲートの出力信号を論理合演算
    して反転するＮＯＲゲートと、 前記ＮＯＲゲートの出力と前記垂直同期信号カウンタの
    出力とを論理積演算して前記第２選択部のクロック信号
    として出力する第４ＡＮＤゲートと、を備えることを特
    徴とする請求項９に記載の液晶表示装置のデータ駆動装
    置。
  15. 【請求項１５】 第１、第２、第３メモリ部を備え、解
    像度が異なる映像信号をディスプレイする液晶表示装置
    のデータ駆動方法において、 入力モードは第１メモリから第３メモリの順に反復的に
    選択されるようにするとともに、出力モードは第３メモ
    リから第１、第２メモリの順に反復的に選択されるよう
    に設定する第１段階と、 入力の速度と出力の速度との差により、入力モードとし
    て動作されているメモリを出力モードに選択すべき場合
    ごとに、その以前に出力モードとして選択したメモリを
    再度出力モードに選択する第２段階と、 前記過程を入力される映像信号の垂直同期期間の間繰り
    返す第３段階と、を備えることを特徴とする液晶表示装
    置のデータ駆動方法。
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