JP2958687B2 - 液晶表示装置の駆動回路 - Google Patents

液晶表示装置の駆動回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の駆
動回路に係るもので、詳しくは、アドレス信号を使用せ
ずにスキャニングを行い得る液晶表示装置の駆動回路に
関する。
【０００２】
【従来の技術】一般に、液晶表示装置、特に、ＴＦＴ−
ＬＣＤ(thin film transistor-liquidcrystal displa
y；以下、ＴＦＴ−ＬＣＤと称する）内の駆動回路は、
スキャニング(scanning)信号をゲートラインに順次印加
してＴＦＴをターンオンし、データ駆動回路から印加さ
れた映像信号がＴＦＴ−ＬＣＤパネルの画素に入力され
るように制御する。
【０００３】このような従来のゲート駆動回路には、順
次接続された複数のＤフリップフロップを備えたシフト
レジスタ又はディコーダにより具現される。前者のシフ
トレジスタの主−従（master-slave）Ｄフリップフロッ
プにおいては、図２２に示すように、相互相補関係の一
対のクロック信号ＣＬＫ、ＣＬＫＢに従い、入力データ
をラッチして出力Ｑ及び反転出力ＱＢを発生する各伝送
ゲートＴＧ１〜ＴＧ４及び各インバーター１１〜１４を
備えている。このような主ー従Ｄフリップフロップは１
６個のトランジスタを必要とする。
【０００４】又、ディコーダを用いたゲート駆動回路に
おいては、図２３に示すように、１０ビットずつの正の
アドレス信号Ａ０〜Ａ９及び負のアドレス信号ＡＢ０〜
ＡＢ９をディコーディングするディコーダ部１０と、該
ディコーダ部１０の出力とスキャニング方式選択信号
Ａ，Ｂ，Ｃとを夫々論理演算して、ＶＧＡ(Video Graph
ic Array) 信号の順次スキャニング方式をＮＴＳＣ信号
の二重スキャニング方式に切り換え、又はその反対に切
り換えるスキャニング方式切換部２０と、該スキャニン
グ方式切換部２０から出力した信号のレベルを変化させ
るレベルシフタ部４０と、該レベルシフタ４０の出力を
出力制御信号Ｇ、ＧＢに従い、バッファリングしてゲー
トラインＧＬ１、ＧＬ２、・・・に夫々印加するバッフ
ァ部５０と、を備えている。
【０００５】ディコーダ部１０においては、複数のディ
コーダ１０ａ、１０ｂによって構成され、該ディコーダ
１０ａは、アドレス信号Ａ９の反転信号と接地信号の反
転信号とを論理積するＡＮＤゲート１１０と、各アドレ
ス信号Ａ６〜Ａ８の各反転信号を論理積するＡＮＤゲー
ト１１１と、該ＡＮＤゲート１１１の出力信号とＡＮＤ
ゲート１１０の出力信号とを否定論理積するＮＡＮＤゲ
ート１１２と、各アドレス信号Ａ３〜Ａ５の各反転信号
を論理積するＡＮＤゲート１１３と、各アドレス信号Ａ
１、Ａ２とアドレス信号ＡＢ０の反転信号とを論理積す
るＡＮＤゲート１１４と、該ＡＮＤゲート１１４の出力
信号とＡＮＤゲート１１３の出力信号とを否定論理積す
るＮＡＮＤゲート１１５と、該ＮＡＮＤゲート１１５及
びＮＡＮＤゲート１１２の各出力信号の反転信号を論理
積するＡＮＤゲート１１６と、を備えている。そして、
ディコーダ１０ｂ以降も該ディコーダ１０ａと同様に構
成されている。
【０００６】スキャニング方式切換部２０においては、
ディコーダ１０ａの出力信号とスキャニング方式選択信
号Ａとを否定論理積するＮＡＮＤゲート２１と、該ＮＡ
ＮＤゲート２１の出力信号の反転信号とハイレベルの電
圧信号ＶＤＤの反転信号とを論理和するＯＲゲート２２
と、ディコーダ１０ａの出力信号とスキャニング方式選
択信号Ｂとを否定論理積するＮＡＮＤゲート２３と、該
ＮＡＮＤゲート２３の出力信号の反転信号とハイレベル
の電圧信号ＶＤＤの反転信号とを論理和するＯＲゲート
２４と、ディコーダ１０ａの出力信号とスキャニング方
式選択信号Ｃとを否定論理積するＮＡＮＤゲート２５
と、ディコーダ１０ｂの出力信号とスキャニング方式選
択信号Ａとを否定論理積するＮＡＮＤゲート２６と、該
ＮＡＮＤゲート２６の出力信号の反転信号とＮＡＮＤゲ
ート２５の出力信号の反転信号とを論理和するＯＲゲー
ト２７と、ディコーダ１０ｂの出力信号とスキャニング
方式選択信号Ｂとを否定論理積するＮＡＮＤゲート２８
と、該ＮＡＮＤゲート２８の出力信号の反転信号とハイ
レベルの電圧信号ＶＤＤの反転信号とを論理和するＯＲ
ゲート２９と、ディコーダ１０ｂの出力信号とスキャニ
ング方式選択信号Ｃとを否定論理積するＮＡＮＤゲート
３０と、該ＮＡＮＤゲート３０の出力信号の反転信号と
次の段から印加する信号の反転信号とを論理和するＯＲ
ゲート３１と、を備えている。
【０００７】レベルシフタ部４０においては、スキャニ
ング方式切換部２０の各ＯＲゲート２２、２４、２７、
２９、３１から出力された信号のレベルを夫々変化させ
る各レベルシフタ４１〜４５を備えている。バッファ部
５０においては、レベルシフタ部４０の各レベルシフタ
４１〜４５から出力した信号を夫々反転する各インバー
ター５１〜５５と、出力制御信号ＧＢの反転信号及び出
力制御信号Ｇの印加によりそれらインバーター５１〜５
５の反転信号を夫々バッファリングしてゲートラインに
印加する各バッファ５６〜６０と、を備えている。
【０００８】このように構成された従来のゲート駆動回
路の動作について説明する。先ず、該ゲート駆動回路は
各アドレス信号Ａ０〜Ａ９、ＡＢ０〜ＡＢ９中１０ビッ
トの信号を受けるため、最大１０２４個のゲートライン
を駆動することができ、正負のアドレス信号を扱うため
に２０個の信号線を必要とする。ディコーダ部１０に備
えられた複数のディコーダは相互に異なる１０ビットの
アドレス信号を受け、該入力された１０ビットのアドレ
ス信号の全てが”１”である場合のみに”１”を出力す
る。従って、複数のディコーダはアドレス信号Ａ０〜Ａ
９とその反転信号ＡＢ０〜ＡＢ９との組合により順次”
１”を出力する。
【０００９】次いで、スキャニング方式切換部２０は、
ディコーダ部１０の出力信号とスキャニング方式選択信
号Ａ、Ｂ、Ｃとを論理演算し、該論理演算された信号が
レベルシフタ部４０及びバッファ部５０を経てゲートラ
インＧＬ１、ＧＬ２、・・・に印加され、ゲートライン
ＧＬ１、ＧＬ２、・・・が駆動される。そして、このよ
うなゲート駆動回路がテレビジョン又はコンピューター
に活用されるためにはＶＧＡ信号及びＮＴＳＣ信号の全
てを処理し得るべきである。
【００１０】即ち、ＶＧＡ信号の場合、図２４に示すよ
うに、スキャニングスタート信号ＶＳＴがゲート駆動回
路に印加された後、システムクロック信号ＶＣＫの一つ
の周期に該当するハイレベルのスキャニング信号が各ゲ
ートラインＧＬ１〜ＧＬ３に順次印加される順次スキャ
ニング方式が使用される。また、二重スキャニング方式
の使用されるＮＴＳＣ信号の場合、図２５に示すよう
に、偶数フィールドではスキャニングスタート信号ＶＳ
Ｔがゲート駆動回路に印加された後、システムクロック
信号ＶＣＫの一つの周期に該当するスキャニング信号が
各ゲートラインＧＬ１、ＧＬ２に同時に印加され、次の
システムクロック信号ＶＣＫの一つの周期に該当するス
キャニング信号が各ゲートラインＧＬ３、ＧＬ４に同時
に印加されて、このような方式によりスキャニング信号
が４７９及び４８０番目のゲートラインまで印加され
る。
【００１１】又、奇数フィールドでは、先ず、システム
クロック信号ＶＣＫの一つの周期に該当するスキャニン
グ信号がゲートラインＧＬ１に印加され、その後、スキ
ャニング信号が各ゲートラインＧＬ２、ＧＬ３に同時に
印加されて、このような方式によりスキャニング信号が
４８０番目のゲートラインまで印加される。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来の液晶表示装置の駆動回路においては、主−従フリッ
プフロップを使用する場合、各フリップフロップは１６
個のトランジスタを備え、ディコーダ方式を使用する場
合は、各ディコーダに該当する段毎に４０個のトランジ
スタを必要とするため、容積が大きくなるという不都合
な点があった。
【００１３】この場合、これらのトランジスタは、各段
を制御するためＬＣＤパネルの外部に設置された制御装
置のトランジスタには含まれていない。また、従来のデ
ィコーダ方式のゲート駆動回路においては、４８０個の
ゲートラインを駆動するために１８個の制御入力信号を
必要とし、該１８個の信号線がゲート駆動回路の全てに
わたって配線されるため、配線のチップ内に占められる
面積が増大して収率が低下し、信号の遅延を誘発すると
いう不都合な点があった。
【００１４】又、スキャニングパルスを両方向に発生さ
せるため、ディコーダに入力されるアドレス信号を調整
しなければならず、このようなアドレス信号はＬＣＤパ
ネルの外部の制御装置から供給されるため、ＬＣＤパネ
ルには多数のパッドを形成しなければならないという不
都合な点があった。本発明はこのような従来の課題に鑑
みてなされたもので、ゲートライン駆動用のアドレス信
号を省いて制御を簡単化し、最小限のトランジスタを備
えるだけで２つの方式のスキャニングを行い得る液晶表
示装置の駆動回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】このため、請求項１の発
明にかかる液晶表示装置の駆動回路は、画素アレイ（３
００）を構成する各画素毎の液晶にスイッチ手段を介し
てスキャニングラインを接続し、該当のスキャニングラ
インにスキャニング信号を印加してスイッチ手段を制御
し、映像信号を各画素毎に書き込む液晶表示装置の駆動
回路において、スキャニングを開始するためのスキャニ
ングスタート信号（ＶＳＴ）、映像信号の種類に応じて
スキャニング方式を決定する映像モード信号（ＩＮ
Ｔ）、スキャニングの方向を決定するスキャニング方向
制御信号（ＤＷＮ）、システムクロック信号（ＶＣＫ）
及びシステムリセット信号（Ｒ）を出力する制御手段
（４００）と、前記スキャニング方向制御信号（ＤＷ
Ｎ）に基づいて一番目又は最終番目のゲートラインに印
加されるスキャニング信号を最終スキャニング信号（Ｆ
ＩＮＡＬ）として選択的に出力する最終スキャニング信
号選択手段（１０１）と、前記スキャニングスタート信
号（ＶＳＴ）、最終スキャニング信号（ＦＩＮＡＬ）、
システムクロック信号（ＶＣＫ）、及びシステムリセッ
ト信号（Ｒ）に基づいて、第１クロック信号（ＣＬＫ，
ＣＬＫＢ）及び映像信号を所定信号区間毎にリセットす
るリセット信号（ＲＳＴ）を発生する信号発生手段（１
０２）と、前記映像モード信号（ＩＮＴ）、スキャニン
グ方向制御信号（ＤＷＮ）及び第１クロック信号（ＣＬ
Ｋ，ＣＬＫＢ）に基づいて第２クロック信号（ＣＰ，Ｃ
ＰＢ）、第１、第２マスキング信号（Ｍ１、Ｍ２）及び
複数のスキャニングパターン信号（ＰＨ１、ＰＨ１Ｂ、
ＰＨ２、ＰＨ２Ｂ）を発生するスキャニングパターン発
生手段（１０３）と、前記信号発生手段（１０２）から
リセット信号が入力されてカウント値を所定値にリセッ
トし、次のリセット信号が入力されるまでの間、第２ク
ロック信号（ＣＰ，ＣＰＢ）をカウントするカウント手
段（１０４）と、前記スキャニング方向制御信号（ＤＷ
Ｎ）に基づいて、前記カウント手段（１０４）の反転出
力端子から入力された信号（Ａ０〜Ａ５）又は出力端子
から入力された信号（Ｂ０〜Ｂ５）をディコーディング
するディコーディング手段（１０ ７）と、前記制御手段
（４００）から出力された映像モード信号（ＩＮＴ）に
基づいて、第１、第２マスキング信号（（Ｍ１、Ｍ２）
の論理演算値または接地電圧（ＶＳＳ）をマスク信号
（ＭＳＫ）として出力するマスク信号生成手段（１０
６）と、該マスク信号生成手段（１０６）によって生成
されたマスク信号（ＭＳＫ）と前記ディコーディング手
段（１０７）から出力されたディコーディング信号（Ｄ
０〜Ｄ５９）、（Ｄ５９〜Ｄ０）とを論理演算してイネ
ーブル信号（ＥＮ０〜ＥＮ５９）を生成するイネーブル
信号生成手段（１０８）と、該イネーブル信号生成手段
（１０８）によって生成されたイネーブル信号（ＥＮ０
〜ＥＮ５９）及びスキャニングパターン発生手段（１０
３）によって生成された複数のスキャニングパターン信
号（ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂ）に基づい
て、スキャニング信号を該当のスキャニングラインに所
定のタイミングで出力するスキャニング信号出力手段
（１０９）と、を備えたことを特徴とする。
【００１６】かかる構成によれば、制御手段（４００）
は、スキャニングを開始するためのスキャニングスター
ト信号（ＶＳＴ）、映像信号の種類に応じてスキャニン
グ方式を決定する映像モード信号（ＩＮＴ）、スキャニ
ングの方向を決定するスキャニング方向制御信号（ＤＷ
Ｎ）、システムクロック信号（ＶＣＫ）及びシステムリ
セット信号（Ｒ）を出力する。最終スキャニング信号選
択手段（１０１）は、スキャニング方向制御信号（ＤＷ
Ｎ）に基づいて一番目又は最終番目のゲートラインに印
加されるスキャニング信号を最終スキャニング信号（Ｆ
ＩＮＡＬ）として選択的に出力する。信号発生手段（１
０２）は、前記スキャニングスタート信号（ＶＳＴ）、
最終スキャニング信号（ＦＩＮＡＬ）、システムクロッ
ク信号（ＶＣＫ）、及びシステムリセット信号（Ｒ）に
基づいて、第１クロック信号（ＣＬＫ，ＣＬＫＢ）及び
映像信号を所定信号区間毎にリセットするリセット信号
（ＲＳＴ）を発生する。スキャニングパターン発生手段
（１０３）は、前記映像モード信号（ＩＮＴ）、スキャ
ニング方向制御信号（ＤＷＮ）及び第１クロック信号
（ＣＬＫ，ＣＬＫＢ）に基づいて第２クロック信号（Ｃ
Ｐ，ＣＰＢ）、第１、第２マスキング信号（Ｍ１、Ｍ
２）及び複数のスキャニングパターン信号（ＰＨ１、Ｐ
Ｈ１Ｂ、ＰＨ２、ＰＨ２Ｂ）を発生する。カウント手段
（１０４）は、前記信号発生手段（１０２）からリセッ
ト信号が入力されてカウント値を所定値にリセットし、
次のリセット信号が入力されるまでの間、第２クロック
信号（ＣＰ，ＣＰＢ）をカウントする。ディコーディン
グ手段（１０７）は、前記スキャニング方向制御信号
（ＤＷＮ）に基づいて、前記カウント手段（１０４）の
反転出力端子から入力された信号（Ａ０〜Ａ５）又は出
力端子から入力された信号（Ｂ０〜Ｂ５）をディコーデ
ィングする。マスク信号生成手段（１０６）は、前記制
御手段（４００）から出力された映像モード信号（ＩＮ
Ｔ）に基づいて、第１、第２マスキング信号（（Ｍ１、
Ｍ２）の論理演算値または接地電圧（ＶＳＳ）をマスク
信号（ＭＳＫ）として出力す る。イネーブル信号生成手
段（１０８）は、マスク信号生成手段（１０６）によっ
て生成されたマスク信号（ＭＳＫ）と前記ディコーディ
ング手段（１０７）から出力されたディコーディング信
号（Ｄ０〜Ｄ５９）、（Ｄ５９〜Ｄ０）とを論理演算し
てイネーブル信号（ＥＮ０〜ＥＮ５９）を生成する。ス
キャニング信号出力手段（１０９）は、該イネーブル信
号生成手段（１０８）によって生成されたイネーブル信
号（ＥＮ０〜ＥＮ５９）及びスキャニングパターン発生
手段（１０３）によって生成された複数のスキャニング
パターン信号（ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂ）
に基づいて、スキャニング信号を該当のスキャニングラ
インに所定のタイミングで出力する。
【００１７】請求項２の発明にかかる液晶表示装置の駆
動回路では、前記信号発生手段は、前記スキャニングス
タート信号（ＶＳＴ）と前記最終スキャニング信号（Ｆ
ＩＮＡＬ）とを論理和するＯＲゲートと、該ＯＲゲート
の出力信号及びシステムリセット信号（Ｒ）を受けるＴ
フリップフロップと、該Ｔフリップフロップの出力信号
とシステムクロック信号（ＶＣＫ）との論理積演算を行
って第１クロック信号（ＣＬＫ）を出力するＡＮＤゲー
トと、前記最終スキャニング信号（ＦＩＮＡＬ）とシス
テムリセット信号（Ｒ）とを排他的論理和演算してリセ
ット信号（ＲＳＴ）を出力する排他的ＯＲゲートと、を
備えている。
【００１８】かかる構成によれば、スキャニングスター
ト信号（ＶＳＴ）と最終スキャニング信号（ＦＩＮＡ
Ｌ）との論理和演算がＯＲゲートによって行われ、Ｔフ
リップフロップにＯＲゲートの出力信号及びシステムリ
セット信号（Ｒ）が入力されてＡＮＤゲートから第１ク
ロック信号（ＣＬＫ）が出力される。また、最終スキャ
ニング信号（ＦＩＮＡＬ）とシステムリセット信号
（Ｒ）との排他的論理和演算が排他的ＯＲゲートにより
行われ、リセット信号（ＲＳＴ）が出力される。
【００１９】請求項３の発明にかかる液晶表示装置の駆
動回路では、前記スキャニングパターン発生手段（１０
３）は、第１クロック信号（ＣＬＫ、ＣＫＬＢ）及びリ
セット信号（ＲＳＴ）を受ける第１のＴフリップフロッ
プ（１０３ａ）と、前記リセット信号（ＲＳＴ）及び第
１のＴフリップフロップ（１０３ａ）の出力端子からの
信号を受け、第１マスキング信号（Ｍ１）を反転出力端
子を通ってマスク信号生成手段（１０６）に出力する第
２のＴフリップフロップ（１０３ｂ）と、前記リセット
信号（ＲＳＴ）及び第１のＴフリップフロップ（１０３
ａ）の反転出力端子から出力された信号を受け、第２の
マスキング信号（Ｍ２）を出力端子を通ってマスク信号
生成手段（１０６）に出力する第３のＴフリップフロッ
プ（１０３ｃ）と、前記リセット信号（ＲＳＴ）及び第
３のＴフリップフロップ（１０３ｃ）の反転出力端子か
ら出力された信号を受ける第４のＴフリップフロップ
（１０３ｄ）と、前記リセット信号（ＲＳＴ）及び第３
のＴフリップフロップ（１０３ｃ）の出力端子からの信
号を受ける第５のＴフリップフロップ（１０３ｅ）と、
前記第２のＴフリップフロップ（１０３ｂ）及び第３の
Ｔフリップフロップ（１０３ｃ）から印加された信号、
第５のＴフリップフロップ（１０３ｅ）及び第４のＴフ
リップフロップ（１０３ｄ）から印加された信号を映像
モード信号（ＩＮＴ）に従って選択し、第２クロック信
号（ＣＰ、ＣＰＢ）を出力する第１のマルチプレクサ
（１０３ｆ）と、該第１のマルチプレクサ（１０３ｆ）
から印加された信号をスキャニング方向制御信号（ＤＷ
Ｎ）により選択して複数のスキャニングパターン信号
（ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂ）を出力する第
２のマルチプレクサ（１０３ｇ）と、を備えて構成され
たことを特徴とする。
【００２０】かかる構成によれば、前記スキャニングパ
ターン発生手段（１０３）において、第１のＴフリップ
フロップ（１０３ａ）は、第１クロック信号（ＣＬＫ、
ＣＫＬＢ）及びリセット信号（ＲＳＴ）を受け、第２の
Ｔフリップフロップ（１０３ｂ）は、前記リセット信号
ＲＳＴ及び第１のＴフリップフロップ（１０３ａ）の出
力端子からの信号を受け、第１マスキング信号（Ｍ１）
を反転出力端子を通ってマスク信号生成手段（１０６）
に出力する。又、第３のＴフリップフロップ（１０３
ｃ）は、前記リセット信号（ＲＳＴ）及び第１のＴフリ
ップフロップ（１０３ａ）の反転出力端子から出力され
た信号を受け、第２のマスキング信号（Ｍ２）を出力端
子を通ってマスク信号生成手段（１０６）に出力し、第
４のＴフリップフロップ（１０３ｄ）は、前記リセット
信号（ＲＳＴ）及び第３のＴフリップフロップ（１０３
ｃ）の反転出力端子から出力された信号を受け、第５の
Ｔフリップフロップ（１０３ｅ）は、前記リセット信号
（ＲＳＴ）及び第３のＴフリップフロップ（１０３ｃ）
の出力端子からの信号を受ける。第１のマルチプレクサ
（１０３ｆ）は、前記第２のＴフリップフロップ（１０
３ｂ）及び第３のＴフリップフロップ（１０３ｃ）から
印加された信号、第５のＴフリップフロップ（１０３
ｅ）及び第４のＴフリップフロップ（１０３ｄ）から印
加された信号を映像モード信号（ＩＮＴ）に従って選択
し、第２クロック信号（ＣＰ、ＣＰＢ）を出力する。第
２のマルチプレクサ（１０３ｇ）は、該第１のマルチプ
レクサ（１０３ｆ）から印加された信号をスキャニング
方向制御信号（ＤＷＮ）により選択して複数のスキャニ
ングパターン信号（ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２
Ｂ）を出力する。
【００２１】請求項４の発明にかかる液晶表示装置の駆
動回路では、前記第１のマルチプレクサは、映像信号が
ＮＴＳＣ信号のときは、第３のＴフリップフロップから
印加された信号を、映像信号がＶＧＡ信号のときは、第
４のＴフリップフロップから出力された信号を第２クロ
ック信号（ＣＰ，ＣＰＢ）として出力する。かかる構成
によれば、映像信号がＮＴＳＣ信号のときは、第１のマ
ルチプレクサに印加された信号が第２クロック信号（Ｃ
Ｐ，ＣＰＢ）として第３のＴフリップフロップから出力
され、映像信号がＶＧＡ信号のときは、第１のマルチプ
レクサに出力された信号が第２クロック信号（ＣＰ，Ｃ
ＰＢ）として第４のＴフリップフロップから出力され
る。
【００２２】請求項５の発明にかかる液晶表示装置の駆
動回路では、前記スキャニングパターン発生手段は、映
像モード信号（ＩＮＴ）がＮＴＳＣ信号のとき、２周期
の第１クロック信号（ＣＬＫ，ＣＬＫＢ）の間、第２ク
ロック信号（ＣＰ，ＣＰＢ）をハイレベルに維持し、映
像モード信号（ＩＮＴ）がＶＧＡ信号のときは、４周期
の第１クロック信号（ＣＬＫ，ＣＬＫＢ）の間、第２ク
ロック信号（ＣＰ，ＣＰＢ）をハイレベルに維持するよ
うに構成されている。
【００２３】かかる構成によれば、映像モード信号（Ｉ
ＮＴ）がＮＴＳＣ信号のとき、２周期の第１クロック信
号（ＣＬＫ，ＣＬＫＢ）の間、第２クロック信号（Ｃ
Ｐ，ＣＰＢ）がハイレベルに維持され、映像モード信号
（ＩＮＴ）がＶＧＡ信号のときは、４周期の第１クロッ
ク信号（ＣＬＫ，ＣＬＫＢ）の間、第２クロック信号
（ＣＰ，ＣＰＢ）がハイレベルに維持される。従って、
第２クロック信号（ＣＰ，ＣＰＢ）は、映像モードに応
じた周期に分周される。
【００２４】請求項６の発明にかかる液晶表示装置の駆
動回路では、前記スキャニングパターン発生手段は、映
像モード信号（ＩＮＴ）がＮＴＳＣ信号のとき、スキャ
ニングパターン信号の１周期が第１クロック信号（ＣＬ
Ｋ，ＣＬＫＢ）の４周期に該当するようにスキャニング
パターン信号を分周し、映像モード信号（ＩＮＴ）がＶ
ＧＡ信号のときは、スキャニングパターン信号の１周期
が第１クロック信号（ＣＬＫ，ＣＬＫＢ）の８周期に該
当するようにスキャニングパターン信号を分周するよう
に構成されている。
【００２５】かかる構成によれば、映像モード信号（Ｉ
ＮＴ）がＮＴＳＣ信号のときは、スキャニングパターン
信号の１周期が第１クロック信号（ＣＬＫ，ＣＬＫＢ）
の４周期に該当するようにスキャニングパターン信号が
分周され、映像モード信号（ＩＮＴ）がＶＧＡ信号のと
きは、スキャニングパターン信号の１周期が第１クロッ
ク信号（ＣＬＫ，ＣＬＫＢ）の８周期に該当するように
スキャニングパターン信号が分周される。従って、スキ
ャニングパターン信号は、映像モードに応じた周期に分
周される。
【００２６】
【００２７】請求項７の発明にかかる液晶表示装置の駆
動回路では、前記マスク信号生成手段（１０６）は、前
記スキャニングパターン発生手段（１０３）から出力さ
れた第１、第２マスキング信号（Ｍ１、Ｍ２）を排他的
否定論理和演算を行う排他的ＮＯＲゲート（１０６ａ）
と、該排他的ＮＯＲゲート（１０６ａ）の出力信号及び
ローレベルの接地信号を映像モード信号（ＩＮＴ）によ
り選択してパルスマスキング信号（ＭＳＫ）を出力する
マルチプレクサ（１０６ｂ）と、を備えて構成されたこ
とを特徴とする。
【００２８】かかる構成によれば、前記マスク信号生成
手段（１０６）において、排他的ＮＯＲゲート（１０６
ａ）は、前記スキャニングパターン発生手段（１０３）
から出力された第１、第２マスキング信号（Ｍ１、Ｍ
２）を排他的否定論理和演算を行い、マルチプレクサ
（１０６ｂ）は、排他的ＮＯＲゲート（１０６ａ）の出
力信号及びローレベルの接地信号を映像モード信号（Ｉ
ＮＴ）により選択してパルスマスキング信号（ＭＳＫ）
を出力する。請求項８の発明にかかる液晶表示装置の駆
動回路では、前記マルチプレクサ（１０６ｂ）は、映像
モード信号（ＩＮＴ）がＮＴＳＣ信号の場合は、ローレ
ベルの接地信号を、映像モード信号（ＩＮＴ）がＶＧＡ
信号の場合は、前記排他的ＮＯＲゲート（１０６ａ）か
ら印加された信号を、マスク信号（ＭＳＫ）として出力
することを特徴とする。
【００２９】かかる構成によれば、前記マルチプレクサ
（１０６ｂ）は、映像モード信号（ＩＮＴ）がＮＴＳＣ
信号の場合は、ローレベルの接地信号を、マスク信号
（ＭＳＫ）として出力する。又、映像モード信号（ＩＮ
Ｔ）がＶＧＡ信号の場合は、前記排他的ＮＯＲゲート
（１０６ａ）から印加された信号を、マスク信号（ＭＳ
Ｋ）として出力する。請求項９の発明にかかる液晶表示
装置の駆動回路では、前記スキャニング信号出力手段
（１０９）は、イネーブル信号（ＥＮＫ）及び複数のス
キャニングパターン信号を否定論理積演算する複数のＮ
ＡＮＤゲート（１０９ａ〜１０９ｄ）と、該ＮＡＮＤゲ
ート（１０９ａ〜１０９ｄ）から出力された出力信号を
バッファリングしてスキャニング信号をスキャニングラ
インに印加するバッファ（１０９ｅ）と、を備えて構成
されたことを特徴とする。
【００３０】かかる構成によれば、前記スキャニング信
号出力手段（１０９）において、複数のＮＡＮＤゲート
（１０９ａ〜１０９ｄ）は、イネーブル信号（ＥＮＫ）
及び複数のスキャニングパターン信号を否定論理積演算
する。又、バッファ（１０９ｅ）は、該ＮＡＮＤゲート
（１０９ａ〜１０９ｄ）から出力された出力信号をバッ
ファリングしてスキャニング信号をスキャニングライン
に印加する。請求項１０の発明にかかる液晶表示装置の
駆動回路では、前記制御手段（４００）は、スキャニン
グ方向を決定するスキャニング方向制御信号（ＤＷＮ）
を出力し、前記最終スキャニング信号選択手段（１０
１）は、該制御手段（４００）から出力されたスキャニ
ング方向制御信号（ＤＷＮ）に基づいて、一番目又は最
終番目のゲートラインに印加されるスキャニング信号を
最終スキャニング信号（ＦＩＮＡＬ）として出力するよ
うに構成する一方、前記カウント手段（１０４）のカウ
ント値をスキャニング方向制御信号（ＤＷＮ）に対応さ
せてディコーディング手段（１０７）に出力するカウン
ト値出力手段（１０５）を備えて構成されたことを特徴
とする。
【００３１】かかる構成によれば、制御手段（４００）
は、スキャニング方向を決定するスキャニング方向制御
信号（ＤＷＮ）を出力する。そして、最終スキャニング
信号選択手段（１０１）は、前記出力されたスキャニン
グ方向制御信号（ＤＷＮ）に基づいて、一番目又は最終
番目のゲートラインに印加されるスキャニング信号を最
終スキャニング信号（ＦＩＮＡＬ）として出力する。一
方、カウント値出力手段（１０５）は、前記カウント手
段（１０４）のカウント値をスキャニング方向制御信号
（ＤＷＮ）に対応させてディコーディング手段（１０
７）に出力する。
【００３２】請求項１１の発明にかかる液晶表示装置の
駆動回路では、前記最終スキャニング信号選択手段（１
０１）は、スキャニングラインを上方から下方にスキャ
ンするときは、最終スキャニングラインに印加されたス
キャニング信号を、スキャニングラインを下方から上方
にスキャンするときは、一番目のスキャニングラインに
印加されたスキャニング信号を最終スキャニング信号
（ＦＩＮＡＬ）として出力するように構成されたことを
特徴とする。
【００３３】かかる構成によれば、最終スキャニングラ
インに印加されたスキャニング信号が最終スキャニング
信号（ＦＩＮＡＬ）として出力されてスキャニングライ
ンが上方から下方にスキャンされ、一番目のスキャニン
グラインに印加されたスキャニング信号が最終スキャニ
ング信号（ＦＩＮＡＬ）として出力されてスキャニング
ラインが下方から上方にスキャンされる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図２１に基づいて説明する。本発明に係るＴＦＴ−Ｌ
ＣＤ駆動回路においては、図１に示すように、ＴＦＴ−
ＬＣＤ画素アレイ３００には、各ゲートラインが接続さ
れ、制御手段としての制御部４００の制御に従って奇数
のゲートラインを駆動する奇数ライン駆動部１００と、
偶数のゲートラインを駆動する偶数ライン駆動部２００
と、を備えている。そして、ＴＦＴ−ＬＣＤ駆動回路
は、例えば、４８０個のゲートラインの全てを駆動せず
に２４０個のゲートラインを駆動するように構成されて
いる。
【００３５】奇数ライン駆動部１００においては、図２
に示すように、制御部４００から印加するスキャニング
方向制御信号ＤＷＮにより一番目のゲートラインＧＬ１
又は４８０番目のゲートラインＧＬ４８０に印加された
信号を選択して最終スキャニング信号ＦＩＮＡＬを出力
する最終スキャニング信号選択手段としてのマルチプレ
クサ１０１と、該マルチプレクサ１０１から出力された
最終スキャニング信号ＦＩＮＡＬ、制御部４００から印
加されたスキャニングスタート信号ＶＳＴ、システムク
ロック信号ＶＣＫ、及びシステムリセット信号Ｒを入力
し、システムリセット信号Ｒに基づいてリセット信号Ｒ
ＳＴ及び第１クロック信号ＣＬＫ、ＣＬＫＢを発生する
信号発生手段としての入力制御器１０２と、該入力制御
器１０２から出力されたリセット信号ＲＳＴ及びクロッ
ク信号ＣＬＫ、該クロック信号ＣＬＫの反転信号である
クロック信号ＣＬＫＢ、制御部４００から印加されたス
キャニング方向制御信号ＤＷＮ、ＮＴＳＣ(National Te
levision System Committee)信号又はＶＧＡ信号を選択
するための映像モード信号ＩＮＴを入力し、マスキング
信号（Ｍ１、Ｍ２）、各スキャニングパターン信号（Ｐ
Ｈ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂ）、及び各第２クロ
ック信号（ＣＰ、ＣＰＢ）を発生するスキャニングパタ
ーン発生手段としてのスキャニングパターン発生器１０
３と、該スキャニングパターン発生器１０３から出力さ
れたクロック信号ＣＰ、ＣＰＢを入力制御器１０２から
出力されたリセット信号ＲＳＴによりカウントして各カ
ウント信号Ａ０〜Ａ５、Ｂ０〜Ｂ５を出力するカウント
手段としてのリプルカウンタ１０４と、該リプルカウン
タ１０４から出力されたカウント信号Ａ０〜Ａ５及びＢ
０〜Ｂ５をスキャニング方向制御信号ＤＷＮにより選択
して出力するカウント値出力手段としてのマルチプレク
サ１０５と、スキャニングパターン発生器１０３から出
力されたマスキング信号Ｍ１、Ｍ２を受けてパルスマス
キング信号ＭＳＫを映像モード信号ＩＮＴに基づいて出
力するマスク信号生成手段としてのマスキングロジック
１０６と、マルチプレクサ１０５の出力信号をディコー
ディングしてディコーディング信号Ｄ０〜Ｄ５９を出力
するディコーディング手段としてのディコーダ１０７
と、該ディコーダ１０７から出力されたディコーディン
グ信号Ｄ０〜Ｄ５９とマスキングロジック１０６から出
力されたパルスマスキング信号ＭＳＫとを否定論理和演
算を行ってイネーブル信号ＥＮ０〜ＥＮ５９を出力する
イネーブル信号生成手段としてのＮＯＲゲートアレイ１
０８と、ＮＯＲゲートアレイ１０７から出力されたイネ
ーブル信号ＥＮ０〜ＥＮ５９とスキャニングパターン発
生器１０３から出力されたスキャニングパターン信号Ｐ
Ｈ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂとを論理演算してス
キャニング信号を該当奇数ゲートラインＧＬ１〜ＧＬ４
７９に印加するスキャニング信号出力手段としての出力
セルアレイ１０９と、から構成されている。
【００３６】また、入力制御器１０２においては、図３
に示すように、スキャニングスタート信号ＶＳＴとマル
チプレクサ１０１から出力された最終スキャニング信号
ＦＩＮＡＬとを論理和演算するＯＲゲート１０２ａと、
該ＯＲゲート１０２ａの出力信号ＮＤ１とシステムリセ
ット信号Ｒとを受けて信号ＮＤ２を出力するＴフリップ
フロップ１０２ｂと、該出力信号ＮＤ２とシステムクロ
ック信号ＶＣＫとを論理積演算してクロック信号ＣＬＫ
を出力するＡＮＤゲート１０２ｃと、最終スキャニング
信号ＦＩＮＡＬとシステムリセット信号Ｒとを排他的論
理和してリセット信号ＲＳＴを出力するＮＯＲゲート１
０２ｄと、を備えている。
【００３７】又、スキャニングパターン発生器１０３に
おいては、図４に示すように、入力制御器１０２から出
力されたクロック信号ＣＬＫ、ＣＫＬＢ及びリセット信
号ＲＳＴを受けるＴフリップフロップ１０３ａと、リセ
ット信号ＲＳＴ及びＴフリップフロップ１０３ａの出力
端子Ｑの信号を受けてマスキング信号Ｍ１を出力端子Ｑ
Ｂを通して出力するＴフリップフロップ１０３ｂと、リ
セット信号ＲＳＴ及びＴフリップフロップ１０３ａの出
力端子ＱＢの信号を受けてマスキング信号Ｍ２を出力端
子Ｑを通して出力するＴフリップフロップ１０３ｃと、
リセット信号ＲＳＴ及びＴフリップフロップ１０３ｃの
出力端子ＱＢの信号を受けるＴフリップフロップ１０３
ｄと、リセット信号ＲＳＴ及びＴフリップフロップ１０
３ｃの出力端子Ｑの信号を受けるＴフリップフロップ１
０３ｅと、夫々、Ｔフリップフロップ１０３ｂ、１０３
ｃから入力端子ａ１〜ａ４を経て受けた信号、及び、夫
々、Ｔフリップフロップ１０３ｅ、１０３ｄから入力端
子ｂ１〜ｂ４を経て受けた信号中、映像モード信号ＩＮ
Ｔにより選択されたクロック信号ＣＰ、ＣＰＢを出力端
子ｃ４、ｃ３を通して出力するマルチプレクサ１０３ｆ
と、該マルチプレクサ１０３ｆの出力端子ｃ１〜ｃ４か
ら出力された信号を入力端子ａ４〜ａ１、ｂ４、ｂ３、
ｂ１、ｂ２を経て受け、該受けた信号をスキャニング方
向制御信号ＤＷＮにより選択してスキャニングパターン
信号ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂを、夫々、出
力端子ｃ１〜ｃ４を通って出力するマルチプレクサ１０
３ｇと、を備えている。
【００３８】更に、リプルカウンタ１０４においては、
図５に示すように、スキャニングパターン発生器１０３
から出力されたクロック信号ＣＰ、ＣＰＢ及びリセット
信号ＲＳＴを受けてカウント信号Ａ０、Ｂ０を、夫々、
出力端子ＱＢ、Ｑを通って出力するＴフリップフロップ
１０４ａと、該Ｔフリップフロップ１０４ａから出力さ
れたカウント信号Ａ０及びリセット信号ＲＳＴを受けて
カウント信号Ａ１、Ｂ１を、夫々、出力端子ＱＢ、Ｑを
通って出力するＴフリップフロップ１０４ｂと、該Ｔフ
リップフロップ１０４ｂから出力されたカウント信号Ａ
１及びリセット信号ＲＳＴを受けてカウント信号Ａ２、
Ｂ２を、夫々、出力端子ＱＢ、Ｑを通って出力するＴフ
リップフロップ１０４ｃと、該Ｔフリップフロップ１０
４ｃから出力されたカウント信号Ａ２及びリセット信号
ＲＳＴを受けてカウント信号Ａ３、Ｂ３を、夫々、出力
端子ＱＢ、Ｑを通って出力するＴフリップフロップ１０
４ｄと、該Ｔフリップフロップ１０４ｄから出力された
カウント信号Ａ３及びリセット信号ＲＳＴを受けてカウ
ント信号Ａ４、Ｂ４を、夫々、出力端子ＱＢ、Ｑを通っ
て出力するＴフリップフロップ１０４ｅと、該Ｔフリッ
プフロップ１０４ｅから出力されたカウント信号Ａ４及
びリセット信号ＲＳＴを受けてカウント信号Ａ５、Ｂ５
を、夫々、出力端子ＱＢ、Ｑを通って出力するＴフリッ
プフロップ１０４ｆと、を備えている。
【００３９】そして、Ｔフリップフロップ１０４ａにお
いては、図６に示すように、リセット信号ＲＳＴを受け
るＮＡＮＤゲートＮＡＮ１、ＮＡＮ７と、クロック信号
ＣＰ、ＣＰＢを受ける伝送ゲートＴＧ５〜ＴＧ８と、イ
ンバーター１５、１６と、を備えており、他のＴフリッ
プフロップ１０４ｂ〜１０４ｆもＴフリップフロップ１
０４ａと同様に構成されている。
【００４０】また、マスキングロジック１０６において
は、図７に示すように、スキャニングパターン発生器１
０３から印加されたマスキング信号Ｍ１、Ｍ２を排他的
論理和演算する排他的ＮＯＲゲート１０６ａと、該排他
的ＮＯＲゲート１０６ａの出力信号及びローレベルの接
地信号を映像モード信号ＩＮＴにより選択してパルスマ
スキング信号ＭＳＫを出力するマルチプレクサ１０６ｂ
と、を備えている。
【００４１】又、ＮＯＲゲートアレイ１０８において
は、図８に示すように、ゲートラインＧＬ１〜ＧＬ４７
９が上方から下方に、即ち、ゲートラインＧＬ１からゲ
ートラインＧＬ４７９まで、順次、スキャニングされる
とき、マスキングロジック１０６から印加されたパルス
マスキング信号ＭＳＫとディコーダ１０７から印加され
た各ディコーディング信号Ｄ０〜Ｄ５９とを否定論理和
演算してイネーブル信号ＥＮ０〜ＥＮ５９を夫々出力す
る複数のＮＯＲゲートを備えている。
【００４２】尚、ゲートラインＧＬ１〜ＧＬ４７９が下
方から上方にスキャニングされる場合、即ち、ゲートラ
インＧＬ４７９からゲートラインＧＬ１まで順次スキャ
ニングされる場合、ＮＯＲゲートアレイ１０８は、図９
に示すように、ディコーディング信号Ｄ０〜Ｄ５９の代
わりにディコーディング信号Ｄ５９〜Ｄ０を受ける。更
に、出力セルアレイ１０９においては、ＮＯＲゲートア
レイ１０８から印加された各イネーブル信号ＥＮ０〜Ｅ
Ｎ５９に対応して４個ずつゲートラインを駆動する複数
の出力セルを備えている。即ち、奇数ライン駆動部１０
０は、２４０個のゲートラインＧＬ１〜ＧＬ４７９を駆
動するので、出力セルアレイ１０９は６０個の出力セル
を備えるようになる。
【００４３】そして、複数の出力セル中、任意のイネー
ブル信号ＥＮＫ（Ｋ＝０．．．５９）に対応する出力セ
ルにおいては、図１０に示すように、ＮＯＲゲートアレ
イ１０８から出力されたイネーブル信号ＥＮＫとスキャ
ニングパターン発生器１０３から出力されたスキャニン
グパターン信号ＰＨ１Ｂ、ＰＨ２Ｂとを否定論理積する
ＮＡＮＤゲート１０９ａと、イネーブル信号ＥＮＫ及び
スキャニングパターン発生器１０３から出力されたスキ
ャニングパターン信号ＰＨ１Ｂ、ＰＨ２を否定論理積演
算するＮＡＮＤゲート１０９ｂと、イネーブル信号ＥＮ
Ｋとスキャニングパターン発生器１０３から出力された
スキャニングパターン信号ＰＨ１、ＰＨ２とを否定論理
積演算するＮＡＮＤゲート１０９ｃと、イネーブル信号
ＥＮＫとスキャニングパターン発生器１０３から印加さ
れたスキャニングパターン信号ＰＨ１、ＰＨ２Ｂとを否
定論理積するＮＡＮＤゲート１０９ｄと、ＮＡＮＤゲー
ト１０９ａ〜１０９ｄの各出力信号を順次接続されたイ
ンバータにより夫々バッファリングし、このバッファリ
ングされた信号をスキャニング信号として、夫々、ゲー
トラインＧＬn 〜ＧＬn+3 に印加するバッファ１０９ｅ
と、を備えている。また、イネーブル信号ＥＮＫに対応
する他の出力セルも同様に構成されている。
【００４４】次に動作について説明する。先ず、ＴＦＴ
−ＬＣＤ画素アレイ３００の外部に配置された制御部４
００からは、スキャニングスタート信号ＶＳＴ、映像モ
ード信号ＩＮＴ、システムクロック信号ＶＣＫ、及びシ
ステムリセット信号Ｒ、スキャニング方向制御信号ＤＷ
Ｎが出力される。
【００４５】ゲートラインＧＬ１からゲートラインＧＬ
４８０まで順次駆動するときは、スキャニング方向制御
信号ＤＷＮ”１”が出力され、その反対の順序でゲート
ラインを駆動するときは、スキャニング方向制御信号Ｄ
ＷＮ”０”が出力される。スキャニング方向制御信号Ｄ
ＷＮが”１”のとき、最終的に駆動されるゲートライン
は４８０番目のゲートラインＧＬ４８０であるため、マ
ルチプレクサ１０１は４８０番目のゲートラインＧＬ４
８０に印加されたスキャニング信号を最終スキャニング
信号ＦＩＮＡＬとして入力制御器１０２に出力し、スキ
ャニング方向制御信号ＤＷＮが”０”のときは、一番目
のゲートラインＧＬ１に印加されたパルス信号を最終ス
キャニング信号ＦＩＮＡＬとして入力制御器１０２に出
力する。
【００４６】入力制御器１０２には、図１１において、
（Ａ）に示すようなスキャニングスタート信号ＶＳＴ
と、（Ｂ）に示すような最終スキャニング信号ＦＩＮＡ
Ｌと、が入力され、ＯＲゲート１０２ａにより、スキャ
ニングスタート信号ＶＳＴと最終スキャニング信号ＦＩ
ＮＡＬとの論理和演算が行われ、（Ｃ）に示すような信
号ＮＤ１が生成される。システムの動作初期には、
（Ｇ）に示すようなシステムリセット信号Ｒが入力さ
れ、このシステムリセット信号Ｒに基づいてこの信号Ｎ
Ｄ１がＴフリップフロップ１０２ｂによりラッチされ、
（Ｄ）に示すように、Ｔフリップフロップ１０２ｂの出
力信号ＮＤ２は、信号ＮＤ１の最初の下降エッジで上昇
し、下降エッジで下降する（信号ＮＤ１の下降エッジで
同期して状態遷移する）。そして、ＡＮＤゲート１０２
ｃにより信号ＮＤ２とシステムクロック信号ＶＣＫとの
論理積演算が行われ、（Ｆ）に示すようなクロック信号
ＣＬＫが、有効スキャニング期間Ｔ1 、システムクロッ
ク信号ＶＣＫと同期してスキャニングパターン発生器１
０３に出力される。従ってクロック信号ＣＬＫはブラン
キング期間Ｔ2 では発生しない。
【００４７】また、システムリセット信号Ｒは、システ
ムの動作初期に只一回しか供給されないため、ＮＯＲゲ
ート１０２ｄにより、映像信号の各フィールド毎に又は
各フレーム毎に最終スキャニング信号ＦＩＮＡＬとシス
テムリセット信号Ｒとの排他的論理和演算が行われ、
（Ｈ）に示すようなリセット信号ＲＳＴがスキャニング
パターン発生器１０３及びリプルカウンタ１０４に供給
され、スキャニングパターン発生器１０３及びリプルカ
ウンタ１０４は、リセット信号ＲＳＴがローレベルにな
ったときリセットされる。
【００４８】次いで、図１２に示すように、スキャニン
グパターン発生器１０３に入力されたクロック信号ＣＬ
Ｋの周波数は、Ｔフリップフロップ１０３ａにより半分
に低減され、Ｔフリップフロップ１０３ａの出力端子Ｑ
の出力信号の周波数は、Ｔフリップフロップ１０３ｂに
より再び半分に低減される。また、Ｔフリップフロップ
１０３ａの出力端子ＱＢの出力信号の周波数は、Ｔフリ
ップフロップ１０３ｃにより半分に低減され、Ｔフリッ
プフロップ１０３ａの出力端子Ｑの出力信号、Ｔフリッ
プフロップ１０３ａの出力端子ＱＢの出力信号は、夫
々、マルチプレクサ１０３ｆの入力端子ａ３、ａ４に出
力される。そして、図１３に示すように、クロック信号
ＣＬＫが２周期出力されている間、ハイレベルでマスキ
ングするマスキング信号Ｍ１、Ｍ２がマスキングロジッ
ク１０６に供給される。
【００４９】また、Ｔフリップフロップ１０３ｃの出力
端子ＱＢの出力信号の周波数は、Ｔフリップフロップ１
０３ｄにより半分に低減され、Ｔフリップフロップ１０
３ｃの出力端子Ｑの出力信号の周波数は、半分に低減さ
れ、夫々、マルチプレクサ１０３ｆの入力端子ｂ１、ｂ
２に出力される。次いで、ＮＴＳＣ信号の場合、即ち、
映像モード信号ＩＮＴが”１”である場合、マルチプレ
クサ１０３ｆは入力端子ａ１〜ａ４に印加されたＴフリ
ップフロップ１０３ｂ、１０３ｃの各出力信号を選択し
て、出力端子ｃ１〜ｃ４を経てマルチプレクサ１０３ｇ
に出力すると共に、出力端子ｃ４、ｃ３から出力された
信号はクロック信号ＣＰ、ＣＰＢとしてリプルカウンタ
１０４に供給される。
【００５０】そして、クロック信号ＣＰはＴフリップフ
ロップ１０３ｃの出力端子ＱＢから出力された信号であ
り、クロック信号ＣＰＢはＴフリップフロップ１０３ｃ
の出力端子Ｑから出力された信号であるため、クロック
信号ＣＰ、ＣＰＢは図１２に示すように、クロック信号
ＣＬＫが２周期出力されている間、ハイレベルを維持す
る。
【００５１】一方、ＶＧＡ信号である場合、即ち、映像
モード信号ＩＮＴが”０”である場合、マルチプレクサ
１０３ｆは、入力端子ｂ１〜ｂ４に夫々印加されたＴフ
リップフロップ１０３ｅ、１０３ｄの出力信号を選択
し、出力端子ｃ１〜ｃ４を経てマルチプレクサ１０３ｇ
に出力すると共に、その中で出力端子ｃ４、ｃ３から出
力された信号はクロック信号ＣＰ、ＣＰＢとしてリプル
カウンタ１０４に供給される。そして、クロック信号Ｃ
ＰはＴフリップフロップ１０３ｄの反転出力端子ＱＢか
ら出力された信号であり、クロック信号ＣＰＢはＴフリ
ップフロップ１０３ｄの出力端子Ｑから出力された信号
であるため、クロック信号ＣＰ、ＣＰＢは、図１４に示
すように、４周期のクロック信号ＣＫの間ハイレベルを
維持し、このようにリプルカウンタ１０４に印加され、
クロック信号ＣＰ、ＣＰＢはＴフリップフロップ１０３
ｄ、１０３ｅを夫々通過するため、ＮＴＳＣ信号の場合
よりも周波数は半分になる。
【００５２】次いで、スキャニング方向制御信号ＤＷＮ
が”１”であるとき、即ち、ゲートラインＧＬ１〜ＧＬ
４７９が上方から下方にスキャニングされるとき、マル
チプレクサ１０３ｇはマルチプレクサ１０３ｆの出力端
子ｃ１〜ｃ４から出力された信号を入力端子ａ４〜ａ１
から入力し、該入力された信号をスキャニングパターン
信号ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂを選択して出
力端子ｃ１〜ｃ４を経て夫々出力する。
【００５３】従って、ＮＴＳＣ信号の場合は、図１５に
示すように、１周期がシステムクロック信号ＶＣＫの４
周期に該当するスキャニングパターン信号ＰＨ１、ＰＨ
１Ｂ、ＰＨ２、ＰＨ２Ｂを出力セルアレイ１０９に供給
し、ＶＧＡ信号の場合は、図１６に示すように、１周期
がシステムクロック信号ＶＣＫの８周期に該当するスキ
ャニングパターン信号ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ
２Ｂを出力セルアレイ１０９に供給する。
【００５４】一方、スキャニング方向制御信号ＤＷＮ
が”０”であるとき、即ち、ゲートラインＧＬ１〜ＧＬ
４７９が下方から上方にスキャニングされるとき、マル
チプレクサ１０３ｇはマルチプレクサ１０３ｆの出力端
子ｃ１〜ｃ４から出力された信号を入力端子ｂ４、ｂ
３、ｂ２、ｂ１を通って受け、前述したようにＮＴＳＣ
信号又はＶＧＡ信号に該当するスキャニングパターン信
号ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂを出力セルアレ
イ１０９に供給する。即ち、出力端子ｃ３、ｃ４、ｃ
２、ｃ１の信号とスキャニングパターン信号ＰＨ１、Ｐ
Ｈ１Ｂ、ＰＨ２、ＰＨ２Ｂとは相互対応するようにな
る。
【００５５】次いで、リプルカウンタ１０４のＴフリッ
プフロップ１０４ａ〜１０４ｆは入力制御器１０２から
印加されたリセット信号ＲＳＴとスキャニングパターン
発生器１０３から印加されたクロック信号ＣＰ、ＣＰＢ
とを夫々カウントし、該カウント信号Ａ０〜Ａ５、Ｂ０
〜Ｂ５をマルチプレクサ１０５に出力する。この場合、
リセット信号ＲＳＴがリプルカウンタ１０４に出力され
たとき、カウント信号Ａ０〜Ａ５は”００００００”値
に、カウント信号Ｂ０〜Ｂ５は”１１１１１１”値に夫
々リセットされ、クロック信号ＣＰ、ＣＰＢがＴフリッ
プフロップ１０４ａに出力されたとき、カウント信号Ａ
０〜Ａ５は”０００００１”、”００００１０”、”０
０００１１”．．．”１１１１１１”値を有し、カウン
ト信号Ｂ０〜Ｂ５は”１１１１１０”、”１１１１０
１”、”１１１１００”、．．．、”００００００”値
を有する。
【００５６】即ち、ＮＴＳＣ信号の場合、図１７
（Ｂ）、（Ｃ）に示すように、システムクロック信号Ｖ
ＣＫが２周期出力されている間、ハイレベルのクロック
信号ＣＰ、ＣＰＢがリプルカウンタ１０４のＴフリップ
フロップ１０４ａに出力され、順次接続されたＴフリッ
プフロップ１０４ａ〜１０４ｆは、分周回路として動作
する。
【００５７】また、ＶＧＡ信号の場合、図１８（Ｂ）、
（Ｃ）に示すように、システムクロック信号ＶＣＫが４
周期出力されている間、ハイレベルのクロック信号Ｃ
Ｐ、ＣＰＢがリプルカウンタ１０４のＴフリップフロッ
プ１０４ａに出力される。又、スキャニング方向制御信
号ＤＷＮが”１”であるとき、即ち、ゲートラインＧＬ
１〜ＧＬ４７９が上方から下方にスキャニングされると
き、マルチプレクサ１０５は、カウント信号Ａ０〜Ａ５
を選択してディコーダ１０７に出力し、スキャニング方
向制御信号ＤＷＮが”０”であるとき、即ち、ゲートラ
インＧＬ１〜ＧＬ４７９が下方から上方にスキャニング
されるとき、マルチプレクサ１０５は、カウント信号Ｂ
０〜Ｂ５を選択してディコーダ１０７に出力する。
【００５８】次いで、ディコーダ１０７はネガティブタ
イプの６×６０ディコーダとして動作し、リプルカウン
タ１０４から出力されたカウント信号Ａ０〜Ａ５をディ
コーディングし、図１７（Ｄ）〜（Ｈ）及び図１８
（Ｇ）〜（Ｉ）に示すように、順次、ローレベルを有す
るディコーディング信号Ｄ０〜Ｄ５９をＮＯＲゲートア
レイ１０８に出力する。
【００５９】カウント信号Ｂ０〜Ｂ５が入力されたと
き、ディコーダ１０７は該入力されたカウント信号Ｂ０
〜Ｂ５をディコーディングし、図１７（Ｄ）〜（Ｈ）及
び図１８（Ｇ）〜（Ｉ）に示すように、順次、ローレベ
ルを有するディコーディング信号Ｄ５９〜Ｄ０をＮＯＲ
ゲートアレイ１０８に出力する。又、ＮＴＳＣ信号の場
合、即ち、映像モード信号ＩＮＴが”１”である場合、
マスキングロジック１０６は、接地信号のローレベルの
パルスマスキング信号ＭＳＫをＮＯＲゲートアレイ１０
８に出力し、該ＮＯＲゲートアレイ１０８はインバータ
のように動作する。
【００６０】更に、ＶＧＡ信号の場合、即ち、映像モー
ド信号ＩＮＴが”０”である場合、図１８（Ｆ）に示す
ように、マスキングロジック１０６は、システムクロッ
ク信号ＶＣＫが１周期出力されている間、ハイレベルの
パルスマスキング信号ＭＳＫをＮＯＲゲートアレイ１０
８に出力する。次いで、ＮＯＲゲートアレイ１０８はマ
スキングロジック１０６から出力されたパルスマスキン
グ信号ＭＳＫとディコーダ１０７から出力されたディコ
ーディング信号Ｄ０〜Ｄ５９とを夫々否定論理和演算
し、イネーブル信号ＥＭ０〜ＥＭ５９を出力セルアレイ
１０９に夫々出力する。
【００６１】そして、図１９に示すように、ＮＴＳＣ信
号の場合、出力セルアレイ１０９に包含された任意の一
つの出力セルは、システムクロック信号ＶＣＫが４周期
出力されている間、ハイレベルのイネーブル信号ＥＮＫ
を受けると共に、任意の一つの出力セルは前述したよう
に、１周期がシステムクロック信号ＶＣＫの４周期に該
当するスキャニングパターン信号ＰＨ１、ＰＨ１Ｂ、Ｐ
Ｈ２、ＰＨ２Ｂを受ける。
【００６２】また、バッファ１０９ｅに含まれ、各ＮＡ
ＮＤゲート１０９ａ〜１０９ｄに順次接続された各イン
バータは大きい容量の負荷のゲートラインＧＬn 〜ＧＬ
n+3を駆動するため、バッファの機能を有し、各ＮＡＮ
Ｄゲート１０９ａ〜１０９ｄ及びＮＡＮＤゲート１０９
ａ〜１０９ｄに順次接続された三つのインバータは結果
的にＡＮＤゲートとして動作する。
【００６３】従って、入力したイネーブル信号ＥＮＫが
ローレベルであるとき、他の入力信号に拘わらず、ロー
レベルのスキャニング信号がゲートラインＧＬn 〜ＧＬ
n+3に夫々印加され、入力したイネーブル信号ＥＮＫが
ハイレベルであるとき、該入力されたスキャニングパタ
ーン信号ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂの組合に
従ってハイレベル又はローレベルのスキャニング信号が
ゲートラインＧＬn 〜ＧＬn+3 に夫々印加されるので、
出力セルアレイ１０９はシステムクロック信号ＶＣＫが
１周期出力されている間、ハイレベルのスキャニング信
号をゲートラインＧＬn 〜ＧＬn+3 に順次印加する。
【００６４】即ち、奇数ライン駆動部１００と偶数ライ
ン駆動部２００とが同時に動作したときは、図１の偶数
フィールドのように、ＮＴＳＣ信号のための二重スキャ
ニング方式のスキャニング信号が発生し、奇数ライン駆
動部１００が偶数ライン駆動部２００よりもシステムク
ロック信号ＶＣＫ１周期分、先に動作すると、図１の奇
数フィールドのようにＮＴＳＣのためのスキャニング信
号が発生する。
【００６５】また、図２０に示すように、ＶＧＡ信号の
場合、出力セルアレイ１０９に含まれた任意の一つの出
力セルは、システムクロック信号ＶＣＫ８周期分に該当
するクロック信号４周期分のイネーブル信号ＥＮＫを受
けると共に、任意の一つの出力セルは、前述したよう
に、１周期がシステムクロック信号ＶＣＫの８周期に該
当するスキャニングパターン信号ＰＨ１、ＰＨ１Ｂ、Ｐ
Ｈ２、ＰＨ２Ｂを受ける。
【００６６】その後、出力セルは、該入力信号をＮＡＮ
Ｄゲート１０９ａ〜１０９ｄ及びバッファ１０９ｅによ
りＮＴＳＣ信号の場合と同様に処理し、１周期のシステ
ムクロック信号ＶＣＫの間、ハイレベルのスキャニング
信号をゲートラインＧＬn 〜ＧＬn+3 に順次印加する。
すると、該スキャニング信号は２周期のシステムクロッ
ク信号ＶＣＫ毎に一つのクロックずつ発生する。
【００６７】従って、奇数ライン駆動部１００が、偶数
ライン駆動部２００よりも１周期のシステムクロック信
号ＶＣＫだけ先立って動作すると、奇数ライン駆動部１
００及び偶数ライン駆動部２００は交互にスキャニング
信号を発生するため、図２４に示すようなＶＧＡ信号の
ためのスキャニング信号が得られる。又、ＮＴＳＣ信号
の場合、スキャニング方向制御信号ＤＷＮが”０”であ
る場合、図２１（Ｆ）乃至（Ｉ）に示すように、スキャ
ニング信号は前述したようにゲートラインＧＬn+3 〜Ｇ
Ｌn に順次印加される。
【００６８】同様に、スキャニング方向制御信号ＤＷＮ
が”０”である場合、ＶＧＡ信号に対してもスキャニン
グ信号はゲートラインＧＬn+3 〜ＧＬn に順次印加され
る。そして、映像信号をＴＦＴ−ＬＣＤパネルに供給す
るデータ駆動回路も本発明の奇数ライン駆動部１００と
して具現することができる。かかる構成によれば、スキ
ャニングスタート信号ＶＳＴ、システムクロック信号Ｖ
ＣＫ、及びシステムリセット信号Ｒ、映像モード信号Ｉ
ＮＴに基づいて、順次スキャニング方式又は二重スキャ
ニング方式に対応しうるスキャニングパターン信号ＰＨ
１〜ＰＨ２Ｂ及びマスク信号ＭＳＫを生成し、ディコー
ダ１０７によりリプルカウンタ１０４のカウント信号を
選択し、イネーブル信号を生成するようにしたので、最
小限のトランジスタを備えるだけで映像信号に応じたス
キャニング方式を選択することができ、また、スキャニ
ング方向も選択することができる。
【００６９】
【発明の効果】以上説明したように、請求項１の発明に
かかる液晶表示装置の駆動回路によれば、駆動されるス
キャニングラインを指定するためアドレス信号を用いず
に、入力した映像信号がＮＴＳＣ信号であるか又はＶＧ
Ａ信号であるかを判定する映像モード信号を用いるよう
になっているため、駆動回路の制御が従来よりも容易に
なり、画素アレイにおける入力ピンの個数を減らすこと
ができ、画素アレイの大きさが減少するという効果があ
る。
【００７０】請求項２の発明にかかる液晶表示装置の駆
動回路によれば、第１クロック信号（ＣＬＫ，ＣＬＫ
Ｂ）及びリセット信号（ＲＳＴ）を発生させることがで
きる。請求項３の発明にかかる液晶表示装置の駆動回路
によれば、第１マスキング信号（Ｍ１）、第２のマスキ
ング信号（Ｍ２）、第２クロック信号（ＣＰ、ＣＰ
Ｂ）、スキャニングパターン信号を発生させることがで
きる。
【００７１】請求項４の発明にかかる液晶表示装置の駆
動回路によれば、映像モードに応じた第２クロック信号
を出力させることができる。請求項５の発明にかかる液
晶表示装置の駆動回路によれば、第２クロック信号（Ｃ
Ｐ，ＣＰＢ）を映像モードに応じた周期に分周すること
ができる。請求項６の発明にかかる液晶表示装置の駆動
回路によれば、スキャニングパターン信号を映像モード
に応じた周期に分周することができる。
【００７２】請求項７の発明にかかる液晶表示装置の駆
動回路によれば、第１、第２マスキング信号（Ｍ１，Ｍ
２）を生成することができる。請求項８の発明にかかる
液晶表示装置の駆動回路によれば、映像モード信号（Ｉ
ＮＴ）に応じたパルスマスキング信号（ＭＳＫ）を生成
することができる。請求項９の発明にかかる液晶表示装
置の駆動回路によれば、パルスマスキング信号（ＭＳ
Ｋ）を映像モード信号（ＩＮＴ）に応じて選択的に出力
することができる。
【００７３】請求項１０の発明にかかる液晶表示装置の
駆動回路によれば、スキャニング信号をスキャニングラ
インに出力することができる。請求項１１の発明にかか
る液晶表示装置の駆動回路によれば、スキャニング方向
を決定することができる。請求項１２の発明にかかる液
晶表示装置の駆動回路によれば、スキャニング方向制御
信号（ＤＷＮ）に従ってスキャニング信号を両方向の上
方から下方又はその反対方向に発生させることができる
という効果がある。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の駆動回路のブロッ
ク図。
【図２】図１の奇数ライン又は偶数ライン駆動部のブロ
ック図。
【図３】図２の入力制御器の回路図。
【図４】図２のスキャンパターン発生器の回路図。
【図５】図２のリプルカウンタの回路図。
【図６】図５のＴフリップフロップの回路図。
【図７】図２のマスクロジックの回路図。
【図８】図２のＮＯＲゲートアレイの回路図。
【図９】同上ＮＯＲゲートアレイの回路図。
【図１０】図２の出力セルアレイの回路図。
【図１１】図３の入力制御器の信号波形図。
【図１２】図４のスキャンパターン発生器の信号波形
図。
【図１３】同上スキャンパターン発生器の信号波形図。
【図１４】同上スキャンパターン発生器の信号波形図。
【図１５】同上スキャンパターン発生器の信号波形図。
【図１６】同上スキャンパターン発生器の信号波形図。
【図１７】図２のディコーダ及びＮＯＲゲートアレイの
信号波形図。
【図１８】同上ディコーダ及びＮＯＲゲートアレイの信
号波形図。
【図１９】図２の出力セルアレイの信号波形図。
【図２０】同上出力セルアレイの信号波形図。
【図２１】同上出力セルアレイの信号波形図。
【図２２】従来のシフトレジスタを用いたゲート駆動回
路の回路図。
【図２３】従来のディコーダを用いたゲート駆動回路の
回路図。
【図２４】図２３の信号波形図。
【図２５】同上信号波形図。
【符号の説明】
１００ 奇数ライン駆動部 ２００ 偶数ライン駆動部 ３００ ＴＦＴ−ＬＣＤの画素アレイ ４００ 制御部 １０１、１０５ マルチプレクサ １０２ 入力制御器 １０３ スキャニングパターン発生器 １０４ リプルカウンタ １０６ マスキングロジック １０７ ディコーダ １０８ ＮＯＲゲートアレイ １０９ 出力セルアレイ １０３ａ 第１Ｔフリップフロップ １０３ｂ 第２Ｔフリップフロップ １０３ｃ 第３Ｔフリップフロップ １０３ｄ 第４Ｔフリップフロップ １０３ｅ 第５Ｔフリップフロップ ＣＬＫ、ＣＬＫＢ 第１クロック信号 ＣＰ、ＣＰＢ 第２クロック信号 Ｍ１ 第１マスキング信号 Ｍ２ 第２マスキング信号 ＤＷＮ スキャニング方向制御信号 ＦＩＮＡＬ 最終スキャニング信号 ＶＳＴ スキャニングスタート信号 Ｒ システムリセット信号 ＶＣＫ システムクロック信号 ＲＳＴ リセット信号 ＭＳＫ パルスマスキング信号 ＩＮＴ 映像モード信号

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】画素アレイ（３００）を構成する各画素毎
    の液晶にスイッチ手段を介してスキャニングラインを接
    続し、該当のスキャニングラインにスキャニング信号を
    印加してスイッチ手段を制御し、映像信号を各画素毎に
    書き込む液晶表示装置の駆動回路において、 スキャニングを開始するためのスキャニングスタート信
    号（ＶＳＴ）、映像信号の種類に応じてスキャニング方
    式を決定する映像モード信号（ＩＮＴ）、スキャニング
    の方向を決定するスキャニング方向制御信号（ＤＷ
    Ｎ）、システムクロック信号（ＶＣＫ）及びシステムリ
    セット信号（Ｒ）を出力する制御手段（４００）と、 前記スキャニング方向制御信号（ＤＷＮ）に基づいて一
    番目又は最終番目のゲートラインに印加されるスキャニ
    ング信号を最終スキャニング信号（ＦＩＮＡＬ）として
    選択的に出力する最終スキャニング信号選択手段（１０
    １）と、 前記スキャニングスタート信号（ＶＳＴ）、最終スキャ
    ニング信号（ＦＩＮＡＬ）、システムクロック信号（Ｖ
    ＣＫ）、及びシステムリセット信号（Ｒ）に基づいて、
    第１クロック信号（ＣＬＫ，ＣＬＫＢ）及び映像信号を
    所定信号区間毎にリセットするリセット信号（ＲＳＴ）
    を発生する信号発生手段（１０２）と、前記映像モード
    信号（ＩＮＴ）、スキャニング方向制御信号（ＤＷＮ）
    及び第１クロック信号（ＣＬＫ，ＣＬＫＢ）に基づいて
    第２クロック信号（ＣＰ，ＣＰＢ）、第１、第２マスキ
    ング信号（Ｍ１、Ｍ２）及び複数のスキャニングパター
    ン信号（ＰＨ１、ＰＨ１Ｂ、ＰＨ２、ＰＨ２Ｂ）を発生
    するスキャニングパターン発生手段（１０３）と、 前記信号発生手段（１０２）からリセット信号が入力さ
    れてカウント値を所定値にリセットし、次のリセット信
    号が入力されるまでの間、第２クロック信号（ＣＰ，Ｃ
    ＰＢ）をカウントするカウント手段（１０４）と、前記スキャニング方向制御信号（ＤＷＮ）に基づいて、
    前記カウント手段（１０４）の反転出力端子から入力さ
    れた信号（Ａ０〜Ａ５）又は出力端子から入力された信
    号（Ｂ０〜Ｂ５）をディコーディングするディコーディ
    ング手段（１０ ７）と、 前記制御手段（４００）から出力された映像モード信号
    （ＩＮＴ）に基づいて、第１、第２マスキング信号
    （（Ｍ１、Ｍ２）の論理演算値または接地電圧（ＶＳ
    Ｓ）をマスク信号（ＭＳＫ）として出力するマスク信号
    生成手段（１０６）と、 該マスク信号生成手段（１０６）によって生成されたマ
    スク信号（ＭＳＫ）と前記ディコーディング手段（１０
    ７）から出力されたディコーディング信号（Ｄ０〜Ｄ５
    ９）、（Ｄ５９〜Ｄ０）とを論理演算してイネーブル信
    号（ＥＮ０〜ＥＮ５９）を生成するイネーブル信号生成
    手段（１０８）と、 該イネーブル信号生成手段（１０８）によって生成され
    たイネーブル信号（ＥＮ０〜ＥＮ５９）及びスキャニン
    グパターン発生手段（１０３）によって生成された複数
    のスキャニングパターン信号（ＰＨ１、ＰＨ１Ｂ、ＰＨ
    ２、ＰＨ２Ｂ）に基づいて、スキャニング信号を該当の
    スキャニングラインに所定のタイミングで出力するスキ
    ャニング信号出力手段（１０９）と、 を備えたことを特徴とする液晶表示装置の駆動回路。
  2. 【請求項２】前記信号発生手段（１０２）は、 前記スキャニングスタート信号（ＶＳＴ）と前記最終ス
    キャニング信号（ＦＩＮＡＬ）とを論理和するＯＲゲー
    ト（１０２ａ）と、 該ＯＲゲート（１０２ａ）の出力信号及びシステムリセ
    ット信号（Ｒ）を受けるＴフリップフロップ（１０２
    ｂ）と、 該Ｔフリップフロップ（１０２ｂ）の出力信号とシステ
    ムクロック信号（ＶＣＫ）との論理積演算を行って第１
    クロック信号（ＣＬＫ）を出力するＡＮＤゲート（１０
    ２ｃ）と、 前記最終スキャニング信号（ＦＩＮＡＬ）とシステムリ
    セット信号（Ｒ）とを排他的論理和演算してリセット信
    号（ＲＳＴ）を出力する排他的ＯＲゲート（１０２ｄ）
    と、 を備えたことを特徴とする請求項１記載の液晶表示装置
    の駆動回路。
  3. 【請求項３】前記スキャニングパターン発生手段（１０
    ３）は、 第１クロック信号（ＣＬＫ、ＣＫＬＢ）及びリセット信
    号（ＲＳＴ）を受ける第１のＴフリップフロップ（１０
    ３ａ）と、 前記リセット信号（ＲＳＴ）及び第１のＴフリップフロ
    ップ（１０３ａ）の出力端子からの信号を受け、第１マ
    スキング信号（Ｍ１）を反転出力端子を通ってマスク信
    号生成手段（１０６）に出力する第２のＴフリップフロ
    ップ（１０３ｂ）と、 前記リセット信号（ＲＳＴ）及び第１のＴフリップフロ
    ップ（１０３ａ）の反転出力端子から出力された信号を
    受け、第２のマスキング信号（Ｍ２）を出力端子を通っ
    てマスク信号生成手段（１０６）に出力する第３のＴフ
    リップフロップ（１０３ｃ）と、 前記リセット信号（ＲＳＴ）及び第３のＴフリップフロ
    ップ（１０３ｃ）の反転出力端子から出力された信号を
    受ける第４のＴフリップフロップ（１０３ｄ）と、 前記リセット信号（ＲＳＴ）及び第３のＴフリップフロ
    ップ（１０３ｃ）の出力端子からの信号を受ける第５の
    Ｔフリップフロップ（１０３ｅ）と、 前記第２のＴフリップフロップ（１０３ｂ）及び第３の
    Ｔフリップフロップ（１０３ｃ）から印加された信号、
    第５のＴフリップフロップ（１０３ｅ）及び第４のＴフ
    リップフロップ（１０３ｄ）から印加された信号を映像
    モード信号（ＩＮＴ）に従って選択し、第２クロック信
    号（ＣＰ、ＣＰＢ）を出力する第１のマルチプレクサ
    （１０３ｆ）と、 該第１のマルチプレクサ（１０３ｆ）から印加された信
    号をスキャニング方向制御信号（ＤＷＮ）により選択し
    て複数のスキャニングパターン信号（ＰＨ１、ＰＨ１
    Ｂ、ＰＨ２、ＰＨ２Ｂ）を出力する第２のマルチプレク
    サ（１０３ｇ）と、 を備えて構成されたことを特徴とする請求項１又は請求
    項２記載の液晶表示装置の駆動回路。
  4. 【請求項４】前記第１のマルチプレクサ（１０３ｆ）
    は、映像信号がＮＴＳＣ信号のときは、第３のＴフリッ
    プフロップ（１０３ｃ）から印加された信号を、映像信
    号がＶＧＡ信号のときは、第４のＴフリップフロップ
    （１０３ｄ）から出力された信号を第２クロック信号
    （ＣＰ，ＣＰＢ）として出力することを特徴とする請求
    項３記載の液晶表示装置の駆動回路。
  5. 【請求項５】前記スキャニングパターン発生手段（１０
    ３）は、映像モード信号（ＩＮＴ）がＮＴＳＣ信号のと
    き、２周期の第１クロック信号（ＣＬＫ，ＣＬＫＢ）の
    間、第２クロック信号（ＣＰ，ＣＰＢ）をハイレベルに
    維持し、映像モード信号（ＩＮＴ）がＶＧＡ信号のとき
    は、４周期の第１クロック信号（ＣＬＫ，ＣＬＫＢ）の
    間、第２クロック信号（ＣＰ，ＣＰＢ）をハイレベルに
    維持するように構成されたことを特徴とする請求項１〜
    請求項４のいずれか１つに記載の液晶表示装置の駆動回
    路。
  6. 【請求項６】前記スキャニングパターン発生手段（１０
    ３）は、映像モード信号（ＩＮＴ）がＮＴＳＣ信号のと
    き、スキャニングパターン信号の１周期が第１クロック
    信号（ＣＬＫ，ＣＬＫＢ）の４周期に該当するようにス
    キャニングパターン信号を分周し、映像モード信号（Ｉ
    ＮＴ）がＶＧＡ信号のときは、スキャニングパターン信
    号の１周期が第１クロック信号（ＣＬＫ，ＣＬＫＢ）の
    ８周期に該当するようにスキャニングパターン信号を分
    周するように構成されたことを特徴とする請求項１〜請
    求項５のいずれか１つに記載の液晶表示装置の駆動回
    路。
  7. 【請求項７】 前記マスク信号生成手段（１０６）は、 前記スキャニングパターン発生手段（１０３）から出力
    された第１、第２マスキング信号（Ｍ１、Ｍ２）を排他
    的否定論理和演算を行う排他的ＮＯＲゲート（１０６
    ａ）と、 該排他的ＮＯＲゲート（１０６ａ）の出力信号及びロー
    レベルの接地信号を映像モード信号（ＩＮＴ）により選
    択してパルスマスキング信号（ＭＳＫ）を出力するマル
    チプレクサ（１０６ｂ）と、 を備えて構成されたことを特徴とする請求項１〜請求項
    ６のいずれか１つに記載の液晶表示装置の駆動回路。
  8. 【請求項８】 前記マルチプレクサ（１０６ｂ）は、映像
    モード信号（ＩＮＴ）がＮＴＳＣ信号の場合は、ローレ
    ベルの接地信号を、映像モード信号（ＩＮＴ）がＶＧＡ
    信号の場合は、前記排他的ＮＯＲゲート（１０６ａ）か
    ら印加された信号を、マスク信号（ＭＳＫ）として出力
    することを特徴とする請求項７記載の液晶表示装置の駆
    動回路。
  9. 【請求項９】前記スキャニング信号出力手段（１０９）
    は、 イネーブル信号（ＥＮＫ）及び複数のスキャニングパタ
    ーン信号を否定論理積演算する複数のＮＡＮＤゲート
    （１０９ａ〜１０９ｄ）と、 該ＮＡＮＤゲート（１０９ａ〜１０９ｄ）から出力され
    た出力信号をバッファリングしてスキャニング信号をス
    キャニングラインに印加するバッファ（１０９ｅ）と、 を備えて構成されたことを特徴とする請求項１〜請求項
    ８ のいずれか１つに記載の液晶表示装置の駆動回路。
  10. 【請求項１０】 前記制御手段（４００）は、スキャニン
    グ方向を決定するスキャニング方向制御信号（ＤＷＮ）
    を出力し、 前記最終スキャニング信号選択手段（１０１）は、該制
    御手段（４００）から出力されたスキャニング方向制御
    信号（ＤＷＮ）に基づいて、一番目又は最終番目のゲー
    トラインに印加されるスキャニング信号を最終スキャニ
    ング信号（ＦＩＮＡＬ）として出力するように構成する
    一方、 前記カウント手段（１０４）のカウント値をスキャニン
    グ方向制御信号（ＤＷＮ）に対応させてディコーディン
    グ手段（１０７）に出力するカウント値出力手段（１０
    ５）を備えたことを特徴とする請求項１〜請求項９のい
    ずれか１つに記載の液晶表示装置の駆動回路。
  11. 【請求項１１】 前記最終スキャニング信号選択手段（１
    ０１）は、スキャニングラインを上方から下方にスキャ
    ンするときは、最終スキャニングラインに印加されたス
    キャニング信号を、スキャニングラインを下方から上方
    にスキャンするときは、一番目のスキャニングラインに
    印加されたスキャニング信号を最終スキャニング信号
    （ＦＩＮＡＬ）として出力するように構成されたことを
    特徴とする請求項１０記載の液晶表示装置の駆動回路。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905540A (en) * 1994-12-27 1999-05-18 Seiko Epson Corporation Projection-type display apparatus
JP2980042B2 (ja) * 1996-11-27 1999-11-22 日本電気株式会社 走査回路
TW428158B (en) * 1998-02-24 2001-04-01 Nippon Electric Co Method and device for driving liquid crystal display element
FR2776107A1 (fr) * 1998-03-10 1999-09-17 Thomson Lcd Procede d'affichage de donnees sur un afficheur matriciel
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
AU4439899A (en) * 1998-06-16 2000-01-05 United Video Properties, Inc. Interactive television program guide with simultaneous watch and record capabilities
TW530287B (en) * 1998-09-03 2003-05-01 Samsung Electronics Co Ltd Display device, and apparatus and method for driving display device
KR100291770B1 (ko) * 1999-06-04 2001-05-15 권오경 액정표시장치
KR100608884B1 (ko) * 1999-09-22 2006-08-03 엘지.필립스 엘시디 주식회사 액정표시패널의 구동방법
TW495729B (en) * 1999-12-01 2002-07-21 Chi Mei Electronics Corp Liquid crystal display module and scanning circuit board thereof
US6876339B2 (en) * 1999-12-27 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TW511046B (en) * 2000-04-19 2002-11-21 Koninkl Philips Electronics Nv Matrix display device and method of displaying successive frames
TWI282957B (en) * 2000-05-09 2007-06-21 Sharp Kk Drive circuit, and image display device incorporating the same
KR100803163B1 (ko) * 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
JP3643808B2 (ja) * 2001-11-14 2005-04-27 三洋電機株式会社 半導体装置
CN1662842B (zh) * 2002-06-20 2010-05-12 夏普株式会社 显示装置
KR100840682B1 (ko) * 2002-09-06 2008-06-24 엘지디스플레이 주식회사 라인 온 글래스형 액정표시장치
JP2004198927A (ja) * 2002-12-20 2004-07-15 Seiko Epson Corp 液晶駆動用ドライバ
KR100891122B1 (ko) * 2002-12-23 2009-04-06 엘지디스플레이 주식회사 전압유기 방지회로를 구비한 타이밍컨트롤러 리셋회로
US20040207608A1 (en) * 2003-04-16 2004-10-21 Lim Ricardo Te Picture frame layer for displays without using any additional display memory
CN1322744C (zh) * 2003-06-04 2007-06-20 友达光电股份有限公司 使用低压时钟信号的连续脉冲串发生器
KR100951901B1 (ko) * 2003-08-14 2010-04-09 삼성전자주식회사 신호 변환 장치 및 이를 갖는 표시 장치
TWI282540B (en) * 2003-08-28 2007-06-11 Chunghwa Picture Tubes Ltd Controlled circuit for a LCD gate driver
DE10353417A1 (de) * 2003-11-11 2005-06-09 X3D Technologies Gmbh Anordnung zur zwei- oder dreidimensionalen Darstellung
US20060056267A1 (en) * 2004-09-13 2006-03-16 Samsung Electronics Co., Ltd. Driving unit and display apparatus having the same
JP4714004B2 (ja) * 2004-11-26 2011-06-29 三星モバイルディスプレイ株式會社 順次走査及び飛び越し走査兼用の駆動回路
CN100464215C (zh) * 2006-06-09 2009-02-25 群康科技(深圳)有限公司 液晶显示器
KR101243804B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 액정 표시장치의 구동장치 및 구동방법
KR101337256B1 (ko) * 2007-02-14 2013-12-05 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
CN101494019B (zh) * 2008-01-25 2011-06-15 联咏科技股份有限公司 用于一平面显示器的一栅极驱动器的驱动装置
KR101301394B1 (ko) * 2008-04-30 2013-08-28 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
US9129576B2 (en) * 2008-05-06 2015-09-08 Himax Technologies Limited Gate driving waveform control
JP5540430B2 (ja) * 2009-04-14 2014-07-02 Ｎｌｔテクノロジー株式会社 走査線駆動回路、表示装置及び走査線駆動方法
CN102063876B (zh) * 2009-11-17 2013-02-20 华映视讯（吴江）有限公司 薄膜晶体管液晶显示器的驱动方法与装置
KR20150060360A (ko) * 2013-11-26 2015-06-03 삼성디스플레이 주식회사 표시 장치
CN104795038B (zh) * 2015-04-29 2017-12-05 南京中电熊猫液晶显示科技有限公司 一种液晶面板的驱动电路
TWI626640B (zh) * 2015-08-26 2018-06-11 矽創電子股份有限公司 閘極驅動電路與電泳顯示器
CN105869590B (zh) 2016-05-30 2018-12-11 武汉华星光电技术有限公司 液晶显示器及其多路输出选择器电路
CN109272950B (zh) * 2017-07-18 2020-04-21 京东方科技集团股份有限公司 扫描驱动电路及其驱动方法、显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5576393A (en) * 1978-12-04 1980-06-09 Hitachi Ltd Matrix drive method for guestthostttype phase transfer liquid crystal
JPH0677186B2 (ja) * 1985-11-27 1994-09-28 日本電気株式会社 薄膜デコ−ダ積層型液晶表示装置
US5063378A (en) * 1989-12-22 1991-11-05 David Sarnoff Research Center, Inc. Scanned liquid crystal display with select scanner redundancy
KR940022149A (ko) * 1993-03-24 1994-10-20 세야 히로미찌 액정 디스플레이 장치
DE19540146B4 (de) * 1994-10-27 2012-06-21 Nec Corp. Flüssigkristallanzeige vom aktiven Matrixtyp mit Treibern für Multimedia-Anwendungen und Ansteuerverfahren dafür

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