JPH0876091A - 液晶パネル駆動方法及び装置 - Google Patents
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Abstract
(57)【要約】
【目的】異なる画素間の印加電圧波形の実効電圧差を効
果的に低減して、クロストークを抑制する。 【構成】本液晶表示装置は、単純マトリクス液晶パネル
１０と、この液晶パネル１０の走査電極Ｘおよび信号電
極Ｙをそれぞれ駆動するための走査電極駆動回路１２お
よび信号電極駆動回路１４と、両駆動回路１２，１４を
制御するためのコントローラ１６と、走査電極駆動回路
１２に対するコントローラ１６からの信号をレベルシフ
トするレベルシフタ１７と、コントローラ１６に画像デ
ータＶＤおよびタイミング信号ＴＳを供給するホストコ
ンピュータ１８とから構成される。コントローラ１６
は、走査選択制御部２０と表示制御部２２とを有する。
走査選択制御部２０の選択順序決定部２６は、ライン交
流化による交流一周期の期間内または交流一周期を越え
る期間内で選択走査電圧を印加されるべき走査電極Ｘの
順序を任意に決定する。
果的に低減して、クロストークを抑制する。 【構成】本液晶表示装置は、単純マトリクス液晶パネル
１０と、この液晶パネル１０の走査電極Ｘおよび信号電
極Ｙをそれぞれ駆動するための走査電極駆動回路１２お
よび信号電極駆動回路１４と、両駆動回路１２，１４を
制御するためのコントローラ１６と、走査電極駆動回路
１２に対するコントローラ１６からの信号をレベルシフ
トするレベルシフタ１７と、コントローラ１６に画像デ
ータＶＤおよびタイミング信号ＴＳを供給するホストコ
ンピュータ１８とから構成される。コントローラ１６
は、走査選択制御部２０と表示制御部２２とを有する。
走査選択制御部２０の選択順序決定部２６は、ライン交
流化による交流一周期の期間内または交流一周期を越え
る期間内で選択走査電圧を印加されるべき走査電極Ｘの
順序を任意に決定する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶パネルを駆動する
ための駆動方法および装置に関する。
ための駆動方法および装置に関する。
【０００２】
【従来の技術】コンピュータ等の表示装置として、近年
フラットパネルディスプレイが用いられている。フラッ
トパネルディスプレイには種々のものが存在するが、液
晶を用いたＬＣＤ(Liquid Crystal Display)が多用され
ており、その代表的なものとしては単純マトリクス液晶
パネルがある。
フラットパネルディスプレイが用いられている。フラッ
トパネルディスプレイには種々のものが存在するが、液
晶を用いたＬＣＤ(Liquid Crystal Display)が多用され
ており、その代表的なものとしては単純マトリクス液晶
パネルがある。
【０００３】図１３に、単純マトリクス液晶パネルの構
成を模式的に示す。この単純マトリクス液晶パネルは、
複数本の走査電極Ｘ1 ，Ｘ2 ，・・・，ＸN と複数本の
信号電極Ｙ1 ，Ｙ2 ，・・・，ＹM で液晶を挟む構造と
なっており、走査電極Ｘと信号電極Ｙとの各交点が各画
素を構成する。
成を模式的に示す。この単純マトリクス液晶パネルは、
複数本の走査電極Ｘ1 ，Ｘ2 ，・・・，ＸN と複数本の
信号電極Ｙ1 ，Ｙ2 ，・・・，ＹM で液晶を挟む構造と
なっており、走査電極Ｘと信号電極Ｙとの各交点が各画
素を構成する。
【０００４】かかる液晶パネルでは、走査駆動（時分割
駆動）によって表示信号を各画素に伝達して画面を構成
する。つまり、一時にいずれか１つの走査電極Ｘi に選
択走査電圧を印加し、その走査電極Ｘi 上の各画素（選
択された行の画素）に各信号電極Ｙ1 ，Ｙ2 ，・・・，
ＹM より該当する表示信号（選択信号電圧または非選択
信号電圧）を各画素に送り込むことによって１行の表示
を行う。走査電極は上から順（Ｘ1 ，Ｘ2 ，・・・，Ｘ
N の順）に選択または走査され、一巡して１つのフレー
ム（画面）が構成される。
駆動）によって表示信号を各画素に伝達して画面を構成
する。つまり、一時にいずれか１つの走査電極Ｘi に選
択走査電圧を印加し、その走査電極Ｘi 上の各画素（選
択された行の画素）に各信号電極Ｙ1 ，Ｙ2 ，・・・，
ＹM より該当する表示信号（選択信号電圧または非選択
信号電圧）を各画素に送り込むことによって１行の表示
を行う。走査電極は上から順（Ｘ1 ，Ｘ2 ，・・・，Ｘ
N の順）に選択または走査され、一巡して１つのフレー
ム（画面）が構成される。
【０００５】ところで、この種の液晶パネルでは、クロ
ストークによる表示均一性の低下が問題となっている。
図１４の白黒画面の表示パターンを例にとってこの現象
を説明する。図１４において、Ａ，Ｂ，Ｃ，Ｄの各画素
は同一（第７）の走査ライン上の白の画素である点で共
通しているが、縦（列）方向においてそれぞれの表示パ
ターンが異なる。すなわち、Ａの列は全部白の表示パタ
ーンであり、Ｂの列は大きな（たとえば走査ライン２０
本分の）黒のブロック（斜線部分）が存在するブロック
状表示パターンであり、Ｃの列は走査ライン７本分の黒
のブロックが走査ライン７本分の間隔（白のブロック）
を置いて繰り返される点在ブロック状表示パターンであ
り、Ｄの列は走査ライン１本分の周期で黒と白が繰り返
される横縞状表示パターンである。
ストークによる表示均一性の低下が問題となっている。
図１４の白黒画面の表示パターンを例にとってこの現象
を説明する。図１４において、Ａ，Ｂ，Ｃ，Ｄの各画素
は同一（第７）の走査ライン上の白の画素である点で共
通しているが、縦（列）方向においてそれぞれの表示パ
ターンが異なる。すなわち、Ａの列は全部白の表示パタ
ーンであり、Ｂの列は大きな（たとえば走査ライン２０
本分の）黒のブロック（斜線部分）が存在するブロック
状表示パターンであり、Ｃの列は走査ライン７本分の黒
のブロックが走査ライン７本分の間隔（白のブロック）
を置いて繰り返される点在ブロック状表示パターンであ
り、Ｄの列は走査ライン１本分の周期で黒と白が繰り返
される横縞状表示パターンである。
【０００６】図１５は、従来のフレーム交流化方式によ
る各画素Ａ，Ｂ，Ｃ，Ｄの印加電圧波形を示す。フレー
ム交流化方式では、１フレームを単位として走査電極Ｘ
および信号電極Ｙに印加される電圧の極性が反転し、ひ
いては画素印加電圧も反転するが、各画素の印加電圧波
形の波形変化または周波数は各表示パターンにおける画
素の変化の度合いにほぼ対応している。したがって、図
１４の表示パターンの場合、画素Ａ，Ｂ，Ｃの印加電圧
波形の周波数に対して画素Ｄの印加電圧波形の周波数は
相当高くなっている。しかし、液晶の容量と電極の抵抗
とにより印加電圧波形の周波数が高くなるほど図１５の
点線で示すように波形が鈍るため、非選択期間中に画素
Ｄに印加される実効電圧が他の画素よりも低くなり、同
じオン（白）画素でも透過率に違いが出てＤがＡ，Ｂ，
Ｃよりも暗く映ってしまう。
る各画素Ａ，Ｂ，Ｃ，Ｄの印加電圧波形を示す。フレー
ム交流化方式では、１フレームを単位として走査電極Ｘ
および信号電極Ｙに印加される電圧の極性が反転し、ひ
いては画素印加電圧も反転するが、各画素の印加電圧波
形の波形変化または周波数は各表示パターンにおける画
素の変化の度合いにほぼ対応している。したがって、図
１４の表示パターンの場合、画素Ａ，Ｂ，Ｃの印加電圧
波形の周波数に対して画素Ｄの印加電圧波形の周波数は
相当高くなっている。しかし、液晶の容量と電極の抵抗
とにより印加電圧波形の周波数が高くなるほど図１５の
点線で示すように波形が鈍るため、非選択期間中に画素
Ｄに印加される実効電圧が他の画素よりも低くなり、同
じオン（白）画素でも透過率に違いが出てＤがＡ，Ｂ，
Ｃよりも暗く映ってしまう。
【０００７】図１６は、従来のライン交流化方式による
各画素Ａ，Ｂ，Ｃ，Ｄの印加電圧波形を示す。このライ
ン交流化方式では、一定数の走査ラインたとえば７本の
走査ラインを駆動（選択）する度毎に印加電圧の極性が
反転される。したがって、図１４の表示パターンの場
合、印加電圧の極性反転に応じて各画素の印加電圧波形
が変化するため、極性反転の回数分だけ画素Ａ，Ｂの印
加電圧波形の波形変化または周波数が増大するとともに
画素Ｄの印加電圧波形の波形変化または周波数は減少
し、両者（Ａ，Ｂ），Ｄ間の実効電圧差または透過率差
は少なくなる。しかし、一方で、ライン反転の半周期に
対応した周期で黒と白が縦（列）方向で入れ替わる表示
パターン上の画素Ｃの印加電圧波形にあっては、元々存
在していた数少ない波形変化点が極性反転で打ち消さ
れ、実効電圧または透過率が不所望に大きくなり、結果
として表示不均一性が解消されない。
各画素Ａ，Ｂ，Ｃ，Ｄの印加電圧波形を示す。このライ
ン交流化方式では、一定数の走査ラインたとえば７本の
走査ラインを駆動（選択）する度毎に印加電圧の極性が
反転される。したがって、図１４の表示パターンの場
合、印加電圧の極性反転に応じて各画素の印加電圧波形
が変化するため、極性反転の回数分だけ画素Ａ，Ｂの印
加電圧波形の波形変化または周波数が増大するとともに
画素Ｄの印加電圧波形の波形変化または周波数は減少
し、両者（Ａ，Ｂ），Ｄ間の実効電圧差または透過率差
は少なくなる。しかし、一方で、ライン反転の半周期に
対応した周期で黒と白が縦（列）方向で入れ替わる表示
パターン上の画素Ｃの印加電圧波形にあっては、元々存
在していた数少ない波形変化点が極性反転で打ち消さ
れ、実効電圧または透過率が不所望に大きくなり、結果
として表示不均一性が解消されない。
【０００８】なお、この種のクロストークの対策とし
て、１フレーム目は全ての走査電極を同じ極性の印加電
圧で選択し、２フレーム目では走査電極毎に交互に逆の
印加電圧で選択することにより、どのような表示パター
ンでも連続する２つのフレーム内で非選択期間中の波形
変化または周波数を同じにする駆動方法が提案されてい
る。しかし、この駆動方法によると、１フレーム目と２
フレーム目との間で波形変化の度合いおよびパターンが
著しく異なるため、フリッカが生じやすくなるという不
具合がある。
て、１フレーム目は全ての走査電極を同じ極性の印加電
圧で選択し、２フレーム目では走査電極毎に交互に逆の
印加電圧で選択することにより、どのような表示パター
ンでも連続する２つのフレーム内で非選択期間中の波形
変化または周波数を同じにする駆動方法が提案されてい
る。しかし、この駆動方法によると、１フレーム目と２
フレーム目との間で波形変化の度合いおよびパターンが
著しく異なるため、フリッカが生じやすくなるという不
具合がある。
【０００９】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、表示パターンの違いに起因する異な
る画素間の印加電圧波形の実効電圧差を効果的に低減し
て、フリッカ等の不具合を伴うことなくクロストークを
抑制するようにした液晶パネル駆動方法および装置を提
供することを目的とする。
てなされたもので、表示パターンの違いに起因する異な
る画素間の印加電圧波形の実効電圧差を効果的に低減し
て、フリッカ等の不具合を伴うことなくクロストークを
抑制するようにした液晶パネル駆動方法および装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の液晶パネル駆動方法は、液晶を挾むように
して複数本の走査電極と複数本の信号電極とがマトリク
ス状に交差配列され、前記走査電極および前記信号電極
にそれぞれ印加される電圧の差の絶対値に応じて各交差
点に位置する画素がオンまたはオフするように構成され
た液晶パネルを駆動するための液晶パネル駆動方法にお
いて、前記走査電極および前記信号電極にそれぞれ印加
される電圧の極性を一定数の連続する前記走査電極毎に
反転し、前記電圧の反転する交流一周期の期間内または
交流一周期を越える期間内で任意の順序で前記走査電極
に選択走査電圧を印加するとともに前記選択走査電圧を
印加される前記走査電極に応じて各々の前記信号電極に
選択信号電圧または非選択信号電圧を印加する方法とし
た。
め、本発明の液晶パネル駆動方法は、液晶を挾むように
して複数本の走査電極と複数本の信号電極とがマトリク
ス状に交差配列され、前記走査電極および前記信号電極
にそれぞれ印加される電圧の差の絶対値に応じて各交差
点に位置する画素がオンまたはオフするように構成され
た液晶パネルを駆動するための液晶パネル駆動方法にお
いて、前記走査電極および前記信号電極にそれぞれ印加
される電圧の極性を一定数の連続する前記走査電極毎に
反転し、前記電圧の反転する交流一周期の期間内または
交流一周期を越える期間内で任意の順序で前記走査電極
に選択走査電圧を印加するとともに前記選択走査電圧を
印加される前記走査電極に応じて各々の前記信号電極に
選択信号電圧または非選択信号電圧を印加する方法とし
た。
【００１１】また、本発明の液晶パネル駆動装置は、液
晶を挾むようにして複数本の走査電極と複数本の信号電
極とがマトリクス状に交差配列され、前記走査電極およ
び前記信号電極にそれぞれ印加される電圧の差の絶対値
に応じて各交差点に位置する画素がオンまたはオフする
ように構成された液晶パネルを駆動するための液晶パネ
ル駆動装置において、一時に前記走査電極のいずれか１
つに選択走査電圧を印加すると同時に他の全ての前記走
査電極に非選択走査電圧を印加する走査電極駆動手段
と、前記走査電極のいずれか１つに選択電極が印加され
る度毎にその走査電極上の各画素に対応した画像データ
に基づいて選択信号電圧または非選択信号電圧を各々の
前記信号電極に印加する信号電極駆動手段と、前記走査
電極および前記信号電極にそれぞれ印加される電圧の極
性を一定数の連続する前記走査電極毎に反転させるライ
ン交流化手段と、前記電圧の反転する交流一周期の期間
内または交流一周期を越える期間内で前記選択走査電圧
を印加されるべき前記走査電極の順序を任意に決定する
選択順序決定手段と、前記選択順序決定手段の決定した
順序で前記走査電極に前記選択走査電圧が印加されるよ
うに前記走査電極駆動手段を制御する選択順序制御手段
と、前記選択順序決定手段の決定した順序にしたがって
前記選択走査電圧を印加される前記走査電極上の各画素
がそれに対応した画像データに応じてオンまたはオフす
るように前記信号電極駆動手段を制御する表示制御手段
とを有する構成とした。
晶を挾むようにして複数本の走査電極と複数本の信号電
極とがマトリクス状に交差配列され、前記走査電極およ
び前記信号電極にそれぞれ印加される電圧の差の絶対値
に応じて各交差点に位置する画素がオンまたはオフする
ように構成された液晶パネルを駆動するための液晶パネ
ル駆動装置において、一時に前記走査電極のいずれか１
つに選択走査電圧を印加すると同時に他の全ての前記走
査電極に非選択走査電圧を印加する走査電極駆動手段
と、前記走査電極のいずれか１つに選択電極が印加され
る度毎にその走査電極上の各画素に対応した画像データ
に基づいて選択信号電圧または非選択信号電圧を各々の
前記信号電極に印加する信号電極駆動手段と、前記走査
電極および前記信号電極にそれぞれ印加される電圧の極
性を一定数の連続する前記走査電極毎に反転させるライ
ン交流化手段と、前記電圧の反転する交流一周期の期間
内または交流一周期を越える期間内で前記選択走査電圧
を印加されるべき前記走査電極の順序を任意に決定する
選択順序決定手段と、前記選択順序決定手段の決定した
順序で前記走査電極に前記選択走査電圧が印加されるよ
うに前記走査電極駆動手段を制御する選択順序制御手段
と、前記選択順序決定手段の決定した順序にしたがって
前記選択走査電圧を印加される前記走査電極上の各画素
がそれに対応した画像データに応じてオンまたはオフす
るように前記信号電極駆動手段を制御する表示制御手段
とを有する構成とした。
【００１２】
【作用】本発明では、ライン交流化方式にしたがって走
査電極および信号電極にそれぞれ印加される電圧の極性
を一定数の連続する走査電極毎に反転しつつ、該電圧の
反転する交流一周期の期間内または交流一周期を越える
期間内では配列順序とは無関係に任意の順序で（好まし
くは乱数列で）で走査電極に選択走査電圧を印加すると
ともに選択走査電圧を印加される走査電極に応じて各々
の信号電極に選択信号電圧または非選択信号電圧を印加
する。このように交流一周期の期間内または交流一周期
を越える期間内で走査ラインの選択順序をランダムにす
ることで、任意の表示パターンにおいて非選択期間中の
画素印加電圧波形の波形変化がランダムになり、非選択
期間における異なる画素間の実効電圧差ないし透過率差
を効果的に低減することができる。
査電極および信号電極にそれぞれ印加される電圧の極性
を一定数の連続する走査電極毎に反転しつつ、該電圧の
反転する交流一周期の期間内または交流一周期を越える
期間内では配列順序とは無関係に任意の順序で（好まし
くは乱数列で）で走査電極に選択走査電圧を印加すると
ともに選択走査電圧を印加される走査電極に応じて各々
の信号電極に選択信号電圧または非選択信号電圧を印加
する。このように交流一周期の期間内または交流一周期
を越える期間内で走査ラインの選択順序をランダムにす
ることで、任意の表示パターンにおいて非選択期間中の
画素印加電圧波形の波形変化がランダムになり、非選択
期間における異なる画素間の実効電圧差ないし透過率差
を効果的に低減することができる。
【００１３】
【実施例】以下、図１〜図１２を参照して本発明の実施
例を説明する。
例を説明する。
【００１４】図１は、本発明の一実施例による液晶パネ
ル駆動方法および装置を適用した液晶表示装置の構成を
示す。この液晶表示装置は、図１３に示したものと同じ
構成の単純マトリクス液晶パネル１０と、この液晶パネ
ル１０の走査電極Ｘ1 〜ＸNおよび信号電極Ｙ1 〜ＹM
をそれぞれ駆動するための走査電極駆動回路１２および
信号電極駆動回路１４と、両駆動回路１２，１４を制御
するためのコントローラ１６と、走査電極駆動回路１２
に対するコントローラ１６からの信号をレベルシフトす
るレベルシフタ１７と、コントローラ１６に画像データ
ＶＤおよびタイミング信号ＴＳを供給するホストコンピ
ュータ１８とから構成される。
ル駆動方法および装置を適用した液晶表示装置の構成を
示す。この液晶表示装置は、図１３に示したものと同じ
構成の単純マトリクス液晶パネル１０と、この液晶パネ
ル１０の走査電極Ｘ1 〜ＸNおよび信号電極Ｙ1 〜ＹM
をそれぞれ駆動するための走査電極駆動回路１２および
信号電極駆動回路１４と、両駆動回路１２，１４を制御
するためのコントローラ１６と、走査電極駆動回路１２
に対するコントローラ１６からの信号をレベルシフトす
るレベルシフタ１７と、コントローラ１６に画像データ
ＶＤおよびタイミング信号ＴＳを供給するホストコンピ
ュータ１８とから構成される。
【００１５】コントローラ１６は、走査選択制御部２０
と表示制御部２２とで構成される。走査選択制御部２０
は選択順序決定部２６と選択順序制御部２８とを有し、
表示制御部２２は一対のラインメモリ３０，３２とライ
ンメモリ制御部３４とを有している。コントローラ１６
内の各部の機能については後述する。
と表示制御部２２とで構成される。走査選択制御部２０
は選択順序決定部２６と選択順序制御部２８とを有し、
表示制御部２２は一対のラインメモリ３０，３２とライ
ンメモリ制御部３４とを有している。コントローラ１６
内の各部の機能については後述する。
【００１６】ここで、図２および図３につき本実施例の
液晶表示装置で用いる５レベル駆動法について説明す
る。なお、説明を簡略するために、液晶パネル１０の表
示はオン／オフ（白／黒）の２値表示であるとする。
液晶表示装置で用いる５レベル駆動法について説明す
る。なお、説明を簡略するために、液晶パネル１０の表
示はオン／オフ（白／黒）の２値表示であるとする。
【００１７】図２において、走査電極駆動回路１２は液
晶パネル１０の走査電極Ｘ1 〜ＸNに並列接続された複
数個の走査電極ドライバＣ1 〜Ｃn からなり、信号電極
駆動回路１４は液晶パネル１０の信号電極Ｙ1 〜ＹM に
並列接続された複数個の信号電極ドライバＳ1 〜Ｓm か
らなる。たとえば、液晶パネル１０の画素数が４８０×
１９２０の場合、走査電極駆動回路１２は各々が１６０
チャンネル出力を有する３個の走査電極ドライバＣ1 〜
Ｃ3 からなり、信号電極駆動回路１４は各々が１６０チ
ャンネル出力を有する１２個の信号電極ドライバＳ1 〜
Ｓ12からなる。
晶パネル１０の走査電極Ｘ1 〜ＸNに並列接続された複
数個の走査電極ドライバＣ1 〜Ｃn からなり、信号電極
駆動回路１４は液晶パネル１０の信号電極Ｙ1 〜ＹM に
並列接続された複数個の信号電極ドライバＳ1 〜Ｓm か
らなる。たとえば、液晶パネル１０の画素数が４８０×
１９２０の場合、走査電極駆動回路１２は各々が１６０
チャンネル出力を有する３個の走査電極ドライバＣ1 〜
Ｃ3 からなり、信号電極駆動回路１４は各々が１６０チ
ャンネル出力を有する１２個の信号電極ドライバＳ1 〜
Ｓ12からなる。
【００１８】コントローラ１６からレベルシフタ１７お
よび信号電極ドライバＳi に出力されるデータは−２．
５Ｖ〜２．５Ｖの論理振幅の信号であり、レベルシフタ
１７から走査電極ドライバＣi に出力されるデータは−
３０Ｖ〜−２５Ｖの論理振幅の信号である。すなわち、
レベルシフタ１７は−２．５Ｖ〜２．５Ｖの論理振幅の
信号を−３０Ｖ〜−２５Ｖの論理振幅の信号に変換す
る。電源回路１９は、走査電極ドライバＣi に３０Ｖ、
０Ｖ、−２５Ｖおよび−３０Ｖの電圧を供給し、信号電
極ドライバＳi に−２．５Ｖおよび２．５Ｖの電圧を供
給する。
よび信号電極ドライバＳi に出力されるデータは−２．
５Ｖ〜２．５Ｖの論理振幅の信号であり、レベルシフタ
１７から走査電極ドライバＣi に出力されるデータは−
３０Ｖ〜−２５Ｖの論理振幅の信号である。すなわち、
レベルシフタ１７は−２．５Ｖ〜２．５Ｖの論理振幅の
信号を−３０Ｖ〜−２５Ｖの論理振幅の信号に変換す
る。電源回路１９は、走査電極ドライバＣi に３０Ｖ、
０Ｖ、−２５Ｖおよび−３０Ｖの電圧を供給し、信号電
極ドライバＳi に−２．５Ｖおよび２．５Ｖの電圧を供
給する。
【００１９】液晶材料は直流駆動するとイオンが片側に
たまってすぐに劣化するので、これを防ぐために交流駆
動する必要がある。本実施例の５レベル駆動法では、図
３の（ａ）に示すように、走査電極Ｘの選択走査電圧は
３０Ｖと−３０Ｖの２つがある。一方、走査電極Ｘの非
選択走査電圧は０Ｖの１つだけである。信号電極Ｙに印
加される電圧は、図３（ｂ）に示すように、−２．５Ｖ
と２．５Ｖの２つであるが、これらは走査電極Ｘに印加
される電圧に依存して選択電圧（画素オン）または非選
択電圧（画素オフ）となる。
たまってすぐに劣化するので、これを防ぐために交流駆
動する必要がある。本実施例の５レベル駆動法では、図
３の（ａ）に示すように、走査電極Ｘの選択走査電圧は
３０Ｖと−３０Ｖの２つがある。一方、走査電極Ｘの非
選択走査電圧は０Ｖの１つだけである。信号電極Ｙに印
加される電圧は、図３（ｂ）に示すように、−２．５Ｖ
と２．５Ｖの２つであるが、これらは走査電極Ｘに印加
される電圧に依存して選択電圧（画素オン）または非選
択電圧（画素オフ）となる。
【００２０】走査電極Ｘの選択走査電圧が３０Ｖである
ときの信号電極Ｙの選択信号電圧は−２．５Ｖであり、
走査電極Ｘの選択走査電圧が−３０Ｖであるときの信号
電極Ｙの選択信号電圧は２．５Ｖであるので、その走査
電極Ｘと信号電極Ｙとの交点に位置する画素には図３
（ｃ）に示すように３２．５Ｖの電圧が印加されて、当
該画素はオンとなる。一方、走査電極Ｘの選択走査電圧
が３０Ｖであるときの信号電極Ｙの非選択信号電圧は
２．５Ｖであり、走査電極Ｘの選択走査電圧が−３０Ｖ
であるときの信号電極Ｙの非選択信号電圧は−２．５Ｖ
であるので、その対応する画素には図３（ｃ）に示すよ
うに２７．５Ｖの電圧が印加されて、当該画素はオフと
なる。また、各走査電極Ｘに非選択走査電圧０Ｖが印加
されているときには各信号電極Ｙには２．５Ｖまたは−
２．５Ｖが印加されるので、選択されていない各走査電
極Ｘの各画素には２．５Ｖの電圧が印加されて当該画素
はオフ状態を保つこととなる。
ときの信号電極Ｙの選択信号電圧は−２．５Ｖであり、
走査電極Ｘの選択走査電圧が−３０Ｖであるときの信号
電極Ｙの選択信号電圧は２．５Ｖであるので、その走査
電極Ｘと信号電極Ｙとの交点に位置する画素には図３
（ｃ）に示すように３２．５Ｖの電圧が印加されて、当
該画素はオンとなる。一方、走査電極Ｘの選択走査電圧
が３０Ｖであるときの信号電極Ｙの非選択信号電圧は
２．５Ｖであり、走査電極Ｘの選択走査電圧が−３０Ｖ
であるときの信号電極Ｙの非選択信号電圧は−２．５Ｖ
であるので、その対応する画素には図３（ｃ）に示すよ
うに２７．５Ｖの電圧が印加されて、当該画素はオフと
なる。また、各走査電極Ｘに非選択走査電圧０Ｖが印加
されているときには各信号電極Ｙには２．５Ｖまたは−
２．５Ｖが印加されるので、選択されていない各走査電
極Ｘの各画素には２．５Ｖの電圧が印加されて当該画素
はオフ状態を保つこととなる。
【００２１】このように、５レベル駆動法によれば、液
晶パネル１０の走査電極Ｘに印加する電圧が３種類でよ
く、信号電極Ｙに印加する電圧も２種類でよいので、走
査電極用ドライバＣi および信号電極用ドライバＳi の
構成、制御などが簡略化される。特に、信号電極用ドラ
イバＳi においては、その回路を５Ｖ系の回路のみで構
成できるので、そのＩＣチップの面積が小さくなり、ド
ライバのコストを低減できるという利点がある。
晶パネル１０の走査電極Ｘに印加する電圧が３種類でよ
く、信号電極Ｙに印加する電圧も２種類でよいので、走
査電極用ドライバＣi および信号電極用ドライバＳi の
構成、制御などが簡略化される。特に、信号電極用ドラ
イバＳi においては、その回路を５Ｖ系の回路のみで構
成できるので、そのＩＣチップの面積が小さくなり、ド
ライバのコストを低減できるという利点がある。
【００２２】再び図１において、走査選択制御部２０の
選択順序制御部２８は、従来と同様のライン交流化たと
えば７ライン交流化を行うためのライン交流化信号Ｍを
生成し、この信号Ｍを走査電極駆動回路１２に与える。
選択順序決定部２６は、ライン交流化信号Ｍによって規
定される、たとえば交流の一周期の期間内で選択走査電
圧（３０Ｖまたは−３０Ｖ）を印加されるべき走査電極
Ｘの順序を乱数で決定する。たとえば、７ライン交流化
を行う場合、交流一周期の期間内に１４本の走査ライン
が含まれるので、一連の１４個の整数からなる乱数列を
発生するような乱数発生器を用いればよい。
選択順序制御部２８は、従来と同様のライン交流化たと
えば７ライン交流化を行うためのライン交流化信号Ｍを
生成し、この信号Ｍを走査電極駆動回路１２に与える。
選択順序決定部２６は、ライン交流化信号Ｍによって規
定される、たとえば交流の一周期の期間内で選択走査電
圧（３０Ｖまたは−３０Ｖ）を印加されるべき走査電極
Ｘの順序を乱数で決定する。たとえば、７ライン交流化
を行う場合、交流一周期の期間内に１４本の走査ライン
が含まれるので、一連の１４個の整数からなる乱数列を
発生するような乱数発生器を用いればよい。
【００２３】一般的な乱数発生方法は混合型合同法であ
る。この混合型合同法は、次式を演算して０〜２P −１
（Ｐ：自然数）までの乱数を発生させる方法である。 Ｘn+1 ≡ａＸn ＋ｂ （modulo ２P ）， Ｘ0 ≡ｃ ……（１） ただし、ａ，ｂ，ｃ＝１〜２P −１（整数）であり、ａ
≡１（modulo ４），ｂ≡１（modulo ２）である。
る。この混合型合同法は、次式を演算して０〜２P −１
（Ｐ：自然数）までの乱数を発生させる方法である。 Ｘn+1 ≡ａＸn ＋ｂ （modulo ２P ）， Ｘ0 ≡ｃ ……（１） ただし、ａ，ｂ，ｃ＝１〜２P −１（整数）であり、ａ
≡１（modulo ４），ｂ≡１（modulo ２）である。
【００２４】たとえば、Ｐ＝４とすると、ａ，ｂ，ｃは
それぞれ次の値をとる。 ａ＝１，５，９，１３ （４通り） ｂ＝１，３，５，７，９，１１，１３，１５ （８通り） ｃ＝０，１，２，……，１５ （１６通り）
それぞれ次の値をとる。 ａ＝１，５，９，１３ （４通り） ｂ＝１，３，５，７，９，１１，１３，１５ （８通り） ｃ＝０，１，２，……，１５ （１６通り）
【００２５】ａ，ｂ，ｃの組合わせは全部で４×８×１
６＝５１２通りあるから、０から１５までの整数からな
る乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝を５１２通り生成する
ことができる。
６＝５１２通りあるから、０から１５までの整数からな
る乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝を５１２通り生成する
ことができる。
【００２６】Ａを初期値とする一連の１４個の整数から
なる乱数列を生成するには、先ず上記のような０から１
５までの整数からなる乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝を
生成し、次にこの乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝から所
定の２つの整数（たとえば１４と１５）を除去し、残っ
た１３個の整数からなる乱数列に初期値（基底値）Ａを
加算すればよい。
なる乱数列を生成するには、先ず上記のような０から１
５までの整数からなる乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝を
生成し、次にこの乱数列｛Ｘ0,Ｘ1,……，Ｘ15｝から所
定の２つの整数（たとえば１４と１５）を除去し、残っ
た１３個の整数からなる乱数列に初期値（基底値）Ａを
加算すればよい。
【００２７】選択順序決定部２６は、上記のような演算
を実行することによって、７ライン交流化による交流一
周期内の１４本の走査ラインの選択順序を乱数列で決定
することができる。
を実行することによって、７ライン交流化による交流一
周期内の１４本の走査ラインの選択順序を乱数列で決定
することができる。
【００２８】選択順序決定部２６で決定された走査選択
順序のデータＸＤは、走査選択制御部２０内の選択順序
制御部２８に与えられるとともに、表示制御部２２のラ
インメモリ制御部３４にも与えられる。
順序のデータＸＤは、走査選択制御部２０内の選択順序
制御部２８に与えられるとともに、表示制御部２２のラ
インメモリ制御部３４にも与えられる。
【００２９】選択順序制御部２８は、選択順序決定部２
６の決定した順序で走査電極Ｘに選択走査電圧を印加さ
せるための制御またはタイミング信号ＴＥＳＴ，ＳＣＫ
ＣＯＭ，ＳＩＯ，Ｌ／Ｒ- を走査電極駆動回路１２に与
えるとともに、信号電極駆動回路１４にもタイミング信
号ＴＥＳＴ（ＤＳＴ）を与える。
６の決定した順序で走査電極Ｘに選択走査電圧を印加さ
せるための制御またはタイミング信号ＴＥＳＴ，ＳＣＫ
ＣＯＭ，ＳＩＯ，Ｌ／Ｒ- を走査電極駆動回路１２に与
えるとともに、信号電極駆動回路１４にもタイミング信
号ＴＥＳＴ（ＤＳＴ）を与える。
【００３０】表示制御部２２のラインメモリ制御部３４
は、両ラインメモリ３０，３２の書き込み動作および読
み出し動作が交互に行われるような制御を行う。つま
り、ラインメモリ制御部３４は、一方のラインメモリ
（たとえばラインメモリ３０）より画像データが読み出
される間に、ホストコンピュータ１８からの画像データ
が他方のラインメモリ（たとえばラインメモリ３２）に
書き込まれるように両ラインメモリ３０，３２の動作を
制御する。
は、両ラインメモリ３０，３２の書き込み動作および読
み出し動作が交互に行われるような制御を行う。つま
り、ラインメモリ制御部３４は、一方のラインメモリ
（たとえばラインメモリ３０）より画像データが読み出
される間に、ホストコンピュータ１８からの画像データ
が他方のラインメモリ（たとえばラインメモリ３２）に
書き込まれるように両ラインメモリ３０，３２の動作を
制御する。
【００３１】本実施例で７ライン交流化を行う場合は、
交流一周期内の１４本の走査ライン分の画像データを１
ブロックとして各ラインメモリ３０，３２に書き込む。
各ラインメモリ３０，３２から１ブロック分の画像デー
タを読み出すに当たっては、選択順序決定部２６の決定
した順序で各走査ライン分の画像データＤＡＴＡを８ビ
ット（Ｄ0 〜Ｄ7 ）ずつ読み出して制御またはタイミン
グ信号ＳＣＫ，ＲＥＶと一緒に信号電極駆動回路１４に
与える。
交流一周期内の１４本の走査ライン分の画像データを１
ブロックとして各ラインメモリ３０，３２に書き込む。
各ラインメモリ３０，３２から１ブロック分の画像デー
タを読み出すに当たっては、選択順序決定部２６の決定
した順序で各走査ライン分の画像データＤＡＴＡを８ビ
ット（Ｄ0 〜Ｄ7 ）ずつ読み出して制御またはタイミン
グ信号ＳＣＫ，ＲＥＶと一緒に信号電極駆動回路１４に
与える。
【００３２】図４は、走査電極駆動回路１２内の各走査
電極ドライバＣi の構成例を示す。この走査電極ドライ
バＣi は、内部ロジック回路４０，双方向シフトレジス
タ４２，ラッチ回路４４，セレクタ４６，レベルシフタ
４８およびドライブ回路５０を内蔵したＩＣである。Ｉ
Ｃ端子のうち、シリアルデータ入出力端子ＳＩＯ1 ，Ｓ
ＩＯ2 、シフトクロック端子ＳＣＫＣＯＭ、シフト方向
制御端子Ｌ／Ｒ- 、交流化信号入力端子Ｍ、液晶駆動出
力制御端子ＥＮ、テスト入力端子ＴＥＳＴは、それぞれ
レベルシフタ１７を介してコントローラ１６の走査選択
制御部２０に接続されている。液晶駆動用電源端子ＶH,
ＶM,ＶL は電源回路１９（図２）に接続されている。
電極ドライバＣi の構成例を示す。この走査電極ドライ
バＣi は、内部ロジック回路４０，双方向シフトレジス
タ４２，ラッチ回路４４，セレクタ４６，レベルシフタ
４８およびドライブ回路５０を内蔵したＩＣである。Ｉ
Ｃ端子のうち、シリアルデータ入出力端子ＳＩＯ1 ，Ｓ
ＩＯ2 、シフトクロック端子ＳＣＫＣＯＭ、シフト方向
制御端子Ｌ／Ｒ- 、交流化信号入力端子Ｍ、液晶駆動出
力制御端子ＥＮ、テスト入力端子ＴＥＳＴは、それぞれ
レベルシフタ１７を介してコントローラ１６の走査選択
制御部２０に接続されている。液晶駆動用電源端子ＶH,
ＶM,ＶL は電源回路１９（図２）に接続されている。
【００３３】本実施例において、ＶH,ＶM,ＶL はそれぞ
れ３０Ｖ，０Ｖ，−３０Ｖである。高耐圧系の電源端子
ＶEE1,2 、ＶSS1,2 および内部ロジック系の電源端子Ｖ
DD，ＶSS3 も電源回路１９（図２）に接続されている。
液晶駆動出力端子ＣＯＭ1,ＣＯＭ2,……ＣＯＭK は、１
個の走査電極ドライバＣi で賄う（駆動する）分の走査
電極ＸH,ＸH+1,……ＸH+K にそれぞれ接続されている。
内部ロジック回路４０は走査選択制御部２０からの制御
またはタイミング信号ＳＩＯ、ＳＣＫＣＯＭ、Ｌ／Ｒ
- 、Ｍ、ＥＮ、ＴＥＳＴに応動して各部の動作を制御す
る。
れ３０Ｖ，０Ｖ，−３０Ｖである。高耐圧系の電源端子
ＶEE1,2 、ＶSS1,2 および内部ロジック系の電源端子Ｖ
DD，ＶSS3 も電源回路１９（図２）に接続されている。
液晶駆動出力端子ＣＯＭ1,ＣＯＭ2,……ＣＯＭK は、１
個の走査電極ドライバＣi で賄う（駆動する）分の走査
電極ＸH,ＸH+1,……ＸH+K にそれぞれ接続されている。
内部ロジック回路４０は走査選択制御部２０からの制御
またはタイミング信号ＳＩＯ、ＳＣＫＣＯＭ、Ｌ／Ｒ
- 、Ｍ、ＥＮ、ＴＥＳＴに応動して各部の動作を制御す
る。
【００３４】図５は、双方向シフトレジスタ４２および
ラッチ回路４４の構成例を示す。双方向シフトレジスタ
４２は、液晶駆動出力端子ＣＯＭ1,ＣＯＭ2,……ＣＯＭ
K と対応する個数のレジスタＲ1,Ｒ2,……，ＲK を直列
に接続してなり、シリアルデータ入出力端子ＳＩＯ1 ま
たはＳＩＯ2 より１パルスのＨレベルのデータＳＩＯを
入力し、シフトクロックＳＣＫＣＯＭの立ち下がりエッ
ジ毎にシフト方向制御信号Ｌ／Ｒ- の状態にしたがって
シフトレジスタデータＳＩＯをシフトレジスタ内の左側
もしくは右側へ１ビット（レジスタ）だけシフトさせる
ように構成されている。
ラッチ回路４４の構成例を示す。双方向シフトレジスタ
４２は、液晶駆動出力端子ＣＯＭ1,ＣＯＭ2,……ＣＯＭ
K と対応する個数のレジスタＲ1,Ｒ2,……，ＲK を直列
に接続してなり、シリアルデータ入出力端子ＳＩＯ1 ま
たはＳＩＯ2 より１パルスのＨレベルのデータＳＩＯを
入力し、シフトクロックＳＣＫＣＯＭの立ち下がりエッ
ジ毎にシフト方向制御信号Ｌ／Ｒ- の状態にしたがって
シフトレジスタデータＳＩＯをシフトレジスタ内の左側
もしくは右側へ１ビット（レジスタ）だけシフトさせる
ように構成されている。
【００３５】ラッチ回路４４は、シフトレジスタ４２の
レジスタＲ1,Ｒ2,……，ＲK にそれぞれ接続された複数
（Ｋ）個のラッチＬ1,Ｌ2,……，ＬK からなり、テスト
信号ＴＥＳＴがＬレベルの間にラッチＬ1,Ｌ2,……，Ｌ
K がそれぞれ対応するレジスタＲ1,Ｒ2,……，ＲK のデ
ータを取り込み、テスト信号ＴＥＳＴがＨレベルの間は
ラッチＬ1,Ｌ2,……，ＬK はそれぞれ取り込んでいるデ
ータをラッチ（保持）するように構成されている。
レジスタＲ1,Ｒ2,……，ＲK にそれぞれ接続された複数
（Ｋ）個のラッチＬ1,Ｌ2,……，ＬK からなり、テスト
信号ＴＥＳＴがＬレベルの間にラッチＬ1,Ｌ2,……，Ｌ
K がそれぞれ対応するレジスタＲ1,Ｒ2,……，ＲK のデ
ータを取り込み、テスト信号ＴＥＳＴがＨレベルの間は
ラッチＬ1,Ｌ2,……，ＬK はそれぞれ取り込んでいるデ
ータをラッチ（保持）するように構成されている。
【００３６】図５において、各ラッチＬi は２つのトラ
ンスファ・ゲート５４，５６と２つの反転回路５８，６
０とから構成され、ＴＥＳＴがＬレベルのときは第１の
トランスファ・ゲート５４がオン、第２のトランスファ
・ゲート５６がオフでデータ・スルー状態となり、ＴＥ
ＳＴがＨレベルのときは第１のトランスファ・ゲート５
４がオフ、第２のトランスファ・ゲート５６がオンでデ
ータ・ラッチ状態となるように構成されている。
ンスファ・ゲート５４，５６と２つの反転回路５８，６
０とから構成され、ＴＥＳＴがＬレベルのときは第１の
トランスファ・ゲート５４がオン、第２のトランスファ
・ゲート５６がオフでデータ・スルー状態となり、ＴＥ
ＳＴがＨレベルのときは第１のトランスファ・ゲート５
４がオフ、第２のトランスファ・ゲート５６がオンでデ
ータ・ラッチ状態となるように構成されている。
【００３７】図６は、双方向シフトレジスタ４２および
ラッチ回路４４の動作のタイミングを示す。本実施例で
は、上記したように交流一周期内の１４本の走査ライン
が配列順序とは無関係に乱数で決定される順序で選択
（駆動）される。図６は一例として１４本の走査ライン
｛Ｘ1,Ｘ2,……，Ｘ14｝がＸ1,Ｘ2,Ｘ6,Ｘ3,Ｘ5,Ｘ4,…
…の順序で選択される場合の動作を示している。
ラッチ回路４４の動作のタイミングを示す。本実施例で
は、上記したように交流一周期内の１４本の走査ライン
が配列順序とは無関係に乱数で決定される順序で選択
（駆動）される。図６は一例として１４本の走査ライン
｛Ｘ1,Ｘ2,……，Ｘ14｝がＸ1,Ｘ2,Ｘ6,Ｘ3,Ｘ5,Ｘ4,…
…の順序で選択される場合の動作を示している。
【００３８】先ず、シフト方向制御信号Ｌ／Ｒ- がＬレ
ベルで右シフト（Ｒ）を指示しているときに、１パルス
のシフトレジスタ・データＳＩＯが左側のシフトレジス
タ・データ入力端子ＳＩＯ1 から与えられると同時に、
シフトクロックＳＣＫＣＯＭおよびテスト信号ＴＥＳＴ
がＨレベルからＬレベルに立ち下がる。これにより、シ
フトレジスタ・データＳＩＯが第１のレジスタＲ1 にロ
ードされると同時に第１のラッチＬ1 に転送される。こ
の直後に、ＴＥＳＴがＨレベルに戻り、第１のラッチＬ
1 内でシフトレジスタ・データＳＩＯがラッチされる。
ベルで右シフト（Ｒ）を指示しているときに、１パルス
のシフトレジスタ・データＳＩＯが左側のシフトレジス
タ・データ入力端子ＳＩＯ1 から与えられると同時に、
シフトクロックＳＣＫＣＯＭおよびテスト信号ＴＥＳＴ
がＨレベルからＬレベルに立ち下がる。これにより、シ
フトレジスタ・データＳＩＯが第１のレジスタＲ1 にロ
ードされると同時に第１のラッチＬ1 に転送される。こ
の直後に、ＴＥＳＴがＨレベルに戻り、第１のラッチＬ
1 内でシフトレジスタ・データＳＩＯがラッチされる。
【００３９】次にＴＥＳＴがＬレベルに立ち下がるまで
の間に、シフトクロックＳＣＫＣＯＭが１回立ち下が
る。この時、シフト方向制御信号Ｌ／Ｒ- はまだＬレベ
ル（右シフトを指示）であるから、ＳＣＫＣＯＭの立ち
下がりエッジに応動してシフトレジスタ４２内でデータ
ＳＩＯが第１のレジスタＲ1 から第２のレジスタＲ2 へ
シフトする。この状態でＴＥＳＴがＬレベルに立ち下が
ると、第２のレジスタＲ2 に格納されているシフトレジ
スタ・データＳＩＯが第２のラッチＬ2 に取り込まれ
る。この直後にＴＥＳＴがＨレベルに戻ると、第２のラ
ッチＬ2 内でシフトレジスタ・データＳＩＯがラッチさ
れる。
の間に、シフトクロックＳＣＫＣＯＭが１回立ち下が
る。この時、シフト方向制御信号Ｌ／Ｒ- はまだＬレベ
ル（右シフトを指示）であるから、ＳＣＫＣＯＭの立ち
下がりエッジに応動してシフトレジスタ４２内でデータ
ＳＩＯが第１のレジスタＲ1 から第２のレジスタＲ2 へ
シフトする。この状態でＴＥＳＴがＬレベルに立ち下が
ると、第２のレジスタＲ2 に格納されているシフトレジ
スタ・データＳＩＯが第２のラッチＬ2 に取り込まれ
る。この直後にＴＥＳＴがＨレベルに戻ると、第２のラ
ッチＬ2 内でシフトレジスタ・データＳＩＯがラッチさ
れる。
【００４０】その次にＴＥＳＴがＬレベルに立ち下がる
までの間に、シフト方向制御信号Ｌ／Ｒ- がＬレベル
（右シフトを指示）のままで、シフトクロックＳＣＫＣ
ＯＭが４回立ち下がり、これによってシフトレジスタ４
２内でデータＳＩＯが右へ４ビットだけシフトして第６
のレジスタＲ6 へ来る。したがって、ＴＥＳＴがレベル
に立ち下がると、第６のレジスタＲ6 に格納されている
シフトレジスタ・データＳＩＯが第６のラッチＬ6 に取
り込まれ、この直後にＴＥＳＴがＨレベルに戻って第６
のラッチＬ6 にシフトレジスタ・データＳＩＯがラッチ
される。
までの間に、シフト方向制御信号Ｌ／Ｒ- がＬレベル
（右シフトを指示）のままで、シフトクロックＳＣＫＣ
ＯＭが４回立ち下がり、これによってシフトレジスタ４
２内でデータＳＩＯが右へ４ビットだけシフトして第６
のレジスタＲ6 へ来る。したがって、ＴＥＳＴがレベル
に立ち下がると、第６のレジスタＲ6 に格納されている
シフトレジスタ・データＳＩＯが第６のラッチＬ6 に取
り込まれ、この直後にＴＥＳＴがＨレベルに戻って第６
のラッチＬ6 にシフトレジスタ・データＳＩＯがラッチ
される。
【００４１】その次にＴＥＳＴがＬレベルに立ち下がる
までの間に、シフト方向制御信号Ｌ／Ｒ- がＨレベル
（左シフトを指示）に切り替わり、シフトクロックＳＣ
ＫＣＯＭが３回立ち下がる。これによって、シフトレジ
スタ４２内でデータＳＩＯが左へ３ビットだけシフトし
て第３のレジスタＲ3 へ来る。したがって、ＴＥＳＴが
Ｌレベルに立ち下がると、第３のレジスタＲ3 からシフ
トレジスタ・データＳＩＯが第３のラッチＬ3 に取り込
まれ、この直後にＴＥＳＴがＨレベルに戻って第３のラ
ッチＬ3 にシフトレジスタ・データＳＩＯがラッチされ
る。
までの間に、シフト方向制御信号Ｌ／Ｒ- がＨレベル
（左シフトを指示）に切り替わり、シフトクロックＳＣ
ＫＣＯＭが３回立ち下がる。これによって、シフトレジ
スタ４２内でデータＳＩＯが左へ３ビットだけシフトし
て第３のレジスタＲ3 へ来る。したがって、ＴＥＳＴが
Ｌレベルに立ち下がると、第３のレジスタＲ3 からシフ
トレジスタ・データＳＩＯが第３のラッチＬ3 に取り込
まれ、この直後にＴＥＳＴがＨレベルに戻って第３のラ
ッチＬ3 にシフトレジスタ・データＳＩＯがラッチされ
る。
【００４２】このように、ＴＥＳＴの一周期の間にシフ
ト方向制御信号Ｌ／Ｒ- によるシフト方向の指示を受け
ながらシフトクロックＳＣＫＣＯＭが所定回数だけ立ち
下がることで、ＴＥＳＴの各周期毎に所望（所定の順）
のラッチＬi にシフトレジスタ・データＳＩＯがラッチ
され、そのラッチＬi に対応した所望（所定の順）の走
査電極Ｘi が選択（駆動）されるようになっている。
ト方向制御信号Ｌ／Ｒ- によるシフト方向の指示を受け
ながらシフトクロックＳＣＫＣＯＭが所定回数だけ立ち
下がることで、ＴＥＳＴの各周期毎に所望（所定の順）
のラッチＬi にシフトレジスタ・データＳＩＯがラッチ
され、そのラッチＬi に対応した所望（所定の順）の走
査電極Ｘi が選択（駆動）されるようになっている。
【００４３】なお、ＴＥＳＴの一周期をたとえば５０μ
ｓｅｃにした場合は、ＳＣＫＣＯＭの周期を０．１μｓ
ｅｃ程度に選ぶことで、ＴＥＳＴの一周期の間にシフト
レジスタ・データＳＩＯをシフトレジスタ４２内の任意
のレジスタ位置に移動させることが可能である。
ｓｅｃにした場合は、ＳＣＫＣＯＭの周期を０．１μｓ
ｅｃ程度に選ぶことで、ＴＥＳＴの一周期の間にシフト
レジスタ・データＳＩＯをシフトレジスタ４２内の任意
のレジスタ位置に移動させることが可能である。
【００４４】再び図４において、セレクタ４６は、ラッ
チ回路４４からの各ラッチ出力と内部ロジック回路４０
からのライン交流化信号Ｍの論理状態とにしたがってド
ライブ回路５０内の各ドライバＤＲＶ1,ＤＲＶ2,……，
ＤＲＶK を制御するための後述する制御信号ＶGH，ＶG
M，ＶGLを出力する。レベルシフタ４８は、セレクタ４
６からの制御信号ＶGH，ＶGM，ＶGLの振幅電圧レベルを
たとえば（−３０Ｖ〜−２５Ｖ）からたとえば（−３０
Ｖ〜３０Ｖ）に変換またはシフトする。
チ回路４４からの各ラッチ出力と内部ロジック回路４０
からのライン交流化信号Ｍの論理状態とにしたがってド
ライブ回路５０内の各ドライバＤＲＶ1,ＤＲＶ2,……，
ＤＲＶK を制御するための後述する制御信号ＶGH，ＶG
M，ＶGLを出力する。レベルシフタ４８は、セレクタ４
６からの制御信号ＶGH，ＶGM，ＶGLの振幅電圧レベルを
たとえば（−３０Ｖ〜−２５Ｖ）からたとえば（−３０
Ｖ〜３０Ｖ）に変換またはシフトする。
【００４５】図７は、ドライブ回路５０内の各ドライバ
ＤＲＶi の回路構成の一例を示す。このドライバＤＲＶ
i は、ＰチャネルＭＯＳトランジスタＰ1 ，Ｐ2 とＮチ
ャネルＭＯＳトランジスタＮ1 ，Ｎ2 とインバータＩＮ
Ｖ1 ，ＩＮＶ2 とから構成され、制御信号ＶGH，ＶGM，
ＶGLにより各トランスジタの導通を制御してＩＣチップ
（走査電極ドライバＣi ）の出力パッドＣＯＭi に３レ
ベルの電圧ＶH ，ＶM,ＶL の中の１つを出力するように
構成されている。各トランジスタは高耐圧のトランジス
タである。ここで、電圧ＶH ，ＶM ，ＶL はそれぞれ３
０Ｖ，０Ｖ，−３０Ｖであるが、これ以外の電圧にも適
用できることはいうまでもない。また、レベルシフタ４
８からの各制御信号ＶＧH ，ＶＧM ，ＶＧL は、３０Ｖ
（論理値Ｈ）または−３０Ｖ（論理値Ｌ）の２値の電圧
により各トランジスタの導通を制御する。
ＤＲＶi の回路構成の一例を示す。このドライバＤＲＶ
i は、ＰチャネルＭＯＳトランジスタＰ1 ，Ｐ2 とＮチ
ャネルＭＯＳトランジスタＮ1 ，Ｎ2 とインバータＩＮ
Ｖ1 ，ＩＮＶ2 とから構成され、制御信号ＶGH，ＶGM，
ＶGLにより各トランスジタの導通を制御してＩＣチップ
（走査電極ドライバＣi ）の出力パッドＣＯＭi に３レ
ベルの電圧ＶH ，ＶM,ＶL の中の１つを出力するように
構成されている。各トランジスタは高耐圧のトランジス
タである。ここで、電圧ＶH ，ＶM ，ＶL はそれぞれ３
０Ｖ，０Ｖ，−３０Ｖであるが、これ以外の電圧にも適
用できることはいうまでもない。また、レベルシフタ４
８からの各制御信号ＶＧH ，ＶＧM ，ＶＧL は、３０Ｖ
（論理値Ｈ）または−３０Ｖ（論理値Ｌ）の２値の電圧
により各トランジスタの導通を制御する。
【００４６】このドライバＤＲＶi において、制御信号
ＶGHが論理値Ｈで、制御信号ＶGM，ＶGLが論理値Ｌのと
きは、トランジスタＰ1 のみが導通してトランジスタＰ
1 および出力パッドＣＯＭi を介して走査電極Ｘi に電
圧ＶH が出力される。制御信号ＶGMが論理値Ｈで、制御
信号ＶGH，ＶGLが論理値Ｌのときには、トランジスタＰ
2 ，Ｎ2 だけが導通してトランジスタＰ2 ，Ｎ2 および
出力パッドＣＯＭi を介して走査電極Ｘi に電圧ＶM が
出力される。制御信号ＶGLが論理値Ｈであり、制御信号
ＶGH，ＶGMが論理値Ｌのときには、トランジスタＮ2 の
みが導通してトランジスタＮ2 および出力パッドＣＯＭ
i を介して走査電極Ｘi に電圧ＶL が出力される。
ＶGHが論理値Ｈで、制御信号ＶGM，ＶGLが論理値Ｌのと
きは、トランジスタＰ1 のみが導通してトランジスタＰ
1 および出力パッドＣＯＭi を介して走査電極Ｘi に電
圧ＶH が出力される。制御信号ＶGMが論理値Ｈで、制御
信号ＶGH，ＶGLが論理値Ｌのときには、トランジスタＰ
2 ，Ｎ2 だけが導通してトランジスタＰ2 ，Ｎ2 および
出力パッドＣＯＭi を介して走査電極Ｘi に電圧ＶM が
出力される。制御信号ＶGLが論理値Ｈであり、制御信号
ＶGH，ＶGMが論理値Ｌのときには、トランジスタＮ2 の
みが導通してトランジスタＮ2 および出力パッドＣＯＭ
i を介して走査電極Ｘi に電圧ＶL が出力される。
【００４７】図８は、信号電極駆動回路１４内の各信号
電極ドライバＳi の構成例を示す。この信号電極ドライ
バＳi は、コントロール回路６２，データマルチプレク
サ６４、ラッチセレクタ６６、データラッチ回路６８、
７０およびドライブ回路７２を内蔵したＩＣである。こ
のＩＣの端子のうち、パラレルデータ入出力端子Ｄ0〜
Ｄ7 、データ反転制御端子ＲＥＶおよびクロック端子Ｓ
ＣＫはコントローラ１６の表示制御部２２に接続され、
データラッチ端子ＤＳＴ（ＴＥＳＴ）はコントローラ１
６の走査選択制御部２０に接続されている。液晶駆動用
電源端子Ｖ0 ，Ｖ1 および内部ロジック用電源端子ＶD
D，ＶSSは、電源回路１９（図２）に接続されている。
電極ドライバＳi の構成例を示す。この信号電極ドライ
バＳi は、コントロール回路６２，データマルチプレク
サ６４、ラッチセレクタ６６、データラッチ回路６８、
７０およびドライブ回路７２を内蔵したＩＣである。こ
のＩＣの端子のうち、パラレルデータ入出力端子Ｄ0〜
Ｄ7 、データ反転制御端子ＲＥＶおよびクロック端子Ｓ
ＣＫはコントローラ１６の表示制御部２２に接続され、
データラッチ端子ＤＳＴ（ＴＥＳＴ）はコントローラ１
６の走査選択制御部２０に接続されている。液晶駆動用
電源端子Ｖ0 ，Ｖ1 および内部ロジック用電源端子ＶD
D，ＶSSは、電源回路１９（図２）に接続されている。
【００４８】本実施例においてＶ0 ，Ｖ1 はそれぞれ
２．５Ｖ，−２．５Ｖである。また、ＶDD，ＶSSもそれ
ぞれ２．５Ｖ，−２．５Ｖとなる。液晶駆動出力端子Ｏ
ＵＴ1,ＯＵＴ2,……ＯＵＴQ は、１個の信号電極ドライ
バＳi で賄う（駆動する）分の信号電極ＹJ,ＹJ+1,……
ＹJ+Q にそれぞれ接続されている。
２．５Ｖ，−２．５Ｖである。また、ＶDD，ＶSSもそれ
ぞれ２．５Ｖ，−２．５Ｖとなる。液晶駆動出力端子Ｏ
ＵＴ1,ＯＵＴ2,……ＯＵＴQ は、１個の信号電極ドライ
バＳi で賄う（駆動する）分の信号電極ＹJ,ＹJ+1,……
ＹJ+Q にそれぞれ接続されている。
【００４９】この信号電極ドライバＳi において、コン
トローラ１６の表示制御部２２より送られて来た８ビッ
ト単位の画像データＤ0 〜Ｄ7 は、データマルチプレク
サ６４に入力されてから、データラッチ回路６８に格納
される。データマルチプレクサ６４では、ライン交流化
信号Ｍの論理値に対応するデータ反転制御信号ＲＥＶの
論理値にしたがって各入力データＤi の論理値を条件的
に反転する。
トローラ１６の表示制御部２２より送られて来た８ビッ
ト単位の画像データＤ0 〜Ｄ7 は、データマルチプレク
サ６４に入力されてから、データラッチ回路６８に格納
される。データマルチプレクサ６４では、ライン交流化
信号Ｍの論理値に対応するデータ反転制御信号ＲＥＶの
論理値にしたがって各入力データＤi の論理値を条件的
に反転する。
【００５０】図９に、このフォーマットを示す。つま
り、ＲＥＶの論理値が０のときは、各入力データＤi の
論理値は反転せず、各液晶駆動出力端子ＯＵＴi には選
択信号電圧としてＶ1 （２．５Ｖ）が現れ、非選択信号
電圧としてＶ0 （−２．５Ｖ）が現れるようになってい
る。ＲＥＶの論理値が１のときは、各入力データＤi の
論理値が反転し、各液晶駆動出力端子ＯＵＴi には選択
信号電圧としてＶ0 （−２．５Ｖ）が現れ、非選択信号
電圧としてＶ1 （２．５Ｖ）が現れるようになってい
る。
り、ＲＥＶの論理値が０のときは、各入力データＤi の
論理値は反転せず、各液晶駆動出力端子ＯＵＴi には選
択信号電圧としてＶ1 （２．５Ｖ）が現れ、非選択信号
電圧としてＶ0 （−２．５Ｖ）が現れるようになってい
る。ＲＥＶの論理値が１のときは、各入力データＤi の
論理値が反転し、各液晶駆動出力端子ＯＵＴi には選択
信号電圧としてＶ0 （−２．５Ｖ）が現れ、非選択信号
電圧としてＶ1 （２．５Ｖ）が現れるようになってい
る。
【００５１】第１のデータラッチ回路６８には、ラッチ
セレクタ６６の制御で８ビット単位のデータＤ0 〜Ｄ7
がＮ組（ここで、Ｑ＝８×Ｎ）単位でラッチされる。第
２のデータラッチ回路７０にはＱ個のデータＪi が個々
にパラレルにラッチされ、データラッチ信号ＤＳＴ（Ｔ
ＥＳＴ）の立ち下がり各データＪi が制御信号としてド
ライブ回路７２内の各ドライバＷi に与えられるように
なっている。
セレクタ６６の制御で８ビット単位のデータＤ0 〜Ｄ7
がＮ組（ここで、Ｑ＝８×Ｎ）単位でラッチされる。第
２のデータラッチ回路７０にはＱ個のデータＪi が個々
にパラレルにラッチされ、データラッチ信号ＤＳＴ（Ｔ
ＥＳＴ）の立ち下がり各データＪi が制御信号としてド
ライブ回路７２内の各ドライバＷi に与えられるように
なっている。
【００５２】図１０は、ドライブ回路７２内の各ドライ
バＷi の回路構成の一例を示す。このドライバＷi は、
ＮチャネルＭＯＳトランジスタＮとＰチャネルＭＯＳト
ランジスタＰとで構成され、データラッチ回路７０から
の制御信号（表示信号Ｊi ）により各トランスジタの導
通を制御してＩＣチップ（信号電極ドライバＳi ）の出
力パッドＯＵＴi に２レベルの電圧Ｖ1 ，Ｖ0 のうちの
１つを出力するように構成されている。各トランジスタ
は５Ｖ系のトランジスタである。ここで、電圧Ｖ1 ，Ｖ
0 はそれぞれ２．５Ｖ，−２．５Ｖであるが、これ以外
の電圧にも適用できることはいうまでもない。また、デ
ータラッチ回路７０からの制御信号Ｊiは、２．５Ｖ
（論理値Ｈ）または−２．５Ｖ（論理値Ｌ）の２値の電
圧により各トランジスタの導通を制御する。
バＷi の回路構成の一例を示す。このドライバＷi は、
ＮチャネルＭＯＳトランジスタＮとＰチャネルＭＯＳト
ランジスタＰとで構成され、データラッチ回路７０から
の制御信号（表示信号Ｊi ）により各トランスジタの導
通を制御してＩＣチップ（信号電極ドライバＳi ）の出
力パッドＯＵＴi に２レベルの電圧Ｖ1 ，Ｖ0 のうちの
１つを出力するように構成されている。各トランジスタ
は５Ｖ系のトランジスタである。ここで、電圧Ｖ1 ，Ｖ
0 はそれぞれ２．５Ｖ，−２．５Ｖであるが、これ以外
の電圧にも適用できることはいうまでもない。また、デ
ータラッチ回路７０からの制御信号Ｊiは、２．５Ｖ
（論理値Ｈ）または−２．５Ｖ（論理値Ｌ）の２値の電
圧により各トランジスタの導通を制御する。
【００５３】かかるドライバＷi において、制御信号Ｊ
i が論理値Ｈのときは、トランジスタＮのみが導通し、
このトランジスタＮおよび出力パッドＯＵＴi を介して
信号電極Ｙi に電圧Ｖ0 が出力される。制御信号Ｊi が
論理値Ｌのときは、トランジスタＰだけが導通し、この
トランジスタＰおよび出力パッドＯＵＴi を介して信号
電極Ｙi に電圧Ｖ1 が出力される。上記したように、本
実施例ではライン交流化方式を用いるため、出力電圧Ｖ
1 ，Ｖ0 の論理（選択信号電圧もしくは非選択信号電
圧）はライン交流化信号Ｍの論理値つまりデータ反転制
御信号の論理値に依存する。
i が論理値Ｈのときは、トランジスタＮのみが導通し、
このトランジスタＮおよび出力パッドＯＵＴi を介して
信号電極Ｙi に電圧Ｖ0 が出力される。制御信号Ｊi が
論理値Ｌのときは、トランジスタＰだけが導通し、この
トランジスタＰおよび出力パッドＯＵＴi を介して信号
電極Ｙi に電圧Ｖ1 が出力される。上記したように、本
実施例ではライン交流化方式を用いるため、出力電圧Ｖ
1 ，Ｖ0 の論理（選択信号電圧もしくは非選択信号電
圧）はライン交流化信号Ｍの論理値つまりデータ反転制
御信号の論理値に依存する。
【００５４】図１１は、信号電極ドライバＳi 内の動作
のタイミングを示す。ＤＳＴの一周期の期間内に画像デ
ータＤ0,Ｄ1,…が８ビット単位でＮ回（全部でＱ個分）
取り込まれ、次のＤＳＴの一周期の期間でそれら各画像
データＤ0,Ｄ1,…の論理値とデータ反転制御信号ＲＥＶ
の論理値とに対応した出力電圧（Ｖ1 もしくはＶ0 ）が
各液晶駆動出力端子ＯＵＴi に出力される。
のタイミングを示す。ＤＳＴの一周期の期間内に画像デ
ータＤ0,Ｄ1,…が８ビット単位でＮ回（全部でＱ個分）
取り込まれ、次のＤＳＴの一周期の期間でそれら各画像
データＤ0,Ｄ1,…の論理値とデータ反転制御信号ＲＥＶ
の論理値とに対応した出力電圧（Ｖ1 もしくはＶ0 ）が
各液晶駆動出力端子ＯＵＴi に出力される。
【００５５】上記したように、本実施例の液晶パネル駆
動装置では、ライン交流化方式にしたがって走査電極Ｘ
および信号電極Ｙにそれぞれ印加される電圧の極性を一
定数（たとえば７本）の連続する走査電極毎に反転しつ
つ、該電圧の反転する交流一周期の期間内では配列順序
とは無関係に乱数で定まる任意の順序で走査電極Ｘに選
択走査電圧を印加するとともに選択走査電圧を印加され
る走査電極Ｘi に応じて各々の信号電極Ｙ1 〜ＹM に選
択信号電圧または非選択信号電圧を印加するようにして
いる。
動装置では、ライン交流化方式にしたがって走査電極Ｘ
および信号電極Ｙにそれぞれ印加される電圧の極性を一
定数（たとえば７本）の連続する走査電極毎に反転しつ
つ、該電圧の反転する交流一周期の期間内では配列順序
とは無関係に乱数で定まる任意の順序で走査電極Ｘに選
択走査電圧を印加するとともに選択走査電圧を印加され
る走査電極Ｘi に応じて各々の信号電極Ｙ1 〜ＹM に選
択信号電圧または非選択信号電圧を印加するようにして
いる。
【００５６】このように、たとえば交流一周期の期間内
で走査ラインの選択順序をランダムにすることで、任意
の表示パターンにおいて非選択期間中の画素印加電圧波
形の波形変化がランダムになり、実効電圧差ないし透過
率差を効果的に低減することができる。
で走査ラインの選択順序をランダムにすることで、任意
の表示パターンにおいて非選択期間中の画素印加電圧波
形の波形変化がランダムになり、実効電圧差ないし透過
率差を効果的に低減することができる。
【００５７】たとえば、図１４に示す表示パターン例の
場合、本実施例の液晶パネル駆動装置では、第７の走査
ライン上の各画素Ａ，Ｂ，Ｃ，Ｄの非選択期間における
走査ラインの選択順序をＸ8 →Ｘ9 →Ｘ10→Ｘ18→Ｘ12
→Ｘ13→Ｘ14→Ｘ15→Ｘ16→Ｘ17→Ｘ11→Ｘ19…という
ようにＸ11とＸ18を互いに入れ替えることによって、図
１２に示すような画素印加電圧波形を得ることが可能で
あり、全ての画素Ａ，Ｂ，Ｃ，Ｄの間で画素印加電圧波
形の波形変化点または周波数の差が減少する方向に作用
し、実効電圧ないし透過率が均一化され、表示むらが改
善される。
場合、本実施例の液晶パネル駆動装置では、第７の走査
ライン上の各画素Ａ，Ｂ，Ｃ，Ｄの非選択期間における
走査ラインの選択順序をＸ8 →Ｘ9 →Ｘ10→Ｘ18→Ｘ12
→Ｘ13→Ｘ14→Ｘ15→Ｘ16→Ｘ17→Ｘ11→Ｘ19…という
ようにＸ11とＸ18を互いに入れ替えることによって、図
１２に示すような画素印加電圧波形を得ることが可能で
あり、全ての画素Ａ，Ｂ，Ｃ，Ｄの間で画素印加電圧波
形の波形変化点または周波数の差が減少する方向に作用
し、実効電圧ないし透過率が均一化され、表示むらが改
善される。
【００５８】上記した実施例では、７ライン交流化方式
について説明したが、任意の走査ライン数を周期とする
交流化が可能であり、交流の一周期または交流の一周期
を越える期間が連続するフレーム間にまたがっていても
構わない。走査選択制御部２０の選択順序決定部２６
は、その都度乱数を生成する乱数発生器に限らず、複数
種類の乱数列を格納してその都度読み出すメモリで構成
することも可能である。
について説明したが、任意の走査ライン数を周期とする
交流化が可能であり、交流の一周期または交流の一周期
を越える期間が連続するフレーム間にまたがっていても
構わない。走査選択制御部２０の選択順序決定部２６
は、その都度乱数を生成する乱数発生器に限らず、複数
種類の乱数列を格納してその都度読み出すメモリで構成
することも可能である。
【００５９】乱数の発生方法も、上記した混合型合同法
に限らず、他の方法を用いることも可能である。乱数を
利用した選択順序によれば、あらゆる表示パターンに有
効なライン入れ替えが行える。しかし、一定の規則にし
たがって配列順序とは無関係に走査ラインの選択順序を
決定することも可能である。
に限らず、他の方法を用いることも可能である。乱数を
利用した選択順序によれば、あらゆる表示パターンに有
効なライン入れ替えが行える。しかし、一定の規則にし
たがって配列順序とは無関係に走査ラインの選択順序を
決定することも可能である。
【００６０】また、上記した実施例では５レベル駆動法
について説明したが、他の液晶駆動法を用いるのも可能
であり、たとえば走査電極Ｘに４値の電圧を印加し信号
電極Ｙに４値の電圧を印加する６レベル駆動法でも本発
明は実施可能である。また、本発明の駆動方法および装
置は、ＳＴＮパネルに限らず、ＭＩＭパネルやＴＦＤパ
ネル等にも適用可能である。
について説明したが、他の液晶駆動法を用いるのも可能
であり、たとえば走査電極Ｘに４値の電圧を印加し信号
電極Ｙに４値の電圧を印加する６レベル駆動法でも本発
明は実施可能である。また、本発明の駆動方法および装
置は、ＳＴＮパネルに限らず、ＭＩＭパネルやＴＦＤパ
ネル等にも適用可能である。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
ライン交流化における交流一周期の期間内または交流一
周期を越える期間内で走査ラインの選択順序をランダム
にすることにより、任意の表示パターンにおける非選択
期間中の画素印加電圧波形の波形変化をランダムにし
て、非選択期間における異なる画素間の実効電圧差ない
し透過率差を効果的に低減することが可能であり、フリ
ッカ等の不具合を伴うことなくクロストークを抑制する
ことができる。
ライン交流化における交流一周期の期間内または交流一
周期を越える期間内で走査ラインの選択順序をランダム
にすることにより、任意の表示パターンにおける非選択
期間中の画素印加電圧波形の波形変化をランダムにし
て、非選択期間における異なる画素間の実効電圧差ない
し透過率差を効果的に低減することが可能であり、フリ
ッカ等の不具合を伴うことなくクロストークを抑制する
ことができる。
【図１】本発明の一実施例による液晶パネル駆動方法お
よび装置を適用した液晶表示装置の構成を示すブロック
図である。
よび装置を適用した液晶表示装置の構成を示すブロック
図である。
【図２】実施例における５レベル駆動法を説明するため
の要部の構成を示すブロック図である。
の要部の構成を示すブロック図である。
【図３】実施例における５レベル駆動法を説明するため
の走査電極Ｘおよび信号電極Ｙに印加される電圧のレベ
ルを示す図である。
の走査電極Ｘおよび信号電極Ｙに印加される電圧のレベ
ルを示す図である。
【図４】実施例における走査電極駆動回路１２内の各走
査電極ドライバＣi の構成例を示すブロック図である。
査電極ドライバＣi の構成例を示すブロック図である。
【図５】実施例における双方向シフトレジスタ４２およ
びラッチ回路４４の構成例を示すブロック図である。
びラッチ回路４４の構成例を示すブロック図である。
【図６】実施例における双方向シフトレジスタ４２およ
びラッチ回路４４の動作を示すタイミング図である。
びラッチ回路４４の動作を示すタイミング図である。
【図７】実施例における各走査電極ドライバＣi のドラ
イブ回路５０内の１ライン分のドライバＤＲＶi の構成
例を示す回路図である。
イブ回路５０内の１ライン分のドライバＤＲＶi の構成
例を示す回路図である。
【図８】実施例における信号電極駆動回路１４内の各信
号電極ドライバＳi の構成例を示すブロック図である。
号電極ドライバＳi の構成例を示すブロック図である。
【図９】実施例における信号電極ドライバＳi 内部のデ
ータ反転フォーマットを示す図である。
ータ反転フォーマットを示す図である。
【図１０】実施例における各信号電極ドライバＳｉのド
ライブ回路７２内の１ライン分のドライバＷi の構成例
を示す回路図である。
ライブ回路７２内の１ライン分のドライバＷi の構成例
を示す回路図である。
【図１１】実施例における信号電極ドライバＳi 内の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１２】図１４の各画素Ａ，Ｂ，Ｃ，Ｄに対する実施
例による印加電圧波形の一例を示す図である。
例による印加電圧波形の一例を示す図である。
【図１３】単純マトリクス液晶パネルの構成を模式的に
示す平面図である。
示す平面図である。
【図１４】単純マトリクス液晶パネルにおけるクロスト
ーク現象を説明するための表示パターンを示す図であ
る。
ーク現象を説明するための表示パターンを示す図であ
る。
【図１５】図１４の各画素Ａ，Ｂ，Ｃ，Ｄに対する従来
のフレーム交流化方式による印加電圧波形の一例を示す
図である。
のフレーム交流化方式による印加電圧波形の一例を示す
図である。
【図１６】図１４の各画素Ａ，Ｂ，Ｃ，Ｄに対する従来
のライン交流化方式による印加電圧波形の一例を示す図
である。
のライン交流化方式による印加電圧波形の一例を示す図
である。
１０ 単純マトリクス液晶パネル １２ 走査電極駆動回路 １４ 信号電極駆動回路 １６ コントローラ ２０ 走査選択制御部 ２２ 表示制御部 ２６ 選択順序決定部 ２８ 選択順序制御部 ３０，３２ ラインメモリ ３４ ラインメモリ制御部 Ｃi 走査電極ドライバ Ｓi 信号電極ドライバ Ｘ1,Ｘ2,…, ＸN 走査電極 Ｙ1,Ｙ2,…, ＹM 信号電極
Claims (2)
- 【請求項１】 液晶を挾むようにして複数本の走査電極
と複数本の信号電極とがマトリクス状に交差配列され、
前記走査電極および前記信号電極にそれぞれ印加される
電圧の差の絶対値に応じて各交差点に位置する画素がオ
ンまたはオフするように構成された液晶パネルを駆動す
るための液晶パネル駆動方法において、 前記走査電極および前記信号電極にそれぞれ印加される
電圧の極性を一定数の連続する前記走査電極毎に反転
し、前記電圧の反転する交流一周期の期間内または交流
一周期を越える期間内では配列順序とは無関係な任意の
順序で前記走査電極に選択走査電圧を印加するとともに
前記選択走査電圧を印加される前記走査電極に応じて各
々の前記信号電極に選択信号電圧または非選択信号電圧
を印加するようにしたことを特徴とする液晶パネル駆動
方法。 - 【請求項２】 液晶を挾むようにして複数本の走査電極
と複数本の信号電極とがマトリクス状に交差配列され、
前記走査電極および前記信号電極にそれぞれ印加される
電圧の差の絶対値に応じて各交差点に位置する画素がオ
ンまたはオフするように構成された液晶パネルを駆動す
るための液晶パネル駆動装置において、 一時に前記走査電極のいずれか１つに選択走査電圧を印
加すると同時に他の全ての前記走査電極に非選択走査電
圧を印加するための走査電極駆動手段と、 前記走査電極のいずれか１つに選択電極が印加される度
毎にその走査電極上の各画素に対応した画像データに基
づいて選択信号電圧または非選択信号電圧を各々の前記
信号電極に印加するための信号電極駆動手段と、 前記走査電極および前記信号電極にそれぞれ印加される
電圧の極性を一定数の連続する前記走査電極毎に反転さ
せるライン交流化手段と、 前記電圧の反転する交流一周期の期間内または交流一周
期を越える期間内で前記選択走査電圧を印加されるべき
前記走査電極の順序を任意に決定する選択順序決定手段
と、 前記選択順序決定手段の決定した順序で前記走査電極に
前記選択走査電圧が印加されるように前記走査電極駆動
手段を制御する選択順序制御手段と、 前記選択順序決定手段の決定した順序にしたがって前記
選択走査電圧を印加される前記走査電極上の各画素がそ
れに対応した画像データに応じてオンまたはオフするよ
うに前記信号電極駆動手段を制御する表示制御手段と、
を有する液晶パネル駆動装置。
Priority Applications (2)
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