JP2002116738A - 水平走査回路、およびアクティブマトリクス型液晶表示装置 - Google Patents
水平走査回路、およびアクティブマトリクス型液晶表示装置Info
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Abstract
(57)【要約】
【課題】 従来の液晶表示装置の水平走査回路では、十
分な回路動作マージンが取れなかった。 【解決手段】 複数段のラッチ回路と各ラッチ回路に対
応した複数段のレベルシフタ回路とを備えた水平走査回
路において、各ラッチ回路が、走査に用いるデータ信号
Ｄａｔａとそれを順次走査するためのパルス状のクロッ
ク信号Ｃとを受け取り、トランスファゲートをオープン
させるためのオープン信号Ｏを対応するトランスファゲ
ートに出力するとともに、データ信号Ｄａｔａを次のラ
ッチ回路に出力し、各レベルシフタ回路が、クロック信
号ＣＬＫおよび反転信号ＣＬＫｂを受け取って、対応す
るラッチ回路の順次走査の方向の一つ手前のラッチ回路
がデータ信号Ｄａｔａを受け取るタイミングよりも前の
タイミングから、対応するラッチ回路にクロック信号Ｃ
を出力する。
分な回路動作マージンが取れなかった。 【解決手段】 複数段のラッチ回路と各ラッチ回路に対
応した複数段のレベルシフタ回路とを備えた水平走査回
路において、各ラッチ回路が、走査に用いるデータ信号
Ｄａｔａとそれを順次走査するためのパルス状のクロッ
ク信号Ｃとを受け取り、トランスファゲートをオープン
させるためのオープン信号Ｏを対応するトランスファゲ
ートに出力するとともに、データ信号Ｄａｔａを次のラ
ッチ回路に出力し、各レベルシフタ回路が、クロック信
号ＣＬＫおよび反転信号ＣＬＫｂを受け取って、対応す
るラッチ回路の順次走査の方向の一つ手前のラッチ回路
がデータ信号Ｄａｔａを受け取るタイミングよりも前の
タイミングから、対応するラッチ回路にクロック信号Ｃ
を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置の駆動方法に関する。より詳しく
は、点順次駆動されるアクティブマトリクス型液晶表示
装置の水平走査回路の駆動技術に関する。
クス型液晶表示装置の駆動方法に関する。より詳しく
は、点順次駆動されるアクティブマトリクス型液晶表示
装置の水平走査回路の駆動技術に関する。
【０００２】
【従来の技術】図４を参照して従来のアクティブマトリ
クス型液晶表示装置の一般的な構成を説明する。
クス型液晶表示装置の一般的な構成を説明する。
【０００３】アクティブマトリクス型液晶表示装置は、
行状に配線された複数のゲートラインＸと、列状に配線
された複数のデータラインＹと、両者の各交差部に設け
られた複数の画素ＬＣからなる。この画素ＬＣは例えば
液晶セルからなり、表示領域５１を形成する。また画素
ＬＣはこれを駆動する薄膜トランジスタＴｒが集積形成
されている。図４では水平画素が３２０本ある場合につ
いて示してある。
行状に配線された複数のゲートラインＸと、列状に配線
された複数のデータラインＹと、両者の各交差部に設け
られた複数の画素ＬＣからなる。この画素ＬＣは例えば
液晶セルからなり、表示領域５１を形成する。また画素
ＬＣはこれを駆動する薄膜トランジスタＴｒが集積形成
されている。図４では水平画素が３２０本ある場合につ
いて示してある。
【０００４】また、垂直駆動回路５３は各ゲートライン
Ｘを順次走査して１水平期間毎に１行分の画素ＬＣを選
択する。さらに水平走査回路５２は１水平期間内で全デ
ータラインＹを順次走査し、映像信号Ｖｓｉｇをサンプ
リングして選択された１行分の画素ＬＣに点順次で書き
込む。具体的には、各データラインＹ１〜Ｙ３２０はト
ランスファゲート５５からなるスイッチを介してビデオ
ライン５４に接続されており外部から映像信号Ｖｓｉｇ
の供給を受ける。水平走査回路５２は順次サンプリング
パルスＶｎ１〜Ｖｎ３２０を出力し各トランスファゲー
ト５５を順次開閉駆動してデータラインＹ１〜Ｙ３２０
に映像信号Ｖｓｉｇをサンプリングし、Ｖｓ１〜Ｖｓ３
２０の電圧を印加する。
Ｘを順次走査して１水平期間毎に１行分の画素ＬＣを選
択する。さらに水平走査回路５２は１水平期間内で全デ
ータラインＹを順次走査し、映像信号Ｖｓｉｇをサンプ
リングして選択された１行分の画素ＬＣに点順次で書き
込む。具体的には、各データラインＹ１〜Ｙ３２０はト
ランスファゲート５５からなるスイッチを介してビデオ
ライン５４に接続されており外部から映像信号Ｖｓｉｇ
の供給を受ける。水平走査回路５２は順次サンプリング
パルスＶｎ１〜Ｖｎ３２０を出力し各トランスファゲー
ト５５を順次開閉駆動してデータラインＹ１〜Ｙ３２０
に映像信号Ｖｓｉｇをサンプリングし、Ｖｓ１〜Ｖｓ３
２０の電圧を印加する。
【０００５】図５は、図４に示した水平走査回路５２の
回路構成を示したもので、図５ではそのうちの５段分を
示している。従来の水平走査回路は、データをラッチす
るラッチ回路部ＳＲ１〜ＳＲ５と、クロック信号をレベ
ルシフトするレベルシフタ回路部ＬＳ１〜ＬＳ５と、当
段ラッチ回路部へのデータ信号及び当段のラッチ回路部
の出力信号をそれぞれ入力としたＮＯＲ回路ＮＲ１〜Ｎ
Ｒ５とによって構成されている。
回路構成を示したもので、図５ではそのうちの５段分を
示している。従来の水平走査回路は、データをラッチす
るラッチ回路部ＳＲ１〜ＳＲ５と、クロック信号をレベ
ルシフトするレベルシフタ回路部ＬＳ１〜ＬＳ５と、当
段ラッチ回路部へのデータ信号及び当段のラッチ回路部
の出力信号をそれぞれ入力としたＮＯＲ回路ＮＲ１〜Ｎ
Ｒ５とによって構成されている。
【０００６】またラッチ回路ＳＲ１〜ＳＲ５は、データ
入出力端子Ｅ１及びＥ２によりカスケード接続されてお
り、それぞれ当段のラッチ回路のデータ信号出力が、次
段のラッチ回路のデータ信号入力となるシフトレジスタ
を構成している。また、レベルシフタ回路部には、クロ
ック信号ＣＬＫとその反転信号ＣＬＫｂが入力されてお
り、例えば、入力信号レベルが０−３Ｖの電圧を、０−
１２Ｖの電圧レベルにシフトさせる機能を有している。
入出力端子Ｅ１及びＥ２によりカスケード接続されてお
り、それぞれ当段のラッチ回路のデータ信号出力が、次
段のラッチ回路のデータ信号入力となるシフトレジスタ
を構成している。また、レベルシフタ回路部には、クロ
ック信号ＣＬＫとその反転信号ＣＬＫｂが入力されてお
り、例えば、入力信号レベルが０−３Ｖの電圧を、０−
１２Ｖの電圧レベルにシフトさせる機能を有している。
【０００７】次に、図５の水平走査回路の動作例につい
て図６を参照しながら説明する。ここで、ＣＬＫ、ＣＬ
Ｋｂはシフトレジスタを動作させるためのクロック信
号、Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各
ラッチ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち
上がりのタイミングで入力されたデータ信号Ｄａｔａが
順次シフトされるハーフラッチ構成となっている。
て図６を参照しながら説明する。ここで、ＣＬＫ、ＣＬ
Ｋｂはシフトレジスタを動作させるためのクロック信
号、Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各
ラッチ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち
上がりのタイミングで入力されたデータ信号Ｄａｔａが
順次シフトされるハーフラッチ構成となっている。
【０００８】また、Ｃｔｌ１〜Ｃｔｌ５はクロックをラ
ッチ回路へ供給又はその供給を停止するための制御を行
うクロック制御信号であり、ＮＯＲ回路ＮＲ１〜ＮＲ５
の出力信号に相当する。ここでクロック制御信号Ｃｔｌ
１〜５が”Ｌ”の時は、ラッチ回路ＳＲ１〜ＳＲ５のク
ロック入力端子Ｃ１〜Ｃ５にレベルシフタＬＳ１〜ＬＳ
５でレベルシフトされたクロック信号が供給される。図
６では、Ｃ１とＣ２端子の信号波形のみを示している。
ッチ回路へ供給又はその供給を停止するための制御を行
うクロック制御信号であり、ＮＯＲ回路ＮＲ１〜ＮＲ５
の出力信号に相当する。ここでクロック制御信号Ｃｔｌ
１〜５が”Ｌ”の時は、ラッチ回路ＳＲ１〜ＳＲ５のク
ロック入力端子Ｃ１〜Ｃ５にレベルシフタＬＳ１〜ＬＳ
５でレベルシフトされたクロック信号が供給される。図
６では、Ｃ１とＣ２端子の信号波形のみを示している。
【０００９】反対にクロック制御信号Ｃｔｌ１〜５が”
Ｈ”の時は、Ｃ１〜Ｃ５端子は”Ｈ”に固定され、ラッ
チ回路ＳＲ１〜ＳＲ５へのクロックの供給は停止され
る。すなわち、図５のクロック制御は、例えば、ラッチ
回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ２が動
作を開始するタイミングから、ラッチ回路ＳＲ３にクロ
ック信号の供給を開始し、ラッチ回路ＳＲ３の出力が終
了するまでの期間クロック信号を供給し、それ以外の期
間では前記クロック信号のラッチ回路ＳＲ３への入力を
停止している。
Ｈ”の時は、Ｃ１〜Ｃ５端子は”Ｈ”に固定され、ラッ
チ回路ＳＲ１〜ＳＲ５へのクロックの供給は停止され
る。すなわち、図５のクロック制御は、例えば、ラッチ
回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ２が動
作を開始するタイミングから、ラッチ回路ＳＲ３にクロ
ック信号の供給を開始し、ラッチ回路ＳＲ３の出力が終
了するまでの期間クロック信号を供給し、それ以外の期
間では前記クロック信号のラッチ回路ＳＲ３への入力を
停止している。
【００１０】このように水平走査回路内のデータ信号を
走査させるタイミングでのみ所定のラッチ回路を動作さ
せることによって、同時に動作する負荷容量の数を低減
し消費電力を下げることが可能となる。
走査させるタイミングでのみ所定のラッチ回路を動作さ
せることによって、同時に動作する負荷容量の数を低減
し消費電力を下げることが可能となる。
【００１１】
【発明が解決しようとする課題】しかしながら、実際の
水平走査回路においては、各回路ブロックにおいて、図
６中の斜線で示したような波形のなまりが生じる。例え
ば、ＳＲ１に入力されるデータ信号Ｄａｔａは実際には
立ち上がり時のなまりＴ１と立ち下がり時のなまりＴ２
が生じる。Ｔ１、Ｔ２はＮＯＲ回路ＮＲ１の入力となっ
ているため、当然ながらクロック制御信号Ｃｔｌ１の立
ち下がり遅延τ１、立ち上がり遅延τ２が生じる。さら
にレベルシフタ回路ＬＳ１での遅延も加算されることか
ら、これより、クロック入力信号Ｃ１は、τ３、τ４の
遅延の影響により、ラッチ回路ＳＲ１に正確なクロック
信号を供給できなくなる。
水平走査回路においては、各回路ブロックにおいて、図
６中の斜線で示したような波形のなまりが生じる。例え
ば、ＳＲ１に入力されるデータ信号Ｄａｔａは実際には
立ち上がり時のなまりＴ１と立ち下がり時のなまりＴ２
が生じる。Ｔ１、Ｔ２はＮＯＲ回路ＮＲ１の入力となっ
ているため、当然ながらクロック制御信号Ｃｔｌ１の立
ち下がり遅延τ１、立ち上がり遅延τ２が生じる。さら
にレベルシフタ回路ＬＳ１での遅延も加算されることか
ら、これより、クロック入力信号Ｃ１は、τ３、τ４の
遅延の影響により、ラッチ回路ＳＲ１に正確なクロック
信号を供給できなくなる。
【００１２】シフトレジスタは前段のラッチ回路の出力
を当段のラッチ回路の入力としているため、シフトレジ
スタの段数またはクロックの周波数が増加した場合、従
来の水平走査回路構成では十分な動作特性が得られな
い。さらに、ガラス基板上にＴＦＴを形成する低温ポリ
シリコン技術を用いたパネル等では、回路素子のＴｒ特
性の劣化、各素子の面内バラツキが単結晶シリコンと比
較して大きいため、上記遅延の影響も大きくなり、結果
として回路駆動のための十分なタイミングマージンが取
れない。
を当段のラッチ回路の入力としているため、シフトレジ
スタの段数またはクロックの周波数が増加した場合、従
来の水平走査回路構成では十分な動作特性が得られな
い。さらに、ガラス基板上にＴＦＴを形成する低温ポリ
シリコン技術を用いたパネル等では、回路素子のＴｒ特
性の劣化、各素子の面内バラツキが単結晶シリコンと比
較して大きいため、上記遅延の影響も大きくなり、結果
として回路駆動のための十分なタイミングマージンが取
れない。
【００１３】上述した従来の技術の課題に鑑み、本発明
は、上記水平走査回路の回路構成を変えることにより、
消費電力の低減を保持したまま、より安定したシフト動
作を行う水平走査回路を提供することを目的としてい
る。
は、上記水平走査回路の回路構成を変えることにより、
消費電力の低減を保持したまま、より安定したシフト動
作を行う水平走査回路を提供することを目的としてい
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、第１の本発明（請求項１に対応）は、行状に配線さ
れた複数のゲートラインと、列状に配線された複数のデ
ータラインと、前記ゲートラインと前記データラインの
各交差部に設けられ、表示領域を構成する複数の画素
と、前記各ゲートラインを順次垂直走査し、１水平期間
毎に１行分の前記ゲートラインを選択する垂直駆動回路
と、前記各１水平期間内で前記全データラインを順次水
平走査し、１列分の前記データラインを選択する水平走
査回路と、前記各データラインに対応したトランスファ
ゲートとを少なくとも備えたアクティブマトリクス型液
晶表示装置における前記水平走査回路であって、前記各
トランスファゲートに対応した複数段のラッチ回路と、
前記各ラッチ回路に対応した複数段のレベルシフタ回路
とを備え、前記各ラッチ回路が、走査に用いるデータ信
号と、そのデータ信号を順次走査するためのパルス状の
走査指示信号とを受け取り、前記トランスファゲートを
オープンさせるためのオープン信号を対応する前記トラ
ンスファゲートに出力するとともに、前記データ信号を
前記順次走査の方向の次の前記ラッチ回路に出力するラ
ッチ回路であって、前記データ信号を受け取ってから所
定の第１期間内に前記走査指示信号を受け取った場合、
前記走査指示信号を実質上受け取ったタイミングから所
定の第２期間前記オープン信号を出力し、また前記走査
指示信号を実質上受け取ったタイミングから前記データ
信号を出力する回路であり、前記各レベルシフタ回路
が、パルス状のクロック信号および／またはそのクロッ
ク信号の反転信号を受け取って対応する前記ラッチ回路
に前記走査指示信号を出力し、またその出力を停止する
レベルシフタ回路であって、前記対応するラッチ回路の
前記順次走査の方向の一つ手前の前記ラッチ回路が前記
データ信号を受け取るタイミングよりも前のタイミング
から前記走査指示信号を出力することができる回路であ
ることを特徴とする水平走査回路である。
め、第１の本発明（請求項１に対応）は、行状に配線さ
れた複数のゲートラインと、列状に配線された複数のデ
ータラインと、前記ゲートラインと前記データラインの
各交差部に設けられ、表示領域を構成する複数の画素
と、前記各ゲートラインを順次垂直走査し、１水平期間
毎に１行分の前記ゲートラインを選択する垂直駆動回路
と、前記各１水平期間内で前記全データラインを順次水
平走査し、１列分の前記データラインを選択する水平走
査回路と、前記各データラインに対応したトランスファ
ゲートとを少なくとも備えたアクティブマトリクス型液
晶表示装置における前記水平走査回路であって、前記各
トランスファゲートに対応した複数段のラッチ回路と、
前記各ラッチ回路に対応した複数段のレベルシフタ回路
とを備え、前記各ラッチ回路が、走査に用いるデータ信
号と、そのデータ信号を順次走査するためのパルス状の
走査指示信号とを受け取り、前記トランスファゲートを
オープンさせるためのオープン信号を対応する前記トラ
ンスファゲートに出力するとともに、前記データ信号を
前記順次走査の方向の次の前記ラッチ回路に出力するラ
ッチ回路であって、前記データ信号を受け取ってから所
定の第１期間内に前記走査指示信号を受け取った場合、
前記走査指示信号を実質上受け取ったタイミングから所
定の第２期間前記オープン信号を出力し、また前記走査
指示信号を実質上受け取ったタイミングから前記データ
信号を出力する回路であり、前記各レベルシフタ回路
が、パルス状のクロック信号および／またはそのクロッ
ク信号の反転信号を受け取って対応する前記ラッチ回路
に前記走査指示信号を出力し、またその出力を停止する
レベルシフタ回路であって、前記対応するラッチ回路の
前記順次走査の方向の一つ手前の前記ラッチ回路が前記
データ信号を受け取るタイミングよりも前のタイミング
から前記走査指示信号を出力することができる回路であ
ることを特徴とする水平走査回路である。
【００１５】第２の本発明（請求項２に対応）は、前記
各レベルシフタ回路が、出力する前記走査指示信号の前
記パルスの形状になまりを生じさせないように、前記走
査指示信号を出力することを特徴とする第１の本発明に
記載の水平走査回路である。
各レベルシフタ回路が、出力する前記走査指示信号の前
記パルスの形状になまりを生じさせないように、前記走
査指示信号を出力することを特徴とする第１の本発明に
記載の水平走査回路である。
【００１６】第３の本発明（請求項３に対応）は、前記
一つ手前の前記ラッチ回路が前記データ信号を受け取る
タイミングよりも前のタイミングとは、前記一つ手前の
前記ラッチ回路が前記データ信号を受け取るタイミング
よりも、前記クロック信号または前記反転信号の前記パ
ルスの発生周期の実質上半分の期間以上前のタイミング
を意味することを特徴とする第１または第２の本発明に
記載の水平走査回路である。
一つ手前の前記ラッチ回路が前記データ信号を受け取る
タイミングよりも前のタイミングとは、前記一つ手前の
前記ラッチ回路が前記データ信号を受け取るタイミング
よりも、前記クロック信号または前記反転信号の前記パ
ルスの発生周期の実質上半分の期間以上前のタイミング
を意味することを特徴とする第１または第２の本発明に
記載の水平走査回路である。
【００１７】第４の本発明（請求項４に対応）は、前記
各レベルシフタ回路が、対応する前記ラッチ回路の前記
データ信号の出力動作が終了するとともに、前記対応す
るラッチ回路への前記走査指示信号の出力を停止するこ
とを特徴とする第１から第３のいずれかの本発明に記載
の水平走査回路である。
各レベルシフタ回路が、対応する前記ラッチ回路の前記
データ信号の出力動作が終了するとともに、前記対応す
るラッチ回路への前記走査指示信号の出力を停止するこ
とを特徴とする第１から第３のいずれかの本発明に記載
の水平走査回路である。
【００１８】第５の本発明（請求項５に対応）は、前記
対応するラッチ回路への前記走査指示信号の入力を制御
させるためのコントロール信号が、前記対応するラッチ
回路より前記順次走査の方向の一つ手前のラッチ回路に
入力される前記データ信号と、前記対応するラッチ回路
に入力される前記データ信号と、前記対応するラッチ回
路より前記順次走査の方向の次のラッチ回路に入力され
る前記データ信号との三つの前記データ信号を入力とす
るＮＯＲ回路またはＮＡＮＤ回路によって生成されるこ
とを特徴とする第１から第４のいずれかの本発明に記載
の水平走査回路である。
対応するラッチ回路への前記走査指示信号の入力を制御
させるためのコントロール信号が、前記対応するラッチ
回路より前記順次走査の方向の一つ手前のラッチ回路に
入力される前記データ信号と、前記対応するラッチ回路
に入力される前記データ信号と、前記対応するラッチ回
路より前記順次走査の方向の次のラッチ回路に入力され
る前記データ信号との三つの前記データ信号を入力とす
るＮＯＲ回路またはＮＡＮＤ回路によって生成されるこ
とを特徴とする第１から第４のいずれかの本発明に記載
の水平走査回路である。
【００１９】第６の本発明（請求項６に対応）は、前記
データ信号のシフト方向を選択し、そのシフト方向の情
報を前記各ラッチ回路に出力する選択回路をさらに備え
たことを特徴とする第１から第５のいずれかの本発明に
記載の水平走査回路である。
データ信号のシフト方向を選択し、そのシフト方向の情
報を前記各ラッチ回路に出力する選択回路をさらに備え
たことを特徴とする第１から第５のいずれかの本発明に
記載の水平走査回路である。
【００２０】第７の本発明（請求項７に対応）は、前記
各レベルシフタ回路が、対応するラッチ回路より前記順
次走査の方向の次のラッチ回路の前記データ信号の出力
動作が終了するとともに、前記対応するラッチ回路への
前記走査指示信号の出力を停止することを特徴とする第
１から第３のいずれかの本発明に記載の水平走査回路で
ある。
各レベルシフタ回路が、対応するラッチ回路より前記順
次走査の方向の次のラッチ回路の前記データ信号の出力
動作が終了するとともに、前記対応するラッチ回路への
前記走査指示信号の出力を停止することを特徴とする第
１から第３のいずれかの本発明に記載の水平走査回路で
ある。
【００２１】第８の本発明（請求項８に対応）は、前記
対応するラッチ回路への前記走査指示信号の入力を制御
させるためのコントロール信号が、前記対応するラッチ
回路より前記順次走査の方向の一つ手前のラッチ回路に
入力される前記データ信号と、前記対応するラッチ回路
に入力される前記データ信号と、前記対応するラッチ回
路より前記順次走査の方向の次のラッチ回路に入力され
る前記データ信号と、前記次のラッチ回路より前記順次
走査の方向の次のラッチ回路に入力される前記データ信
号との四つの前記データ信号を入力とするＮＯＲ回路ま
たはＮＡＮＤ回路によって生成されることを特徴とする
第１、第２、第３、第８のいずれかの本発明に記載の水
平走査回路である。
対応するラッチ回路への前記走査指示信号の入力を制御
させるためのコントロール信号が、前記対応するラッチ
回路より前記順次走査の方向の一つ手前のラッチ回路に
入力される前記データ信号と、前記対応するラッチ回路
に入力される前記データ信号と、前記対応するラッチ回
路より前記順次走査の方向の次のラッチ回路に入力され
る前記データ信号と、前記次のラッチ回路より前記順次
走査の方向の次のラッチ回路に入力される前記データ信
号との四つの前記データ信号を入力とするＮＯＲ回路ま
たはＮＡＮＤ回路によって生成されることを特徴とする
第１、第２、第３、第８のいずれかの本発明に記載の水
平走査回路である。
【００２２】第９の本発明（請求項９に対応）は、前記
データ信号の転送方向の切り替えが可能であることを特
徴とした第８の本発明に記載の水平走査回路である。
データ信号の転送方向の切り替えが可能であることを特
徴とした第８の本発明に記載の水平走査回路である。
【００２３】第１０の本発明（請求項１０に対応）は、
第１から第９のいずれかの本発明に記載の水平走査回路
を備えたことを特徴とするアクティブマトリクス型液晶
表示装置である。
第１から第９のいずれかの本発明に記載の水平走査回路
を備えたことを特徴とするアクティブマトリクス型液晶
表示装置である。
【００２４】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００２５】（実施の形態１）図１は本発明の実施の形
態１におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、図１ではそのうちの５段分を示している。本実
施の形態の水平走査回路は、データをラッチするラッチ
回路部ＳＲ１〜ＳＲ５と、クロック信号をレベルシフト
するレベルシフタ回路部ＬＳ１〜ＬＳ５より構成されて
おり、入力されたデータの転送方向を決定する選択回路
が各ラッチ回路部に設けられている。
態１におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、図１ではそのうちの５段分を示している。本実
施の形態の水平走査回路は、データをラッチするラッチ
回路部ＳＲ１〜ＳＲ５と、クロック信号をレベルシフト
するレベルシフタ回路部ＬＳ１〜ＬＳ５より構成されて
おり、入力されたデータの転送方向を決定する選択回路
が各ラッチ回路部に設けられている。
【００２６】図１で、選択回路は”Ｈ”または”Ｌ”の
信号が与えられるｓｈｉｆｔラインと、上記ｓｈｉｆｔ
ラインに接続されているラッチ回路ＳＲ１〜ＳＲ５中の
選択信号入力端子ＲＬ１〜ＲＬ５及び、選択されたデー
タ信号からレベルシフタ回路ＬＳ１〜ＬＳ５の動作の制
御信号を出力させるコントロール端子Ｓ１〜Ｓ５を具備
している。
信号が与えられるｓｈｉｆｔラインと、上記ｓｈｉｆｔ
ラインに接続されているラッチ回路ＳＲ１〜ＳＲ５中の
選択信号入力端子ＲＬ１〜ＲＬ５及び、選択されたデー
タ信号からレベルシフタ回路ＬＳ１〜ＬＳ５の動作の制
御信号を出力させるコントロール端子Ｓ１〜Ｓ５を具備
している。
【００２７】また、各段のコントロール端子Ｓ１〜Ｓ５
は、前段のコントロール端子、当段のコントロール端
子、次段のコントロール端子からの信号を入力とするＮ
ＯＲ回路ＮＲ１〜ＮＲ５に接続されている。また、各ラ
ッチ回路ＳＲ１〜ＳＲ５は、各ラッチ回路のデータ入出
力端子Ｅ１及びＥ２でカスケード接続されており、当段
のラッチ回路のデータ信号出力が、次段のラッチ回路の
データ信号入力となるシフトレジスタを構成している。
は、前段のコントロール端子、当段のコントロール端
子、次段のコントロール端子からの信号を入力とするＮ
ＯＲ回路ＮＲ１〜ＮＲ５に接続されている。また、各ラ
ッチ回路ＳＲ１〜ＳＲ５は、各ラッチ回路のデータ入出
力端子Ｅ１及びＥ２でカスケード接続されており、当段
のラッチ回路のデータ信号出力が、次段のラッチ回路の
データ信号入力となるシフトレジスタを構成している。
【００２８】また、上記シフトレジスタは上記選択信号
入力端子ＲＬ１〜ＲＬ５の状態により、データの転送方
向を切り替えることができる。上記選択回路は、例えば
図２のような回路で構成することができる。ここでＲＬ
はデータの転送方向を決定するための選択信号入力端子
で”Ｈ”または”Ｌ”に固定される。また、ＲＬはトラ
ンスファゲートＴＧ１及びＴＧ２の各ゲート入力に接続
されている。
入力端子ＲＬ１〜ＲＬ５の状態により、データの転送方
向を切り替えることができる。上記選択回路は、例えば
図２のような回路で構成することができる。ここでＲＬ
はデータの転送方向を決定するための選択信号入力端子
で”Ｈ”または”Ｌ”に固定される。また、ＲＬはトラ
ンスファゲートＴＧ１及びＴＧ２の各ゲート入力に接続
されている。
【００２９】次にＥ１及びＥ２はデータの入出力端子、
Ｓはデータ出力端子である。図２の選択回路は、ＲＬ端
子の状態によってデータの転送方向を決定し、Ｅ１端子
もしくはＥ２端子から入力されたデータのどちらか一方
のみをＳ端子より出力する。このように各ラッチ回路Ｓ
Ｒ１〜ＳＲ５内にこのような選択回路を具備することに
より、データの転送方向を切り替えた場合でも常に当段
のラッチ回路に入力されたデータ信号をレベルシフタ回
路ＬＳ１〜ＬＳ５のコントロール信号Ｓ１〜Ｓ５として
用いることが可能となる。
Ｓはデータ出力端子である。図２の選択回路は、ＲＬ端
子の状態によってデータの転送方向を決定し、Ｅ１端子
もしくはＥ２端子から入力されたデータのどちらか一方
のみをＳ端子より出力する。このように各ラッチ回路Ｓ
Ｒ１〜ＳＲ５内にこのような選択回路を具備することに
より、データの転送方向を切り替えた場合でも常に当段
のラッチ回路に入力されたデータ信号をレベルシフタ回
路ＬＳ１〜ＬＳ５のコントロール信号Ｓ１〜Ｓ５として
用いることが可能となる。
【００３０】また、上記レベルシフタ回路ＬＳ１〜ＬＳ
５には、クロック信号ＣＬＫとその反転信号ＣＬＫｂが
入力されており、例えば、入力信号レベルが０−３Ｖの
電圧を、０−１２Ｖの電圧レベルにシフトさせる機能を
有している。
５には、クロック信号ＣＬＫとその反転信号ＣＬＫｂが
入力されており、例えば、入力信号レベルが０−３Ｖの
電圧を、０−１２Ｖの電圧レベルにシフトさせる機能を
有している。
【００３１】次に、本実施の形態の水平走査回路の動作
例について図３のタイミングチャートを参照しながら説
明する。ここで、ＣＬＫ、ＣＬＫｂは、上記シフトレジ
スタを動作させるためのクロック信号、クロック信号の
反転信号を示し、Ｄａｔａはデータ信号を示す。またＯ
１〜Ｏ５は各ラッチ回路ＳＲ１〜ＳＲ５の出力信号で、
ＣＬＫまたはＣＬＫｂの立ち上がりのタイミングでデー
タ信号Ｄａｔａを順次シフトさせるハーフラッチ構成と
なっている。
例について図３のタイミングチャートを参照しながら説
明する。ここで、ＣＬＫ、ＣＬＫｂは、上記シフトレジ
スタを動作させるためのクロック信号、クロック信号の
反転信号を示し、Ｄａｔａはデータ信号を示す。またＯ
１〜Ｏ５は各ラッチ回路ＳＲ１〜ＳＲ５の出力信号で、
ＣＬＫまたはＣＬＫｂの立ち上がりのタイミングでデー
タ信号Ｄａｔａを順次シフトさせるハーフラッチ構成と
なっている。
【００３２】なお、ここでは選択信号入力端子ＲＬ１〜
ＲＬ５が”Ｌ”、すなわちデータ信号がＳＲ１からＳＲ
５へシフトされる場合について示してある。また、Ｃｔ
ｌ１〜Ｃｔｌ５はクロックをラッチ回路へ供給又はその
供給を停止するための制御を行うクロック制御信号であ
り、ＮＯＲ回路ＮＲ１〜ＮＲ５の出力信号に相当し、例
えばＮＯＲ回路ＮＲ３にはＳＲ２のコントロール端子Ｓ
２、ＳＲ３のコントロール端子Ｓ３及びＳＲ４のコント
ロール端子Ｓ４が入力として接続されている。
ＲＬ５が”Ｌ”、すなわちデータ信号がＳＲ１からＳＲ
５へシフトされる場合について示してある。また、Ｃｔ
ｌ１〜Ｃｔｌ５はクロックをラッチ回路へ供給又はその
供給を停止するための制御を行うクロック制御信号であ
り、ＮＯＲ回路ＮＲ１〜ＮＲ５の出力信号に相当し、例
えばＮＯＲ回路ＮＲ３にはＳＲ２のコントロール端子Ｓ
２、ＳＲ３のコントロール端子Ｓ３及びＳＲ４のコント
ロール端子Ｓ４が入力として接続されている。
【００３３】ここで、クロック制御信号Ｃｔｌ１〜Ｃｔ
ｌ５が”Ｌ”、すなわちＮＯＲ回路ＮＲ１〜ＮＲ５の入
力信号のいずれかが”Ｈ”の時は、ラッチ回路ＳＲ１〜
ＳＲ５のクロック入力端子ＣＬＫ１〜ＣＬＫ５にレベル
シフタ回路ＬＳ１〜ＬＳ５でレベルシフトされたクロッ
ク信号がクロック入力端子Ｃ１〜Ｃ５を通して供給され
る。図３ではＣ１とＣ２端子の信号波形のみを示してい
る。反対にクロック制御信号Ｃｔｌ１〜Ｃｔｌ５が”
Ｈ”、すなわちＮＯＲ回路ＮＲ１〜ＮＲ５の入力信号が
すべて”Ｌ”の時は、ＣＬＫ１〜ＣＬＫ５端子はＨに固
定され、ラッチ回路ＳＲ１〜ＳＲ５へのクロックの供給
は停止される。
ｌ５が”Ｌ”、すなわちＮＯＲ回路ＮＲ１〜ＮＲ５の入
力信号のいずれかが”Ｈ”の時は、ラッチ回路ＳＲ１〜
ＳＲ５のクロック入力端子ＣＬＫ１〜ＣＬＫ５にレベル
シフタ回路ＬＳ１〜ＬＳ５でレベルシフトされたクロッ
ク信号がクロック入力端子Ｃ１〜Ｃ５を通して供給され
る。図３ではＣ１とＣ２端子の信号波形のみを示してい
る。反対にクロック制御信号Ｃｔｌ１〜Ｃｔｌ５が”
Ｈ”、すなわちＮＯＲ回路ＮＲ１〜ＮＲ５の入力信号が
すべて”Ｌ”の時は、ＣＬＫ１〜ＣＬＫ５端子はＨに固
定され、ラッチ回路ＳＲ１〜ＳＲ５へのクロックの供給
は停止される。
【００３４】すなわち、図３のクロック制御は、例え
ば、ラッチ回路ＳＲ３を動作させるときは、ラッチ回路
ＳＲ１が動作を開始するタイミングから、ラッチ回路Ｓ
Ｒ３にクロック信号の供給を開始し、ラッチ回路ＳＲ３
の出力が終了するまでの期間クロック信号を供給し、そ
れ以外の期間では前記クロック信号のラッチ回路ＳＲ３
への入力を停止させる構成となっている。つまり、本来
ラッチ回路ＳＲ３が動作を開始すべきさいに、なまりの
無いパルス状のクロック信号がラッチ回路ＳＲ３に供給
されるようにする。
ば、ラッチ回路ＳＲ３を動作させるときは、ラッチ回路
ＳＲ１が動作を開始するタイミングから、ラッチ回路Ｓ
Ｒ３にクロック信号の供給を開始し、ラッチ回路ＳＲ３
の出力が終了するまでの期間クロック信号を供給し、そ
れ以外の期間では前記クロック信号のラッチ回路ＳＲ３
への入力を停止させる構成となっている。つまり、本来
ラッチ回路ＳＲ３が動作を開始すべきさいに、なまりの
無いパルス状のクロック信号がラッチ回路ＳＲ３に供給
されるようにする。
【００３５】反対に、転送方向が逆の場合では、ラッチ
回路ＳＲ５が動作を開始するタイミングから、ラッチ回
路ＳＲ３にクロック信号の供給を開始し、ラッチ回路Ｓ
Ｒ３の出力が終了するまでの期間クロックを供給し、そ
れ以外の期間では前記クロック信号のラッチ回路ＳＲ３
への入力を停止させる構成となっている。
回路ＳＲ５が動作を開始するタイミングから、ラッチ回
路ＳＲ３にクロック信号の供給を開始し、ラッチ回路Ｓ
Ｒ３の出力が終了するまでの期間クロックを供給し、そ
れ以外の期間では前記クロック信号のラッチ回路ＳＲ３
への入力を停止させる構成となっている。
【００３６】実際の水平走査回路においては、従来の回
路構成と同様に、各回路ブロックにおいて、図３中の斜
線で示したような波形のなまりが生じる。例えば、ＳＲ
１に入力されるデータ信号Ｄａｔａは実際には立ち上が
り時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ回路ＮＲ１の入力となっている
ため、当然ながらクロック制御信号Ｃｔｌ１の立ち下が
り遅延τ１、立ち上がり遅延τ２が生じる。さらにこれ
にレベルシフタ回路ＬＳ１による遅延の影響も加算さ
れ、結果として、クロック入力信号Ｃ１は、τ３、τ４
の遅延が生じる。
路構成と同様に、各回路ブロックにおいて、図３中の斜
線で示したような波形のなまりが生じる。例えば、ＳＲ
１に入力されるデータ信号Ｄａｔａは実際には立ち上が
り時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ回路ＮＲ１の入力となっている
ため、当然ながらクロック制御信号Ｃｔｌ１の立ち下が
り遅延τ１、立ち上がり遅延τ２が生じる。さらにこれ
にレベルシフタ回路ＬＳ１による遅延の影響も加算さ
れ、結果として、クロック入力信号Ｃ１は、τ３、τ４
の遅延が生じる。
【００３７】しかしながら、本実施の形態の回路構成に
おいては、クロック制御信号Ｃｔｌ１は、ラッチ回路Ｓ
Ｒ１に入力されるデータ信号Ｄａｔａが入力されるクロ
ック半周期分だけ前のタイミングですでにＬ状態となっ
ていることから、τ３、τ４の遅延が生じた場合でも、
ラッチ回路ＳＲ１に正確なクロック信号を供給できるよ
うになる。
おいては、クロック制御信号Ｃｔｌ１は、ラッチ回路Ｓ
Ｒ１に入力されるデータ信号Ｄａｔａが入力されるクロ
ック半周期分だけ前のタイミングですでにＬ状態となっ
ていることから、τ３、τ４の遅延が生じた場合でも、
ラッチ回路ＳＲ１に正確なクロック信号を供給できるよ
うになる。
【００３８】同様に、ラッチ回路ＳＲ２〜ＳＲ５につい
ても、当段目のラッチ回路を動作させるときは、前段の
ラッチ回路が動作を開始するタイミングより前のタイミ
ングから、当段のラッチ回路にクロック信号の供給を開
始し、当段のラッチ回路出力が終了するまでの期間クロ
ック信号を供給することにより、従来回路と比較して、
シフトレジスタの段数またはクロックの周波数が増加し
ても十分な動作特性が得られる。さらに、回路素子のＴ
ｒ特性の劣化、各素子の面内バラツキによる上記遅延の
影響も少なく、結果として回路駆動のための十分なマー
ジンが取れる。
ても、当段目のラッチ回路を動作させるときは、前段の
ラッチ回路が動作を開始するタイミングより前のタイミ
ングから、当段のラッチ回路にクロック信号の供給を開
始し、当段のラッチ回路出力が終了するまでの期間クロ
ック信号を供給することにより、従来回路と比較して、
シフトレジスタの段数またはクロックの周波数が増加し
ても十分な動作特性が得られる。さらに、回路素子のＴ
ｒ特性の劣化、各素子の面内バラツキによる上記遅延の
影響も少なく、結果として回路駆動のための十分なマー
ジンが取れる。
【００３９】なお、本実施の形態においては、クロック
制御信号Ｃｔｌ１〜Ｃｔｌ５の発生用として、ＮＯＲ回
路ＮＲ１〜ＮＲ５を用いたが、この素子をＮＡＮＤ回路
としても論理が反転するだけで、本発明の回路構成に何
の影響もないことは明白である。
制御信号Ｃｔｌ１〜Ｃｔｌ５の発生用として、ＮＯＲ回
路ＮＲ１〜ＮＲ５を用いたが、この素子をＮＡＮＤ回路
としても論理が反転するだけで、本発明の回路構成に何
の影響もないことは明白である。
【００４０】また、水平走査回路内のデータ信号を走査
させるタイミングでのみ所定のラッチ回路を動作させる
ことから、従来回路と同様に消費電力を下げることが可
能となる。
させるタイミングでのみ所定のラッチ回路を動作させる
ことから、従来回路と同様に消費電力を下げることが可
能となる。
【００４１】さらに、前記選択回路を追加することによ
り、データの転送方向に関わらず常に、当段ラッチ回路
の動作タイミングの１段分だけ前段のラッチ回路の動作
タイミングより前のタイミングからクロックを供給する
ことが可能となる。
り、データの転送方向に関わらず常に、当段ラッチ回路
の動作タイミングの１段分だけ前段のラッチ回路の動作
タイミングより前のタイミングからクロックを供給する
ことが可能となる。
【００４２】（実施の形態２）図７は本発明の実施の形
態２におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、実施の形態１で用いた図１と同様に、図７では
そのうちの５段分を示している。
態２におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、実施の形態１で用いた図１と同様に、図７では
そのうちの５段分を示している。
【００４３】本実施の形態の水平走査回路は、図１を用
いて説明した実施の形態１と同様に、ラッチ回路部ＳＲ
１〜ＳＲ５と、レベルシフタ回路部ＬＳ１〜ＬＳ５と、
前段のラッチ回路部のデータ信号、当段のラッチ回路部
のデータ信号、次段のラッチ回路部のデータ信号の合計
３つの信号をそれぞれ入力としたＮＯＲ回路ＮＯＲ１〜
ＮＯＲ５とによって構成されている。
いて説明した実施の形態１と同様に、ラッチ回路部ＳＲ
１〜ＳＲ５と、レベルシフタ回路部ＬＳ１〜ＬＳ５と、
前段のラッチ回路部のデータ信号、当段のラッチ回路部
のデータ信号、次段のラッチ回路部のデータ信号の合計
３つの信号をそれぞれ入力としたＮＯＲ回路ＮＯＲ１〜
ＮＯＲ５とによって構成されている。
【００４４】また、各ラッチ回路ＳＲ１〜ＳＲ５は、カ
スケード接続されており、それぞれ当段のラッチ回路の
データ信号出力が、次段のラッチ回路のデータ信号入力
となるシフトレジスタを構成している。また、レベルシ
フタ回路部には、クロック信号ＣＬＫとその反転信号Ｃ
ＬＫｂが入力されており、例えば、入力信号レベルが０
−３Ｖの電圧を、０−１２Ｖの電圧レベルにシフトさせ
る機能を有している。
スケード接続されており、それぞれ当段のラッチ回路の
データ信号出力が、次段のラッチ回路のデータ信号入力
となるシフトレジスタを構成している。また、レベルシ
フタ回路部には、クロック信号ＣＬＫとその反転信号Ｃ
ＬＫｂが入力されており、例えば、入力信号レベルが０
−３Ｖの電圧を、０−１２Ｖの電圧レベルにシフトさせ
る機能を有している。
【００４５】なお、実施の形態１では、各ラッチ回路部
に選択回路が設けられており、図１において、データ信
号Ｄａｔａの左から右への転送が可能であるとともに、
右から左への転送も可能であるのに対し、実施の形態２
では、各ラッチ回路部に選択回路が設けられておらず、
図７において、データ信号Ｄａｔａが左から右への転送
の場合のみ可能である点で、実施の形態２と実施の形態
１とは相違する。
に選択回路が設けられており、図１において、データ信
号Ｄａｔａの左から右への転送が可能であるとともに、
右から左への転送も可能であるのに対し、実施の形態２
では、各ラッチ回路部に選択回路が設けられておらず、
図７において、データ信号Ｄａｔａが左から右への転送
の場合のみ可能である点で、実施の形態２と実施の形態
１とは相違する。
【００４６】次に、図７の水平走査回路の動作について
図８を参照しながら説明する。ここで、ＣＬＫ、ＣＬＫ
ｂはシフトレジスタを動作させるためのクロック信号、
Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各ラッ
チ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち上が
りのタイミングで入力されたデータ信号Ｄａｔａが順次
シフトされるハーフラッチ構成となっている。また、Ｃ
ｔｌ１〜Ｃｔｌ５はクロックをラッチ回路へ供給又は停
止するための制御を行うコントロール信号であり、ＮＯ
Ｒ回路ＮＯＲ１〜ＮＯＲ５の出力信号に相当する。
図８を参照しながら説明する。ここで、ＣＬＫ、ＣＬＫ
ｂはシフトレジスタを動作させるためのクロック信号、
Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各ラッ
チ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち上が
りのタイミングで入力されたデータ信号Ｄａｔａが順次
シフトされるハーフラッチ構成となっている。また、Ｃ
ｔｌ１〜Ｃｔｌ５はクロックをラッチ回路へ供給又は停
止するための制御を行うコントロール信号であり、ＮＯ
Ｒ回路ＮＯＲ１〜ＮＯＲ５の出力信号に相当する。
【００４７】ここでＣｔｌ１〜Ｃｔｌ５がＬ状態の時
は、ラッチ回路ＳＲ１〜ＳＲ５のクロック入力端子ＣＬ
Ｋ１〜ＣＬＫ５にレベルシフタ回路ＬＳ１〜ＬＳ５でレ
ベルシフトされたクロック信号が供給される。図８で
は、ＣＬＫ１とＣＬＫ２端子の信号波形のみを示してい
る。反対にＣｔｌ１〜Ｃｔｌ５がＨ状態の時は、ＣＬＫ
１〜ＣＬＫ５端子はＨに固定され、ラッチ回路ＳＲ１〜
ＳＲ５へのクロックの供給は停止される。すなわち、図
８のクロック制御は、実施の形態１と同様に、例えば、
ラッチ回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ
２が動作を開始するタイミングよりも前のタイミングか
ら、ラッチ回路ＳＲ３にクロック信号の供給を開始し、
ラッチ回路ＳＲ３の出力が終了するまでの期間クロック
信号を供給し、それ以外の期間では前記クロック信号の
ラッチ回路ＳＲ３への入力を停止させる構成となってい
る。
は、ラッチ回路ＳＲ１〜ＳＲ５のクロック入力端子ＣＬ
Ｋ１〜ＣＬＫ５にレベルシフタ回路ＬＳ１〜ＬＳ５でレ
ベルシフトされたクロック信号が供給される。図８で
は、ＣＬＫ１とＣＬＫ２端子の信号波形のみを示してい
る。反対にＣｔｌ１〜Ｃｔｌ５がＨ状態の時は、ＣＬＫ
１〜ＣＬＫ５端子はＨに固定され、ラッチ回路ＳＲ１〜
ＳＲ５へのクロックの供給は停止される。すなわち、図
８のクロック制御は、実施の形態１と同様に、例えば、
ラッチ回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ
２が動作を開始するタイミングよりも前のタイミングか
ら、ラッチ回路ＳＲ３にクロック信号の供給を開始し、
ラッチ回路ＳＲ３の出力が終了するまでの期間クロック
信号を供給し、それ以外の期間では前記クロック信号の
ラッチ回路ＳＲ３への入力を停止させる構成となってい
る。
【００４８】実際の水平走査回路においては、従来の回
路構成と同様に、各回路ブロックにおいて、図８中の斜
線で示したような波形のなまりが生じる。例えば、ＳＲ
１に入力されるデータ信号Ｄａｔａは実際には立ち上が
り時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ１の入力となっているため、当
然ながらコントロール信号Ｃｔｌ１の立ち下がり遅延τ
１、立ち上がり遅延τ２が生じる。さらにこれにレベル
シフタ回路ＬＳ１による遅延の影響も加算され、結果と
して、クロック信号ＣＬＫ１は、τ３、τ４の遅延が生
じる。
路構成と同様に、各回路ブロックにおいて、図８中の斜
線で示したような波形のなまりが生じる。例えば、ＳＲ
１に入力されるデータ信号Ｄａｔａは実際には立ち上が
り時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ１の入力となっているため、当
然ながらコントロール信号Ｃｔｌ１の立ち下がり遅延τ
１、立ち上がり遅延τ２が生じる。さらにこれにレベル
シフタ回路ＬＳ１による遅延の影響も加算され、結果と
して、クロック信号ＣＬＫ１は、τ３、τ４の遅延が生
じる。
【００４９】しかしながら、本発明の実施の形態２の回
路構成においては、コントロール信号Ｃｔｌ１は、ラッ
チ回路ＳＲ１に入力されるデータ信号Ｄａｔａが入力さ
れるクロック半周期分だけ前のタイミングですでにＬ状
態となっていることから、τ３、τ４の遅延が生じた場
合でも、ラッチ回路ＳＲ１に正確なクロック信号を供給
できるようになる。
路構成においては、コントロール信号Ｃｔｌ１は、ラッ
チ回路ＳＲ１に入力されるデータ信号Ｄａｔａが入力さ
れるクロック半周期分だけ前のタイミングですでにＬ状
態となっていることから、τ３、τ４の遅延が生じた場
合でも、ラッチ回路ＳＲ１に正確なクロック信号を供給
できるようになる。
【００５０】同様に、ラッチ回路ＳＲ２〜ＳＲ５につい
ても、ｎ段目のラッチ回路を動作させるときは、ｎ−１
段目のラッチ回路が動作を開始するタイミングから、ｎ
段目のラッチ回路にクロック信号の供給を開始し、ｎ段
目のラッチ回路出力が終了するまでの期間クロック信号
を供給することにより、従来回路と比較して、シフトレ
ジスタの段数またはクロックの周波数が増加しても十分
な動作特性が得られる。
ても、ｎ段目のラッチ回路を動作させるときは、ｎ−１
段目のラッチ回路が動作を開始するタイミングから、ｎ
段目のラッチ回路にクロック信号の供給を開始し、ｎ段
目のラッチ回路出力が終了するまでの期間クロック信号
を供給することにより、従来回路と比較して、シフトレ
ジスタの段数またはクロックの周波数が増加しても十分
な動作特性が得られる。
【００５１】さらに、回路素子のＴｒ特性の劣化、各素
子の面内バラツキによる上記遅延の影響も少なく、結果
として回路の駆動のための十分なマージンが取れる。な
お本実施の形態においては、コントロール信号Ｃｔｌの
発生用として、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５を用いた
が、この素子をＮＡＮＤ回路としても論理が反転するだ
けで、本発明の回路構成に何の影響もないことは明白で
ある。また、水平走査回路内のデータ信号を走査させる
タイミングでのみ所定のラッチ回路を動作させることか
ら、従来回路と同様に消費電力を下げることが可能とな
る。
子の面内バラツキによる上記遅延の影響も少なく、結果
として回路の駆動のための十分なマージンが取れる。な
お本実施の形態においては、コントロール信号Ｃｔｌの
発生用として、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５を用いた
が、この素子をＮＡＮＤ回路としても論理が反転するだ
けで、本発明の回路構成に何の影響もないことは明白で
ある。また、水平走査回路内のデータ信号を走査させる
タイミングでのみ所定のラッチ回路を動作させることか
ら、従来回路と同様に消費電力を下げることが可能とな
る。
【００５２】以上説明したように、本発明の実施の形態
２の水平走査回路構成を用いることにより、消費電力の
低減を保持したまま、より安定したシフト動作を行うア
クティブマトリクス装置を提供することが可能である。
２の水平走査回路構成を用いることにより、消費電力の
低減を保持したまま、より安定したシフト動作を行うア
クティブマトリクス装置を提供することが可能である。
【００５３】（実施の形態３）図９は本発明の実施の形
態３におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、実施の形態１の図１や、実施の形態２の図７と
同様に、図９ではそのうちの５段分を示している。
態３におけるアクティブマトリクス型液晶表示装置の水
平走査回路におけるシフトレジスタの回路構成を示した
もので、実施の形態１の図１や、実施の形態２の図７と
同様に、図９ではそのうちの５段分を示している。
【００５４】本実施の形態の水平走査回路は、図１を用
いて説明した実施の形態１等と同様に、ラッチ回路部Ｓ
Ｒ１〜ＳＲ５と、レベルシフタ回路部ＬＳ１〜ＬＳ５
と、前段のラッチ回路部のデータ信号、当段のラッチ回
路部のデータ信号、次段のラッチ回路部のデータ信号、
次々段のラッチ回路部の合計４つの信号をそれぞれ入力
としたＮＯＲ回路ＮＯＲ１〜ＮＯＲ５とによって構成さ
れている。
いて説明した実施の形態１等と同様に、ラッチ回路部Ｓ
Ｒ１〜ＳＲ５と、レベルシフタ回路部ＬＳ１〜ＬＳ５
と、前段のラッチ回路部のデータ信号、当段のラッチ回
路部のデータ信号、次段のラッチ回路部のデータ信号、
次々段のラッチ回路部の合計４つの信号をそれぞれ入力
としたＮＯＲ回路ＮＯＲ１〜ＮＯＲ５とによって構成さ
れている。
【００５５】また、各ラッチ回路は、カスケード接続さ
れており、それぞれ当段のラッチ回路のデータ信号出力
が、次段のラッチ回路のデータ信号入力となるシフトレ
ジスタを構成している。また、レベルシフタ回路部に
は、クロック信号ＣＬＫとその反転信号ＣＬＫｂが入力
されており、例えば、入力信号レベルが０−３Ｖの電圧
を、０−１２Ｖの電圧レベルにシフトさせる機能を有し
ている。
れており、それぞれ当段のラッチ回路のデータ信号出力
が、次段のラッチ回路のデータ信号入力となるシフトレ
ジスタを構成している。また、レベルシフタ回路部に
は、クロック信号ＣＬＫとその反転信号ＣＬＫｂが入力
されており、例えば、入力信号レベルが０−３Ｖの電圧
を、０−１２Ｖの電圧レベルにシフトさせる機能を有し
ている。
【００５６】なお、実施の形態１では、上述したよう
に、図１において、データ信号Ｄａｔａの左から右への
転送が可能であるとともに、右から左への転送も可能で
あり、実施の形態３でも、後述するように図９におい
て、データ信号Ｄａｔａの左から右への転送が可能であ
るとともに、右から左への転送も可能である点で、実施
の形態１と実施の形態３とは共通する。
に、図１において、データ信号Ｄａｔａの左から右への
転送が可能であるとともに、右から左への転送も可能で
あり、実施の形態３でも、後述するように図９におい
て、データ信号Ｄａｔａの左から右への転送が可能であ
るとともに、右から左への転送も可能である点で、実施
の形態１と実施の形態３とは共通する。
【００５７】しかしながら、実施の形態１では、各ラッ
チ回路部に設けられている選択回路によって、データ信
号Ｄａｔａの両方向への転送が可能となっているのに対
し、実施の形態３では、前段のラッチ回路部のデータ信
号、当段のラッチ回路部のデータ信号、次段のラッチ回
路部のデータ信号、次々段のラッチ回路部の合計４つの
信号をそれぞれ入力としたＮＯＲ回路が設けられている
ことによって、データ信号Ｄａｔａの両方向への転送が
可能となっている点で、実施の形態３と実施の形態１と
は相違する。
チ回路部に設けられている選択回路によって、データ信
号Ｄａｔａの両方向への転送が可能となっているのに対
し、実施の形態３では、前段のラッチ回路部のデータ信
号、当段のラッチ回路部のデータ信号、次段のラッチ回
路部のデータ信号、次々段のラッチ回路部の合計４つの
信号をそれぞれ入力としたＮＯＲ回路が設けられている
ことによって、データ信号Ｄａｔａの両方向への転送が
可能となっている点で、実施の形態３と実施の形態１と
は相違する。
【００５８】次に、図９の水平走査回路の動作について
図１０を参照しながら説明する。ここで、ＣＬＫ、ＣＬ
Ｋｂはシフトレジスタを動作させるためのクロック信
号、Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各
ラッチ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち
上がりのタイミングで入力されたデータ信号Ｄａｔａが
順次シフトされるいわゆるハーフラッチ構成となってい
る。また、Ｃｔｌ１〜Ｃｔｌ５はクロックをラッチ回路
へ供給又は停止するための制御を行うコントロール信号
であり、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５の出力信号に相
当する。
図１０を参照しながら説明する。ここで、ＣＬＫ、ＣＬ
Ｋｂはシフトレジスタを動作させるためのクロック信
号、Ｄａｔａはデータ信号を示す。またＯ１〜Ｏ５は各
ラッチ回路の出力信号であり、ＣＬＫ、ＣＬＫｂの立ち
上がりのタイミングで入力されたデータ信号Ｄａｔａが
順次シフトされるいわゆるハーフラッチ構成となってい
る。また、Ｃｔｌ１〜Ｃｔｌ５はクロックをラッチ回路
へ供給又は停止するための制御を行うコントロール信号
であり、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５の出力信号に相
当する。
【００５９】ここで各コントロール信号Ｃｔｌ１〜Ｃｔ
ｌ５がＬ状態の時は、ラッチ回路ＳＲ１〜ＳＲ５のクロ
ック入力端子ＣＬＫ１〜ＣＬＫ５にレベルシフタ回路Ｌ
Ｓ１〜ＬＳ５でレベルシフトされたクロック信号が供給
される。なお、図１０ではＣＬＫ１とＣＬＫ２端子の信
号波形のみを示している。反対に各コントロール信号Ｃ
ｔｌ１〜Ｃｔｌ５がＨ状態の時は、ＣＬＫ１〜ＣＬＫ５
端子はＨに固定され、ラッチ回路ＳＲ１〜ＳＲ５へのク
ロックの供給は停止される。
ｌ５がＬ状態の時は、ラッチ回路ＳＲ１〜ＳＲ５のクロ
ック入力端子ＣＬＫ１〜ＣＬＫ５にレベルシフタ回路Ｌ
Ｓ１〜ＬＳ５でレベルシフトされたクロック信号が供給
される。なお、図１０ではＣＬＫ１とＣＬＫ２端子の信
号波形のみを示している。反対に各コントロール信号Ｃ
ｔｌ１〜Ｃｔｌ５がＨ状態の時は、ＣＬＫ１〜ＣＬＫ５
端子はＨに固定され、ラッチ回路ＳＲ１〜ＳＲ５へのク
ロックの供給は停止される。
【００６０】図１０のクロック制御は、例えば、ラッチ
回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ２が動
作を開始するタイミングより前のタイミングから、ラッ
チ回路ＳＲ３にクロック信号の供給を開始し、ラッチ回
路ＳＲ４の出力が終了するまでの期間クロック信号を供
給し、それ以外の期間では前記クロックの前記ｎ段目の
ラッチ回路への入力を停止させる構成となっている。
回路ＳＲ３を動作させるときは、ラッチ回路ＳＲ２が動
作を開始するタイミングより前のタイミングから、ラッ
チ回路ＳＲ３にクロック信号の供給を開始し、ラッチ回
路ＳＲ４の出力が終了するまでの期間クロック信号を供
給し、それ以外の期間では前記クロックの前記ｎ段目の
ラッチ回路への入力を停止させる構成となっている。
【００６１】実際の水平走査回路においては、従来の回
路構成と同様に、各回路ブロックにおいて、図１０中の
斜線で示したような波形のなまりが生じる。例えば、Ｓ
Ｒ１に入力されるデータ信号Ｄａｔａは実際には立ち上
がり時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ１の入力となっているため、当
然ながらコントロール信号Ｃｔｌ１の立ち下がり遅延τ
１、立ち上がり遅延τ２が生じる。
路構成と同様に、各回路ブロックにおいて、図１０中の
斜線で示したような波形のなまりが生じる。例えば、Ｓ
Ｒ１に入力されるデータ信号Ｄａｔａは実際には立ち上
がり時のなまりＴ１と立ち下がり時のなまりＴ２が生じ
る。Ｔ１、Ｔ２はＮＯＲ１の入力となっているため、当
然ながらコントロール信号Ｃｔｌ１の立ち下がり遅延τ
１、立ち上がり遅延τ２が生じる。
【００６２】さらに、レベルシフタ回路ＬＳ１での遅延
の影響も加算され、結果として、クロック信号ＣＬＫ１
は、τ３、τ４の遅延が生じる。しかしながら、本発明
の実施の形態３の回路構成においては、コントロール信
号Ｃｔｌ１は、ラッチ回路ＳＲ１に入力されるデータ信
号Ｄａｔａが入力されるクロック半周期分だけ前のタイ
ミングですでにＬ状態となっていることから、τ３、τ
４の遅延が生じた場合でも、ラッチ回路ＳＲ１に正確な
クロック信号を供給できるようになる。
の影響も加算され、結果として、クロック信号ＣＬＫ１
は、τ３、τ４の遅延が生じる。しかしながら、本発明
の実施の形態３の回路構成においては、コントロール信
号Ｃｔｌ１は、ラッチ回路ＳＲ１に入力されるデータ信
号Ｄａｔａが入力されるクロック半周期分だけ前のタイ
ミングですでにＬ状態となっていることから、τ３、τ
４の遅延が生じた場合でも、ラッチ回路ＳＲ１に正確な
クロック信号を供給できるようになる。
【００６３】同様に、ラッチ回路ＳＲ２〜ＳＲ５につい
ても、ｎ段目のラッチ回路を動作させるときは、ｎ−１
段目のラッチ回路が動作を開始するタイミングよりも前
のタイミングから、ｎ段目のラッチ回路にクロック信号
の供給を開始し、ｎ＋１段目のラッチ回路出力が終了す
るまでの期間クロック信号を供給することにより、従来
回路と比較して、シフトレジスタの段数またはクロック
の周波数が増加しても十分な動作特性が得られる。
ても、ｎ段目のラッチ回路を動作させるときは、ｎ−１
段目のラッチ回路が動作を開始するタイミングよりも前
のタイミングから、ｎ段目のラッチ回路にクロック信号
の供給を開始し、ｎ＋１段目のラッチ回路出力が終了す
るまでの期間クロック信号を供給することにより、従来
回路と比較して、シフトレジスタの段数またはクロック
の周波数が増加しても十分な動作特性が得られる。
【００６４】次に、データ信号の転送方向が逆の場合に
ついて、図９を参照しながらその動作を説明する。この
場合、データ信号はラッチ回路ＳＲ５からラッチ回路Ｓ
Ｒ１の方向に転送される。このとき、各ラッチ回路では
ラッチ回路ＳＲ１からラッチ回路ＳＲ５への転送時は、
Ｅ１がデータ入力端子となり、Ｅ２がデータ出力端子に
なるのに対して、反対にＥ１がデータ出力端子、Ｅ２は
データ入力端子となる。
ついて、図９を参照しながらその動作を説明する。この
場合、データ信号はラッチ回路ＳＲ５からラッチ回路Ｓ
Ｒ１の方向に転送される。このとき、各ラッチ回路では
ラッチ回路ＳＲ１からラッチ回路ＳＲ５への転送時は、
Ｅ１がデータ入力端子となり、Ｅ２がデータ出力端子に
なるのに対して、反対にＥ１がデータ出力端子、Ｅ２は
データ入力端子となる。
【００６５】図９において、各ＮＯＲ回路の入力端子を
みると、例えばＮＯＲ３の入力端子は、ＳＲ４のデータ
入力信号、ＳＲ３のデータ入力信号、ＳＲ２のデータ入
力信号及びＳＲ１のデータ入力信号の合計４本を入力と
している。従って、ラッチ回路ＳＲ３を動作させるタイ
ミングを考えた場合、そのｎ−１段目に相当するラッチ
ＳＲ４にデータ信号が入力されるタイミングで、Ｃｔｌ
３がＬ状態となり、ラッチ回路ＳＲ３へのクロックの供
給が開始され、ラッチ回路ＳＲ２の出力が終了するまで
の期間クロックは供給される。
みると、例えばＮＯＲ３の入力端子は、ＳＲ４のデータ
入力信号、ＳＲ３のデータ入力信号、ＳＲ２のデータ入
力信号及びＳＲ１のデータ入力信号の合計４本を入力と
している。従って、ラッチ回路ＳＲ３を動作させるタイ
ミングを考えた場合、そのｎ−１段目に相当するラッチ
ＳＲ４にデータ信号が入力されるタイミングで、Ｃｔｌ
３がＬ状態となり、ラッチ回路ＳＲ３へのクロックの供
給が開始され、ラッチ回路ＳＲ２の出力が終了するまで
の期間クロックは供給される。
【００６６】これは、言い換えれば本発明の実施の形態
３のようなＮＯＲ回路をクロック信号の制御に用いるこ
とにより、データ信号の転送方向を変えた場合でも、ｎ
段目のラッチ回路を動作させる時に、必ずｎ−１段目の
タイミングより前のタイミングでクロック信号を供給で
きることになり、シフトレジスタの転送方向を双方向化
した場合でも、前記従来の水平走査回路と比較して、安
定したシフトレジスタ動作を得ることが可能となる。
３のようなＮＯＲ回路をクロック信号の制御に用いるこ
とにより、データ信号の転送方向を変えた場合でも、ｎ
段目のラッチ回路を動作させる時に、必ずｎ−１段目の
タイミングより前のタイミングでクロック信号を供給で
きることになり、シフトレジスタの転送方向を双方向化
した場合でも、前記従来の水平走査回路と比較して、安
定したシフトレジスタ動作を得ることが可能となる。
【００６７】さらに、回路素子のＴｒ特性の劣化、各素
子の面内バラツキによる上記遅延の影響も少なく、結果
として回路の駆動のための十分なマージンが取れる。な
お本実施の形態においては、コントロール信号Ｃｔｌ発
生用として、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５を用いた
が、この素子をＮＡＮＤ回路としても論理が反転するだ
けで、本発明の回路構成に何の影響もないことは明白で
ある。また、水平走査回路内のデータ信号を走査させる
タイミングでのみ所定のラッチ回路を動作させることか
ら、従来回路と同様に消費電力を下げることが可能とな
る。
子の面内バラツキによる上記遅延の影響も少なく、結果
として回路の駆動のための十分なマージンが取れる。な
お本実施の形態においては、コントロール信号Ｃｔｌ発
生用として、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ５を用いた
が、この素子をＮＡＮＤ回路としても論理が反転するだ
けで、本発明の回路構成に何の影響もないことは明白で
ある。また、水平走査回路内のデータ信号を走査させる
タイミングでのみ所定のラッチ回路を動作させることか
ら、従来回路と同様に消費電力を下げることが可能とな
る。
【００６８】以上説明したように、実施の形態１から３
の水平走査回路構成を用いることにより、消費電力の低
減を保持したまま、より安定したシフト動作を行うアク
ティブマトリクス型液晶表示装置を提供することが可能
である。
の水平走査回路構成を用いることにより、消費電力の低
減を保持したまま、より安定したシフト動作を行うアク
ティブマトリクス型液晶表示装置を提供することが可能
である。
【００６９】なお、本発明の実施の形態では、本発明の
水平走査回路を説明するために用いた「走査指示信号」
の一例として、レベルシフタ回路部が入力し出力するパ
ルス状のクロック信号を用いた。
水平走査回路を説明するために用いた「走査指示信号」
の一例として、レベルシフタ回路部が入力し出力するパ
ルス状のクロック信号を用いた。
【００７０】
【発明の効果】以上説明したところから明らかなよう
に、本発明は、消費電力の低減を保持したまま、より安
定したシフト動作を行う水平走査回路を提供することが
できる。
に、本発明は、消費電力の低減を保持したまま、より安
定したシフト動作を行う水平走査回路を提供することが
できる。
【００７１】つまり、本発明の水平走査回路を用いるこ
とにより、シフト動作を行うときのみクロックを供給
し、それ以外はクロックを停止させることができるた
め、消費電力の大幅な低減が可能となる。さらに、デー
タの転送方向に関わらず、当段のラッチ回路を動作させ
る場合、常にその前段のラッチ回路が動作するタイミン
グより前のタイミングからクロック信号を供給すること
から、回路素子のＴｒ特性の劣化、各素子の面内バラツ
キによる上記遅延の影響も少なく、結果として回路駆動
のための十分なマージンが取れる。それによりより安定
したシフト動作を行う水平走査回路の実現が可能とな
る。
とにより、シフト動作を行うときのみクロックを供給
し、それ以外はクロックを停止させることができるた
め、消費電力の大幅な低減が可能となる。さらに、デー
タの転送方向に関わらず、当段のラッチ回路を動作させ
る場合、常にその前段のラッチ回路が動作するタイミン
グより前のタイミングからクロック信号を供給すること
から、回路素子のＴｒ特性の劣化、各素子の面内バラツ
キによる上記遅延の影響も少なく、結果として回路駆動
のための十分なマージンが取れる。それによりより安定
したシフト動作を行う水平走査回路の実現が可能とな
る。
【図１】本発明の実施の形態１におけるアクティブマト
リクス型液晶表示装置の水平走査回路の構成図
リクス型液晶表示装置の水平走査回路の構成図
【図２】本発明の実施の形態１における選択回路の構成
図
図
【図３】本発明の実施の形態１におけるアクティブマト
リクス型液晶表示装置の水平走査回路の動作を示すタイ
ミングチャート図
リクス型液晶表示装置の水平走査回路の動作を示すタイ
ミングチャート図
【図４】従来のアクティブマトリクス型液晶表示装置の
構成図
構成図
【図５】従来のアクティブマトリクス型液晶表示装置の
水平走査回路の構成図
水平走査回路の構成図
【図６】従来のアクティブマトリクス型液晶表示装置の
水平走査回路の動作を示すタイミングチャート図
水平走査回路の動作を示すタイミングチャート図
【図７】本発明の実施の形態２におけるアクティブマト
リクス型液晶表示装置の水平走査回路の構成図
リクス型液晶表示装置の水平走査回路の構成図
【図８】本発明の実施の形態２におけるアクティブマト
リクス型液晶表示装置の水平走査回路の動作を示すタイ
ミングチャート図
リクス型液晶表示装置の水平走査回路の動作を示すタイ
ミングチャート図
【図９】本発明の実施の形態３におけるアクティブマト
リクス型液晶表示装置の水平走査回路の構成図
リクス型液晶表示装置の水平走査回路の構成図
【図１０】本発明の実施の形態３におけるアクティブマ
トリクス型液晶表示装置の水平走査回路の動作を示すタ
イミングチャート図
トリクス型液晶表示装置の水平走査回路の動作を示すタ
イミングチャート図
【符号の説明】 ＳＲ１〜ＳＲ５：ラッチ回路 Ｅ１、Ｅ２：データ入出力端子 ＮＲ１〜ＮＲ５：ＮＯＲ回路 ＬＳ１〜ＬＳ５：レベルシフタ回路 Ｄａｔａ：データ入力信号 ＣＬＫ：クロック信号 ＣＬＫｂ：クロック反転信号 Ｃ１〜Ｃ５：クロック入力信号端子 Ｏ１〜Ｏ５：ラッチ出力信号 Ｃｔｌ１〜Ｃｔｌ５：クロック制御信号端子 Ｓｈｉｆｔ：データ転送方向制御信号 ＲＬ、ＲＬ１〜ＲＬ５：選択信号入力端子 Ｓ、Ｓ１〜Ｓ５：コントロール信号端子 Ｙ１〜Ｙ３２０：ソースライン Ｖｓ１〜Ｖｓ３２０：ソース出力電圧 ５１：表示領域 ５２：水平走査回路 ５３：垂直走査回路 ５４：ビデオライン ５５、ＴＧ１、ＴＧ２：トランスファゲート ５６：画素ＴＦＴ ５７：液晶容量
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA43 NC09 NC11 NC22 NC26 NC59 ND36 ND37 ND39 5C006 AB01 AC09 AF50 BB16 BC12 BC20 BF03 BF04 BF26 BF46 FA15 FA47 5C080 AA10 BB05 DD09 DD26 EE19 FF11 JJ02 JJ03 JJ04
Claims (10)
- 【請求項１】 行状に配線された複数のゲートライン
と、列状に配線された複数のデータラインと、前記ゲー
トラインと前記データラインの各交差部に設けられ、表
示領域を構成する複数の画素と、前記各ゲートラインを
順次垂直走査し、１水平期間毎に１行分の前記ゲートラ
インを選択する垂直駆動回路と、前記各１水平期間内で
前記全データラインを順次水平走査し、１列分の前記デ
ータラインを選択する水平走査回路と、前記各データラ
インに対応したトランスファゲートとを少なくとも備え
たアクティブマトリクス型液晶表示装置における前記水
平走査回路であって、 前記各トランスファゲートに対応した複数段のラッチ回
路と、前記各ラッチ回路に対応した複数段のレベルシフ
タ回路とを備え、 前記各ラッチ回路が、走査に用いるデータ信号と、その
データ信号を順次走査するためのパルス状の走査指示信
号とを受け取り、前記トランスファゲートをオープンさ
せるためのオープン信号を対応する前記トランスファゲ
ートに出力するとともに、前記データ信号を前記順次走
査の方向の次の前記ラッチ回路に出力するラッチ回路で
あって、前記データ信号を受け取ってから所定の第１期
間内に前記走査指示信号を受け取った場合、前記走査指
示信号を実質上受け取ったタイミングから所定の第２期
間前記オープン信号を出力し、また前記走査指示信号を
実質上受け取ったタイミングから前記データ信号を出力
する回路であり、 前記各レベルシフタ回路が、パルス状のクロック信号お
よび／またはそのクロック信号の反転信号を受け取って
対応する前記ラッチ回路に前記走査指示信号を出力し、
またその出力を停止するレベルシフタ回路であって、前
記対応するラッチ回路の前記順次走査の方向の一つ手前
の前記ラッチ回路が前記データ信号を受け取るタイミン
グよりも前のタイミングから前記走査指示信号を出力す
ることができる回路であることを特徴とする水平走査回
路。 - 【請求項２】 前記各レベルシフタ回路が、出力する前
記走査指示信号の前記パルスの形状になまりを生じさせ
ないように、前記走査指示信号を出力することを特徴と
する請求項１に記載の水平走査回路。 - 【請求項３】 前記一つ手前の前記ラッチ回路が前記デ
ータ信号を受け取るタイミングよりも前のタイミングと
は、前記一つ手前の前記ラッチ回路が前記データ信号を
受け取るタイミングよりも、前記クロック信号または前
記反転信号の前記パルスの発生周期の実質上半分の期間
以上前のタイミングを意味することを特徴とする請求項
１に記載の水平走査回路。 - 【請求項４】 前記各レベルシフタ回路が、対応する前
記ラッチ回路の前記データ信号の出力動作が終了すると
ともに、前記対応するラッチ回路への前記走査指示信号
の出力を停止することを特徴とする請求項１に記載の水
平走査回路。 - 【請求項５】 前記対応するラッチ回路への前記走査指
示信号の入力を制御させるためのコントロール信号が、
前記対応するラッチ回路より前記順次走査の方向の一つ
手前のラッチ回路に入力される前記データ信号と、前記
対応するラッチ回路に入力される前記データ信号と、前
記対応するラッチ回路より前記順次走査の方向の次のラ
ッチ回路に入力される前記データ信号との三つの前記デ
ータ信号を入力とするＮＯＲ回路またはＮＡＮＤ回路に
よって生成されることを特徴とする請求項１に記載の水
平走査回路。 - 【請求項６】 前記データ信号のシフト方向を選択し、
そのシフト方向の情報を前記各ラッチ回路に出力する選
択回路をさらに備えたことを特徴とする請求項５に記載
の水平走査回路。 - 【請求項７】 前記各レベルシフタ回路が、対応するラ
ッチ回路より前記順次走査の方向の次のラッチ回路の前
記データ信号の出力動作が終了するとともに、前記対応
するラッチ回路への前記走査指示信号の出力を停止する
ことを特徴とする請求項１に記載の水平走査回路。 - 【請求項８】 前記対応するラッチ回路への前記走査指
示信号の入力を制御させるためのコントロール信号が、
前記対応するラッチ回路より前記順次走査の方向の一つ
手前のラッチ回路に入力される前記データ信号と、前記
対応するラッチ回路に入力される前記データ信号と、前
記対応するラッチ回路より前記順次走査の方向の次のラ
ッチ回路に入力される前記データ信号と、前記次のラッ
チ回路より前記順次走査の方向の次のラッチ回路に入力
される前記データ信号との四つの前記データ信号を入力
とするＮＯＲ回路またはＮＡＮＤ回路によって生成され
ることを特徴とする請求項１に記載の水平走査回路。 - 【請求項９】 前記データ信号の転送方向の切り替えが
可能であることを特徴とした請求項８に記載の水平走査
回路。 - 【請求項１０】 請求項１から９のいずれかに記載の水
平走査回路を備えたことを特徴とするアクティブマトリ
クス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307389A JP2002116738A (ja) | 2000-10-06 | 2000-10-06 | 水平走査回路、およびアクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307389A JP2002116738A (ja) | 2000-10-06 | 2000-10-06 | 水平走査回路、およびアクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002116738A true JP2002116738A (ja) | 2002-04-19 |
Family
ID=18787915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307389A Pending JP2002116738A (ja) | 2000-10-06 | 2000-10-06 | 水平走査回路、およびアクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002116738A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661828B1 (ko) * | 2006-03-23 | 2006-12-27 | 주식회사 아나패스 | 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부 |
| WO2007108574A1 (en) * | 2006-03-23 | 2007-09-27 | Anapass Inc. | Display, timing controller and data driver for transmitting serialized multi-level data signal |
| CN107767824A (zh) * | 2016-08-23 | 2018-03-06 | 三星显示有限公司 | 显示装置及驱动显示装置的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
| JP2000235374A (ja) * | 1999-02-16 | 2000-08-29 | Matsushita Electric Ind Co Ltd | シフトレジスタとそのシフトレジスタを用いた液晶表示装置およびバイアス電圧発生回路 |
| JP2000242236A (ja) * | 1999-02-23 | 2000-09-08 | Sony Corp | シフトレジスタおよびこれを用いた液晶表示装置 |
| JP2000260196A (ja) * | 1999-03-10 | 2000-09-22 | Casio Comput Co Ltd | シフトレジスタ回路およびその回路を用いた液晶駆動装置 |
-
2000
- 2000-10-06 JP JP2000307389A patent/JP2002116738A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| KR100661828B1 (ko) * | 2006-03-23 | 2006-12-27 | 주식회사 아나패스 | 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부 |
| WO2007108574A1 (en) * | 2006-03-23 | 2007-09-27 | Anapass Inc. | Display, timing controller and data driver for transmitting serialized multi-level data signal |
| US8149253B2 (en) | 2006-03-23 | 2012-04-03 | Anapass Inc. | Display, timing controller and data driver for transmitting serialized multi-level data signal |
| CN107767824A (zh) * | 2016-08-23 | 2018-03-06 | 三星显示有限公司 | 显示装置及驱动显示装置的方法 |
| CN107767824B (zh) * | 2016-08-23 | 2022-01-28 | 三星显示有限公司 | 显示装置及驱动显示装置的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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