DE19723204C2

DE19723204C2 - Ansteuerschaltung für Dünnfilmtransistor-Flüssigkristallanzeige

Info

Publication number: DE19723204C2
Application number: DE19723204A
Authority: DE
Inventors: Oh-Kyong Kwon
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1996-06-07
Filing date: 1997-06-03
Publication date: 2001-07-19
Anticipated expiration: 2017-06-04
Also published as: KR100214484B1; CN1167967A; DE19723204A1; US5850216A; JPH1063232A; KR980004290A; JP2958687B2; CN1127716C

Description

Die vorliegende Erfindung bezieht sich auf eine Ansteuerschaltung nach dem Oberbegriff des Patentanspruches 1 und insbesondere auf eine neuartige Decodertyp-Ansteuerschaltung für eine Dünnfilm transistor-Flüssigkristallanzeige (im folgenden als: "TFT-LCD" bezeichnet), die sequentielle und Doppelabtastverfahren unter stützt, und insbesondere auf eine Ansteuerschaltung für eine TFT-LCD für die sequentiellen und Doppelabtastverfahren, welche nicht irgendein Adreßsignal zum Ansteuern von Gate- bzw. Gatter leitungen verwendet und einfacher steuerbar ist, welche weiterhin eine kleine Anzahl von Transistoren umfaßt und welche ein Zwei richtungs-Abtasten auszuführen vermag.

Die Gatter-Ansteuerschaltung, die in einer TFT-LCD enthalten ist, legt sequentielle Abtastsignale an Gatterleitungen, um die Dünn filmtransistoren (TFT) einzuschalten, so daß von einer Datenan steuerschaltung angelegte Bildsignale derart gesteuert sind, daß sie nicht in das Pixel der TFT-LCD-Frontplatte eingeschrieben werden.

Eine derartige herkömmliche Gatteransteuerschaltung ist im all gemeinen durch ein Schieberegister, das aus mehreren, sequentiell gekoppelten D-Flipflops besteht, oder einen Decoder ausgebildet.

Wie in Fig. 1 gezeigt ist, umfassen Master-Slave- bzw. Haupt- Neben-D-Flipflops, die ein derartiges Schieberegister bilden, Übertragungsgatter TG1 bis TG4 und Inverter 11 bis 14, um ein Ausgangssignal Q und ein invertiertes Ausgangssignyl QB durch Verriegeln der Eingangsdaten gemäß einem Paar von Taktsigna len CLK, CLKB zu erzeugen. Demgemäß erfordert jedes Master- Slave-D-Flipflop 16 Transistoren.

Darüberhinaus umfaßt ein Teil der einen Decoder verbindenden Gatteransteuerschaltung, wie in Fig. 2 gezeigt ist, eine De codereinheit 10, die Adreßsignale A0 bis A9, AB0 bis AB9 deco diert, die jeweils aus 10 Bits von hohen bzw. niedrigen Signalen gebildet sind, eine Abtastmodus-Umsetzungseinheit 20 zum logi schen Betreiben des Ausgangssignales der Decodereinheit 10 und von Impulssignalen A, B, C für einen Abtastmodus und zum Umsetzen eines sequentiellen Abtastmodus für VGA-Signale in einen Doppel abtastmodus für NTSC-Signale oder umgekehrt, eine Pegelschieber einheit 40 zum Ändern des Pegels der von der Abtastmodus-Um setzungseinheit 20 ausgegebenen Signale und eine Puffereinheit 50 zum Zwischenspeichern des Ausgangssignales der Pegelschieberein heit 20 gemäß Ausgangssteuersignalen G, GB und zum Anlegen des zwischengespeicherten Ausgangssignales an die Gatterleitungen GL1 bis GL5.

Die Decodereinheit 10 umfaßt mehrere Docodierer, die in der glei chen Weise wie die gezeigten Decoder 10a, 10b ausgebildet sind. Beispielsweise umfaßt der Decoder 10a ein ND-Gatter 100 zum UND- Verknüpfen des invertierten Adreßsignales A9 mit einem Massepo tential, ein UND-Gatter 111 zum UND-Verknüpfen der invertierten Adreßsignale A6 bis A8, ein NAND-Gatter 112 zum NAND-Verknüpfen der Ausgangssignale der UND-Gatter 110 und 111 und ein UND-Gat ter 113 zum UND-Verknüpfen der invertierten Adreßsignale A3 bis A5 und ein UND-Gatter 114 zum UND-Verknüpfen der invertierten Adreßsignale A1 bis A2 sowie AB0, weiterhin ein NAND-Gatter 115 zum NAND-Verknüpfen der Ausgangssignale der UND-Gatter 113, 114 und ein UND-Gatter 116 zum UND-Verknüpfen der Ausgangssignale der NAND-Gatter 112, 115.

Die Abtastmodus-Umsetzungseinheit 20 umfaßt ein NAND-Gatter 21 zum NAND-Verknüpfen des Ausgangssignales des Decoders 10a und des Abtastmodus-Wählsignales A, ein ODER-Gatter 22 zum ODER-Verknüp fen des Ausgangssignales des NAND-Gatters 21 und einer invertier ten Hochpegelspannung VDD, ein NAND-Gatter 23 zum NAND-Verknüpfen des Ausgangssignales des NAND-Gatters 23 und der invertierten Hochpegelspannung VDD, ein NAND-Gatter 25 zum NAND-Verknüpfen des Ausgangssignales des Decoders 10a und des Abtastmodus-Wählsigna les C, ein NAND-Gatter 26 zum NAND-Verknüpfen des Ausgangssigna les des Decoders 10b und des Abtastmodus-Wählsignales A, ein ODER-Gatter 27 zum ODER-Verknüpfen der invertierten Ausgangs signale der NAND-Gatter 25, 26, ein NAND-Gatter 28 zum NAND- Verknüpfen des Ausgangssignales des Decoders 10b und des Abtast modus-Wählsignales B, ein ODER-Gatter 29 zum ODER-Verknüpfen des Ausgangssignales des NAND-Gatters 28 und der invertierten Hochpe gelspannung VDD, ein NAND-Gatter 30 zum NAND-Verknüpfen des Aus gangssignales des Decoders 10b und des Abtastmodus-Wählsignales C und ein ODER-Gatter 31 zum ODER-Verknüpfen des Ausgangssignales des NAND-Gatters 30 und eines dort von der nächsten Stufe ange legten invertierten Signales.

Die Pegelschiebereinheit 40 umfaßt Pegelschieber (Inverter) 41 bis 45, um jeweils die Pegel der von den ODER-Gattern 22, 24, 27, 29, 31 der Abtastmodus-Schalteinheit 20 ausgegebenen Signale zu ändern.

Die Puffereinheit 50 besteht aus Invertern 51 bis 55, um jeweils von Pegelschiebern 41 bis 45 des Pegelschiebers 40 ausgegebene Signale zu invertieren, und aus Puffern 56 bis 60, um jeweils invertierte Signale von den Invertern 51 bis 55 zwischenzuspei chern und diese an die Gatterleitungen gemäß dem invertierten Ausgangssteuersignal GB und dem Ausgangssteuersignal G anzulegen.

Der Betrieb einer Gatteransteuerschaltung, die den so aufgebauten herkömmlichen Decoder verwendet, wird im folgenden anhand der begleitenden Zeichnungen beschrieben.

Da die Gatteransteuerschaltung, die einen herkömmlichen Decoder verwendet, einen 10-Bit-Signaleingang aus Adreßsignalen A0 bis A9, AB0 bis AB9 hat, kann sie höchstens 1024 Gatterleitungen an steuern und erfordert 20 Signalleitungen.

Darüberhinaus haben die mehreren, in dem Decoder 10 enthaltenen Decodereinheiten verschiedene 10-Bit-Adreß-Signaleingänge und liefern "1" nur dann, wenn alle eingespeisten 10-Bit-Adreßsignale den Wert "1" haben. Demgemäß geben derartige mehrere Decoder se quentiell eine "1" gemäß der Kombination der Adreßsignale A0 bis A9 und der invertierten Signale AB0 bis AB9 ab.

Sodann betreibt die Abtastmodus-Schalteinheit 20 logisch die Aus gangssignale des Decoders 10 und die Abtastmodus-Wählsignale A, B, C, und derart logisch betriebene Signale liegen an Gatterlei tungen GL1 bis GL5 über die Pegelschiebereinheit 40 und die Puf fereinheit 50, um Gatterleitungen GL1 bis GL5 anzusteuern.

Für eine Verwendung einer derartigen Gatteransteuerschaltung in einem Fernsehgerät oder einem Computer hat sie VGA- und NTSC- Signale beide zu verarbeiten.

In dem Fall von VGA-Signalen wird ein sequentieller Abtastmodus verwendet, wie dies in Fig. 3 gezeigt ist, bei welchem nach ei nem Anlegen eines Abtaststartsignales VST an die Gatteransteuer schaltung Hochpegel-Abtastsignale entsprechend einem Zyklus des Systemtaktsignales VCK sequentiell an Gatterleitungen GL1 bis GL3 liegen.

In dem Fall von NTSC-Signalen, die einen Doppelabtastmodus ver wenden, liegen, nachdem das Abtaststartsignal VST an die Gatter ansteuerschaltung in einem geraden Halbbild angelegt ist, wie dies in Fig. 4 gezeigt ist, die Abtastsignale entsprechend einem Zyklus des Systemtaktsignales VCK gleichzeitig an den Gatterlei tungen GL1, GL2 an, und sodann liegen die Abtastsignale entspre chend einem Zyklus des Systemtaktsignales VCK gleichzeitig an den Gatterleitungen GL3, GL4 an, und auf diese Weise sind die Abtast signale an die 479-ste und 480-ste Gatterleitung angelegt. Dage gen liegen bei dem ungeraden Halbbild die Abtastsignale entspre chend einem Zyklus des Systemtaktsignales VCK zunächst an der Gatterleitung GL1 an, und sodann liegen die Abtastsignale gleich zeitig an den Gatterleitungen GL2, GL3 an, und auf diese Weise liegen die Abtastsignale an der 480-sten Gatterleitung an.

Jedoch umfaßt die oben beschriebene herkömmliche Gatteran steuerschaltung alle 16 Transistoren für jedes Flipflop in dem Fall, in welchem sie die Master-Slave-Flipflops verwen den, oder 40 Transistoren je Stufe entsprechend jedem Decoder in dem Fall, in welchem sie das Decoderschema benutzt, und sie wird dadurch sperrig und in nachteilhafter Weise kompli ziert. Diese Anzahl von Transistoren umfaßt nicht diejenige der Transistoren, die für eine Steuereinheit verwendet wer den, welche außerhalb der LCD-Frontplatte installiert sind, um jede Stufe zu steuern.

Weiterhin erfordert die herkömmliche Decoderschema- Gatteransteuerschaltung 18 Steuereingangssignale zum Ansteu ern von 480 Gatterleitungen, und 18 Signalleitungen sind über einen Bereich oder einige cm über der vollen Länge der Gat teransteuerschaltung verteilt. Sie hat folglich Nachteile nicht nur in der durch eine derartige Verdrahtung in Chips eingenommenen Fläche, und außerdem sind die Gefahren eines Schneidens und Kurzschließens zwischen solchen langen Signal leitungen derart erhöht, daß die Ausbeute vermindert ist und eine Verzögerung der Signale auftritt.

Die herkömmliche Decoderschema-Gatteransteuerschaltung hat die weiteren Nachteile, daß in den Decoder eingegebene Adreß signale so eingestellt werden müssen, damit Zweirichtungs- Abtastimpulse geliefert werden, und solche Adreßsignale, die von einer Steuereinheit außerhalb der LCD-Frontplatte einge speist sind, erfordern eine Anzahl von Kissen in der LCD- Frontplatte.

Aus der DE 195 40 146 A1 ist eine Ansteuerschaltung für un terschiedliche Abtastmodi einer Dünnfilmtransistor-Flüssig kristallanzeige (LCD) in Form einer vertikalen Treiberschal tung bekannt. Die Ansteuerschaltung umfaßt eine Einrichtung zum Erzeugen einer Vielzahl von Abtastmustersignalen. Die Vielzahl von Abtastmustersignalen wird mit einer Vielzahl von Freigabesignalen in Gestalt von Ausgangssignalen in einer entsprechenden Einrichtung logisch verarbeitet. Die sich er gebenden, logisch verarbeiteten Signale werden als Abtastsi gnale an jeweilige Gatterleitungen der Flüssigkristallanzeige angelegt.

Aus der US 4,317,115 A ist eine Zählereinrichtung zum Zählen von Taktsignalen und zum Ausgeben einer Vielzahl von Zählsi gnalen bekannt. Eine Zähleinrichtung ist gleichfalls aus der DE 37 80 228 T2 bekannt.

Die DE 38 50 520 T2 offenbart eine Decodereinrichtung und ei ne Gatterarrayeinrichtung, welche aufgrund einer Vielzahl von Decodiersignalen und Steuersignalen eine Vielzahl von Freiga besignalen liefert.

Es ist daher Aufgabe der vorliegenden Erfindung, eine für se quentielle und Doppelabtastschemas geeignete TFT-LCD- Ansteuerschaltung zu schaffen, die einfacher steuerbar ist, da sie kein Adreßsignal zum Ansteuern von Gatterleitungen verwendet, die weiterhin weniger Transistoren umfaßt und die ein Zweirichtungsabtasten auszuführen vermag.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung eine Ansteuerschaltung mit den Merkmalen des Patentanspruches 1.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die erfindungsgemäße TFT-LCD-Ansteuerschaltung für sequentielles und Doppelab tasten umfaßt also einen Abtastmustergenerator, um gemäß der Abtastrichtung, der Kategorie eines anzuzeigenden Bildes und einem ersten Taktsignal zweite Taktsignale und mehrere Abtastmustersignale zu erzeugen, einen Welligkeitszähler zum Zählen der zweiten Taktsignale, einen Mul tiplexer zum Wählen von Zählsignalen entsprechend der Abtastrich tung aus denjenigen Signalen, die von dem Welligkeitszähler aus gegeben sind, einen Decoder zum Decodieren der von dem Multi plexer ausgegebenen Signale und zum Liefern von Decodiersignalen gemäß der Abtastrichtung, eine Maskierlogik zum Liefern eines Maskierimpulssignales gemäß der Bildkategorie unter der Steuerung des Abtastmustergenerators, ein NOR-Gatterarray zum NOR-Verknüp fen des Maskierimpulssignales und der von dem Decoder ausgegebe nen Decodiersignale und zum Ausgeben von Freigabesignalen und ein Ausgangszellenarray einschließlich mehrerer Ausgangszellen, die die Freigabesignale und die Abtastmustersignale logisch betreiben und diese als Abtastsignale an jeweilige Gatterleitungen der TFT-LCD anlegen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher er läutert. Es zeigen:

Fig. 1 ein schematisches Schaltbild von D-Flip-Flops, die ein Schieberegister bilden, das in einer herkömmlichen Gatteran steuerschaltung verwendet ist,

Fig. 2 ein schematisches Schaltbild einer einen herkömm lichen Decoder verwendenden Gatteransteuerschaltung,

Fiur. 3(A) bis 3(E) Signalformdiagramme von Systemtakt- und Abtaststartsignalen sowie Abtastsignalen, die an Gatterleitungen in der Schaltung von Fig. 2 in dem Fall von VGA-Signalen anliegen, wobei:

Fig. 3(A) und 3(B) Signalformdiagramme eines Systemtakt signales bzw. eines Abtaststartsignales sind,

Fig. 3(C) bis 3(E) Signalformdiagramme von Abtastsignalen sind,

Fig. 4(A) bis 4(F) Signalformdiagramme von Systemtakt- und Abtaststartsignalen und Abtastsignalen, die an Gatterleitun gen in der Schaltung von Fig. 2 in dem Fall von NTSC-Signalen anliegen, wobei:

Fig. 4(A) und 4(B) Signalformdiagramme eines Systemtakt signales bzw. eines Abtaststartsignales sind; und

Fig. 4(C) bis 4(F) Signalformdiagramme von Abtastsignalen sind,

Fig. 5 ein schematisches Blockdiagramm einer TFT-LCD-An steuerschaltung gemäß der vorliegenden Erfindung,

Fig. 6 ein schematisches Blockdiagramm einer ungeraden Leitungs ansteuereinheit in der Schaltung von Fig. 5 in Einzelheiten,

Fig. 7(A) bis 7(I) jeweils ein Schaltbild eines Eingangs controllers in der Schaltung von Fig. 6 und Wellenformdiagramme von Eingangs/Ausgangssignalen hiervon, wobei:

Fig. 7(A) ein Schaltungsdiagramm des Eingangscontrollers in der Schaltung von Fig. 6 in Einzelheiten ist,

Fig. 7(B) ein Signalformdiagramm eines Abtaststartsignales ist, das von einer Steuereinheit in der Schaltung von Fig. 5 anliegt,

Fig. 7(C) ein Signalformdiagramm eines endgültigen oder letzten Abtastsignales ist, das von einem Multiplexer in der Schaltung von Fig. 6 anliegt,

Fig. 7(D) ein Signalformdiagramm eines Ausgangssignales eines ODER-Gatters in der Schaltung von Fig. 7(A) ist,

Fig. 7(E) ein Signalformdiagramm eines Ausgangssignales eines T-Flip-Flops in der Schaltung von Fig. 7(A) ist,

Fig. 7(F) ein Signalformdiagramm eines Systemtaktsignales ist, das von der Steuereinheit in der Schaltung von Fig. 5 an liegt,

Fig. 7(G) ein Signalformdiagramm eines ersten Taktsignales ist, das von einem UND-Gatter in der Schaltung von Fig. 7(A) ausgegeben ist,

Fig. 7(H) ein Signalformdiagramm eines Rücksetzsignales ist, das von der Steuereinheit in der Schaltung von Fig. 5 an liegt, und

Fig. 7(I) ein Signalformdiagramm eines Rücksetzsignales ist, das von einem exklusiven ODER-Gatter in der Schaltung von Fig. 7(A) ausgegeben ist,

Fig. 8 ein schematisches Schaltungsdiagramm eines Abtast mustergenerators in der Schaltung von Fig. 6 in Einzelheiten,

Fig. 9(A) bis (E) Signalformdiagramme der Eingangs- und Ausgangsschaltungen des Abtastmustergenerators in der Schaltung von Fig. 6, wobei:

Fig. 9(A) Signalformdiagramme der System- und ersten und zweiten Taktsignale zeigt, die in den Welligkeitszähler in der Schaltung von Fig. 6 in dem Fall von NTSC-Signalen eingegeben sind,

Fig. 9(B) Signalformdiagramme der ersten Taktsignale und der zweiten Taktsignale, die in den Welligkeitszähler in der Schaltung von Fig. 6 in dem Fall von VGA-Signalen eingegeben sind, zeigt,

Fig. 9(C) ein Signalformdiagramm der eingegebenen ersten Taktsignale und der zu dem Ausgangszellenarray in der Schaltung von Fig. 6 in dem Fall von NTSC-Signalen ausgegebenen Abtast mustersignale ist,

Fig. 9(D) ein Signalformdiagramm der eingegebenen ersten Taktsignale und der zu dem Ausgangszellenarray in der Schaltung von Fig. 6 in dem Fall von VGA-Signalen ausgegebenen Abtast mustersignale ist, und

Fig. 9(E) ein Signalformdiagramm der eingegebenen ersten Taktsignale und der zu der Maskierlogik in der Schaltung von Fig. 6 ausgegebenen Markiersignale ist,

Fig. 10 ein schematisches Schaltungsdiagramm des Wellig keitszählers in der Schaltung von Fig. 6 in Einzelheiten,

Fig. 11 ein schematisches Schaltungsdiagramm eines T-Flip- Flops in der Schaltung von Fig. 10 in Einzelheiten,

Fig. 12 ein schematisches Schaltungsdiagramm der Maskier logik in der Schaltung von Fig. 6 in Einzelheiten,

Fig. 13(A) und 13(B) schematische Schaltungsdiagramme von NOR-Gatterarrays in der Schaltung von Fig. 6, wobei:

Fig. 13(A) ein schematisches Schaltungsdiagramm des NOR- Gatterarrays gemäß einer Abtastung von oben nach unten in Einzel heiten ist und

Fig. 13(B) ein Schaltungsdiagramm des NOR-Gatterarrays ent sprechend einer Abtastung von unten nach oben in Einzelheiten ist,

Fig. 14(A) bis 14(H) Signalformdiagramme von Systemtakt signalen, zweiten Taktsignalen und von dem Decoder in der Schal tung von Fig. 6 in dem Fall von NTSC-Signalen ausgegebenen Signalen, wobei:

Fig. 14(A) ein Signalformdiagramm des von der Steuereinheit in der Schaltung von Fig. 5 ausgegebenen Systemtaktsignales ist,

Fig. 14(B) und 14(C) Signalformdiagramme der zweiten Taktsignale sind, die von dem Decoder in der Schaltung von Fig. 6 anliegen,

Fig. 14(D) bis 14(H) Signalformdiagramme von Decodier schaltungen sind, die von dem Decoder in der Schaltung von Fig. 6 ausgegeben sind,

Fig. 15(A) bis 15(I) Signalformdiagramme von Systemtakt signalen, zweiten Taktsignalen, Eingangs- und Ausgangssignalen der Maskierlogik in der Schaltung von Fig. 6 und von Signalen, die von dem Decoder in dem Fall von VGA-Signalen ausgegeben sind, wobei:

Fig. 15(A) ein Signalformdiagramm des Systemtaktsignales ist, das von der Steuereinheit in der Schaltung von Fig. 6 aus gegeben ist,

Fig. 15(B) und 15(C) Signalformdiagramme der zweiten Taktsignale sind, die in den Welligkeitszähler in der Schaltung von Fig. 6 eingegeben sind,

Fig. 15(B) bis 15(E) Signalformdiagramme der Maskier signale sind, die in die Maskierlogik in der Schaltung von Fig. 6 eingegeben sind,

Fig. 15(F) ein Signalformdiagramm des Impulsmarkiersignales ist, das von der Maskierlogik in der Schaltung von Fig. 6 ausge geben ist, und

Fig. 15(G) bis 15(I) Signalformdiagramme der Decodier signale sind, die von dem Decoder in der Schaltung von Fig. 6 ausgegeben sind,

Fig. 16 ein schematisches Schaltungsdiagramm einer Random ausgangszelle bzw. wahlfreien Ausgangszelle in Einzelheiten, die in dem Ausgangszellenarray in der Schaltung von Fig. 6 enthalten ist,

Fig. 17(A) bis 17(I) Signalformdiagramme von Eingangs- und Ausgangssignalen der Ausgangszellen in der Schaltung von Fig. 6 in dem Fall, in welchem die Abtastsignale für NTSC-Signale von oben nach unten erzeugt sind, wobei:

Fig. 17(A) ein Signalformdiagramm eines Randomfreigabe signales ist, das von einem NOR-Gatterarray in der Schaltung von Fig. 16 anliegt,

Fig. 17(B) bis 17(E) Signalformdiagramme der Abtast mustersignale sind, die von einem Abtastmustergenerator in der Schaltung von Fig. 6 anliegen, und

Fig. 17(F) bis 17(I) Signalformdiagramme der Abtast signale sind, die an Gatterleitungen anliegen,

Fig. 18(A) bis 18(I) Signalformdiagramme der Eingangs- und Ausgangssignale der Ausgangszellen in der Schaltung von Fig. 16 in dem Fall, in welchem die Abtastsignale für VAG-Signale von oben nach unten erzeugt sind, wobei:

Fig. 18(A) ein Signalformdiagramm eines Randomfreigabe signales ist, das von dem NOR-Gatterarray in der Schaltung von Fig. 6 anliegt,

Fig. 18(B) bis 18(E) Signalformdiagramme der Abtast mustersignale sind, die von dem Abtastmustergenerator in der Schaltung von Fig. 6 anliegen, und

Fig. 18(F) bis 18(I) Signalformdiagramme der an Gatter leitungen liegenden Abtastsignale sind,

Fig. 19(A) bis 19(I) Signalformdiagramme der Eingangs- und Ausgangssignale der Ausgangszellen in der Schaltung von Fig. 16 in dem Fall, in welchem die Abtastsignale für die NTSC-Signale von unten nach oben erzeugt sind, wobei:

Fig. 19(A) ein Signalformdiagramm eines Randomfreigabe signales ist, das von einem NOR-Gatterarray in der Schaltung von Fig. 6 anliegt,

Fig. 19(B) bis 19(E) Signalformdiagramme von Abtast mustersignalen sind, die von einem Abtastmustergenerator in der Schaltung von Fig. 6 anliegen, und

Fig. 19(F) bis 19(I) Signalformdiagramme von an Gatter leitungen anliegenden Abtastsignalen sind.

Wie in Fig. 5 gezeigt ist, umfaßt die erfindungsgemäße TFT-LCD- Ansteuerschaltung eine gerade Leitungsansteuereinheit 100, um die geradzahligen Gatterleitungen anzusteuern, und eine ungerade Lei tungsansteuereinheit 200, um die ungeradzahligen Gatterleitungen anzusteuern, jeweils gesteuert durch eine Steuereinheit 400, wo bei jede Gatterleitung mit einem TFT-LCD-Pixelarray 300 gekoppelt ist.

Die geraden und ungeraden Leitungsansteuereinheiten 100, 200 sind identisch aufgebaut, und jede steuert nicht 480 Gatterleitungen insgesamt, sondern jeweils 240 Gatterleitungen an. Daher wird im folgenden lediglich die ungerade Leitungsansteuereinheit 100 be schrieben.

Wie in Fig. 6 gezeigt ist, umfaßt die ungerade Leitungsansteuer einheit 100 einen Multiplexer 101 zum Wählen von Signalen, die an die erste oder 480-te Gatterleitung GL1 oder GL480 gemäß einem von der Steuereinheit 400 anliegenden Abtastrichtungssteuersignal DWN anzulegen sind, und zum Ausgeben eines endgültigen Abtast signales FINAL, einen Eingangscontroller 102, der Rücksetzsignale RST und Taktsignale CLKB entsprechend dem von dem Multiplexer 101 ausgegebenen gültigen Abtastsignal FINAL und dem Abtaststartsi gnal VST, dem Systemtaktsignal VCK und dem von der Steuereinheit 400 eingespeisten Systemrücksetzsignal R erzeugt, einen Abtastmu stergenerator 103 zum Erzeugen von Markiersignalen M1, M2, Abtastmustersignalen PH1, PH1B, PH2, PH2B und Taktsignalen CP, CPB gemäß dem Rücksetzsignal RST und Taktsignalen CLK, CLKB, aus gegeben von dem Eingangscontroller 102, einem Abtastrichtungs steuersignal DWN, das von der Steuereinheit 400 angelegt ist, und einem Bildmodussignal INT zum Wählen von NTSC- und VGA-Signalen, einen Welligkeitszähler 104 zum Zählen von Taktsignalen CP, CPB, ausgegeben von dem Abtastmustergenerator 103, gemäß dem von dem Eingangscontroller 102 gelieferten Rücksetzsignal RST und zum Ausgeben von Zählsignalen A0-A5, B0-B5, einen Multiplexer 105 zum Wählen und Ausgeben von Zählsignalen A0-A5 oder B0-B5, die von dem Welligkeitszähler 104 ausgegeben sind, gemäß dem Ab tastrichtung-Steuersignal DWN, eine Maskierlogik 106, die als Eingang von dem Abtastmustergenerator 103 gelieferte Maskier signale empfängt und gemäß dem Bildmodussignal INT ein Impulsmaskiersignal MSK ausgibt, einen Decoder 107, der Ausgangssignale von dem Multiplexer 105 decodiert und Decodiersignale D0-D59, D59-D0 ausgibt, ein NOR-Gatterarray 108 zum NOR-Verknüpfen der vom Decoder 107 ausgegebenen Decodiersignale D0-D59, D59-D0 und zum Ausgeben von Freigabesignalen EN0-EN59, die vom dem NOR-Gatterarray 108 geliefert sind, und der Abtastmustersignale PH1, PH1B, PH2, PH2B, die von dem Abtastmustergenerator 103 aus gegeben sind, und zum Anlegen von Abtastsignalen an jeweilige Gatterleitungen GL1-GL480.

Wie in Fig. 7(A) gezeigt ist, umfaßt der Eingangscontroller 102 ein ODER-Gatter 102a zum ODER-Verknüpfen des Abtaststartsignales VST und des von dem Multiplexer 101 gelieferten endgültigen Ab tastsignales FINAL, ein T-Flip-Flop 102b, das an seinem Taktein gang die Ausgangssignale des ODER-Gatters 102a und an seinem Rücksetzeingang ein System-Rücksetzsignal R empfängt und ein UND-Gatter 102c zum UND-Verknüpfen des Q-Ausgangssignales des T-Flip-Flops 102b und des Systemtaktsignales VCK und zum Ausgeben eines Taktsignales CLK sowie ein exklusives ODER-Gatter 102d, das eine exklusive ODER-Verknüpfung des endgültigen Abtastsignales FINAL und des Rücksetzsignales R vornimmt und ein Rücksetzsignal RST liefert. Das Taktsignal CLKB ist das Inversionssignal des Taktsignales CLK.

Wie in Fig. 8 gezeigt ist, umfaßt der Abtastmustergenerator 103 ein T-Flip-Flop 103a, das an seinem Takteingang die Taktsignale CLK, CLKB und an seinem Rücksetzeingang das von dem Eingangs controller 102 gelieferte Signal RST empfängt, ein T-Flip-Flop 103b, das an seinem Takteingang ein Signal und an seinem Rück setzeingang das Rücksetzsignal RST empfängt und ein Maskiersignal M1 über seinen Ausgangsanschluß OB liefert, ein T-Flip-Flop 103c, das an seinem Rücksetzeingang das Rücksetzsignal RST und an sei nem Takteingang die Signale von dem QB-Ausgangsanschluß des T-Flip-Flops 103a empfängt und ein Maskiersignal M2 über seinen Ausgangsanschluß Q liefert, ein T-Flip-Flop 103d, das an seinem Rücksetzeingang das Rücksetzsignal RST und an seinem Takteingang das Signal von dem Ausgangsanschluß QB des T-Flip-Flops 103c empfängt, ein T-Flip-Flop 103e, das an seinem Rücksetzeingang das Rücksetzsignal RST und an seinem Takteingang das Signal von dem Ausgangsanschluß Q des T-Flip-Flops 103c empfängt, einen Multi plexer 103f, der von den T-Flip-Flops 103b, 103e, 103d über des sen Eingangsanschlüsse b1-b4 ausgegebene Signale gemäß dem Bildmodussignal INT wählt und Taktsignale CP, CPB über seine Aus gangsanschlüsse c4, c3 ausgibt, einen Multiplexer 103g, der je weils von Ausgangsanschlüssen c1-c4 des Multiplexers 103f über seine Eingangsanschlüsse a4-a1, b4, b3, b1, b2 ausgegebene Signale empfängt, derartige Eingangssignale gemäß dem Abtastrich tung-Steuersignal DWN wählt und dann Abtastmustersignale PH1, PH1B, PH2, PH2B über seine Ausgangsanschlüsse c1-c4 ausgibt.

Wie in Fig. 10 gezeigt ist, umfaßt der Welligkeitszähler 104 ein T-Flip-Flop 104a, das an seinem Takteingang die Taktsignale CP, CPB und an seinem Rücksetzeingang das von dem Abtastmustergene rator 103 gelieferte Rücksetzsignal RST empfängt und Zählsignale A0, B0 über jeweils seine Ausgangsanschlüsse QB, Q ausgibt, ein T-Flip-Flop 104b, das an seinem Takteingang das Rücksetzsignal RST empfängt und Zählsignale A1, B1 über jeweils seine Ausgangs anschlüsse QB, Q ausgibt, ein T-Flip-Flop 104c, das an seinem Takteingang das von dem T-Flip-Flop 104b ausgegebene Zählsignal und an seinem Rücksetzeingang das Rücksetzsignal RST empfängt und Zählsignale A2, B2 jeweils über seine Ausgangsanschlüsse QB, Q ausgibt, ein T-Flip-Flop 104d, das an seinem Takteingang das von dem T-Flip-Flop 104c ausgegebene Zählsignal A2 und an seinem Rücksetzeingang das Rücksetzsignal empfängt und Zählsignale A3, B3 über seine Ausgangsanschlüsse QB bzw. Q ausgibt, ein T-Flip- Flop 104e, das an seinem Takteingang das von dem T-Flip-Flop 104d ausgegebene Zählsignal A3 und an seinem Rücksetzeingang das Rücksetzsignal RST empfängt und Zählsignale A4, B4 jeweils über seine Ausgangsanschlüsse QB, Q ausgibt, ein T-Flip-Flop 104f, das an seinem Takteingang das von dem T-Flip-Flop ausgegebene Zähl signale A4 und an seinem Rücksetzeingang das Rücksetzsignal RST empfängt und Zählsignale A5, B5 jeweils über seinen Ausgangsan schluß QB bzw. Q ausgibt.

Wie in Fig. 11 gezeigt ist, umfaßt das T-Flip-Flop 104a NAND-Gat ter NAN1, NAN2, die jeweils an einem Eingang hiervon das Rück setzsignal RST empfangen, Übertragungsgatter TG5-TG8, die je weils an ihren Steuereingängen die Taktsignale CP, CPB empfangen, und Inverter 15, 16. Der Aufbau der anderen T-Flip-Flops 104b bis 104f ist identisch zu demjenigen des T-Flip-Flops 104a.

Wie in Fig. 12 gezeigt ist, umfaßt die Maskierlogik 106 ein ex klusives NOR-Gatter 106a zum exklusiven NOR-Verknüpfen der von dem Abtastmustergenerator 103 angelegten Maskiersignale M1, M2 und einen Multiplexer 106b zum Wählen entweder des Ausgangssigna les des exklusiven NOR-Gatters 106a oder der Niederpegel-Masse spannung entsprechend dem Bildmodussignal INT und zum Ausgeben eines Impulsmaskiersignales MSK.

Wie in Fig. 13(A) gezeigt ist, umfaßt das NOR-Gatterarray 108 mehrere NOR-Gatter, die jeweils das von der Maskierlogik 106 an liegende Impulsmaskiersignal MSK und von dem Decoder 107 zuge führte Decodiersignale D0-D59 in dem Fall, in welchem die *p2066X-Gatterleitungen von oben (Spitze) nach unten (Boden) ab getastet sind, d. h., das Abtasten erfolgt sequentiell von der Gatterleitung GL479, NOR-Verknüpfen und dann jeweils Freigabe signale EN0-EN59 ausgeben. In dem Fall, in welchem die Gatter leitungen von unten (Boden) nach oben (Spitze) abgetastet werden, d. h., das Abtasten erfolgt von der Gatterleitung GL479 zu der Gatterleitung GL1, empfängt das NOR-Gatterarray 108 den Eingang der Decodiersignale D59-D0 anstelle der Decodiersignale D0- D59, wie dies in Fig. 13(B) gezeigt ist.

Wie in Fig. 16 dargestellt ist, umfaßt das Ausgangszellenarray 109 mehrere Zellen, die jeweils einem der Freigabesignale EN0- EN59, die jeweils von dem NOR-Gatterarray 108 eingespeist sind, entsprechen und jeweils 4 Gatterleitungen ansteuern. Da bei spielsweise die ungerade Leitungsansteuereinheit 100 der vorlie genden Erfindung die ungeraden 240 Leitungen der Gatterleitungen GL1-GL479 ansteuert, umfaßt das Ausgangszellenarray 109 60 Ausgangszellen. Wie in Fig. 16 gezeigt ist, umfaßt jede Ausgangszelle der mehreren Ausgangszellen, die einem der Randomfreigabe signale ENK (k = 0 . . . 59) entsprechen, ein NAND-Gatter 109a, das das von dem NAND-Gatterarray 108 ausgegebene Freigabesignal ENk und von dem Abtastmustergenerator anliegende Abtastmustersignale PH1B, PH2B, NAND-verknüpft, ein NAND-Gatter 109b, das das Freiga besignal ENk und die von dem Abtastmustergenerator 103 anliegen den Abtastmustersignale PH1B, PH2, NAND-verknüpft, ein NAND-Gat ter 109c, das das Freigabesignal ENk und die Abtastmustersignale PH1, PH2, NAND-verknüpft, ein NAND-Gatter 109b, das das Freigabe signal ENk und den Abtastmustergenerator 103 NAND-verknüpft, und einen Puffer 109e, der die Ausgangssignale der NAND-Gatter 109a- 109d einschließlich der sequentiell mit den Ausgängen hiervon verbundenen Inverter zwischenspeichert und derart zwischenge speicherte Signale als Abtastsignale an Gatterleitungen GLn- GLn + 3 anlegt. Der Aufbau der anderen Ausgangszellen entsprechend dem Freigabesignal ENK ist identisch zu dem Aufbau der oben be schriebenen Ausgangszelle.

Der Betrieb und die Wirkungsweise der vorliegenden Erfindung mit dem oben beschriebenen Aufbau werden im folgenden in Einzelheiten erläutert.

Um die außerhalb des TFT-LCD-Pixelarrays 300 angeordnete Steuer einheit 400 in die Lage zu versetzen, ein Zweirichtungsabtasten ohne Betreiben von getrennten herkömmlichen Adreßsignalen auszu führen, verwendet die vorliegende Erfindung ein Abtastrichtungs steuersignal DWN. Mit anderen Worten, in dem Fall, in dem das Abtastrichtungssteuersignal DWN den Wert "1" hat, sind die Gat terleitungen sequentiell von GL1 bis GL480 angesteuert, und in dem Fall, in dem das Richtungssteuersignal DWN den Wert "0" hat, sind sie in der entgegengesetzten Sequenz angesteuert.

Entsprechend ist in dem Fall, in welchem das Abtastrichtungs steuersignal DWN den Wert "1" hat, die letzte angesteuerte Gat terleitung die 480-te Gatterleitung, so daß der Multiplexer 101 das anliegende Abtastsignal an die 480-te Gatterleitung GL480 zu dem Eingangscontroller 102 als das endgültige Abtastsignal FINAL anlegt. In dem Fall, in welchem das Abtastsignal DWN den Wert "0" hat, liegt das an der ersten Gatterleitung GL1 anliegende Impuls signal an dem Eingangscontroller 102 als das endgültige Abtast signal FINAL.

In der Fig. 7 liefert das ODER-Gatter 102a des Eingangscon trollers 102 die Signale, wie diese in Fig. 7(c) gezeigt sind, durch ODER-Verknüpfen des Abtaststartsignales VST, wie dieses in Fig. 7(B) dargestellt ist, und des endgültigen Abtastsignales FINAL, wie dieses in Fig. 7(C) gezeigt ist, angelegt von dem Mul tiplexer 101. Das T-Flip-Flop 102b verriegelt das von dem ODER- Gatter 102a ausgegebene Signal ND1 und gibt ein Signal ND2 aus, wie dieses in Fig. 7(E) gezeigt ist. Danach unterwirft das UND- Gatter 102c das von dem T-Flip-Flop 102b ausgegebene Signal ND2 und das Systemtaktsignal VCK einer UND-Verknüpfung und gibt ein Taktsignal CLK, wie dieses in Fig. 7(G) gezeigt ist, zu dem Ab tastmustergenerator 103 aus. Daher werden die Zyklen des System taktsignales VCK und des Taktsignales CLK identisch.

Obwohl das Systemtaktsignal VCK weiter von der Steuereinheit 400 außerhalb des TFT-LCD-Pixelarrays 300 eingespeist bleibt, wird das von dem UND-Gatter 102c ausgegebene Taktsignal CLK lediglich während der effektiven Abtastperiode erzeugt, d. h., lediglich während der Zeitdauer zwischen dem Abtaststartsignal VST und dem endgültigen Abtastsignal FINAL. Demgemäß wird das Taktsignal CLK nicht während einer Austastperiode erzeugt.

Da darüberhinaus das Systemrücksetzsignal R lediglich einmal am Beginn des Systembetriebes eingespeist ist, wird das exklusive ODER-Gatter 102d verwendet, um das Rücksetzsignal RST zu dem Ab tastmustergenerator 103 und dem Welligkeitszähler 104 für jedes Halbbild und Vollbild der Bildsignale zu speisen.

Das exklusive ODER-Gatter 102d unterwirft das endgültige Abtast signal FINAL und das Systemrücksetzsignal R einer exklusiven ODER-Verknüpfung und legt dann das sich ergebene Rücksetzsignal RST an den Abtastmustergenerator 103 und den Welligkeitszähler 104. In dem Fall, in welchem das Rücksetzsignal RST auf einem niedrigen Pegel ist, werden der Abtastmustergenerator 103 und der Welligkeitszähler 104 rückgesetzt.

In den Fig. 8 und 9 liefert das T-Flip-Flop 103a des Abtast mustergenerators 103 das Eingangstaktsignal CLK, während dessen Frequenz um die Hälfte vermindert ist; das T-Flip-Flop 103b lie fert das jeweils von den Ausgangsanschlüssen Q und QB des T-Flip- Flops 103 eingespeiste Signal zu den jeweiligen Eingangsanschlüs sen a1, a2 des Multiplexers 103f, während die Frequenz hiervon um die Hälfte vermindert ist; das T-Flip-Flop 103c liefert von sei nen Q- und QB-Ausgangsanschlüssen jeweils das von dem Ausgangsan schluß QB des T-Flip-Flops 103a eingespeiste Signal zu den je weiligen Eingangsanschlüssen a2, a3 des Multiplexers 103f, wäh rend die Frequenz hiervon um die Hälfte vermindert ist.

Wie in Fig. 9(E) gezeigt ist, werden Hochpegel-Maskiersignale M1, M2 zu der Maskierlogik 106 während 2 Zyklen des Taktsignales CLK gespeist.

Das T-Flip-Flop 103d liefert von seinen Q- und QB-Ausgangsan schlüssen das von dem Ausgangsanschluß OB des T-Flip-Flops 103c eingespeiste Signal zu den jeweiligen Eingangsanschlüssen b3, b4 des Multiplexers 103f, während die Frequenz hiervon um die Hälfte vermindert ist, und das T-Flip-Flop 103e liefert über seine Q- und QB-Ausgangsanschlüsse das von dem Ausgangsanschluß Q des T- Flip-Flops 103c eingespeiste Signal zu den jeweiligen Eingangsan schlüssen b1, b2 des Multiplexers 103f, während die Frequenz hiervon um die Hälfte vermindert ist.

In dem Fall eines NTSC-Signales, d. h., in dem Fall, in welchem das Bildmodussignal INT den Wert "1" hat, wählt der Multiplexer 103f die Ausgangssignale der T-Flip-Flops 103b, 103c, die an dessen Eingangsanschlüssen a1-a4 des Multiplexers 103f liegen, und gibt diese zu dem Multiplexer 103g über seine Ausgangsan schlüsse c1-c4 ab. Die über die Ausgangsanschlüsse c4-c3 aus gegebenen Signale werden zu dem Welligkeitszähler 104 als Takt signale CP, CPB gespeist.

Da das Taktsignal CP das von dem Ausgangsanschluß QB des T-Flip- Flops 103c ausgegebene Signal ist und das Taktsignal CPB das von dem Ausgangsanschluß Q des T-Flip-Flops 103c gelieferte Signal ist, haben die Taktsignale CP, CPB einen hohen Pegel während 2 Zyklen des Taktsignales CLK, wie dies in Fig. 9(A) gezeigt ist.

In dem Fall eines VGA-Signales, d. h., in dem Fall, in welchem das Bildmodussignal INT den Wert "0" hat, wählt der Multiplexer 103f die Ausgangssignale der T-Flip-Flops 103e, 103d, die an dessen Eingangsanschlüssen b1-b4 liegen, und gibt diese dann über seine Ausgangsanschlüsse c1-c4 ab. Die über die Ausgangsanschlüsse c4-c3 abgegebenen Signale werden zu dem Welligkeitszähler 104 als Taktsignale CP, CPB gespeist.

Da das Taktsignal CP das von dem Inversionsausgangsanschluß QB des T-Flip-Flops 103d ausgegebene Signal ist und das Taktsignal CPB das von dem Ausgangsanschluß Q des T-Flip-Flops 103d gelie ferte Signal ist, haben die Taktsignale CP, CPB einen hohen Pegel während 4 Zyklen des Taktsignales CLK, wie dies in Fig. 9(B) ge zeigt ist.

In dem Fall eines VGA-Signales verlaufen, wie oben beschrieben ist, die zu dem Welligkeitszähler 104 gespeisten Taktsignale durch die T-Flip-Flops 103d, 103e, so daß deren Frequenz im Ver gleich mit dem Fall eines NTSC-Signales um die Hälfte vermindert ist.

In dem Fall, in welchem das Abtastrichtungs-Steuersignal DWN den Wert "1" hat, d. h., in dem Fall, in welchem die Gatterleitungen GL1-GL479 von oben nach unten abgetastet werden, empfängt der Multiplexer 103g die von den Ausgangsanschlüssen c1-c4 des Mul tiplexers 103f ausgegebenen Signale über dessen Eingangsan schlüsse a4-a1 und liefert nach einem Wählen von derartigen Ein gangssignalen als Abtastmustersignale PH1, PH2, PH2B diese durch seine Ausgangsanschlüsse c1-c4.

In dem Fall eines NTSC-Signales werden die Abtastmustersignale PH1, PH1B, PH2, PH2B, von denen 1 Zyklus 4 Zyklen des Systemtakt signales VCK entspricht, zu dem Ausgangszellenarray 109 gespeist, wie dies in Fig. 9(C) gezeigt ist, und in dem Fall eines VGA- Signales werden die Abtastmustersignale PH1, PH1B, PH2, PH2B, von denen 1 Zyklus 8 Zyklen des Systemtaktsignales VCK entspricht, zu dem Ausgangszellenarray 109 gespeist, wie dies in Fig. 9(D) dar gestellt ist.

Die T-Flip-Flops 104a-104f des in Fig. 10 gezeigten Welligkeits zählers 104 zählen das von dem Eingangscontroller 102 anliegende Rücksetzsignal RST und die von dem Abtastmustergenerator 103 an liegenden Taktsignale CP, CPB und legen dann die Zählsignale A0-A5, B0-B5 an den Multiplexer 105. Wenn das Rücksetzsignal RST an den Welligkeitszähler 104 gelegt ist, werden die Zählersignale A0-A5 bei einem Wert "000000" und die Zählsignale B0-B5 bei einem Wert von "111111" jeweils rückgesetzt. Danach haben, da die Taktsignale CP, CPB an das T-Flip-Flop 104a angelegt sind, die Zählsignale A0-A5 die Werte "000001", "000010", "000011", . . . . ., "111111" und die Zählsignale B0-B5 die Werte "111110", "111101", "111100", . . . ., bzw. "000000".

In dem Fall des NTSC-Signales liegen die Hochpegel-Taktsignale CP, CPB an dem T-Flip-Flop 104a des Welligkeitszählers 104 wäh rend 2 Zyklen des Systemtaktsignales VCK, wie dies in den Fig. 14(B) und 14(C) gezeigt ist, und die sequentiell verbundenen T- Flip-Flops 104a-104f arbeiten jeweils als Frequenzmultiplizier schaltungen, wie dies in Fig. 8 dargestellt ist.

Dagegen liegen in dem Fall des VGA-Signales die Hochpegel-Takt signale CP, CPB an den T-Flip-Flops 104a während 4 Zyklen des Systemtaktsignales VCK, wie dies in den Fig. 15(B) und 15(C) dar gestellt ist.

In dem Fall, in dem das Abtastrichtung-Steuersignal DWN den Wert "1" hat, d. h., wenn die Gatterleitungen GL1-GL479 von oben nach unten abgetastet werden, wählt der Multiplexer 104 die Zählsigna le A0-A5 und gibt diese an den Decoder 107 ab, während in dem Fall, in welchem das Abtastrichtung-Steuersignal DWN den Wert "0" hat, d. h., wenn die Gatterleitungen GL1-GL479 von unten nach oben abgetastet werden, der Multiplexer 105 die Zählsignale B0-B5 wählt und diese an den Decoder 107 abgibt.

Der Decoder 107, der gerade als 6 × 60-Decoder des negativen Typs betrieben wird, decodiert die von dem Welligkeitszähler 104 aus gegebenen Zählsignale und liefert sequentiell Niederpegel-Deco diersignale D0-D59 zu dem NOR-Gatterarray, wie dies in den Fig. 14(D)-14(H) oder 15(G)-15(I) gezeigt ist. In dem Fall, in welchem Zählsignale B0-B5 eingespeist sind, decodiert der Decoder 107 die eingegebenen Zählsignale B0-B5 und liefert sequentiell Niederpe gel-Decodiersignale D59-D0 zu dem NOR-Gatterarray 108, wie dies in den Fig. 14(D) bis 14(H) oder 15(G)-15(I) gezeigt ist.

In dem Fall eines NTSC-Signales, d. h., in dem Fall, in welchem das Bildmodussignal INT den Wert "1" hat, liefert die Maskier logik 106 ein Niederpegelimpuls-Maskiersignal MSK, das ein Mas sesignal ist, zu dem NOR-Gatterarray 108. Demgemäß arbeitet das NOR-Gatterarray 108 als ein Inverter.

Andererseits liefert in dem Fall eines VGA-Signales, d. h., in dem Fall, in welchem das Bildmodussignal INT den Wert "0" hat, die Maskierlogik 106 ein Hochpegelimpuls-Maskiersignal MSK zu dem NOR-Gatterarray 108 während 1-Zyklus des Systemtaktsignales VCK, wie dies in Fig. 15(F) gezeigt ist.

In der Fig. 13 unterwirft das NOR-Gatterarray 108 das von der Maskierlogik 106 anliegende Impulsmaskiersignal MSK und die von dem Decoder 107 zugeführten Decodiersignale D0-D59, D59-D0 einer NOR-Verknüpfung und legt die Freigabesignale EN0-EN59 an das Aus gangszellenarray 109.

In den Fig. 16 und 17 empfängt in dem Fall eines NTSC-Signales eine in dem Ausgangszellenarray 109 enthaltende Randomausgangszelle das eingespeiste Hochpegel-Freigabesignal ENK während 4 Zyklen des Systemtaktsignales VCK. Die Randomausgangszelle empfängt gleichzeitig den Eingang der Abtastmustersignale PH1, PH1B, PH2, PH2B, von denen 1-Zyklus 4 Zyklen des Systems des Taktsignales VCK entspricht.

Die in dem Puffer 109e enthaltenen und sequentiell mit jedem der NAND-Gatter 109a-109d verbundenen Inverter spielen die Rolle ei ner Puffers zum Ansteuern der großen Kapazität, die in die Gat terleitungen GLn-GLn + 3 geladen ist, und jedes NAND-Gatter 109a-109d mit den drei sequentiell dort mit den Gattern 109a-109d verbundenen Invertern arbeitet im wesentlichen als ein UND-Gat ter.

Wenn danach die eingespeisten Freigabesignale ENK auf einem nied rigen Pegel sind, liegen die Niederpegel-Abtastsignale an den Gatterleitungen GLn-GLn3 unabhängig von den verbleibenden Ein gangssignalen, während in dem Fall eines Hochpegel-Abtastsignales die Hochpegel- oder Niederpegel-Abtastsignale den Gatterleitungen GLn-GLn + 3 abhängig von den eingespeisten Abtastmustersignalen PH1, PH1B, PH2, PH2B zugeführt sind.

Daher legt die Ausgangszelle sequentiell Hochpegel-Abtastsignale an die Gatterleitungen GLn-GLn + 3 während 1-Zyklus des Systemtakt signales VCK.

In dem Fall, in welchem die ungeraden und geraden Leitungsansteu ereinheiten 100 und 200 gleichzeitig betrieben werden, werden die Abtastsignale des Doppelabtastschemas für ein NTSC-Signal als das gerade Halbbild in Fig. 4 erzeugt und in dem Fall, in welchem die ungerade Leitungsansteuereinheit 100 um 1-Zyklus des Systemtakt signales VCK früher als die gerade Leitungsansteuereinheit 200 betrieben ist, werden die Abtastsignale für das NTSC-Signal als das ungerade Halbbild in Fig. 4 erzeugt.

In den Fig. 16 und 18 empfängt in dem Fall eines VGA-Signales eine in dem Ausgangszellenarray 109 enthaltende Randomausgangszelle das Eingangsfreigabesignal ENK, das ein 4-Zyklus-Taktsignal entsprechend 8 Zyklen des Systemtaktsignales VCK ist. Wie in Fig. 9 dargestellt ist, empfängt die Randomausgangszelle zur gleichen Zeit die Abtastmustersignale PH1, PH1B, PH2, PH2B, von denen 1-Zyklus 8 Zyklen des Systemtaktsignales VCK entspricht.

Die Ausgangszelle verarbeitet die Eingangssignale in der gleichen Weise wie für das NTSC-Signal an den NAND-Gattern 109a-109d und an dem Puffer 109e und legt sequentiell ein Hochpegel-Abtast signal VCK an, wobei jedoch die Abtastsignale für einen Taktzyk lus für 2-Zyklen des Systemtaktsignales VCK erzeugt werden.

In dem Fall, in welchem die ungerade Leitungsansteuereinheit 100 um einen Zyklus des Systemtaktsignales VCK früher als die gerade Leitungsansteuereinheit 200 betrieben wird, erzeugen die ungera den und geraden Leitungsansteuereinheiten 100 bzw. 200 abwech selnd die Abtastsignale, so daß die Abtastsignale für ein derar tiges VGA-Signal erhalten werden, wie dieses in Fig. 3 gezeigt ist.

Wenn in den Fig. 16 und 19 in dem Fall des NTSC-Signales das Ab tastrichtung-Steuersignal DWN den Wert "0" hat, liegen die Ab tastsignale sequentiell an Gatterleitungen GLn-GLn + 3 gemäß der oben beschriebenen Prozedur. Wenn in ähnlicher Weise das Abtast richtung-Steuersignal DWN den Wert "0" hat, werden selbst für das VGA-Signal die Abtastsignale sequentiell an die Gatterleitungen GLn + 3-GLn gelegt.

Jede Datenansteuerschaltung, die Bildsignale zu der TFT-LCD- Frontplatte zu speisen vermag, kann gemäß der vorliegenden Er findung als die ungerade Leitungsansteuereinheit 100 ausgebildet werden.

Wie oben beschrieben wurde, werden bei der vorliegenden Erfindung Adreßsignale, um Gatterleitungen als angesteuert zu bezeichnen, nicht verwendet, jedoch wird stattdessen ein Bit-Bildmodussignal benutzt, um zu bestimmen, ob die eingespeisten Bildsignale ein NTSC-Signal oder ein VGA-Signal sind. Daher kann die Steuerein heit zum Steuern der Gatteransteuerschaltung einfacher als in dem herkömmlichen Fall gestaltet werden, die Anzahl der Eingangsstif te in dem TFT-LCD-Pixelarray kann verringert werden, und die Ab messung des TFT-LCD-Pixelarrays kann dadurch herabgesetzt werden. Darüberhinaus können die Abtastsignale in zwei Richtungen erzeugt werden, d. h. von oben nach unten und umgekehrt, abhängig von dem einen Bitwählsignal.

Claims

1. Ansteuerschaltung für sequentielles und Doppel-Abtasten ei ner Dünnfilmtransistor-Flüssigkristallanzeige (TFT-LCD), umfas send:
eine Abtastmustergeneratoreinrichtung (103) zum Empfangen eines Abtastrichtungssignales, eines Anzeigebildmodussignales und eines ersten Taktsignales und zum Erzeugen eines komplementären Paares von zweiten Taktsignalen, ersten und zweiten Maskiersigna len und einer Vielzahl von Abtastmustersignalen in Entsprechung hiermit,
eine Welligkeitszählereinrichtung (104) zum Zählen der durch die Abtastmustergeneratoreinrichtung (103) erzeugten zweiten Taktsignale und zum Ausgeben einer Vielzahl von Zählsignalen,
eine Multiplexereinrichtung (105), um aus der Vielzahl der von der Welligkeitszählereinrichtung (104) ausgegebenen Zähl signalen diejenigen Zählsignale entsprechend einer Abtastrichtung gemäß dem Abtastrichtungssignal zu wählen,
eine Decodereinrichtung (107) zum Decodieren der durch die Multiplexereinrichtung (105) ausgewählten Zählsignale und zum Ausgeben einer Vielzahl von Decodiersignalen in Übereinstimmung mit der Abtastrichtung,
eine Maskierlogikeinrichtung (106) zum Ausgeben eines Mas kierimpulssignales gemäß den Maskiersignalen von der Abtast mustergeneratoreinrichtung (103) und dem Anzeigebildmodussignal,
eine NOR-Gatterarrayeinrichtung (108) einschließlich einer Vielzahl von NOR-Gattern zum jeweiligen NOR-Verknüpfen des Mas kierimpulssignales von der Maskierlogikeinrichtung (106) mit ei nem jeweiligen Signal der Vielzahl von Decodiersignalen, die von der Decodereinrichtung (107) ausgegeben sind, und zum Liefern ei ner Vielzahl von Freigabesignalen in Übereinstimmung hiermit, und
eine Ausgangszellenarrayeinrichtung (109) einschließlich einer Vielzahl von Ausgangszellen zum logischen Verarbeiten der Vielzahl von Freigabesignalen, die von der NOR-Gatterarrayein richtung (108) ausgegeben sind, mit der Vielzahl von Abtast mustersignalen, die durch die Abtastmustergeneratoreinrichtung (103) ausgegeben sind, und zum Anlegen der sich ergebenden, lo gisch verarbeiteten Signale als Abtastsignale an jeweilige Gat terleitungen der Dünnfilmtransistor-Flüssigkristallanzeige.

2. Ansteuerschaltung nach Anspruch 1, gekennzeichnet durch:
eine zweite Multiplexereinrichtung (101) zum selektiven Aus geben eines Signales eines ersten und eines letzten Abtastsigna les aus dem Ausgangszellenarray als einem endgültigen Abtast signal gemäß dem Abtastrichtungssignal zum Rücksetzen der Ab tastmustergeneratoreinrichtung (103) und der Welligkeitszähler einrichtung (104).

3. Ansteuerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß in einem ersten Zustand des Abtastrichtungssignales entspre chend einem Abtasten der Gatterleitungen der Dünnfilmtransistor- Flüssigkristallanzeige von oben nach unten die zweite Multiple xereinrichtung (101) das letzte Abtastsignal als das endgültige Abtastsignal ausgibt, und in einem zweiten Zustand des Abtast richtungssignales entsprechend einem Abtasten der Gatterleitungen der Dünnfilmtransistor-Flüssigkristallanzeige von unten nach oben die zweite Multiplexereinrichtung (101) das erste Abtastsignal als das letzte Abtastsignal ausgibt.

4. Ansteuerschaltung nach einem der Ansprüche 1 bis 3, gekenn zeichnet durch:
eine Eingangssteuereinheit (102) zum Empfangen eines Abtast startsignales, eines Systemtaktsignales, eines Systemrücksetz signales und eines endgültigen Abtastsignales, angelegt an eine zuletzt abgetastete Gatterleitung der Dünnfilmtransistor-Flüssig kristallanzeige, und zum Erzeugen des ersten Taktsignales und eines Rücksetzsignales für die Abtastmustergeneratoreinrichtung (103) und die Welligkeitszählereinrichtung (104) abhängig hier von.

5. Ansteuerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Eingangssteuereinheit (102) aufweist:
ein ODER-Gatter (102a) zum ODER-Verknüpfen des Abtaststart signales mit dem endgültigen Abtastsignal,
ein T-Flip-Flop (102b), um an einem Takteingangsanschluß hiervon ein Ausgangssignal von dem ODER-Gatter zu empfangen und um an einem Rücksetzeingangsanschluß hiervon das Systemrücksetz signal aufzunehmen,
ein UND-Gatter (102c) zum UND-Verknüpfen des Systemtakt signales mit einem nicht invertierten Ausgangssignal des T-Flip- Flops (102b), um dadurch das erste Taktsignal zu erzeugen, und
ein exklusives ODER-Gatter (102d) zum exklusiven ODER-Ver knüpfen des endgültigen Abtastsignales mit dem Systemrücksetz signal, um dadurch das Rücksetzsignal zu erzeugen.

6. Ansteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastmustergeneratoreinrichtung aufweist:
ein erstes T-Flip-Flop (103a), das an einem Takteingangs anschluß hiervon das erste Taktsignal und an einem Rücksetzein gangsanschluß hiervon das Rücksetzsignal empfängt,
ein zweites T-Flip-Flop (103b), das an einem Takteingangs anschluß hiervon ein nicht invertiertes Ausgangssignal das ersten T-Flip-Flops (103a) und an einem Rücksetzeingangsanschluß hiervon das Rücksetzsignal empfängt und an einem invertierenden Ausgangs anschluß das erste Maskiersignal liefert,
ein drittes Flip-Flop (103c), das an einem Takteingangsan schluß hiervon ein invertiertes Ausgangssignal des ersten T-Flip- Flops (103a) und an einem Rücksetzanschluß hiervon das Rücksetz signal empfängt und an einem nicht invertierenden Ausgangsan schluß hiervon das zweite Maskiersignal liefert,
ein viertes T-Flip-Flop (103d), das an einem Takteingangsan schluß hiervon ein invertiertes Ausgangssignal des dritten T-Flip-Flops (103c) und an einem Rücksetzeingangsanschluß hiervon das Rücksetzsignal empfängt,
ein fünftes T-Flip-Flop (103e), das an einem Takteingangsan schluß hiervon das nicht invertierte Ausgangssignal des dritten T-Flip-Flops (103c) und an einem Rücksetzeingangsanschluß hiervon das Rücksetzsignal empfängt,
einen ersten Multiplexer (103f), der an ersten Eingangsan schlüssen hiervon jeweilige Ausgangssignale der nicht invertie renden und invertierenden Ausgangsanschlüsse der zweiten und dritten T-Flip-Flops (103b, 103c) empfängt, der an zweiten Ein gangsanschlüssen hiervon jeweilige Ausgangssignale der nicht in vertierenden und invertierenden Ausgangsanschlüsse der vierten und fünften T-Flip-Flops (103d, 103e) empfängt und abhängig von dem Anzeigebildmodussignal als die zweiten Taktsignale zwischen den an den ersten oder zweiten Eingangsanschlüssen hiervon empfangenen Signalen wählt bzw. ausgibt, und
einen zweiten Multiplexer (103g), der an ersten Eingangsan schlüssen hiervon jeweilige Ausgangssignale des ersten Multi plexers (103f) in einer ersten Reihenfolge empfängt, der an zwei ten Eingangsanschlüssen hiervon die jeweiligen Ausgangssignale des ersten Multiplexers (103f) in einer zweiten Reihenfolge ent gegengesetzt zur ersten Reihenfolge empfängt und der abhängig von dem Abtastrichtungssignal als die Abtastmustersignale zwischen den an den ersten oder zweiten Eingangsanschlüssen hiervon empfangenen Signalen wählt bzw. ausgibt.

7. Ansteuerschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die ersten und zweiten Maskiersignale einen aktiven hohen logischen Pegel während zwei Taktzyklen des ersten Taktsignales haben.

8. Ansteuerschaltung nach Anspruch 6, dadurch gekennzeichnet, daß dann, wenn ein Zustand des Anzeigebildmodussignales einem NTSC-Bildmodus entspricht, der erste Multiplexer als die zweiten Taktsignale die an dessen ersten Eingangsanschlüssen von dem dritten T-Flip-Flop empfangenen Signale auswählt und ausgibt, und dann, wenn der Zustand des Anzeigebildmodussignales einem VGA- Bildmodus entspricht, der erste Multiplexer (103f) als die zwei ten Taktsignale die an dessen zweiten Eingangsanschlüssen hiervon jeweils von dem vierten T-Flip-Flop (103d) empfangenen Signale wählt und ausgibt.

9. Ansteuerschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Maskierlogikeinrichtung (106) aufweist:
ein exklusives NOR-Gatter (106a) zum exklusiven NOR-Ver knüpfen der durch die Abtastmustergeneratoreinrichtung (103) er zeugten ersten und zweiten Maskiersignale und
einen Multiplexer (106b) zum Wählen zwischen einem Ausgangs signal des exklusiven NOR-Gatters (106a) und einem Niederpegel- Masse-Spannungssignal gemäß dem Anzeigebildmodussignal und zum Ausgeben des gewählten Signales als das Maskierimpulssignal.

10. Ansteuerschaltung nach Anspruch 9, dadurch gekennzeichnet, daß dann, wenn ein Zustand des Anzeigebildmodussignales einem NTSC-Bildmodus entspricht, der Multiplexer (106b) das Ausgangs signal des exklusiven NOR-Gatters (106a) als das Maskierimpuls signal wählt und ausgibt, und dann, wenn der Zustand des Anzeigebildmodussignales einem VGA-Bildmodus entspricht, der Multi plexer (106b) das Niederpegel-Masse-Spannungssignal als das Mas kierimpulssignal wählt und ausgibt.

11. Ansteuerschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Multiplexereinrichtung (105) eine Gruppe aus den ersten und zweiten Gruppen einer Vielzahl von durch die Welligkeitszählereinrichtung (104) ausgegebenen Zählsignalen ge mäß dem Abtastrichtungssignal wählt und ausgibt, und daß die De codereinrichtung (107) die Decodiersignale entsprechend den durch die Multiplexereinrichtung (105) ausgegebenen Gruppen von Zähl signalen erzeugt.

12. Ansteuerschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß jede Ausgangszelle der Ausgangszellenarrayein richtung (109) aufweist:
eine Vielzahl von NAND-Gattern (109a-109d) zum jeweiligen NAND-Verknüpfen von einem der Vielzahl von Freigabesignalen, die von der NOR-Gatterarrayeinrichtung (108) ausgegeben sind, und einem jeweiligen Signal der Vielzahl von Abtastmustersignalen, die durch die Abtastmustergeneratoreinrichtung (103) erzeugt sind, und
einen Ausgangspuffer (109e) zum Zwischenspeichern eines Aus gangssignales jedes NAND-Gatters und zum Anlegen des zwischenge speicherten Ausgangssignales an eine Gatterleitung der Dünnfilm transistor-Flüssigkristallanzeige.

13. Ansteuerschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß dann, wenn ein Zustand des Anzeigebildmodussignales einem NTSC-Bildmodus entspricht, die zweiten Taktsignale eine Hochpe gel-Impulsbreite von zwei Zyklen des ersten Taktsignales haben,
und das dann, wenn der Zustand des Anzeigebildmodussignales einem VGA-Bildmodus entspricht, das zweite Taktsignal eine Hochpegel- Impulsbreite von vier Zyklen des ersten Taktsignales hat.

14. Ansteuerschaltung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß dann, wenn ein Zustand des Anzeigebildmodus signales einem NTSC-Bildmodus entspricht, ein Zyklus der Abtast mustersignale vier Zyklen des ersten Taktsignales entspricht, und dann, wenn der Zustand des Anzeigebildmodussignales einem VGA- Bildmodus entspricht, ein Zyklus der Abtastmustersignale acht Zyklen des ersten Taktsignales entspricht.