DE10337530B4

DE10337530B4 - Bidirektionale Treiberschaltung für ein Flüssigkristalldisplay

Info

Publication number: DE10337530B4
Application number: DE10337530A
Authority: DE
Inventors: Jae Deok Park
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2002-12-17
Filing date: 2003-08-14
Publication date: 2009-01-29
Anticipated expiration: 2023-08-15
Also published as: US7038643B2; KR100493385B1; JP3955553B2; KR20040053584A; DE10337530A1; TWI259919B; DE10337530A8; US20040113878A1; CN1317690C; TW200411258A; CN1508770A; JP2004199025A

Abstract

Treiberschaltung für eine LCD-Tafel mit einer Anzahl aufeinanderfolgend angeordneter Blöcke, von denen jeder Folgendes aufweist:
– ein erstes Schaltelement (TFT1) mit einem Drain- und einem Gateanschluss, an die sequenziell entweder ein Startimpuls (VST) oder ein Ausgangssignal eines vorigen Blocks in der Abfolge geliefert wird;
– ein zweites Schaltelement (TFT2) mit einem Drainanschluss, der ausschließlich mit einem Sourceanschluss des ersten Schaltelements (TFT1) verbunden ist, und einem Gateanschluss, an den ein erstes Taktsignal (CLK4) geliefert wird;
– ein drittes Schaltelement (TFT3) mit einem Sourceanschluss, der mit einem Sourceanschluss des zweiten Schaltelements (TFT2) verbunden ist, und einem Drainanschluss, der mit einem ersten Spannungseingangsanschluss (Vss) verbunden ist;
– ein viertes Schaltelement (TFT4) mit einem Drainanschluss, der mit einem zweiten Spannungseingangsanschluss (Vdd) verbunden ist, einem Gateanschluss zum Empfangen eines zweiten Taktsignals (CLK3), das nicht an das zweite Schaltelement (TFT2) geliefert wird, und einem Sourceanschluss, der mit einem Gateanschluss des dritten Schaltelements...

Description

Die Erfindung betrifft eine Treiberschaltung für eine LCD-Tafel gemäß der in Anspruch 1 beschriebenen Art.
Nächstliegender Stand der Technik ist die US 2002/0186196 A1 . Weiterer Stand der Technik wird durch die folgenden Druckschriften gebildet: US 5,894,296 A , DE 199 50 860 A1 , EP 1 231 594 A1 , EP 0 943 146 B1 , US 5,870,071 A , US 6,300,928 B1 und U. Tietze, Ch. Schenk, Halbleiter-Schaltungstechnik, Siebente, überarbeitete Auflage, Kap. 5 Feldeffekttransistoren, S. 83–101, Spinger-Verlag.
Die 1 ist ein Schaltbild einer LCD-Tafel gemäß dem nächstliegenden und aus der US 2002/0186196 A1 bekannten Stand der Technik. In der 1 verfügt eine LCD-Tafel mit einem Dünnschichttransistor aus Polysilicium (TFT-LCD) über ein Pixelarray, eine Anzahl erster Schieberegister 11, eine Anzahl erster Puffer 12, eine Anzahl zweiter Schieberegister 13 und eine Anzahl zweiter Puffer 14. Insbesondere verfügt das Pixelarray über eine Vielzahl von Gateleitungen G1–Gm, die eine Vielzahl von Datenleitungen D1–Dn schneiden, so dass die ersten Schieberegister 11 und die Puffer 12 Scansignale GCLK und GSTART an jede der Vielzahl von Gateleitungen G1–Gm liefern und die zweiten Schieberegister 13 und die Puffer 14 andere Scansignale DCLK und DSTART an die Vielzahl von Datenleitungen D1–Dn liefern.
Außerdem ist die Vielzahl von Datenleitungen D1–Dn in der Anzahl k von Blöcken unterteilt, so dass die Anzahl k zweiter Schieberegister 13 und Puffer 14 existiert, wobei jedes dieser jeweils k zweiter Schieberegister 13 und Puffer 14 Scansignale über eine von Leitungen d1–dk an jeden Block der Anzahl k von Blöcken von Datenleitungen D1–Dn liefert. Darüber hinaus verfügt die LCD-Tafel über einen Signalbus 15 mit einer Vielzahl von Signalleitungen s1–sn zum Übertragen von Videosignalen, wie sie von einem Digital/Analog-Wandler einer Daten-Treiberschaltung (nicht dargestellt) ausgegeben werden, an jede der Vielzahl von Datenleitungen D1–Dn sowie eine Vielzahl von Schaltelementen 16 zum sequenziellen Zuführen von Videosignalen auf den Signalleitungen s1–sn an jeden der k Blöcke von Datenleitungen d1–dn auf Grundlage von Signalen, wie sie von den zweiten Schieberegistern 13 und den Puffern 14 ausgegeben werden.
So verfügt die Treiberschaltung, durch Unterteilen der Datenleitungen D1–Dn in Blöcke, über eine verringerte Anzahl von Taktleitungen zwischen einer externen Schaltung und der Tafel. Jedoch werden bei der Blockanordnung der Datenleitungen D1–Dn die Gateleitungen und die Datenleitungen sequen ziell durch die Schieberegister angesteuert, wodurch nur begrenzte Bilder angezeigt werden. Zum Beispiel besteht, da die Schieberegister in einer festen Richtung verschieben, für die Treiberschaltung keine Freiheit hinsichtlich der Ansteuerrichtung, wie es für einige Systemhersteller erforderlich ist, wodurch verschiedene Tafeln benötigt werden.
Die 2 ist ein Schaltbild eines Schieberegisters einer LCD-Tafel gemäß dem Stand der Technik. In der 2 werden ein Startimpuls VST, vier Taktsignale CLK1–CLK4 mit jeweils anderer Phase sowie Versorgungsspannungen Vdd und Vss in ein Schieberegister eingegeben. Außerdem verfügt das Schieberegister über acht Blöcke von Transistoren mit jeweils ähnlicher Struktur, so dass die Versorgungsspannungen Vdd und Vss in ähnlicher Weise an jeden der acht Blöcke geliefert werden, jedoch die vier Taktsignale CLK1–CLK4 in unterschiedlicher Weise an dieselben geliefert werden.
Insbesondere verfügt jeder der acht Blöcke von Transistoren über einen ersten, zweiten, dritten, vierten, fünften, sechsten und siebten p-MOS-Transistor TFT1–TFT7. Der Drain- und der Gateanschluss des ersten Transistors TFT1 sind entweder mit einem VST-Anschluss, an den der Startimpuls VST geliefert wird, oder dem Ausgangsanschluss des vorigen Blocks verbunden. So sind im ersten Anschluss der Drain- und der Gateanschluss des ersten Transistors TFT1 mit dem VST-Anschluss verbunden, und im zweiten Block sind der Drain- und der Gateanschluss des ersten Transistors TFT1 mit einem ersten Ausgangsanschluss Output1 des ersten Blocks verbunden.
Außerdem verfügt der zweite Transistor TFT2 über einen Drainanschluss, der mit einem Sourceanschluss des ersten Transistors TFT1 verbunden ist und einen Gateanschluss, an den eines der vier Taktsignale CLK1–CLK4 geliefert wird.
Zum Beispiel wird im ersten Block das vierte Taktsignal CLK4 geliefert, und im zweiten Block wird das erste Taktsignal CLK1 geliefert. Der Sourceanschluss des dritten Transistors TFT3 ist mit dem Sourceanschluss des zweiten Transistors TFT2 verbunden, und der Drainanschluss ist mit einem Vss-Anschluss verbunden, an den die Versorgungsspannung Vss geliefert wird. Der Drainanschluss des vierten Transistors TFT4 ist mit einem Vdd-Anschluss verbunden, an den die Versorgungsspannung Vdd geliefert wird, an seinen Gateanschluss wird ein anderes der vier Taktsignale CLK1–CLK4 geliefert, und sein Sourceanschluss ist mit dem Gateanschluss des dritten Transistors TFT3 verbunden. Zum Beispiel wird im ersten Block das dritte Taktsignal CLK3 geliefert, und im zweiten Block wird das vierte Taktsignal CLK4 geliefert.
Ferner ist der Drainanschluss des fünften Transistors TFT5 mit dem Gateanschluss des dritten Transistors TFT3 und dem Sourceanschluss des vierten Transistors TFT4 verbunden, und sein Sourceanschluss ist mit dem Vss-Anschluss verbunden. Auch ist der Gateanschluss des fünften Transistors TFT5 entweder mit dem VST-Anschluss oder dem Ausgangsanschluss des vorigen Blocks verbunden. So ist im ersten Block der Gateanschluss des fünften Transistors TFT5 mit dem VST-Anschluss verbunden, und im zweiten Block ist der Gateanschluss des fünften Transistors TFT5 mit dem ersten Ausgangsanschluss Output1 verbunden.
Darüber hinaus verfügt der sechste Transistor TFT6 über einen Drainanschluss, an den eines der vier Taktsignale CLK1–CLK4 geliefert wird, und einen Gateanschluss, der mit einem Knoten Q verbunden ist, der auch mit den Sourceanschlüssen des zweiten und des dritten Transistors TFT2 und TFT3 verbunden ist. Zum Beispiel wird im ersten Block das erste Taktsignal CLK1 geliefert, und im zweiten Block wird das zweite Taktsignal CLK2 geliefert. Der sechste Transistor TFT6 verfügt ferner über einen Sourceanschluss, der mit einem entsprechenden Ausgangsanschluss verbunden ist. Zum Beispiel ist im ersten Block der Sourceanschluss des sechsten Transistors TFT6 mit dem ersten Ausgangsanschluss Output1 verbunden, und im zweiten Block ist der Sourceanschluss des sechsten Transistors TFT6 mit dem zweiten Ausgangsanschluss Output2 verbunden. Der Drainanschluss des siebten Transistors TFT7 ist mit dem entsprechenden Ausgangsanschluss verbunden, sein Sourceanschluss ist mit dem Vss-Anschluss verbunden, und sein Gateanschluss ist mit einem anderen Knoten QB verbunden, der auch mit dem Gateanschluss des dritten Transistors TFT3, dem Drainanschluss des fünften Transistors TFT5 und dem Sourceanschluss des vierten Transistors TFT4 verbunden ist.
Ferner ist ein erster Kondensator C1 mit dem Sourceanschluss des zweiten Transistors TFT2 und dem Drainanschluss des dritten Transistors TFT3 verbunden, und er erdet diese. Am Knoten Q verbindet ein zweiter Kondensator den Gateanschluss des sechsten Transistors TFT6 mit dem Vss-Anschluss. Ein dritter Kondensator verbindet den Gate- und den Sourceanschluss des sechsten Transistors TFT6. Am Knoten QB verbindet ein vierter Kondensator den Gateanschluss des siebten Transistors TFT7 und den Vss-Anschluss.
Im Allgemeinen ist der Ausgangsanschluss eines vorigen Blocks mit dem Drain- und dem Gateanschluss des ersten Transistors TFT1 des nächsten Blocks und mit dem Gateanschluss des fünften Transistors TFT5 des nächsten Blocks verbunden. Zum Beispiel ist der erste Ausgangsanschluss Output1 mit dem Drain- und dem Gateanschluss des ersten Transistors TFT1 des zweiten Blocks und dem Gateanschluss des fünften Transistors TFT5 des zweiten Blocks verbunden. Außerdem wird das Taktsignal CLK1 an den Drainanschluss des sechsten Transistors TFT6 in jedem der Blöcke 1 und 5 geliefert, an den Gatean schluss des zweiten Transistors TFT2 in jedem der Blöcke 2 und 6 geliefert, sowie an den Gateanschluss des vierten Transistors TFT4 in jedem der Blöcke 3 und 7 geliefert. Das zweite Taktsignal CLK2 wird an den Drainanschluss des sechsten Transistors TFT6 in jedem der Blöcke 2 und 6 geliefert, an den Gateanschluss des zweiten Transistors TFT2 in jedem der Blöcke 3 und 7 geliefert sowie an den Gateanschluss des vierten Transistors TFT4 in jedem der Blöcke 4 und 8 geliefert.
Darüber hinaus wird das dritte Taktsignal CLK3 an den Gateanschluss des vierten Transistors TFT4 in jedem der Blöcke 1 und 5 geliefert, an den Drainanschluss des sechsten Transistors TFT6 in jedem der Blöcke 3 und 7 geliefert sowie an den Gateanschluss des zweiten Transistors TFT2 in jedem der Blöcke 4 und 8 geliefert. Das vierte Taktsignal CLK4 wird an den Gateanschluss des zweiten Transistors TFT2 in jedem der Blöcke 1 und 5 geliefert, an den Gateanschluss des vierten Transistors TFT4 in jedem der Blöcke 2 und 6 geliefert, sowie an den Drainanschluss des sechsten Transistors TFT6 in jedem der Blöcke 4 und 8 geliefert.
Die 3 veranschaulicht Eingangs- und Ausgangssignalverläufe für das Schieberegister der LCD-Tafel der 2. In der 3 sind die Taktsignale CLK1–CLK4 sequenziell NIEDRIG. Zum Beispiel ist der Startimpuls VST während einer ersten Zeitperiode, 0–20 μs NIEDRIG (0 V). So wird im ersten Block der erste Transistor TFT1 eingeschaltet, und es wird auch der fünfte Transistor TFT5 eingeschaltet. Auch ist das vierte Taktsignal CLK4 NIEDRIG, und es wird auch der zweite Transistor TFT2 eingeschaltet. Demgemäß wird der Knoten Q NIEDRIG, wodurch der sechste Transistor TFT6 eingeschaltet wird. Im Ergebnis wird das erste Taktsignal CLK1 an den ersten Ausgangsanschluss Output1 ausgegeben. Außerdem ist, da der fünfte Transistor TFT5 eingeschaltet ist, der Knoten QB HOCH (10 V), wodurch der siebte Transistor TFT7 ausgeschaltet wird. Demgemäß wird die Versorgungsspannung Vss nicht an den ersten Ausgangsanschluss Output1 ausgegeben.
Während einer zweiten Zeitperiode, 20 μs–40 μs, ist das erste Taktsignal CLK1 NIEDRIG, und dieses wird an den ersten Block ausgegeben und an den Drain- und den Gateanschluss des ersten Transistors TFT1 des zweiten Blocks sowie den Gateanschluss des fünften Transistors TFT5 des zweiten Blocks geliefert. Demgemäß werden im zweiten Block der erste, der zweite und der fünfte Transistor TFT1, TFT2 und TFT5 eingeschaltet, so dass der Knoten Q HOCH ist, wodurch der sechste Transistor TFT6 eingeschaltet wird. Demgemäß wird das zweite Taktsignal CLK2 an den zweiten Ausgangsanschluss Output2 ausgegeben. In ähnlicher Weise wird der siebte Transistor TFT7 ausgeschaltet, da der fünfte Transistor TFT5 eingeschaltet ist und dadurch der Knoten QB HOCH ist. Demgemäß wird die Versorgungsspannung Vss nicht an den zweiten Ausgangsanschluss Output 2 ausgegeben.
Jedoch zeigt die LCD-Tafel gemäß der einschlägigen Technik Nachteile. Zum Beispiel können Bilder nur in einer ursprünglich vorgesehenen Richtung der LCD-Tafel durchgescannt werden, so dass die LCD-Tafel Bilder in der Reihenfolge vom ersten bis zum letzten Block erzeugen muss. Demgemäß besteht für die LCD-Tafel eine feste Orientierung, so dass sie nicht vielseitig ist und nicht von Quer- auf Hochformat gekippt werden kann.
Die 4 ist ein Schaltbild eines bidirektionalen Schieberegisters einer LCD-Tafel gemäß der einschlägigen Technik und der US-Patentanmeldung Nr. 10/082,125. In der 4 können ein Gate- oder Datenstartimpuls VST, vier Taktsignale CLK1–CLK4 mit jeweils verschiedenen Phasen sowie Versor gungsspannungen Vdd und Vss in ein Schieberegister eingegeben werden. Außerdem kann das Register über acht Blöcke von Transistoren mit ähnlichen Strukturen verfügen, so dass die Versorgungsspannungen Vdd und Vss in ähnlicher Weise an jeden der acht Blöcke geliefert werden können, jedoch die vier Taktsignale CLK1–CLK4 verschieden an diese geliefert werden können.
Insbesondere kann jeder der acht Blöcke über einen ersten, einen zweiten, einen dritten, einen vierten, einen fünften, einen sechsten, einen siebten, einen achten und einen neunten p-MOS-Transistor TFT1–TFT9 verfügen. Der Drain- und der Gateanschluss des ersten Transistors können entweder mit einem VST-Eingangsanschluss, an den der Startimpuls VST geliefert wird, oder dem Ausgangsanschluss des vorigen Blocks verbunden sein. So können im ersten Block der Drain- und der Gateanschluss des ersten Transistors TFT1 mit dem VST-Eingangsanschluss verbunden sein, und im zweiten Block können der Drain- und der Gateanschluss des ersten Transistors TFT1 mit einem ersten Ausgangsanschluss Output1 verbunden sein.
Außerdem kann der Drainanschluss des zweiten Transistors TFT2 mit der Source des ersten Transistors TFT1 verbunden sein, und an seinen Gateanschluss kann eines der vier Taktsignale CLK1–CLK4 geliefert werden. Zum Beispiel kann im ersten Block das vierte Taktsignal CLK4 geliefert werden, und im zweiten Block kann das erste Taktsignal CLK1 geliefert werden. Der Sourceanschluss des dritten Transistors TFT3 kann mit der Source des zweiten Transistors TFT2 verbunden sein, und sein Drainanschluss kann mit einem Vss-Anschluss verbunden sein, an den die Versorgungsspannung Vss geliefert wird. Der Drainanschluss des vierten Transistors TFT4 kann mit einem Vdd-Anschluss verbunden sein, an den die Versorgungsspannung Vdd geliefert wird, und an seinen Gateanschluss kann ein anderes der vier Taktsignale CLK1–CLK4 geliefert werden, während sein Ausgangsanschluss mit dem Gateanschluss des dritten p-MOS-Transistors TFT3 verbunden sein kann. Zum Beispiel kann im ersten Block das dritte Taktsignal CLK3 geliefert werden, und im zweiten Block kann das vierte Taktsignal CLK4 geliefert werden.
Ferner kann der Drainanschluss des fünften Transistors TFT5 an einem Knoten QB mit dem Gateanschluss des dritten Transistors TFT3 und dem Sourceanschluss des vierten Transistors TFT4 verbunden sein, sein Gateanschluss kann mit einem Knoten Q verbunden sein, der auch mit den Sourceanschlüssen des zweiten und des dritten Transistors TFT2 und TFT3 verbunden ist, und sein Sourceanschluss kann mit dem Vss-Anschluss verbunden sein. Der sechste Transistor TFT6 verfügt über einen Drainanschluss, an den eines der vier Taktsignale CLK1–CLK4 geliefert wird, einen Gateanschluss, der mit dem Knoten Q verbunden ist, und einen Sourceanschluss, der mit einem entsprechenden Ausgangsanschluss verbunden ist. Zum Beispiel kann im ersten Block das erste Taktsignal CLK1 geliefert werden, und im zweiten Block kann das zweite Taktsignal CLK2 geliefert werden. Außerdem kann im ersten Block der Sourceanschluss des sechsten Transistors TFT6 mit dem ersten Ausgangsanschluss Output1 verbunden sein, und im zweiten Block kann der Sourceanschluss des sechsten Transistors mit dem zweiten Ausgangsanschluss Output2 verbunden sein.
Darüber hinaus verfügt der siebte Transistor TFT7 über einen Drainanschluss, der mit dem entsprechenden Ausgangsanschluss verbunden ist, einen Gateanschluss, der mit dem Knoten QB verbunden ist, und einen Sourceanschluss, der mit dem Vss-Anschluss verbunden ist. Der achte Transistor TFT8 verfügt über einen Drain- und einen Gateanschluss, die mit dem Ausgangsanschluss des nächsten Blocks verbunden sind, und einen Sourceanschluss, der mit dem Sourceanschluss des ersten Transistors TFT1 verbunden ist. Zum Beispiel können im ersten Block der Drain- und der Gateanschluss des achten Transistors mit dem zweiten Ausgangsanschluss Output2 verbunden sein. Der neunte Transistor TFT9 kann parallel zum zweiten Transistor TFT2 geschaltet sein, so dass der Drainanschluss des neunten Transistors TFT9 mit dem Sourceanschluss des zweiten Transistors TFT2 verbunden sein kann und der Sourceanschluss des neunten Transistors TFT9 mit dem Drainanschluss des zweiten Transistors TFT2 verbunden sein kann. Außerdem kann der neunte Transistor über einen Gateanschluss verfügen, an den eines der vier Taktsignale CLK1–CLK4 geliefert wird. Zum Beispiel kann im ersten Block das zweite Taktsignal CLK2 geliefert werden, und im zweiten Block kann das dritte Taktsignal CLK3 geliefert werden.
Ferner kann ein erster Kondensator mit dem Sourceanschluss des ersten Transistors TFT1, dem Drainanschluss des zweiten Transistors TFT2 und den Sourceanschlüssen des achten und des neunten Transistors TFT8 und TFT9 verbunden sein und diese erden. Ein zweiter Kondensator kann den Gateanschluss des sechsten p-MOS-Transistors TFT6 mit dem Vss-Anschluss verbinden. Ein dritter Kondensator C3 kann den Gate- und den Sourceanschluss des TFT6 verbinden. Ein vierter Kondensator C4 kann den Gateanschluss des siebten p-MOS-Transistors TFT7 mit dem Vss-Anschluss verbinden.
Demgemäß kann das erste Taktsignal CLK1 an den Drainanschluss des sechsten p-MOS-Transistors TFT6 im ersten und fünften Block, den Gateanschluss des zweiten p-MOS-Transistors TFT2 im zweiten und sechsten Block, den Gateanschluss des vierten p-MOS-Transistors TFT4 im dritten und siebten Block sowie den Gateanschluss des neunten p-MOS-Transistors TFT9 im vierten und achten Block geliefert werden. Das zweite Taktsignal CLK2 kann an den Gateanschluss des neunten p-MOS-Transistors TFT9 im ersten und fünften Block, den Drain anschluss des sechsten p-MOS-Transistors TFT6 im zweiten und sechsten Block, den Gateanschluss des zweiten p-MOS-Transistors TFT2 im dritten und siebten Block und den Gateanschluss des vierten p-MOS-Transistors TFT4 im vierten und achten Block geliefert werden.
Außerdem kann das dritte Taktsignal CLK3 an den Gateanschluss des vierten p-MOS-Transistors TFT4 im ersten und fünften Block, den Gateanschluss des neunten p-MOS-Transistors TFT9 im zweiten und sechsten Block, den Drainanschluss des sechsten p-MOS-Transistors TFT6 im dritten und siebten Block sowie den Gateanschluss des zweiten p-MOS-Transistors TFT2 im vierten und achten Block geliefert werden. Das vierte Taktsignal CLK4 kann an den Gateanschluss des zweiten p-MOS-Transistors TFT2 im ersten und fünften Block, den Gateanschluss des vierten p-MOS-Transistors TFT4 im zweiten und sechsten Block, den Gateanschluss des neunten p-MOS-Transistors TFT9 im dritten und siebten Block sowie den Drainanschluss des sechsten p-MOS-Transistors TFT6 im vierten und achten Block geliefert werden.
Die 5 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das Schieberegister der LCD-Tafel der 4. In der 5 können die Taktsignale CLK1–CLK4 sequenziell auf NIEDRIG gesetzt werden. Zum Beispiel kann während einer ersten Zeitperiode, 0–20 μs, der Startimpuls VST auf NIEDRIG (0 V) gesetzt werden. So können im ersten Block in der 4 der erste und der fünfte Transistor TFT1 und TFT5 eingeschaltet werden. Auch kann das vierte Taktsignal CLK4 auf NIEDRIG gesetzt werden, um dadurch den zweiten Transistor TFT2 einzuschalten. Demgemäß kann der Knoten Q NIEDRIG werden, wodurch der sechste Transistor TFT6 eingeschaltet wird. Im Ergebnis kann das erste Taktsignal CLK1 an den ersten Ausgangsanschluss Output1 ausgegeben werden. Außerdem kann, da der fünfte Transistor TFT5 eingeschaltet werden kann, der Knoten QB auf HOCH (10 V) gesetzt werden, um dadurch den siebten Transistor auszuschalten. Demgemäß kann die Versorgungsspannung Vss nicht an den ersten Ausgangsanschluss Output1 ausgegeben werden.
Außerdem kann während einer zweiten Zeitperiode, 20 μs–40 μs, das erste Taktsignal CLK1 auf NIEDRIG gesetzt werden, wobei es sich um das Ausgangssignal des ersten Blocks handelt, und es kann an den Drain- und den Gateanschluss des ersten Transistors TFT1 des zweiten Blocks geliefert werden. So können im zweiten Block der erste und der zweite Transistor TFT1 und TFT2 eingeschaltet werden, um dadurch den sechsten Transistor TFT6 einzuschalten. Im Ergebnis kann das zweite Taktsignal CLK2 an den zweiten Ausgangsanschluss Output2 ausgegeben werden.
Die 6 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das Schieberegister der LCD-Tafel der 4. In der 6 können die Taktsignale CLK1–CLK4 in umgekehrter Abfolge auf NIEDRIG gesetzt werden. Zum Beispiel kann während einer ersten Periode, 0–20 μs, der Startimpuls VST auf NIEDRIG gesetzt werden. So kann im ersten Block der erste Transistor TFT1 eingeschaltet werden. Auch kann das vierte Taktsignal CLK4 auf HOCH gesetzt werden, um dadurch den zweiten Transistor TFT2 auszuschalten. Im Ergebnis kann der sechste Transistor TFT6 ausgeschaltet werden, wodurch das erste Taktsignal CLK1 nicht an den ersten Ausgangsanschluss Output1 ausgegeben werden kann.
Jedoch können im achten Block sowohl der erste Transistor TFT1 als auch der neunte Transistor TFT9 eingeschaltet werden. Im Ergebnis kann der sechste Transistor TFT6 des achten Blocks eingeschaltet werden, um dadurch das vierte Taktsignal CLK4 an den achten Ausgangsanschluss Output8 auszugeben.
Außerdem kann das Ausgangssignal des achten Ausgangsanschlusses Output 8 an den achten Transistor TFT8 des siebten Blocks geliefert werden. Dann kann das vierte Taktsignal CLK4 auf NIEDRIG gesetzt werden, um dadurch den achten und den neunten Transistor TFT8 und TFT9 im siebten Block einzuschalten. Im Ergebnis kann der sechte Transistor TFT6 des siebten Blocks eingeschaltet werden, um dadurch das dritte Taktsignal CLK3 an den siebten Ausgangsanschluss Output7 auszugeben.
Demgemäß kann der Startimpuls VST mit dem ersten Taktsignal CLK1 synchronisiert werden, um das vierte bis erste Taktsignal CLK4–CLK1 sequenziell ausgehend vom achten Block zum ersten Block auszugeben. Demgemäß kann das Schieberegister der 4 für ein Scannen in einer LCD-Tafel sowohl in der Vorwärts- als auch der Rückwärtsrichtung sorgen, so dass diese sowohl im Quer- als auch im Hochformat arbeiten kann. Jedoch kann eine derartige LCD-Tafel unter Bildverzerrungen leiden, wenn sie über eine Anzahl von Blöcken von Transistoren verfügt, die kein Ganzzahliges von vier ist.
Die 7 ist ein Schaltbild eines Schieberegisters einer LCD-Tafel mit fünf Stufen gemäß der 4. In der 7 kann ein Schieberegister über einen ersten, einen zweiten, einen dritten, einen vierten und einen fünften Block von p-MOS-Transistoren ähnlich dem ersten bis vierten Block von Transistoren der 4 verfügen, jedoch mit der Ausnahme, dass der Gate- und der Drainanschluss des achten Transistors im fünften Block mit dem VST-Anschluss verbunden sein können.
Die 8 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das Schieberegister der LCD-Tafel der 7. In der 8 können die vier Taktsig nale CLK1–CLK4 aufeinanderfolgend auf NIEDRIG gesetzt werden. Zum Beispiel kann während einer ersten Periode, 0–20 μs, wenn der Startimpuls VST NIEDRIG ist, der erste Transistor TFT1 im ersten Block eingeschaltet werden. Auch kann das vierte Taktsignal CLK4 NIEDRIG sein, und dadurch kann der zweite Transistor TFT2 eingeschaltet werden. Im Ergebnis wird der Knoten Q NIEDRIG, um dadurch den sechsten Transistor TFT6 einzuschalten. Demgemäß kann das erste Taktsignal CLK1 an den ersten Ausgangsanschluss Output1 ausgegeben werden. Außerdem wird der Knoten QB HOCH, wodurch der siebte Transistor TFT7 ausgeschaltet wird. Demgemäß kann die Spannung Vss nicht an den ersten Ausgangsanschluss Output1 ausgegeben werden.
Außerdem kann während der ersten Zeitperiode der Startimpuls VST vom Pegel NIEDRIG auch am Gateanschluss des achten Transistors TFT8 im fünften Block eingegeben werden. Da das vierte Taktsignal CLK4 ebenfalls NIEDRIG sein kann, kann der zweite Transistor TFT2 ausgeschaltet werden. Im Ergebnis wird der Knoten Q NIEDRIG, um dadurch den sechsten Transistor TFT6 einzuschalten. Demgemäß kann das erste Taktsignal CLK1 auch an den fünften Ausgangsanschluss Output5 ausgegeben werden. Demgemäß können sowohl am ersten als auch am fünften Ausgangsanschluss Output1 und Output5 während ungefähr 20–40 μs zwei Ausgangssignale fehlerhaft erzeugt werden.
Die 9 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das Schieberegister der LCD-Tafel der 7. In der 9 können ebenfalls sowohl am ersten als auch am fünften Ausgangsanschluss Output1 und Outputs während ungefähr 20–40 μs fehlerhaft zwei Ausgangssignale erzeugt werden.
Der Erfindung liegt die Aufgabe zugrunde, eine bidirektiona le Treiberschaltung für eine LCD-Tafel zu schaffen, die ohne einen zusätzlichen Eingangskontakt in der Vorwärts- und der Rückwärtsrichtung scannen kann und unabhängig von der Anzahl der Stufen bidirektionale Ansteuerung ermöglicht.
Diese Aufgabe ist durch die Treiberschaltung gemäß dem beigefügten Anspruch 1 gelöst.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Ausüben der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.
Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
1 ist ein Schaltbild einer LCD-Tafel gemäß der einschlägigen Technik;
2 ist ein Schaltbild eines Schieberegisters einer LCD-Tafel gemäß der einschlägigen Technik;
3 veranschaulicht Eingangs- und Ausgangssignalverläufe des Schieberegisters der LCD-Tafel der 2;
4 ist ein Schaltbild eines bidirektionalen Schieberegisters einer LCD-Tafel gemäß der einschlägigen Technik;
5 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das Schieberegister der LCD-Tafel der 4 gemäß der einschlägigen Technik;
6 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das Schieberegister der LCD-Tafel der 4 gemäß der einschlägigen Technik;
7 ist ein Schaltbild eines Schieberegisters einer LCD-Tafel mit fünf Stufen gemäß der 4 gemäß der einschlägigen Technik;
8 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das Schieberegister der LCD-Tafel der 7 gemäß der einschlägigen Technik;
9 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das Schieberegister der LCD-Tafel der 7 gemäß der einschlägigen Technik;
10 ist ein Schaltbild eines beispielhaften Schieberegisters einer LCD-Tafel gemäß der Erfindung;
11 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das beispielhafte Schieberegister der LCD-Tafel der 10 gemäß der Erfindung; und
12 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das beispielhafte Schieberegister der LCD-Tafel der 10 gemäß der Erfindung.
Nun wird detailliert auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele veranschaulicht sind.
Gemäß der 10 können ein Gate- oder Datenstartimpuls VST, vier Taktsignale CLK1–CLK4 mit jeweils anderer Phase sowie Drainspannungen Vdd und Vss in ein Schieberegister eingegeben werden. Außerdem verfügt das Schieberegister des Ausführungsbeispiels über fünf Blöcke von Transistoren mit jeweils ähnlicher Struktur. Jeder der fünf Blöcke enthält bei der Ausführungsform einen ersten, einen zweiten, einen dritten, einen vierten, einen fünften, einen sechsten, einen siebten, einen achten und einen neunten p-MOS-Transistor TFT1–TFT9. An den Drain- und den Gateanschluss des ersten Transistors TFT1 wird der Startimpuls VST geliefert, oder sie sind mit dem Ausgangsanschluss des vorigen Blocks verbunden. Zum Beispiel können im ersten Block der Drain- und der Gateanschluss des ersten Transistors TFT1 so angeschlossen sein, dass sie den Startimpuls VST empfangen, und im zweiten Block können der Drain- und der Gateanschluss des ersten Transistors TFT1 mit dem ersten Ausgangsanschluss Output1 verbunden sein. Der Drainanschluss des zweiten Transistors TFT2 ist mit dem Sourceanschluss des ersten Transistors TFT1 verbunden, und an seinen Gateanschluss wird eines der vier Taktsignale CLK1–CLK4 geliefert. Zum Beispiel wird im ersten Block das vierte Taktsignal CLK4 geliefert, und im zweiten Block wird das erste Taktsignal CLK1 geliefert.
Außerdem ist der Sourceanschluss des dritten Transistors TFT3 mit dem Sourceanschluss des zweiten Transistors TFT2 verbunden, und sein Drainanschluss ist mit dem Vss-Anschluss verbunden. Der Drainanschluss des vierten Transistors TFT4 ist mit dem Vdd-Anschluss verbunden, an seinen Gateanschluss wird eines der vier Taktsignale CLK1–CLK4 geliefert, und sein Sourceanschluss ist an einem Knoten QB mit dem Gatean schluss des dritten Transistors TFT3 verbunden. Zum Beispiel kann im ersten Block das dritte Taktsignal CLK3 geliefert werden, und im zweiten Block kann das vierte Taktsignal CLK4 geliefert werden. Der Drainanschluss des fünften Transistors TFT5 ist am Knoten QB mit dem Sourceanschluss des vierten Transistors TFT4 verbunden, sein Gateanschluss ist mit einem Kontaktknoten Q zwischen dem Sourceanschluss des zweiten Transistors TFT2 und dem Sourceanschluss des dritten Transistors TFT3 verbunden, und sein Sourceanschluss ist mit dem Vss-Anschluss verbunden.
Ferner wird an den Drainanschluss des sechsten Transistors TFT6 eines der vier Taktsignale CLK1–CLK4 geliefert, sein Gateanschluss ist am Knoten Q mit dem Sourceanschluss des zweiten Transistors TFT2 verbunden, und sein Sourceanschluss ist mit einem entsprechenden Ausgangsanschluss verbunden. Zum Beispiel kann im ersten Block das erste Taktsignal CLK1 geliefert werden, und im zweiten Block kann das zweite Taktsignal CLK2 geliefert werden. Außerdem ist im ersten Block der Sourceanschluss des sechsten Transistors TFT6 mit dem ersten Ausgangsanschluss Output1 verbunden, und im zweiten Block ist der Sourceanschluss des sechsten Transistors TFT6 mit dem zweiten Ausgangsanschluss Output2 verbunden. Der Drainanschluss des siebten Transistors TFT7 ist mit dem entsprechenden Ausgangsanschluss, wie dem Sourceanschluss des sechsten Transistors TFT6 verbunden, sein Gateanschluss ist am Knoten QB mit dem Sourceanschluss des vierten Transistors TFT4 und dem Gateanschluss des dritten Transistors TFT3 verbunden, und sein Sourceanschluss ist mit dem Vss-Anschluss verbunden.
Der Drain- und der Gateanschluss des achten Transistors TFT8 sind mit dem Ausgangsanschluss des nächsten Blocks verbunden. Zum Beispiel sind im ersten Block der Drain- und der Gateanschluss des achten Transistors TFT8 mit dem zweiten Ausgangsanschluss Output2 verbunden. Darüber hinaus können stattdessen im fünften Block der Drain- und der Gateanschluss des achten Transistors TFT8 den Startimpuls VST empfangen. Der Sourceanschluss des neunten Transistors TFT9 ist mit dem Sourceanschluss des achten Transistors TFT8 verbunden, an seinen Gateanschluss wird eines der vier Taktsignale CLK1–CLK4 geliefert, und sein Drainanschluss ist am Knoten Q mit dem Sourceanschluss des zweiten Transistors TFT2 und dem Gateanschluss des sechsten Transistors TFT6 verbunden. Zum Beispiel kann im ersten Block das zweite Taktsignal CLK2 geliefert werden, und im zweiten Block kann das dritte Taktsignal CLK3 geliefert werden.
Darüber hinaus kann ein erster Kondensator den Gateanschluss des sechsten Transistors TFT6 mit dem Vss-Anschluss verbinden. Ein zweiter Kondensator C2 kann zwischen den Gate- und den Sourceanschluss des sechsten Transistors TFT6 geschaltet sein. Außerdem kann ein dritter Kondensator C3 den Gateanschluss des siebten Transistors TFT7 mit dem Vss-Anschluss verbinden.
Demgemäß kann das erste Taktsignal CLK1 an den Drainanschluss des sechsten Transistors TFT6 im ersten und fünften Block, den Gateanschluss des zweiten Transistors TFT2 im zweiten Block, den Gateanschluss des vierten Transistors TFT4 im dritten Block und den Gateanschluss des neunten Transistors TFT9 im vierten Block geliefert werden. Das zweite Taktsignal CLK2 kann an den Gateanschluss des neunten Transistors TFT9 im ersten und fünften Block, den Drainanschluss des sechsten Transistors TFT6 im zweiten Block, den Gateanschluss des zweiten Transistors TFT2 im dritten Block und den Gateanschluss des vierten Transistors TFT4 im vierten Block geliefert werden.
Außerdem kann das dritte Taktsignal CLK3 an den Gatean schluss des vierten Transistors TFT4 im ersten und fünften Block, den Gateanschluss des neunten Transistors TFT9 im zweiten Block, den Drainanschluss des sechsten Transistors TFT6 im dritten Block und den Gateanschluss des zweiten Transistors TFT2 im vierten Block geliefert werden. Das vierte Taktsignal CLK4 kann an den Gateanschluss des zweiten Transistors TFT2 im ersten und fünften Block, den Gateanschluss des vierten Transistors TFT4 im zweiten Block, den Gateanschluss des neunten Transistors TFT9 im dritten Block, den Drainanschluss des sechsten Transistors TFT6 im vierten Block geliefert werden. Obwohl es nicht dargestellt ist, kann, wenn die Treiberschaltung acht Blöcke enthält, das Taktsignal in gleicher Weise an jeden Block von Transistoren geliefert werden.
Die 11 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Vorwärtsrichtung für das beispielhafte Schieberegister der LCD-Tafel der 10 gemäß der Erfindung. In der 11 können die vier Taktsignale sequenziell NIEDRIG sein. Zum Beispiel kann während einer ersten Zeitperiode, ungefähr 0–20 μs, der Startimpuls auf NIEDRIG (0 V) gesetzt sein, um dadurch den ersten Transistor TFT1 (im ersten Block in der 10) einzuschalten. Auch kann das vierte Taktsignal CLK4 NIEDRIG sein, um dadurch den zweiten Transistor TFT2 (in der 10) einzuschalten. Im Ergebnis wird der Knoten Q (in der 10) NIEDRIG. Demgemäß wird der sechste Transistor TFT6 (in der 10) eingeschaltet, um dadurch das erste Taktsignal CLK1 an den ersten Ausgangsanschluss Output1 (in der 10) zu liefern. Außerdem kann, da der zweite Transistor TFT2 (in der 10) eingeschaltet wird, auch der fünfte Transistor TFT5 (in der 10) eingeschaltet werden, um dadurch den Knoten QB auf HOCH (10 V), entsprechend der Spannung Vss, zu setzen. Demgemäß wird der siebte Transistor TFT7 (in der 10) ausgeschaltet, und die Spannung Vss wird nicht an den ersten Ausgangsanschluss Output1 (in der 10) geliefert.
Während einer zweiten Zeitperiode, ungefähr 20–40 μs, kann das erste Taktsignal NIEDRIG sein, und es wird über den ersten Ausgangsanschluss Output1 (in der 10) an den Gateanschluss des ersten Transistors TFT1 (im zweiten Block in der 10) geliefert, und es wird direkt an den Gateanschluss des zweiten Transistors TFT2 (im zweiten Block in der 10) geliefert. Demgemäß werden der erste und der zweite Transistor TFT1 und TFT2 (in der 10) eingeschaltet, um dadurch den sechsten Transistor TFT6 (in der 10) einzuschalten. Demgemäß wird das zweite Taktsignal CLK2 an den zweiten Ausgangsanschluss Output2 (in der 10) geliefert.
Im fünften Block (in der 10) kann, während der ersten Zeitperiode, während der Startimpuls VST auf NIEDRIG gesetzt ist, das zweite Taktsignal CLK2 auf HOCH gesetzt sein, um dadurch den neunten Transistor TFT9 auszuschalten, obwohl der achte Transistor TFT8 eingeschaltet sein kann. Da der neunte Transistor TFT9 ausgeschaltet ist, ist der Knoten Q HOCH. Demgemäß ist der sechste Transistor TFT6 ausgeschaltet und liefert nicht das erste Taktsignal CLK1 an den fünften Ausgangsanschluss Output5. Demgemäß kann im fünften Block ein Ausgangssignal nur dann erzeugt werden, wenn das Ausgangssignal des vorigen Blocks in eingeschaltetem Zustand an den ersten Transistor TFT1 geliefert wird, aber nicht dann, wenn der Startimpuls VST auf NIEDRIG gesetzt ist.
Demgemäß kann der Startimpuls VST anfangs mit dem vierten Taktsignal CLK4 synchronisiert werden, und das erste bis dritte Taktsignal CLK1–CLK3 können sequenziell erzeugt werden, um dadurch die vier Taktsignale sequenziell zu liefern.
Die 12 veranschaulicht Eingangs- und Ausgangssignalverläufe in der Rückwärtsrichtung für das beispielhafte Schieberegister der LCD-Tafel der 10 gemäß der Erfindung. In der 12 können die vier Taktsignale in umgekehrter Abfolge auf NIEDRIG gesetzt werden. Zum Beispiel werden in einer ersten Zeitperiode, ungefähr 0–20 μs, der Startimpuls VST und das zweite Taktsignal auf NIEDRIG gesetzt. So wird im ersten Block (in der 10) der erste Transistor TFT1 eingeschaltet, der zweite Transistor TFT2 wird ausgeschaltet, und dadurch wird der sechste Transistor TFT6 ausgeschaltet. Im Ergebnis liefert der erste Block nicht das erste Taktsignal CLK1 an den ersten Ausgangsanschluss Output1 (in der 10). Jedoch können im fünften Block (in der 10) der achte Transistor TFT8 und der neunte Transistor TFT9 eingeschaltet werden, um dadurch den sechsten Transistor TFT6 einzuschalten. Im Ergebnis kann das erste Taktsignal CLK1 an den fünften Ausgangsanschluss Outputs (in der 10) geliefert werden.
Außerdem kann während einer zweiten Zeitperiode, ungefähr 20–40 μs, das vom fünften Ausgangsanschluss Output5 gelieferte Signal anschließend an den achten Transistor TFT8 im vierten Block (in der 10) geliefert werden. Auch kann das erste Taktsignal CLK1 auf NIEDRIG gesetzt werden, um dadurch den achten und den neunten Transistor TFT8 und TFT8 im vierten Block (in der 10) einzuschalten. Im Ergebnis wird auch der sechste Transistor TFT6 (in der 10) eingeschaltet, um dadurch das vierte Taktsignal CLK4 an den vierten Ausgangsanschluss Output4 (in der 10) zu liefern. Demgemäß kann der Startimpuls VST anfangs mit dem zweiten Taktsignal CLK2 synchronisiert werden, und das erste bis vierte und das dritte Taktsignal CLK1–CLK4 und CLK3 können sequenziell erzeugt werden, um dadurch die vier Taktsignale wiederholt in umgekehrter Abfolge zu liefern.
Demgemäß kann das Schieberegister bidirektional betrieben werden, so dass eine LCD-Tafel unabhängig von ihrer Ausrichtung betrieben werden kann. Außerdem kann das Schieberegister unabhängig davon, wieviele Transistorblöcke es enthält, fehlerfrei betrieben werden.

Claims

Treiberschaltung für eine LCD-Tafel mit einer Anzahl aufeinanderfolgend angeordneter Blöcke, von denen jeder Folgendes aufweist: – ein erstes Schaltelement (TFT1) mit einem Drain- und einem Gateanschluss, an die sequenziell entweder ein Startimpuls (VST) oder ein Ausgangssignal eines vorigen Blocks in der Abfolge geliefert wird; – ein zweites Schaltelement (TFT2) mit einem Drainanschluss, der ausschließlich mit einem Sourceanschluss des ersten Schaltelements (TFT1) verbunden ist, und einem Gateanschluss, an den ein erstes Taktsignal (CLK4) geliefert wird; – ein drittes Schaltelement (TFT3) mit einem Sourceanschluss, der mit einem Sourceanschluss des zweiten Schaltelements (TFT2) verbunden ist, und einem Drainanschluss, der mit einem ersten Spannungseingangsanschluss (Vss) verbunden ist; – ein viertes Schaltelement (TFT4) mit einem Drainanschluss, der mit einem zweiten Spannungseingangsanschluss (Vdd) verbunden ist, einem Gateanschluss zum Empfangen eines zweiten Taktsignals (CLK3), das nicht an das zweite Schaltelement (TFT2) geliefert wird, und einem Sourceanschluss, der mit einem Gateanschluss des dritten Schaltelements (TFT3) verbunden ist; – ein fünftes Schaltelement (TFT5) mit einem Drainanschluss, der mit dem Sourceanschluss des vierten Schaltelements (TFT4) verbunden ist, einem Gateanschluss, der mit einem Kontaktknoten (Q) zwischen den Sourceanschlüssen des zweiten und des dritten Schaltelements (TFT2, 3) verbunden ist, und einem Sourceanschluss, der mit dem ersten Spannungseingangsanschluss (Vss) verbunden ist; – ein sechstes Schaltelement (TFT6) mit einem Drainanschluss, der ein drittes Taktsignal (CLK1) empfängt, das nicht an das zweite und vierte Schaltelement (TFT2, 4) geliefert wird, einem Gateanschluss, der mit dem Kontaktknoten (Q) verbunden ist, und einem Sourceanschluss, der mit einem entsprechenden Ausgangsanschluss verbunden ist, – ein siebtes Schaltelement (TFT7) mit einem Drainanschluss, der mit dem entsprechenden Ausgangsanschluss und dem Sourceanschluss des sechsten Schaltelements (TFT6) verbunden ist und einem Gateanschluss, der mit dem Sourceanschluss des vierten Schaltelements (TFT4) und dem Gateanschluss des dritten Schaltelements (TFT3) verbunden ist, und einem Sourceanschluss, der mit dem ersten Spannungseingangsanschluss (Vss) verbunden ist; – ein achtes Schaltelement (TFT8) mit einem Drain- und einem Gateanschluss, an die sequenziell entweder der Startimpuls (VST) geliefert wird oder die mit dem Aus gangsanschluss des nächsten Blocks verbunden werden; – ein neuntes Schaltelement (TFT9) mit einem Sourceanschluss, der ausschließlich mit dem Sourceanschluss des achten Schaltelements (TFT8) verbunden ist, einem Gateanschluss zum Empfangen eines vierten Taktsignals (CLK2), das nicht an das zweite, vierte und sechste Schaltelement (TFT2, 4, 6) geliefert wird, und einem Drainanschluss, der mit dem Sourceanschluss des zweiten Schaltelements (TFT2) und dem Gateanschluss des sechsten Schaltelements (TFT6) verbunden ist.
Treiberschaltung nach Anspruch 1, gekennzeichnet durch einen ersten Kondensator (C1), der zwischen den Gateanschluss des sechsten Schaltelements (TFT6) und den ersten Spannungseingangsanschluss (Vss) geschaltet ist.
Treiberschaltung nach Anspruch 2, gekennzeichnet durch einen zweiten Kondensator (C2), der zwischen den Gate- und den Sourceanschluss des sechsten Schaltelements (TFT6) geschaltet ist.
Treiberschaltung nach Anspruch 3, gekennzeichnet durch einen dritten Kondensator (C3), der zwischen den Gateanschluss des siebten Schaltelements (TFT7) und den ersten Spannungseingangsanschluss (Vss) geschaltet ist.
Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren Blöcke fünf Blöcke sind.
Treiberschaltung nach Anspruch 5, dadurch gekennzeichnet, dass – das erste Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im ersten und fünften Block geliefert wird; – das zweite Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im zweiten Block geliefert wird; – das dritte Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) in einem dritten Block geliefert wird; und – das vierte Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) in einem vierten Block geliefert wird.
Treiberschaltung nach Anspruch 5, dadurch gekennzeichnet, dass das dritte Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) im ersten und fünften Block geliefert wird; – das vierte Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) in einem zweiten Block geliefert wird; – das erste Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) in einem dritten Block geliefert wird; und – das zweite Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) in einem vierten Block geliefert wird.
Treiberschaltung nach Anspruch 5, dadurch gekennzeichnet, dass – das vierte Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) im ersten und fünften Block geliefert wird; – das erste Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) in einem zweiten Block geliefert wird; – das zweite Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) in einem dritten Block geliefert wird; und – das dritte Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) in einem vierten Block geliefert wird.
Treiberschaltung nach Anspruch 5, dadurch gekennzeichnet, dass – das zweite Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) im ersten und fünften Block geliefert wird; – das dritte Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) in einem zweiten Block geliefert wird; – das vierte Taktsignal an den Gateanschluss des neunten Schaltelements in einem dritten Block geliefert wird; und – das erste Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) in einem vierten Block geliefert wird.
Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren Blöcke acht Blöcke sind.
Treiberschaltung nach Anspruch 10, dadurch gekennzeichnet, dass – das erste Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im ersten und fünften Block geliefert wird; – das zweite Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im zweiten und sechsten Block geliefert wird; – das dritte Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im dritten und siebten Block geliefert wird; und – das vierte Taktsignal an den Drainanschluss des sechsten Schaltelements (TFT6) im vierten und achten Block geliefert wird.
Treiberschaltung nach Anspruch 10, dadurch gekennzeichnet, dass – das dritte Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) im ersten und fünften Block geliefert wird; – das vierte Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) im zweiten und sechsten Block geliefert wird; – das erste Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) im dritten und siebten Block geliefert wird; und – das zweite Taktsignal an den Gateanschluss des vierten Schaltelements (TFT4) im vierten und achten Block geliefert wird.
Treiberschaltung nach Anspruch 10, dadurch gekennzeichnet, dass – das vierte Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) im ersten und fünften Block geliefert wird; – das erste Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) im zweiten und sechsten Block geliefert wird; – das zweite Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) im dritten und siebten Block geliefert wird; und – das dritte Taktsignal an den Gateanschluss des zweiten Schaltelements (TFT2) im vierten und achten Block geliefert wird.
Treiberschaltung nach Anspruch 10, dadurch gekennzeichnet, dass – das zweite Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) im ersten und fünften Block geliefert wird; – das dritte Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) im zweiten und sechsten Block geliefert wird; – das vierte Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) im dritten und siebten Block geliefert wird; und – das erste Taktsignal an den Gateanschluss des neunten Schaltelements (TFT9) im vierten und achten Block geliefert wird.
Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jedes der Schaltelemente (TFT) ein p-MOS-Transistor ist.