DE10329088B4

DE10329088B4 - Flachdisplay zur Anwendung bei einem kleinen Modul

Info

Publication number: DE10329088B4
Application number: DE10329088A
Authority: DE
Inventors: Jae Deok Sincheonji Park; Seong-Gyun Gunpo Kim
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2002-12-31
Filing date: 2003-06-27
Publication date: 2008-08-28
Anticipated expiration: 2023-06-28
Also published as: TWI237217B; TW200411600A; US6995742B2; CN1286079C; KR20040061487A; DE10329088A8; CN1514424A; US20040125065A1; DE10329088A1; JP4031396B2; JP2004212932A; KR100506005B1; FR2849524A1; FR2849524B1

Abstract

Flachdisplay mit einer Schaltungseinheit und einer Anzeigetafel, mit:
– einem DC/DC-Wandler (136b) zum Liefern einer Gleichspannung;
– einer mit dem DC/DC-Wandler (136b) verbundenen Timingsteuerung (132) zum Ausgeben eines Gate-Steuersignals und eines Daten-Steuersignals;
– einem ersten Pegelschieber (134) in der Schaltungseinheit (150) zum Verstärken des Gate-Steuersignals und des Daten-Steuersignals von der Timingsteuerung;
– einem zweiten Pegelschieber (200) in der Anzeigetafel (110) zum Verstärken des Gate-Steuersignals und des Daten-Steuersignals, die durch den ersten Pegelschieber (134) verstärkt wurden;
– einer Vielzahl von Gateleitungen (114) und Datenleitungen (118), die einander schneiden; einem Gatetreiber (112), der mit einem ersten Ende jeder der Gateleitungen (114) verbunden ist und ein Scansignal entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Gate-Steuersignal ausgibt; und
– einem Datentreiber (116), der mit einem zweiten Ende jeder der Datenleitungen (118) verbunden ist und eine Graupegelspannung entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Daten-Steuersignal ausgibt, wobei...

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die Erfindung betrifft ein Flachdisplay, spezieller ein Flachdisplay zur Anwendung bei einem kleinen Modul. Obwohl die Erfindung für einen weiten Umfang von Anwendungen geeignet ist, ist sie insbesondere für zuverlässigen Betrieb und Anwendung bei einem kleinen Modul geeignet.
Erörterung der einschlägigen Technik
Kathodenstrahlröhren (CRTs) wurden in weitem Umfang für Dis plays wie Fernseher und Monitore verwendet. Jedoch zeigen CRTs einige Nachteile, z. B. hohes Gewicht, großes Volumen und hohe Ansteuerspannung. Demgemäß wurden Flachdisplays (FPD = flat Panel display) wie Flüssigkristalldisplays (LCDs) und organische Elektrolumineszenzdisplays (ELDs), die hervorragende Eigenschaften geringen Gewichts und niedrigen Energieverbrauchs zeigen, Gegenstand innerer Forschungen.
Im Allgemeinen ist ein LCD ein nicht emissives Display, das Bilder durch eine Brechungsindexdifferenz unter Ausnutzung optischer Anisotropieeigenschaften eines Flüssigkristallmaterials anzeigt, das zwischen ein Arraysubstrat und ein Farbfiltersubstrat eingefügt ist. Andererseits ist ein ELD ein emissives Display unter Verwendung eines Elektrolumineszenz(EL)effekts, gemäß dem Licht von einer Lumineszenzschicht emittiert wird, wenn ein elektrisches Feld angelegt wird. ELDs können in anorganische und organische Typen, entsprechend einer Quelle, die eine Anregung von Ladungsträgern erzeugt, eingeteilt werden. Insbesondere werden ELDs vom anorganischen Typ in weitem Umfang wegen ihrer Fähigkeiten verwendet, bewegte vollfarbige Bilder mit hoher Helligkeit und niedriger Ansteuerspannung anzuzeigen.
FPDs wie LCDs und ELDs verfügen über eine Schaltungseinheit und eine Anzeigetafel. Die Schaltungseinheit wandelt RGB-(rot, grün und blau)-Daten und Steuersignale des externen Treibersystems in einschlägige elektrische Signale, und die Anzeigetafel zeigt unter Verwendung der elektrischen Signale den Benutzern Bilder an.
In jüngerer Zeit wird in weitem Umfang eine Anzeigetafel vom Aktivmatrixtyp verwendet, bei der eine Vielzahl von Pixeln in einer Matrix angeordnet ist und an jedem Pixel ein Dünnschichttransistor (TFT) als Schaltelement ausgebildet ist.
Die 1 ist ein schematisches Blockdiagramm zum Veranschaulichen einer Aktivmatrix-Anzeigetafel 10 gemäß der einschlägigen Technik und einer mit der Anzeigetafel verbundenen Schaltungseinheit 40. In der 1 verfügt eine Anzeigetafel 10 über ein erstes und ein zweites Substrat (nicht dargestellt), die einander zugewandt sind. Zwischen dem ersten und dem zweiten Substrat sind eine Vielzahl von zueinander parallelen Gateleitungen 14 und eine Vielzahl von zueinander parallelen Datenleitungen 18 angeordnet. Die Vielzahl der Gateleitungen 14 schneidet die Vielzahl der Datenleitungen 18, um dadurch eine Vielzahl von Pixelbereichen P in einer Matrix zu bilden.
Die 2A und 2B sind schematische Diagramme zum Veranschaulichen eines Pixelbereichs, wenn eine Anzeigetafel eine Flüssigkristalltafel für ein Flüssigkristalldisplay (LCD) bzw. eine organische Elektrolumineszenztafel für ein organisches Elektrolumineszenzdisplay (ELD) ist.
Wie es in der 2A dargestellt ist, verfügt jeder Pixelbereich P über einen schaltenden Dünnschichttransistor (TFT) T_S als Schaltelement, einen Flüssigkristallkondensator C_LC und einen Speicherkondensator C_ST. Der Flüssigkristallkondensator C_LC verfügt über eine Pixelelektrode und eine gemeinsame Elektrode, die einander zugewandt sind, und eine zwischen die Pixelelektrode und die gemeinsame Elektrode eingefügte Flüssigkristallschicht. Der TFT T_S verfügt über eine mit der Gateleitung 14 verbundene Elektrode, eine mit der Datenleitung 18 verbundene Drainelektrode, eine mit der Pixelelektrode verbundene Sourceelektrode, eine aktive Schicht, die einen Pfad für Elektronen und Löcher bildet, und eine ohmsche Kontaktschicht. Der Speicherkondensator C_ST ist parallel zum Flüssigkristallkondensator C_LC geschaltet, um ein Problem mit einer parasitären Kapazität zu lösen, das sich aus dem Pixeldesign ergibt.
Wie es in der 2B dargestellt ist, verfügt jeder Pixelbereich P über einen Schalt-TFT T_S, einen Treiber-TFT T_D, eine Emissionsdiode D und einen Speicherkondensator C_ST. Die Emissionsdiode D verfügt über eine Anode und eine Kathode, die einander zugewandt sind, und eine zwischen die Anode und die Kathode eingefügte organische Emissionsschicht. Der Schalt-TFT T_S verfügt über eine mit einer Gateleitung 14 verbundene Gateelektrode, eine mit einer Datenleitung 18 verbundene Drainelektrode, eine mit einer Gateelektrode des Treiber-TFT T_D verbundene Sourceelektrode, eine aktive Schicht und eine ohmsche Kontaktschicht. Der Speicherkondensator C_ST ist mit der Gateelektrode und einer Drainelektrode des Treiber-TFT T_D verbunden.
Gemäß erneuter Bezugnahme auf die 1 verarbeitet die Schaltungseinheit RGB(rot, grün und blau)-Daten und Steuersignale, die vom externen Treibersystem übertragen werden, und sie versorgt die Anzeigetafel 10 mit den verarbeiteten RGB-Daten und den Steuersignalen. Die Schaltungseinheit 40 verfügt über eine Timingsteuerung 32, einen Pegelschieber 34, eine Spannungsversorgung 36, einen Gatetreiber 12 und einen Datentreiber 16. Wenn die aktive Schicht des Schalt-TFT T_S und des Treiber-TFT T_D aus polykristallinem Silicium besteht, kann ein Teil der Schaltungseinheit 40 in der Anzeigetafel 10 ausgebildet werden. Der Gatetreiber 12 wird an einem ersten Rand der Anzeigetafel 10 angeordnet und mit den Gateleitungen 14 verbunden. Der Datentreiber 16 wird an einem zweiten Rand der Anzeigetafel 10 angrenzend an den ersten Rand angeordnet und mit den Datenleitungen 18 verbunden.
Die Timingsteuerung 32 verarbeitet die RGB-Daten und die Steuersignale, die vom externen Treibersystem übertragen werden und sie gibt Gate- und Datensteuersignale aus. Die Steuersignale beinhalten ein Vertikalsynchronisiersignal Vsync eines Rahmenkennungssignals, ein Horizontalsynchronisiersignal Hsync eines Zeilenkennungssignals, ein Datenaktiviersignal DE, das den Zeitpunkt zur Dateneingabe anzeigt, und ein Haupt-Taktsignal MCLK als Timingsynchronisiersignale. Die Timingsteuerung 32 führt eine Umordnung der RGB-Daten aus, und sie gibt die Daten-Steuersignale zum Ansteuern der Anzeigetafel 10 entsprechend den Timingsynchronisiersignalen an den Datentreiber 16 aus. Die Daten-Steuersignale beinhalten digitale RGB-Daten (R(0, N), G(0, N), B(0, N), ein Horizontalsynchronisiersignal Hsync, ein Horizontalzeile-Startsignal HST, das den Start der Eingabe der RGB-Daten in den Datentreiber 16 erzwingt, und eine Sourceimpuls-Taktsignal HCLK für ein Verschieben der Daten im Datentreiber 16. Darüber hinaus gibt die Timingsteuerung 32 die Gate-Steuersignale an den Gatetreiber 12 aus. Die Gate-Steuersignale beinhalten ein Vertikalsynchronisiersignal Vsync, ein Vertikalzeile-Startsignal VST, das den Start der Eingabe eines Gate-ein-Signals an den Gatetreiber 12 erzwingt, und ein Gate-Taktsignal VLCK zum sequenziellen Eingeben des Gate-ein-Signals in die jeweiligen Gateleitungen 14.
Die Spannungsversorgung 36 verfügt über einen Gatetreiberspannungs-Generator 36a, einen DC/DC(Gleichstrom/Gleichstrom)-Wandler 36b und einen Graupegelspannung-Generator 36c. Der Gatetreiberspannung-Generator 36a gibt eine Gate-ein-Spannung Von für das Gate-ein-Signal und eine Gate-aus-Spannung Voff für ein Gate-aus-Signal an den Gatetreiber 12 aus. Der DC/DC-Wandler 36b gibt eine Gleichspannung zum Ansteuern jedes Elements der Anzeigetafel 10 und der Schaltungseinheit 40 aus. Der Graupegelspannung-Generator 36c erzeugt eine Graupegelspannung und gibt sie an den Datentreiber 16 entsprechend der Bitzahl der RGB-Daten und einer von der externen Schaltung übertragenen Graupegel-Bezugsspannung aus.
Der Datentreiber 16 mit einem Daten-Schieberegister (nicht dargestellt) erzeugt durch Verschieben des Horizontalsynchronisiersignals Hsync und des Horizontalzeile-Startsignals HST mittels des Sourceimpuls-Taktsignals HCLK ein Latch-Taktsignal, und er wählt eine einschlägige Graupegelspannung durch Abtasten der digitalen RGB-Daten für jede Datenleitung 16 entsprechend dem Latch-Taktsignal aus. Der Gatetreiber 12 mit einem Gate-Schieberegister (nicht dargestellt) aktiviert die Gateleitungen 14 auf sequenzielle Weise durch Verschieben des vertikalen Synchronisiersignals Vsync und des Vertikallinie-Startsignals VST mittels des Gate-Taktsignals VCLK, und er gibt die Gate-ein-Spannung Von und die Gate-aus-Spannung Voff aus, wie sie vom Gatetreiberspannung-Generator 36a übertragen wird. Demgemäß legt jeder Schalt-TFT T_S die Graupegelspannung an den Flüssigkristallkondensator C_LC oder die Emissionsdiode D entsprechend einem Scansignal an, das die Gate-ein-Spannung Von und die Gate-aus-Spannung Voff enthält.
Obwohl es in der 1 nicht dargestellt ist, verfügen das Daten-Schieberegister und das Gate-Schieberegister über mehrere Schieberegister-TFTs, die aus polykristallinem Silicium bestehen. Das Source-Taktsignal HCLK und das Gate-Taktsignal VCLK, wie sie an die Schieberegister-TFTs angelegt werden, müssen einen Spannungshub über ungefähr 10 V aufweisen. Da die Schieberegister-TFTs unter Verwendung von polykristallinem Silicium in der Anzeigetafel 10 ausgebildet sind, können sie auf zuverlässige Weise mit einem Taktsignal mit einem Spannungshub über ungefähr 10 V arbeiten. Da jedoch ein von der Timingsteuerung 32 ausgegebenes Taktsignal einen Spannungshub von ungefähr 3,3 V aufweist, verfügt die Schaltungseinheit 40 über den Pegelschieber 34, der das Taktsignal so verstärkt, dass es einen Spannungshub über ungefähr 10 V aufweist.
Im Allgemeinen besteht der einen Spannungshub von ungefähr 3,3 V auf einen Spannungshub auf über ungefähr 10 V verstärkende Pegelschieber 34 aus einem integrierten Schaltkreis (IC), der auf einem Wafer (d. h. einkristallinem Silicium) ausgebildet ist. Dies, da die erforderliche Ladungsträger-Beweglichkeit nicht erzielt werden kann, wenn der Pegelschieber 34 unter Verwendung von polykristallinem Silicium in der Anzeigetafel 10 ausgebildet wird. Darüber hinaus ist es selbst dann, wenn der Pegelschieber 34 aus einem IC besteht, schwierig, den Pegelschieber 34 mit einem Spannungspegel über ungefähr 10 V um die anderen Elemente in einen einzelnen Chip zu kombinieren. Demgemäß ist für den Pegelschieber 34 ein zusätzlicher Chip erforderlich, und dieser zusätzliche Chip mit dem Pegelschieber 34 wird auf einer gedruckten Leiterplatte (PCB) 40 hergestellt. Die PCB 40 wird über eine flexible gedruckte Leiterplatte (F-PCB) 50 mit der Anzeigetafel 10 verbunden.
Die Timingsteuerung 32 kann in der Anzeigetafel 10 ausgebildet werden. Wenn die Timingssteuerung 32 in der Anzeigetafel 10 ausgebildet wird, ist jedoch die Ansteuerungszuverlässigkeit verringert und das Schaltungsdesign wird kompliziert, da alle Taktsignale von der Anzeigetafel 10 ausgegeben werden, durch den Pegelschieber 34 verstärkt werden und wieder in die Anzeigetafel 10 eingegeben werden.
Andererseits kann an Stelle des Datentreibers 16 ein Multiplexer (MUX) in der Anzeigetafel 10 ausgebildet werden, wie in der 3 dargestellt ist.
Die 3 ist ein schematisches Blockdiagramm zum Veranschaulichen einer anderen Aktivmatrix-Anzeigetafel gemäß der einschlägigen Technik mit einem Multiplexer MUX und einer mit der Anzeigetafel verbundenen Schaltungseinheit. In der 3 sind dieselben Elemente wie in der 1 mit densel ben Bezugszahlen gekennzeichnet, und Beschreibungen werden der Einfachheit halber weggelassen.
Ein MUX kombiniert mehrere Datenströme in ein Signal, oder umgekehrt. In der 3 verfügt ein MUX 60 über ein Eingangs-Ausgangsverhältnis von 1:3. Der MUX 60 ist an Stelle eines Datentreibers 16 in einer Anzeigetafel 10 ausgebildet und er verfügt über eine Anzahl von Datenleitungen 18 als Ausgangsanschlüssen. Der Datentreiber 16 außerhalb der Anzeigetafel 10 ist über eine Anzahl von Eingangsanschlüssen 62 mit dem MUX 60 verbunden. Von einer Timingsteuerung 32 ausgegebene Signale beinhalten ein MUX-Taktsignal zum Ansteuern des MUX 60. Die Timingssteuerung 32, ein Pegelschieber 34 und eine Spannungsversorgung 34 sind auf einer zusätzlichen gedruckten Leiterplatte (PCB) 40 ausgebildet. Die PCB 40 ist über eine flexible gedruckte Leiterplatte (F-PCB) 50 mit dem aus einem integrierten Schaltkreis (IC) bestehenden Datentreiber 16 mit der Anzeigetafel 10 verbunden.
Der MUX 60 in der Anzeigetafel 10 verfügt über eine Anzahl von MUX-Dünnschichttransistoren (TFTs). Die 4 ist ein schematisches Schaltbild zum Veranschaulichen des MUX der 3. Die 5 ist ein Timingdiagramm zum Veranschaulichen des Verlaufs eines MUX-Taktsignals des MUX der 4 während eines Rahmens. In den 4 und 5 ist die Anzahl der MUX-TFTs des MUX 60 der Zweckdienlichkeit der Beschreibung halber aus einem TFTtyp gebildet (d. h. einem positiven Metall-Oxid-Silicium(PMOS)-TFT).
Wie es in den 4 und 5 dargestellt ist, ist, wenn das Eingangs- und Ausgangsverhältnis 1:3 beträgt, einer der Eingangsanschlüsse 62 (in der 3 dargestellt) mit jeder Sourceelektrode von drei MUX-TFTs 64 verbunden, und jede Drainelektrode von drei MUX-TFTs 64 ist mit der jeweiligen Datenleitung 18 verbunden. Drei MUX-Taktsignale Φ1, Φ2 und Φ3 werden sequenziell in die drei Gateelektroden der drei MUS-TFTs 64 eingegeben. Wenn einer der Eingangsanschlüsse 62 (in der 3 dargestellt) eine erste Graupegelspannung Da ausgibt, wird diese erste Graupegelspannung Da an die drei Sourceelektroden der drei MUX-TFTs Ta-1, Ta-2 und Ta-3 übertragen. An drei Gateelektroden der drei MUX-TFTs Ta-1, Ta-2 und Ta-3 werden das erste, das zweite und das dritte MUS-Taktsignal Φ1, Φ2 und Φ3 sequenziell eingegeben. Darüber hinaus sind drei Drainelektroden der drei MUX-TFTs Ta-1, Ta-2 und Ta-3 mit einer ersten, einer zweiten und einer dritten Datenleitung La-1, La-2 und La-3 verbunden. In ähnlicher Weise gelten diese Bedingungen für die anderen Graupegelspannungen Db und Dc der anderen Eingangsanschlüsse.
Daher werden, wie es in der 5 dargestellt ist, während an einer n-ten Gateleitung Gn ein Scansignal eingegeben wird, die erste, die zweite und die dritte Graupegelspannung Da, Db und Dc mittels des ersten MUX-Taktsignals Φ1 von der ersten, der vierten bzw. der siebten Datenleitung La-1, Lb-1 bzw. Lc-1 ausgegeben. Die erste, die zweite und die dritte Graupegelspannung Da, Db und Dc werden sequenziell mittels des zweiten MUX-Taktsignals Φ2 von der zweiten, fünften bzw. achten Datenleitung La-2, Lb-2 bzw. Lc-2 ausgegeben, und sie werden mittels des dritten MUX-Taktsignals Φ3 von der dritten, sechsten bzw. neunten Datenleitung La-3, Lb-3 bzw. Lc-3 ausgegeben. Diese Operationen werden wiederholt, während das Kennsignal sequenziell von der n-ten Gateleitung Gn bis zu einer m-ten Gateleitung Gm durchgescannt wird, um dadurch ein Bild für einen Rahmen anzuzeigen.
Die Anzahl der ICs für den Datentreiber 16 (in der 3 dargestellt) und die Anzahl der Eingangsanschlüsse 62 (in der 3 dargestellt) des Datentreibers 16 können dadurch verringert werden, dass der MUX 60 innerhalb der Anzeigetafel 10 (in der 3 dargestellt) ausgebildet wird. Die MUS-Taktsignal Φ1, Φ2 und Φ3 werden von der Timingsteuerung 32 (in der 3 dargestellt) ausgegeben. Da die Timingsteuerung 32 und der Datentreiber 16 an der Außenseite der Anzeigetafel 10 angeordnet sind, muss eine Anzahl von Signalen, wie sie von der Timingsteuerung 32 an den Datentreiber 16 übertragen wird, nicht verstärkt werden. Demgemäß werden Daten-Steuersignale direkt von der Timingsteuerung 32 an den Datentreiber 16 übertragen, abweichend von der in der 1 dargestellten Schaltungseinheit.
Da jedoch der MUX 60 mit einer Anzahl von MUX-TFTs 62 aus polykristallinem Silicium auf der Anzeigetafel 10 ausgebildet ist, müssen die an die mehreren MUX-TFTs 62 übertragenen MUX-Taktsignale über einen Spannungshub über ungefähr 10 V, z. B. von ungefähr 18 V, verfügen. Daher sollten die von der Timingsteuerung 32 ausgegebenen ursprünglichen MUX-Taktsignale durch den Pegelschieber 34 so verstärkt werden, dass sie einen Spannungshub über ungefähr 10 V aufweisen.
Es ist schwierig, den Pegelschieber 34 auf der Anzeigetafel 10 herzustellen. Außerdem besteht der Pegelschieber im Allgemeinen aus einem zusätzlichen IC auf der PCB 50 außerhalb der Anzeigetafel 10, um über die erforderliche Ladungsträger-Beweglichkeit zu verfügen. Jedoch macht diese Struktur die Schaltungseinheit außerhalb der Anzeigetafel 10 kompliziert und groß. Demgemäß ist es schwierig, eine derartige Struktur bei einem Modul kleiner Abmessungen anzuwenden, wie bei einem persönlichen digitalen Assistenten (PDA) und einem Mobiltelefon. Um die externe Schaltungseinheit bei einem Modul kleiner Abmessungen anzuwenden, muss sie klein und vereinfacht sein, so dass die externe Schaltungseinheit in einem einzelnen Halbleiterchip ausgebildet werden kann. Da jedoch der Schaltungseinheit im Stand der Technik im zusätzlichen Chip ausgebildet ist, wird das Design der Schaltungseinheit außerhalb der Anzeigetafel kompliziert und das Dis play wird groß.
US 6,392,628 B1 beschreibt eine Schaltungsanordnung für ein LCD-Panel mit einer Timing-Steuerung, jeweils einem ersten Pegelschieber zum Anpassen des Gatesteuersignals und des Datensteuersignals, jeweils einem zweiten Pegelschieber zum Verstärken des Gatesteuersignals und des Datensteuersignals und mit einer Vielzahl von Gateleitungen und Datenleitungen, die einander schneiden. Ein Gatetreiber ist mit den Gateleitungen verbunden, um ein Scansignal entsprechend dem vom Pegelschieber verstärkten Signal auszugeben. Die Datenleitungen werden von einem Datentreiber angesteuert, der eine Graupegelspannung entsprechend dem Datensteuersignal ausgibt, das von den jeweils zweiten Pegelschiebern verstärkt ist.
US 2002/0084963 A1 beschreibt ein Aktivmatrix LCD-Panel mit einem Gatetreiber und einem Datentreiber, bei dem Pegelschieber verwendet werden, um von einer Zeitsteuerung ausgegebene Steuersignale zu verstärken.
US 2002/0080108 A1 beschreibt ein LCD-Panel mit einem auf dem Panel integrierten Gatetreiber, wobei eine Gateleitungssteuereinheit einen ersten Pegelschieber, einen zweiten Pegelschieber und einen Multiplexer enthält, wobei der erste Pegelschieber von der Gateleitungssteuereinheit gesteuert wird. Der zweite Pegelschieber wird ebenso von der Gateleitungssteuereinheit gesteuert.
Der Artikel "Low-Power Integrated Circuit Technologies Using Low Temperature Poly-Si TFTs for Mobile Device Application" beschreibt 2,2 Inch diagonal TFT transflective LCD, wobei ein Gatetreiber auf dem Glassubstrat integriert ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß ist die Erfindung auf ein Flachdisplay zur Anwendung bei einem kleinen Modul gerichtet, das eines oder mehrere der Probleme auf Grund von Beschränkungen und Nachteilen in der einschlägigen Technik im Wesentlichen überwindet.
Eine andere Aufgabe der Erfindung ist es, ein Flachdisplay zur Anwendung bei einem kleinen Modul zu schaffen, das zuverlässiger arbeitet und bei einem Modul kleiner Abmessungen angewandt werden kann.
Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst.
Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt, und sie gehen teilweise aus der Beschreibung hervor, oder sie ergeben sich beim Ausüben der Erfindung. Die Ziele und andere Vorteile der Erfindung werden durch die Struktur realisiert und erreicht, wie sie insbesondere in der schriftlichen Beschreibung und den zugehörigen Ansprüchen sowie den beigefügten Zeichnungen dargelegt ist.
Gemäß einer anderen Erscheinungsform der Erfindung ist ein Gate-Pegelschieber eines Flachdisplays, der durch eine positive und eine negative Versorgungsspannung sowie ein positi ves und ein negatives Multiplexer-Eingangstaktsignal angesteuert wird mit Folgendem versehen: einem ersten Schaltteil zum Empfangen des positiven Multiplexer-Eingangstaktsignals und der negativen Versorgungsspannung und zum Ausgeben einer ersten Ausgangsspannung; ein zweites Schaltteil zum Empfangen des negativen Multiplexer-Eingangstaktsignals und der positiven Versorgungsspannung und zum Ausgeben einer zweiten Ausgangsspannung; einem dritten Schaltteil zum Empfangen der ersten Ausgangsspannung und zum Ausgeben einer dritten Ausgangsspannung; und einem vierten Schaltteil zum Empfangen der dritten Ausgangsspannung und zum Ausgeben einer vierten Ausgangsspannung, die im Wesentlichen mit der negativen Versorgungsspannung übereinstimmt, wobei der Absolutwert der dritten Ausgangsspannung größer als der der vierten Ausgangsspannung ist.
Gemäß einer weiteren Erscheinungsform der Erfindung umfasst ein Verfahren zum Ansteuern eines Gate-Pegelschiebers eines Flachdisplays, der durch eine positive und eine negative Versorgungsspannung sowie ein positives und ein negatives Multiplexer-Eingangstaktsignal angesteuert wird, Folgendes: Empfangen des positiven Multiplexer-Eingangstaktsignals und der negativen Versorgungsspannung in einem ersten Schaltteil und zum Ausgeben einer ersten Ausgangsspannung; Empfangen des negativen Multiplexer-Eingangstaktsignals und der positiven Versorgungsspannung in einem zweiten Schaltteil und zum Ausgeben einer zweiten Ausgangsspannung; Empfangen der ersten Ausgangsspannung in einem dritten Schaltteil und Ausgeben einer dritten Ausgangsspannung; und Ausgeben einer vierten Ausgangsspannung, die im Wesentlichen mit der negativen Versorgungsspannung übereinstimmt, in einem vierten Schaltteil nach dem Empfangen der dritten Ausgangsspannung, wobei der Absolutwert der dritten Ausgangsspannung größer als der der vierten Ausgangsspannung ist.
Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd sind und dazu vorgesehen sind, für eine weitere Erläuterung der beanspruchten Erfindung zu sorgen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die beigefügten Zeichnungen, die eingeschlossen sind, um für ein weiteres Verständnis der Erfindung zu sorgen, und die in diese Anmeldung eingeschlossen sind und einen Teil derselben bilden, veranschaulichen Ausführungsformen der Erfindung und dienen gemeinsam mit der Beschreibung dazu, das Prinzip der Erfindung zu erläutern.
In den Zeichnungen ist Folgendes dargestellt.
1 ist ein schematisches Blockdiagramm zum Veranschaulichen eines Flachdisplays gemäß der einschlägigen Technik mit einer Aktivmatrix-Anzeigetafel und einer Schaltungseinheit;
2A ist ein schematisches Diagramm zum Veranschaulichen eines Pixelbereichs für den Fall, dass eine Anzeigetafel für ein Flüssigkristalldisplay (LCD) dient;
2B ist ein schematisches Diagramm zum Veranschaulichen eines Pixelbereichs für den Fall, dass eine Anzeigetafel für ein organisches Elektrolumineszenzdisplay (ELD) dient;
3 ist ein schematisches Blockdiagramm zum Veranschaulichen eines anderen Flachdisplays gemäß der einschlägigen Technik mit einer Aktivmatrix-Anzeigetafel mit einem MUX und einer Schaltungseinheit;
4 ist ein schematisches Schaltbild zum Veranschaulichen des MUX der 3;
5 ist ein Timingdiagramm zum Veranschaulichen des Verlaufs eines MUX-Taktsignals der 4 während eines Rahmens;
6 ist ein schematisches Blockdiagramm eines Flachdisplays gemäß einer ersten Ausführungsform der Erfindung;
7A ist ein schematisches Diagramm zum Veranschaulichen eines Pixelbereichs für den Fall, dass eine Anzeigetafel für ein Flüssigkristalldisplay (LCD) dient;
7B ist ein schematisches Diagramm zum Veranschaulichen eines Pixelbereichs für den Fall, dass eine Anzeigetafel für ein organisches Elektrolumineszenzdisplay (ELD) dient;
8 ist ein schematisches Blockdiagramm eines Flachdisplays gemäß einer zweiten Ausführungform der Erfindung;
9 ist ein schematisches Blockdiagramm zum Veranschaulichen eines zweiten Pegelschiebers und eines Multiplexers der 8;
10 ist eine schematische Ansicht zum Veranschaulichen eines Eingangs-Taktsignals und eines Ausgangsimpulses eines Unter-Pegelschiebers des zweiten Pegelschiebers der Erfindung;
11 ist ein schematisches Blockdiagramm zum Veranschaulichen eines zweiten Pegelschiebers gemäß einer anderen Ausführungsform der Erfindung;
12 ist ein schematisches Timingdiagramm zum Veranschau lichen von Eingangs- und Ausgangs-Multiplexer-Taktsignalen während eines Rahmens gemäß der zweiten Ausführungsform der 8;
13 ist ein schematisches Schaltbild zum Veranschaulichen eines UnterPegelschiebers eines zweiten Pegelschiebers, de sowohl bei der ersten als auch der zweiten Ausführungsform der Erfindung anwendbar ist; und
14A und 14B sind schematische Blockdiagramme zum Veranschaulichen anderer Konfigurationen einer zweiten Pegelschiebers und eines Multiplexers gemäß der zweiten Ausführungsform der Erfindung.
DETAILLIERTE BESCHREIBUNG DER VERANSCHAULICHTEN AUSFÜHRUNGS-FORMEN
Nun wird detailliert auf die veranschaulichten Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele veranschaulicht sind. Wo immer es möglich ist, sind in allen Zeichnungen dieselben Bezugszahlen dazu verwendet, dieselben oder ähnliche Teile zu kennzeichnen.
Ein erfindungsgemäßes Flachdisplay (FPD = flat Panel display) verfügt über einen ersten Pegelschieber, um als Erstes ein von einer Timingsteuerung ausgegebenes Taktsignal zu verstärken, und einen zweiten Pegelschieber, um als Zweites das durch den ersten Pegelschieber verstärkte Taktsignal zu verstärken. Der erste Pegelschieber ist außerhalb einer Anzeigetafel angeordnet, und der zweite Pegelschieber ist in der Anzeigetafel ausgebildet. Darüber hinaus kann das Flachdisplay bei einem Modul kleiner Abmessungen verwendet werden, da der erste Pegelschieber und die Timingsteuerung in einem einzelnen Chip ausgebildet werden können.
Die 6 ist ein schematisches Blockdiagramm eines Flachdisplays gemäß einer ersten Ausführungsform der Erfindung.
In der 6 verfügt eine Anzeigetafel 110 über ein erstes und ein zweites Substrat (nicht dargestellt), die einander zugewandt sind. Zwischen dem ersten und dem zweiten Substrat sind eine Vielzahl von zueinander parallelen Gateleitungen 114 und eine Vielzahl von zueinander parallelen Datenleitungen 118 angeordnet. Die Vielzahl der Gateleitungen 114 schneidet die Vielzahl der Datenleitungen 118, um dadurch eine Vielzahl von Pixelbereichen P in einer Matrix zu bilden.
Die 7A und 7B sind schematische Diagramme zum Veranschaulichen eines Pixelbereichs, wenn eine Anzeigetafel eine Flüssigkristalltafel für ein Flüssigkristalldisplay (LCD) bzw. eine organische Elektrolumineszenztafel für ein organisches Elektrolumineszenzdisplay (ELD) ist.
Wie es in der 7A dargestellt ist, ist die Anzeigetafel 110 eine Flüssigkristalltafel für ein LCD und jeder Pixelbereich P verfügt über einen schaltenden Dünnschichttransistor (TFT) T_S als Schaltelement, einen Flüssigkristallkondensator C_LC und einen Speicherkondensator C_ST. Der Flüssigkristallkondensator C_LC verfügt über eine Pixelelektrode und eine gemeinsame Elektrode, die einander zugewandt sind, und eine zwischen die Pixelelektrode und die gemeinsame Elektrode eingefügte Flüssigkristallschicht. Der TFT T_S verfügt über eine mit der Gateleitung 114 verbundene Elektrode, eine mit der Datenleitung 118 verbundene Drainelektrode, eine mit der Pixelelektrode verbundene Sourceelektrode, eine aktive Schicht, die einen Pfad für Elektronen und Löcher bildet, und eine ohmsche Kontaktschicht. Der Speicherkondensator C_ST ist parallel zum Flüssigkristallkondensator C_LC geschaltet, um ein Problem mit einer parasitären Kapazität zu lösen, das sich aus dem Pixeldesign ergibt.
Wie es in der 7B dargestellt ist, ist die Anzeigetafel eine organische Elektrolumineszenztafel für ein organisches ELD, und jeder Pixelbereich P über einen Schalt-TFT T_S, einen Treiber-TFT T_D, eine Emissionsdiode D und einen Speicherkondensator C_ST. Die Emissionsdiode D verfügt über eine Anode und eine Kathode, die einander zugewandt sind, und eine zwischen die Anode und die Kathode eingefügte organische Emissionsschicht. Der Schalt-TFT T_S verfügt über eine mit einer Gateleitung 114 verbundene Gateelektrode, eine mit einer Datenleitung 118 verbundene Drainelektrode, eine mit einer Gateelektrode des Treiber-TFT T_D verbundene Sourceelektrode, eine aktive Schicht und eine ohmsche Kontaktschicht. Der Speicherkondensator C_ST ist mit der Gateelektrode und einer Drainelektrode des Treiber-TFT T_D verbunden.
Es wird erneut auf die 6 Bezug genommen, gemäß der ein Gatetreiber 112 mit einem Ende der Vielzahl von Gateleitungen verbunden ist und er an einem ersten Umfangsabschnitt der Anzeigetafel 110 angeordnet ist. Der Gatetreiber 112 gibt sequenziell ein Scansignal aus, das den Schalt-TFT TS für jede Gateleitung 114 einschaltet. Ein Datentreiber 116 ist mit einem Ende der Vielzahl von Datenleitungen 118 verbunden, und er ist an einem Umfangsabschnitt der Anzeigetafel 110 angrenzend an den ersten Umfangsabschnitt angeordnet. Der Datentreiber 116 gibt eine Graupegelspannung aus. Demgemäß wirkt der Schalt-TFT T_S als Schalter, so dass er entsprechend dem Scansignal ein-/ausgeschaltet wird und die Graupegelspannung an den Flüssigkristallkondensator T_LC oder die Emissionsdiode D anlegt.
Das Flachdisplay verfügt über eine Timingsteuerung 132 und eine Spannungsversorgung 136. Die Timingsteuerung 132 verar beitet die RGB-Daten und die Steuersignale, die vom externen Treibersystem übertragen werden und sie gibt Gate- und Datensteuersignale aus zum Ansteuern der Anzeigetafel 110. Die Steuersignale beinhalten ein Vertikalsynchronisiersignal Vsync eines Rahmenkennungssignals, ein Horizontalsynchronisiersignal Hsync eines Zeilenkennungssignals, ein Datenaktiviersignal DE, das den Zeitpunkt zur Dateneingabe anzeigt, und ein Haupt-Taktsignal MCLK als Timingsynchronisiersignale. Die Timingsteuerung 132 führt eine Umordnung der RGB-Daten aus, und sie gibt die Daten-Steuersignale zum Ansteuern der Anzeigetafel 110 entsprechend den Timingsynchronisiersignalen an den Datentreiber 116 aus. Die Daten-Steuersignale beinhalten digitale RGB-Daten (R(0, N), G(0, N), B(0, N), ein Horizontalsynchronisiersignal Hsync, ein Horizontalzeile-Startsignal HST, das den Start der Eingabe der RGB-Daten in den Datentreiber 116 erzwingt, und eine Sourceimpuls-Taktsignal HCLK für ein Verschieben der Daten im Datentreiber 116. Darüber hinaus gibt die Timingsteuerung 132 die Gate-Steuersignale an den Gatetreiber 112 aus. Die Gate-Steuersignale beinhalten ein Vertikalsynchronisiersignal Vsync, ein Vertikalzeile-Startsignal VST, das den Start der Eingabe eines Gate-ein-Signals an den Gatetreiber 112 erzwingt, und ein Gate-Taktsignal VLCK zum sequenziellen Eingeben des Gate-ein-Signals in die jeweiligen Gateleitungen 114.
Die Spannungsversorgung 136 verfügt über einen Gatetreiberspannungs-Generator 136a, einen DC/DC(Gleichstrom/Gleichstrom)-Wandler 136b und einen Graupegelspannung-Generator 136c. Der Gatetreiberspannung-Generator 136a gibt eine Gate-ein-Spannung Von für das Gate-ein-Signal und eine Gate-aus-Spannung Voff für ein Gate-aus-Signal an den Gatetreiber 112 aus. Der DC/DC-Wandler 136b gibt eine Gleichspannung zum Ansteuern jedes Elements der Anzeigetafel 110 und der Schaltungseinheit 40 aus. Der Graupegelspannung-Generator 136c erzeugt eine Graupegelspannung und gibt sie an den Datentreiber 116 entsprechend der Bitzahl der RGB-Daten und einer von der externen Schaltung übertragenen Graupegel-Bezugsspannung aus.
Der Datentreiber 116 mit einem Daten-Schieberegister (nicht dargestellt) erzeugt durch Verschieben des Horizontalsynchronisiersignals Hsync und des Horizontalzeile-Startsignals HST mittels des Sourceimpuls-Taktsignals HCLK ein Latch-Taktsignal, und er wählt eine einschlägige Graupegelspannung durch Abtasten der digitalen RGB-Daten für jede Datenleitung 116 entsprechend dem Latch-Taktsignal aus. Der Gatetreiber 112 mit einem Gate-Schieberegister (nicht dargestellt) aktiviert die Gateleitungen 114 auf sequenzielle Weise durch Verschieben des vertikalen Synchronisiersignals Vsync und des Vertikallinie-Startsignals VST mittels des Gate-Taktsignals VCLK, und er gibt die Gate-ein-Spannung Von und die Gate-aus-Spannung Voff aus, wie sie vom Gatetreiberspannung-Generator 136a übertragen wird.
Der Gatetreiber 112 und der Datentreiber 116 sind in der Anzeigetafel 110 ausgebildet. Das Gate- und das Daten-Schieberegister des Gatetreibers 112 und des Datentreibers 116 beinhalten mehrere aus polykristallinem Silicium hergestellte Schieberegister-TFTs. Um die mehreren Schieberegister-TFTs zuverlässig anzusteuern, müssen das Gate-Taktsignal VCLK und das Sourceimpuls-Taktsignal HCLK, wie sie an sie angelegt werden, einen Spannungshub über mehr als ungefähr 10 V verfügen. Jedoch verfügt das von der Timingsteuerung 132 ausgegebene Taktsignal über einen Spannungshub von ungefähr 3,3 V. Daher sind der erste und der zweite Pegelschieber 134 und 200 für das Flachdisplay vorhanden, um dieses Problem zu lösen. Der erste Pegelschieber 134 ist außerhalb der Anzeigetafel 110 angeordnet, um einen Halbleiterchip zu bilden, während der zweite Pegelschieber 200 mit mehreren TFTs aus polykristallinem Silicium auf der Anzeigetafel 110 angeordnet ist. Das Gate-Taktsignal VCLK und das Sourceimpuls-Taktsignal HCLK, wie sie von der Timingsteuerung 132 ausgegeben werden, werden als Erstes durch den ersten Pegelschieber 134 so verstärkt, dass sie einen ersten Spannungshub von weniger als ungefähr 10 V aufweisen. Das Gate-Taktsignal VCLK und das Sourceimpuls-Taktsignal HCLK, die durch den ersten Pegelschieber 134 verstärkt wurden, werden im zweiten Pegelschieber 200 so verstärkt, dass sie einen zweiten Spannungshub über ungefähr 10 V aufweisen. Demgemäß werden das Gate-Taktsignal VCLK und das Sourceimpuls-Taktsignal HCLK nach Verstärkung durch den zweiten Pegelschieber 200 an den Gatetreiber 112 bzw. den Datentreiber 116 ausgegeben. Der zweite Pegelschieber 200 verfügt über einen Gate-Pegelschieber (nicht dargestellt) zum verstärken des Gate-Taktsignals VCLK sowie einen Daten-Pegelschieber (nicht dargestellt) zum Verstärken des Sourceimpuls-Taktsignals HCLK.
Die Spannungsversorgung 136 mit dem DC/DC-Wandler 136b ist auf einer gedruckten Leiterplatte (PCB) 140 ausgebildet, und ein einzelner Halbleiterchip mit dem ersten Pegelschieber 134 und der Timingsteuerung 132 ist auf einer flexiblen gedruckten Leiterplatte (F-PCB) 150 ausgebildet, die den PCB 1 140 und die Anzeigetafel 110 verbindet. Die Anzeigetafel 110 verfügt über den Gatetreiber 112, den Datentreiber 116 und den zweiten Pegelschieber 200.
Da der erste Pegelschieber 134 den Spannungshub von ungefähr 3,3 V bis auf weniger als ungefähr 10 V verschiebt, können er und die Timingsteuerung 132 in einem einzelnen Halbleiterchip ausgebildet werden, ohne dass es zu einem Designproblem kommt. Darüber hinaus kann der zweite Pegelschieber 200 gleichzeitig während des Herstellprozesses der Anzeigetafel 110 in dieser ausgebildet werden. Demgemäß kann die Schaltungseinheit außerhalb der Anzeigetafel 110 vereinfacht werden.
Das erfindungsgemäße Flachdisplay kann bei einer Struktur angewandt werden, bei der ein Multiplexer (MUX) in einer Anzeigetafel ausgebildet ist.
Die 8 ist ein schematisches Blockdiagramm eines Flachdisplays gemäß einer zweiten Ausführungsform der Erfindung. In der 8 sind Elemente mit denselben Funktionen wie denen in der 6 mit denselben Zahlen gekennzeichnet, und Beschreibungen zu den Elementen werden der Einfachheit halber weggelassen.
In der 8 ist ein mit einem Ende einer Anzahl von Datenleitungen 118 verbundener Multiplexer (MUX) 160 in einer Anzeigetafel 110 ausgebildet. Der Datentreiber 116 ist außerhalb der Anzeigetafel 110 angeordnet und über eine Anzahl von Eingangsanschlüssen 162 mit dem Multiplexer 160 verbunden. Eine Spannungsversorgung 136 mit einem DC/DC-Wandler 136b ist auf einer gedruckten Leiterplatte (PCB) 140 ausgebildet. Eine Timingsteuerung 132, ein erster Pegelschieber 134 und der Datentreiber 116 sind auf einer flexiblen gedruckten Leiterplatte (F-PCB) 150 ausgebildet, die die PCB 140 und die Anzeigetafel 110 verbindet. Da die Timingsteuerung 132 und der Datentreiber 116 außerhalb der Anzeigetafel 110 angeordnet sind, ist es nicht erforderlich, von der Timingsteuerung 132 zum Datentreiber 116 übertragene Signale zu verstärken. Demgemäß gibt die Timingsteuerung 132 die Signale direkt an den Datentreiber 116 aus.
Die Timingsteuerung 132 gibt auch ein Taktsignal mit einem Spannungshub von ungefähr 3,3 V zum Ansteuern des Multiplexers 160 aus. Das Taktsignal und ein Gate-Taktsignal VCLK werden durch den ersten und den zweiten Pegelschieber 134 und 200 so verstärkt, dass sie einen Spannungshub über unge fähr 10 V aufweisen, und sie werden an den Multiplexer 160 bzw. den Gatetreiber 112 übertragen. Der zweite Pegelschieber 200 verfügt über einen Gate-Pegelschieber (nicht dargestellt) zum Verstärken des Gate-Taktsignals VCLK sowie einen Multiplexer-Pegelschieber (nicht dargestellt) zum Verstärken des Taktsignals. Da der Gate-Pegelschieber und der Multiplexer-Pegelschieber mit Ausnahme eines Eingangs-Taktsignals über dieselbe Struktur verfügen, sind Beschreibungen zum Multiplexer-Pegelschieber gleich wie solche zum Gate-Pegelschieber. Darüber hinaus sind Beschreibungen für den Multiplexer-Pegelschieber gleich wie die für den Gate-Pegelschieber und den Daten-Pegelschieber des zweiten Pegelschiebers 200 der 6.
Der zweite Pegelschieber gibt unter Verwendung einer ersten und einer zweiten Gleichspannung und eines Paars von Taktsignalen ein Ausgangs-Taktsignal mit demselben Signalverlauf wie dem eines der Eingangs-Taktsignale aus. Die erste und die zweite Gleichspannung verfügen über eine Spannungsdifferenz von über ungefähr 10 V, und sie werden vom DC/DC-Wandler 136b geliefert. Das Paar von Taktsignalen verfügt über zueinander inverse Signalverläufe. Das Ausgangs-Taktsignal verfügt über einen Spannungshub von über ungefähr 10 V.
Die 9 ist ein schematisches Blockdiagramm zum Veranschaulichen eines zweiten Pegelschiebers 200 und eines Multiplexers 160 in der 8. Die 10 ist eine schematische Ansicht zum Veranschaulichen eines Eingangs-Taktsignals und eines Ausgangs-Taktsignals eines Unter-Pegelschiebers, der sowohl bei der ersten als auch der zweiten Ausführungsform anwendbar ist. Die 11 ist ein schematisches Blockdiagramm zum Veranschaulichen eines zweiten Pegelschiebers 200, der sowohl bei der ersten als auch der zweiten Ausführungsform der Erfindung anwendbar ist. Der Multiplexer kann aus mehreren Multiplexer-Dünnschichttransistoren (TFTs) be stehen. Die mehreren Multiplexer-TFTs können entweder vom n- oder vom p-Typ sein.
Es wird erneut auf die 8 bis 10 Bezug genommen, gemäß denen von einer Timingsteuerung 132 ausgegebene Taktsignale als Erstes durch einen ersten Pegelschieber 134 verstärkt werden, um ein positives und ein negatives Multiplexer-Eingangstaktsignal mit einem ersten Spannungshub von weniger als ungefähr 10 V zu bilden, und das positive und das negative Multiplexer-Eingangstaktsignal werden zweitens durch einen zweiten Pegelschieber 200 verstärkt, um ein Multiplexer-Ausgangstaktsignal mit einem zweiten Spannungshub von über ungefähr 10 V zu bilden. Das vom ersten Pegelschieber 134 verstärkte positive Multiplexer-Eingangstaktsignal ist als Φ + n gekennzeichnet, und das durch den zweiten Pegelschieber 200 verstärkte Multiplexer-Ausgangstaktsignal ist als Φn gekennzeichnet. Das positive und das negative Multiplexer-Eingangstaktsignal mit identischem Spannungshub und inversen Signalverläufen sind als Φ + n bzw. Φ – n gekennzeichnet. Der erste und der zweite Spannungshub sind als 10 Vp-p bzw. 10 Vp-p gekennzeichnet.
Wenn ein Multiplexer 160 über ein Eingangs/Ausgangs-Verhältnis von 1:3 verfügt, kann die Anzahl der Multiplexer-TFTs 164 dreimal so groß wie die der Eingangsanschlüsse 162 sein. Demgemäß ist ein Eingangsanschluss 162 mit drei Sourceelektroden von drei Multiplexer-TFTs Ta-1, Ta-2 und Ta-3 verbunden, und an den drei Sourceelektroden der drei Multiplexer-TFTs Ta-1, Ta-2 und Ta-3 wird eine von einem Eingangsanschluss 162 ausgegebene Graupegelspannung Da eingegeben. Drei Drainelektroden der drei Multiplexer-TFTs Ta-1, Ta-2 und Ta-3 sind mit drei Datenleitungen La-1, La-2 bzw. La-3 verbunden. Multiplexer-Ausgangstaktsignale Φ1, Φ2 und Φ3 werden sequenziell an jeweiligen drei Gateelektroden der drei Multiplexer-TFTs Ta-1, Ta-2 und Ta-3 eingegeben. Die selben Bedingungen werden für die von den Eingangsanschlüssen 162 ausgegebenen Graupegelspannungen Da, Db und Dc wiederholt. Wenn ein Scansignal an eine Gateleitung Gn angelegt wird, werden die Graupegelspannungen Da, Db und Dc entsprechend dem ersten Multiplexer-Ausgangstaktsignal Φ1 in die Datenleitungen La-1, Lb-1 bzw. Lc-1 eingegeben. In ähnlicher Weise werden die Graupegelspannungen Da, Db und Dc entsprechend dem zweiten Multiplexer-Ausgangstaktsignal Φ2 in die Datenleitungen La-2, Lb-2 bzw. Lc-2 eingegeben, und die Graupegelspannungen Da, Db und Dc werden entsprechend dem dritten Multiplexer-Ausgangstaktsignal Φ3 in die Datenleitungen La-3, Lb-3 bzw. Lc-3 eingegeben.
Das positive und das negative Multiplexer-Eingangstaktsignal Φ ± n weisen nach der Verstärkung durch den ersten Pegelschieber 134 einen ersten Spannungshub unter ungefähr 10 V auf, und das durch den zweiten Pegelschieber 200 verstärkte Multiplexer-Ausgangstaktsignal Φn verfügt über einen zweiten Spannungshub von über ungefähr 10 V, z. B. von ungefähr 18 V. Der zweite Pegelschieber 200 verfügt über einen ersten, einen zweiten und einen dritten Unter-Pegelschieber 200a, 200b und 200c. Der erste Unter-Pegelschieber 200a verstärkt das positive und das negative Multiplexer-Einangstaktsignal Φ ± 1, und er gibt das Multiplexer-Ausgangstaktsignal Φ1 mit dem zweiten Spannungshub aus. In ähnlicher Weise verstärkt der zweite Unter-Pegelschieber 200b das positive und das negative Multiplexer-Eingangstaktsignal Φ ± 2 und gibt das Multiplexer-Ausgangstaktsignal Φ2 mit dem zweiten Spannungshub aus, und der dritte Unter-Pegelschieber 200c verstärkt das positive und das negative Multiplexer-Eingangstaktsignal Φ ± 3 und gibt das Multiplexer-Ausgangstaktsignal Φ3 mit dem zweiten Spannungshub aus.
Bei dieser Ausführungsform ist das Eingangs/Ausgangs-Verhältnis 1:3, und die Anzahl der Multiplexer-Ausgangstaktsig nale ist 3. Alternativ kann die Anzahl der Unter-Pegelschieber proportional zur Anzahl der Multiplexer-Ausgangstaktsignale, entsprechend der Kapazität des Multiplexers, sein.
Das positive und das negative Multiplexer-Eingangstaktsignal Φ ± n, die durch den ersten Pegelschieber 134 verstärkt sind und in den zweiten Pegelschieber 200 eingegeben werden, bilden ein Paar von Signalen mit demselben Spannungshub und inversen Signalverläufen. Von der Timingsteuerung 132 kann ein Paar von Taktsignalen ausgegeben und dann durch den ersten Pegelschieber 134 verstärkt werden, um das positive und das negative Multiplexer-Eingangstaktsignal Φ ± n zu bilden. Andernfalls kann von der Timingsteuerung 132 nur ein einzelnes Taktsignal ausgegeben werden, das dann durch den ersten Pegelschieber 134 zum positiven Multiplexer-Eingangstaktsignal Φ + n verstärkt wird. Dieses positive Multiplexer-Eingangstaktsignal Φ + n wird durch einen Inverter zum negativen Multiplexer-Eingangstaktsignal Φ – n invertiert, und es wird dann in den zweiten Pegelschieber 200 eingegeben. Für diese Operation können, wie es in der 11 dargestellt ist, ein erster, ein zweiter und ein dritter Inverter 202a, 202b und 202c im ersten, zweiten und dritten Unter-Pegelschieber 200a, 200b bzw. 200c enthalten sein.
Die 12 ist ein schematisches Timingdiagramm zum Veranschaulichen der Multiplexer-Eingangs- und Ausgangstaktsignale während eines Rahmens entsprechend der zweiten Ausführungsform der Erfindung. Wie es in den 8, 9 und 12 dargestellt ist, werden, wenn an jede Gateleitung Gn bis Gm ein Scansignal ausgegeben wird, Multiplexer-Ausgangssignale Φ1, Φ2 und Φ3 sequenziell vom ersten, zweiten bzw. dritten Unter-Pegelschieber 200a, 200b bzw. 200c ausgegeben. Die Multiplexer-Ausgangstaktsignale Φ1, Φ2 und Φ3 mit einem Spannungshub von ungefähr 18 V werden unter Verwendung positiver und negativer Multiplexer-Eingangstaktsignale Φ ± 1, Φ ± 2 bzw. Φ ± 3 erzeugt. Ein Einheitsrahmen, wie er nach einem Satz von Scansignalen fertiggestellt ist, wird sequenziell an die Gateleitungen Gn bis Gm ausgegeben.
Die 13 ist ein schematisches Schaltbild zum Veranschaulichen eines Unter-Pegelschiebers eines zweiten Pegelschiebers, der sowohl bei der ersten als auch der zweiten Ausführungsform der Erfindung anwendbar ist. Zum Beispiel besteht der Unter-Pegelschieber aus Multiplexer-TFTs vom p-Typ.
In der 13 wird der Unter-Pegelschieber durch eine erste Gleichspannung Vss, eine zweite Gleichspannung Vneg und ein Paar eines positiven und eines negativen Multiplexer-Eingangstaktsignals Φ ± n angesteuert. Die erste und die zweite Gleichspannung Vss und Vneg werden von der Spannungsversorgung 136 (in der 8 dargestellt) geliefert. Wenn der Multiplexer 160 (in der 8 dargestellt) ein Eingangs/-Ausgangs-Verhältnis von 1:3 aufweist, verfügt der Unter-Pegelschieber über einen ersten bis achten Dünnschichttransistor (TFT) T₁ bis T₈ sowie einen ersten und einen zweiten Kondensator C₁ und C₂. Die erste und die zweite Gleichspannung Vss und Vneg verfügen über eine Spannungsdifferenz von über ungefähr 10 V. Zum Beispiel betragen die erste und die zweite Gleichspannung Vss und Vneg ungefähr 10 V bzw. ungefähr –8 V.
Der durch eine positive und eine negative Versorgungsspannung sowie ein positives und ein negatives Multiplexer-Eingangstaktsignal angesteuerte Unter-Pegelschieber kann über einen ersten Schaltteil zum Empfangen des positiven Multiplexer-Eingangstaktsignals und der negativen Versorgungsspannung und zum Ausgeben einer ersten Ausgangsspannung, einem zweiten Schaltungsteil zum Empfangen des negativen Multiplexer-Eingangstaktsignals und der positiven Versorgungsspannung und zum Ausgeben einer zweiten Ausgangsspannung, einen dritten Schaltungsteil zum Empfangen der ersten Ausgangsspannung zum Ausgeben einer dritten Ausgangsspannung, und einen vierten Schaltungsteil zum Empfangen der dritten Ausgangsspannung und zum Ausgeben einer vierten Ausgangsspannung, die in Wesentlichen der negativen Versorgungsspannung entspricht, verfügen. Der Absolutwert der dritten Ausgangsspannung ist größer als der der vierten Ausgangsspannung.
Die oben beschriebenen vier Schaltungsteile können aus TFTs und Kondensatoren bestehen, wie es in der 13 dargestellt ist. Jeder TFT verfügt über eine Gateelektrode, eine Sourceelektrode und eine Drainelektrode. Eine erste Gateelektrode und eine Drainelektrode des ersten TFT T₁ sind mit der zweiten Gleichspannung Vneg verbunden. Eine zweite Drainelektrode des zweiten TFT T₂ ist mit einer ersten Sourceelektrode des ersten TFT T₁ verbunden, und das positive Multiplexer-Eingangstaktsignal Φ + n wird an eine zweite Gateelektrode des zweiten TFT T₂ angelegt. Eine dritte Gateelektrode des dritten TFT T₃ ist mit einer zweiten Sourceelektrode des zweiten TFT T₂ über einen ersten Knoten N₁ verbunden, und eine dritte Drainelektrode des dritten TFT T₃ ist mit der ersten Sourceelektrode des ersten TFT T₁ und der zweiten Drainelektrode des zweiten TFT T₂ verbunden. Eine vierte Gateelektrode des vierten TFT T₄ ist mit einer dritten Sourceelektrode des dritten TFT T₃ über einen zweiten Knoten n₂ verbunden, und an eine vierte Drainelektrode des vierten TFT T₄ wird die zweite Gleichspannung Vneg angelegt. Eine fünfte Drainelektrode des fünften TFT T₅ ist mit dem ersten Knoten n₁ verbunden, und das negative Multiplexer-Eingangstaktsignal Φ – n wird an eine fünfte Gateelektrode des fünften TFT T₅ angelegt. Eine sechste Drainelektrode des sechsten TFT T₆ ist mit einer fünften Sourceelektrode des fünften TFT T₅ verbunden, und das negative Multiplexer-Eingangstaktsignal Φ – n wird an eine sechste Gateelektrode des sechsten TFT T₆ angelegt. Eine siebte Drainelektrode des siebten TFT T₇ ist mit einer sechsten Sourceelektrode des sechsten TFT T₆ verbunden. Das negative Multiplexer-Eingangstaktsignal Φ – n und die erste Gleichspannung Vss werden an die siebte Gateelektrode bzw. die siebte Sourceelektrode des siebten TFT T₇ angelegt. Eine achte Sourceelektrode des achten TFT T₈ ist mit der siebten Sourceelektrode des siebten TFT T₇ verbunden, und eine achte Drainelektrode des achten TFT T₈ ist über einen dritten Knoten n₃ mit der vierten Sourceelektrode des vierten TFT T₄ verbunden. Das negative Multiplexer-Eingangstaktsignal Φ – n und die erste Gleichspannung Vss werden an die achte Gateelektrode bzw. die achte Sourceelektrode des achten TFT T₈ angelegt. Zwischen dem ersten und dem zweiten Knoten n₁ und n₂ ist ein erster Kondensator C₁ angeordnet, und zwischen dem zweiten und dem dritten Knoten n₂ und n₃ ist ein zweiter Kondensator C₂ angeordnet. Der dritte Knoten n₃ fungiert als Ausgangsanschluss des Multiplexer-Eingangstaktsignals. Der erste bis achte TFT T₁ bis T₈ sind vom p-Typ, und sie weisen eine Schwellenspannung von ungefähr –3 V auf.
Die erste und die zweite Gleichspannung betragen ungefähr 10 V bzw. ungefähr –8 V. Das positive und das negative Multiplexer-Eingangstaktsignal Φ + n und Φ – n verfügen über einen Spannungshub von ungefähr 10 V und zueinander entgegengesetzte Signalverläufe. Demgemäß wird das negative Multiplexer-Eingangstaktsignal Φ – n hoch, wenn das positive Multiplexer-Eingangstaktsignal Φ + n niedrig wird, und umgekehrt. Wenn das positive Multiplexer-Eingangstaktsignal Φ + n niedrig ist und das negative Multiplexer-Eingangstaktsignal Φ – n hoch ist, werden der erste und der zweite TFT T₁ und T₂ eingeschaltet, und der fünfte bis achte TFT T₅ bis T₈ werden ausgeschaltet. Demgemäß wird das elektrische Potenzial am ersten Knoten n₁ ungefähr –8 V. Demgemäß wird der dritte TFT T₃ eingeschaltet und das elektrische Potenzial am zweiten Knoten n₂ wird ungefähr –8 V. Schließlich wird der vierte TFT T₄ eingeschaltet und der als Ausgangsanschluss des Unterpegelschiebers fungierende dritte Knoten n₃ gibt ein elektrisches Potenzial von ungefähr –8 V aus. Obwohl das elektrische Potenzial am ersten Knoten n₁ wegen der Schwellenspannungen des ersten und des zweiten TFT T₁ und T₂ etwas ansteigt, wird das elektrische Potenzial des zweiten Knotens n₂ durch Spannungsanhebung entsprechend dem Verhältnis des ersten Kondensators C₁ zum zweiten Kondensator C₂ kompensiert, so dass der vierte TFT T₄ eingeschaltet werden kann. Sequenziell wird, wenn das positive Multiplexer-Eingangstaktsignal Φ + n hoch ist und das negative Multiplexer-Eingangstaktsignal Φ – n niedrig ist, der zweite TFT T₂ ausgeschaltet und der fünfte bis siebte TFT T₅ bis T₇ werden ausgeschaltet. So wird das elektrische Potenzial am ersten Knoten n₁ ungefähr 10 V. Demgemäß wird der dritte TFT T₃ ausgeschaltet und das elektrische Potenzial am zweiten Knoten n₂ wird ungefähr 10 V. Schließlich wird der vierte TFT T₄ eingeschaltet und der als Ausgangsanschluss des Unter-Pegelschiebers fungierende dritte Knoten n₃ gibt ein elektrisches Potenzial von ungefähr 10 V aus. Daher wird vom Unter-Pegelschieber ein Multiplexer-Ausgangstaktsignal Φn ausgegeben, das denselben Signalverlauf wie das positive Multiplexer-Eingangstaktsignal Φ + n und einen Spannungshub von ungefähr 18 V aufweist.
Das Schaltbild der 13 ist auch beim ersten bis dritten Unter-Pegelschieber 200a bis 200c des zweiten Pegelschiebers 200 anwendbar. Darüber hinaus können die Pegelschieber und der Multiplexer aus TFTs vom n-Typ bestehen, wobei die Taktsignalen den inversen Signalverlauf aufweisen.
Die 14A und 14B sind schematische Blockdiagramme zum Veranschaulichen anderer Konfigurationen eines zweiten Pegelschiebers und eines Multiplexers gemäß der zweiten Aus führungsform der Erfindung. Wenn in den 14A und 148 die Last an einem Multiplexer 160 hoch ist, können Multiplexer-Ausgangstaktsignale mit einem Spannungshub von ungefähr 18 V von zwei oder drei zweiten Pegelschiebern 200 geliefert werden.
Demgemäß verfügt ein Flachdisplay über einen ersten Pegelschieber außerhalb einer Anzeigetafel sowie einem zweiten Pegelschieber auf der Anzeigetafel. Der erste Pegelschieber verstärkt ein Taktsignal auf ein Multiplexer-Eingangstaktsignal mit einem Spannungshub unter ungefähr 10 V, und der zweite Pegelschieber verstärkt das Multiplexer-Eingangstaktsignal auf ein Multiplexer-Ausgangstaktsignal mit einem Spannungshub über ungefähr 10 V. Da der erste Pegelschieber mit einer Timingsteuerung und den anderen Schaltungen in einem einzelnen Halbleiterchip ausgebildet ist, kann ein Flachdisplay bei einem Modul kleiner Abmessungen angewandt werden. Da der zweite Pegelschieber in der Anzeigetafel aus Dünnschichttransistoren vom p-Typ besteht, wird das Multiplexer-Eingangstaktsignal in zuverlässiger Weise zum Multiplexer-Ausgangstaktsignal verstärkt, so dass das Flachdisplay gemäß der Erfindung stark verbessert ist. Wenn das Flachdisplay über einen Multiplexer verfügt, wird mindestens ein Multiplexer-Taktsignal verwendet, und mindestens ein zweiter Pegelschieber kann so ausgebildet werden, dass er das mindestens eine Multiplexer-Taktsignal verstärkt. Als Anzeigetafel des Flachdisplays bei der Erfindung kann ein Flüssigkristalldisplay oder ein organisches Elektrolumineszenzdisplay verwendet werden.
Der Fachmann erkennt, dass am Flachdisplay für Anwendung bei einem kleinen Modul gemäß der Erfindung verschiedene Modifizierungen und Variationen vorgenommen werden können, ohne vom Grundgedanken oder Schutzumfang der Erfindungen abzuweichen. So soll die Erfindung die Modifizierungen und Varia tionen derselben abdecken, vorausgesetzt, dass sie in den Schutzumfang der beigefügten Ansprüche und ihrer Äquivalente fallen.

Claims

Flachdisplay mit einer Schaltungseinheit und einer Anzeigetafel, mit: – einem DC/DC-Wandler (136b) zum Liefern einer Gleichspannung; – einer mit dem DC/DC-Wandler (136b) verbundenen Timingsteuerung (132) zum Ausgeben eines Gate-Steuersignals und eines Daten-Steuersignals; – einem ersten Pegelschieber (134) in der Schaltungseinheit (150) zum Verstärken des Gate-Steuersignals und des Daten-Steuersignals von der Timingsteuerung; – einem zweiten Pegelschieber (200) in der Anzeigetafel (110) zum Verstärken des Gate-Steuersignals und des Daten-Steuersignals, die durch den ersten Pegelschieber (134) verstärkt wurden; – einer Vielzahl von Gateleitungen (114) und Datenleitungen (118), die einander schneiden; einem Gatetreiber (112), der mit einem ersten Ende jeder der Gateleitungen (114) verbunden ist und ein Scansignal entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Gate-Steuersignal ausgibt; und – einem Datentreiber (116), der mit einem zweiten Ende jeder der Datenleitungen (118) verbunden ist und eine Graupegelspannung entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Daten-Steuersignal ausgibt, wobei der zweite Pegelschieber (200) einen Gate-Pegelschieber enthält, der Folgendes aufweist: – einen ersten Dünnschichttransistor (T1) mit einer ersten Gateelektrode, einer ersten Sourceelektrode und einer ersten Drainelektrode, wobei die erste Gateelektrode und die erste Drainelektrode mit einer zweiten Gleichspannung (Vneg) versorgt wird; – einem zweiten Dünnschichttransistor (T2) mit einer zweiten Gateelektrode, einer zweiten Sourceelektrode und einer zweiten Drainelektrode, wobei die zweite Drainelektrode mit der ersten Sourceelektrode verbunden ist und ein verstärktes Gate-Taktsignal (Φ + n) an die zweite Gateelektrode angelegt wird; – einen dritten Dünnschichttransistor (T3) mit einer dritten Gateelektrode, einer dritten Sourceelektrode und einer dritten Drainelektrode, wobei die dritte Gateelektrode über einen ersten Knoten (n1) mit der zweiten Sourceelektrode verbunden ist und die dritte Drainelektrode mit der ersten Sourceelektrode und der zweiten Drainelektrode verbunden ist; – einen vierten Dünnschichttransistor (T4) mit einer vierten Gateelektrode, einer vierten Sourceelektrode und einer vierten Drainelektrode, wobei die vierte Gateelektrode über einen zweiten Knoten (n2) mit der dritten Sourceelektrode verbunden ist und die vierte Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen fünften Dünnschichttransistor (T5) mit einer fünften Gateelektrode, einer fünften Sourceelektrode und einer fünften Drainelektrode, wobei die fünfte Drainelektrode mit dem ersten Knoten (n1) verbunden ist und die fünfte Gateelektrode mit einem ersten Taktsignal (Φ – n) versorgt wird; – einen sechsten Dünnschichttransistor (T7) mit einer sechsten Gateelektrode, einer sechsten Sourceelektrode und einer sechsten Drainelektrode, wobei die sechste Drainelektrode mit der fünften Sourceelektrode verbunden ist und die sechste Gateelektrode mit dem ersten Taktsignal (Φ – n) versorgt wird; – einen siebten Dünnschichttransistor (T8) mit einer siebten Gateelektrode, einer siebten Sourceelektrode und einer siebten Drainelektrode, wobei die siebte Gateelektrode mit dem ersten Taktsignal (Φ – n) versorgt wird, die siebte Sourceelektrode mit einer ersten Gleichspannung (Vss) versorgt wird, die siebte Sourceelektrode mit der sechsten Sourceelektrode verbunden ist, die siebte Drainelektrode über einen dritten Knoten (n3) mit der vierten Sourceelektrode verbunden ist und der dritte Knoten als Ausgangsanschluss des Gate-Pegelschiebers fungiert; – einen ersten Kondensator (C1) zwischen dem ersten und dem zweiten Knoten (n1, n2); und – einem zweiten Kondensator (C2) zwischen dem zweiten und dem dritten Knoten (n2, n3).
Flachdisplay nach Anspruch 1, bei der das Gate-Steuersignal ein Timingsynchronisiersignal enthält und das Daten-Steuersignal RGB-Daten enthält.
Flachdisplay nach Anspruch 1, bei der der Gatetreiber (112) und der Datentreiber (118) ein Gate-Schieberegister bzw. ein Daten-Schieberegister enthalten.
Flachdisplay nach Anspruch 1, bei der das Gate-Steuersignal ein Gate-Taktsignal (VCLK) enthält und das Daten-Steuersignal ein Sourceimpuls-Taktsignal (HLCK) enthält, wobei das Gate-Taktsignal (VCLK) und das Sourceimpuls-Taktsignal (HCLK) durch den ersten Pegelschieber (134) auf einen Spannungshub von unter 10 V verstärkt werden und das verstärkte Gate-Taktsignal (Φ + n) und das verstärkte Sourceimpuls-Taktsignal (Φn) durch den zweiten Pegelschieber (200) auf einen zweiten Spannungshub von über 10 V verstärkt werden.
Flachdisplay nach Anspruch 4, bei der der zweite Pegelschieber (200) einen Gate-Pegelschieber zum Verstärken des Gate-Taktsignals (VCLK) und einen Daten-Pegelschieber zum Verstärken des Sourceimpuls-Taktsignals (HCLK) aufweist.
Flachdisplay nach Anspruch 5, bei der der Gate-Pegelschieber einen ersten Impuls mit demselben Signalverlauf wie dem des Gate-Taktsignals (VCLK) und dem zweiten Spannungshub von über 10 V ausgibt, wobei der erste Impuls durch die vom DC/DC-Wandler (136b) gelieferte erste und zweite Gleichspannung (Vss, Vneg) mit einer Spannungsdifferenz von über 10 V. das verstärkte Gate-Taktsignal (Φ + n) und ein erstes Taktsignal (Φ – n) mit einem zum Gate-Taktsignal (VCLK) inversen Signalverlauf erzeugt wird.
Flachdisplay nach Anspruch 1, bei dem der Wert der ersten Gleichspannung (Vss) etwa 10 V und der zweiten Gleichspannung (Vneg) etwa –8 V beträgt.
Flachdisplay nach Anspruch 7, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem n-Silicium bestehen.
Flachdisplay nach Anspruch 7, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem p-Silicium bestehen.
Flachdisplay nach Anspruch 5, bei der der Gate-Pegelschieber einen ersten Inverter (202a) zum Invertieren des verstärkten Gate-Taktsignals (Φ + n) zum ersten Taktsignal (Φ – n) aufweist.
Flachdisplay nach Anspruch 5, bei der der Daten-Pegelschieber einen zweiten Impuls mit demselben Signalverlauf wie dem des Sourceimpuls-Taktsignals (HCLK) und mit einem zweiten Spannungshub über 10 V ausgibt, wobei der durch die vom DC/DC-Wandler (136b) gelieferte erste und zweite Gleichspannung (Vss, Vneg) mit einer Spannungsdifferenz von über 10 V, das verstärkte Sourceimpuls-Taktsignal und ein zweites Taktsignal erzeugte zweite Impuls einen Signalverlauf invers zum Sourceimpuls-Taktsignal (HCLK) aufweist.
Flachdisplay nach Anspruch 11, bei der der Daten-Pegelschieber Folgendes aufweist: – einen ersten Dünnschichttransistor (T1) mit einer ersten Gateelektrode, einer er sten Sourceelektrode und einer ersten Drainelektrode, wobei die erste Gateelektrode und die erste Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen zweiten Dünnschichttransistor (T2) mit einer zweiten Gateelektrode, einer zweiten Sourceelektrode und einer zweiten Drainelektrode, wobei die zweite Drainelektrode mit der ersten Sourceelektrode verbunden ist und das Sourceimpuls-Taktsignal (HCLK) an die zweite Gateelektrode angelegt wird; – einen dritten Dünnschichttransistor (T3) mit einer dritten Gateelektrode, einer dritten Sourceelektrode und einer dritten Drainelektrode, wobei die dritte Gateelektrode über einen ersten Knoten (n1) mit der zweiten Sourceelektrode verbunden ist und die dritte Drainelektrode mit der ersten Sourceelektrode und der zweiten Drainelektrode verbunden ist; – einen vierten Dünnschichttransistor (T4) mit einer vierten Gateelektrode, einer vierten Sourceelektrode und einer vierten Drainelektrode, wobei die vierte Gateelektrode über einen zweiten Knoten (n2) mit der dritten Sourceelektrode verbunden ist und die vierte Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen fünften Dünnschichttransistor (T5) mit einer fünften Gateelektrode, einer fünften Sourceelektrode und einer fünften Drainelektrode, wobei die fünfte Drainelektrode mit dem ersten Knoten (n1) verbunden ist und die fünfte Gateelektrode mit dem zweiten Taktsignal versorgt wird; – einen sechsten Dünnschichttransistor (T7) mit einer sechsten Gateelektrode, einer sechsten Sourceelektrode und einer sechsten Drainelektrode, wobei die sechste Drainelektrode mit der fünften Sourceelektrode verbunden ist und die sechste Gateelektrode mit dem zweiten Taktsignal versorgt wird; – einen siebten Dünnschichttransistor (T8) mit einer siebten Gateelektrode, einer siebten Sourceelektrode und einer siebten Drainelektrode, wobei die siebte Gateelektrode mit dem zweiten Taktsignal versorgt wird, die siebte Sourceelektrode mit der ersten Gleichspannung (Vss) versorgt wird, die siebte Sourceelektrode mit der sechsten Sourceelektrode verbunden ist, die siebte Drainelektrode über einen dritten Knoten (n3) mit der vierten Sourceelektrode verbunden ist und der dritte Knoten (n3) als Ausgangsanschluss fungiert; – einen ersten Kondensator (C1) zwischen erstem und zweitem Knoten (n1, n2); und einen zweiten Kondensator (C2) zwischen zweitem und drittem Knoten (n2, n3).
Flachdisplay nach Anspruch 12, bei dem der Wert der ersten Gleichspannung (Vss) etwa 10 V und der zweiten Gleichspannung (Vneg) etwa –8 V beträgt.
Flachdisplay nach Anspruch 12, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem n-Silicium bestehen.
Flachdisplay nach Anspruch 12, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem p-Silicium bestehen.
Flachdisplay nach Anspruch 12, bei der der Daten-Pegelschieber einen zweiten Inverter (202b) zum Invertieren des verstärkten Sourceimpuls-Taktsignals zum zweiten Taktsignal aufweist.
Flachdisplay nach Anspruch 1, bei der die Timingsteuerung (132) und der erste Pegelschieber (134) in einem einzelnen Halbleiterchip ausgebildet sind.
Flachdisplay nach Anspruch 1, bei der der DC/DC-Wandler (136b) auf einer gedruckten Leiterplatte ausgebildet ist und die Timingsteuerung (132) und der erste Pegelschieber (134) auf einer flexiblen gedruckten Leiterplatte ausgebildet sind, die die gedruckte Leiterplatte und die Sourceelektrode verbindet.
Flachdisplay nach Anspruch 1, ferner mit einem Gatetreiberspannung-Generator (136a) und einem Graupegelspannung-Generator (136c), in Verbindung mit dem DC-DC-Wandler (136b).
Flachdisplay mit einer Schaltungseinheit und einer Anzeigetafel, mit: – einem DC/DC-Wandler (136b) zum Liefern einer Gleichspannung; – einer mit dem DC/DC-Wandler (136b) verbundenen Timingsteuerung zum Ausgeben eines Gate-Steuersignals und eines Daten-Steuersignals; – einem ersten Pegelschieber (134) in der Schaltungseinheit (150) zum Verstärken des Gate-Steuersignals und des Daten-Steuersignals von der Timingsteuerung; – einem Datentreiber (116) zum Ausgeben einer Graupegelspannung entsprechend dem Daten-Steuersignal; – einem zweiten Pegelschieber (200) in der Anzeigetafel (110) zum Verstärken des Gate-Steuersignals und des Multiplexer-Taktsignals; – einer Vielzahl von Gateleitungen (114) und Datenleitungen (118), die einander schneiden; einem Gatetreiber (112), der mit einem ersten Ende jeder der Gatelei tungen (114) verbunden ist und ein Scansignal entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Gate-Steuersignal ausgibt; und – einem mit dem Datentreiber (116) und einem zweiten Ende jeder der Datenleitungen (118) verbundenen Multiplexer (160) zum Ausgeben der vom Datentreiber (116) gelieferten Graupegelspannung entsprechend dem durch den zweiten Pegelschieber (200) verstärkten Multiplexer-Taktsignal, wobei der zweite Pegelschieber (200) einen Gate-Pegelschieber enthält, der Folgendes aufweist: – einen ersten Dünnschichttransistor (T1) mit einer ersten Gateelektrode, einer ersten Sourceelektrode und einer ersten Drainelektrode, wobei die erste Gateelektrode und die erste Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen zweiten Dünnschichttransistor (T2) mit einer zweiten Gateelektrode, einer zweiten Sourceelektrode und einer zweiten Drainelektrode, wobei die zweite Drainelektrode mit der ersten Sourceelektrode verbunden ist und ein verstärktes Gate-Taktsignal (Φ + n) an die zweite Gateelektrode angelegt wird; – einen dritten Dünnschichttransistor (T3) mit einer dritten Gateelektrode, einer dritten Sourceelektrode und einer dritten Drainelektrode, wobei die dritte Gateelektrode über einen ersten Knoten (n1) mit der zweiten Sourceelektrode verbunden ist und die dritte Drainelektrode mit der ersten Sourceelektrode und der zweiten Drainelektrode verbunden ist; – einen vierten Dünnschichttransistor (T4) mit einer vierten Gateelektrode, einer vierten Sourceelektrode und einer vierten Drainelektrode, wobei die vierte Gateelektrode über einen zweiten Knoten (n2) mit der dritten Sourceelektrode verbunden ist und die vierte Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen fünften Dünnschichttransistor (T5) mit einer fünften Gateelektrode, einer fünften Sourceelektrode und einer fünften Drainelektrode, wobei die fünfte Drainelektrode mit dem ersten Knoten (n1) verbunden ist und die fünfte Gateelektrode mit einem ersten Taktsignal (Φ – n) versorgt wird; – einen sechsten Dünnschichttransistor (T7) mit einer sechsten Gateelektrode, einer sechsten Sourceelektrode und einer sechsten Drainelektrode, wobei die sechste Drainelektrode mit der fünften Sourceelektrode verbunden ist und die sechste Gateelektrode mit dem ersten Taktsignal (Φ – n) versorgt wird; – einen siebten Dünnschichttransistor (T8) mit einer siebten Gatcelektrode, einer siebten Sourceelektrode und einer siebten Drainelektrode, wobei die siebte Gateelektrode mit dem ersten Taktsignal (Φ – n) versorgt wird, die siebte Sourceelektro de mit einer ersten Gleichspannung (Vss) versorgt wird, die siebte Sourceelektrode mit der sechsten Sourceelektrode verbunden ist, die siebte Drainelektrode über einen dritten Knoten (n3) mit der vierten Sourceelektrode verbunden ist und der dritte Knoten (n3) als Ausgangsanschluss des Gate-Pegelschiebers fungiert; – einen ersten Kondensator (C1) zwischen dem ersten und dem zweiten Knoten (n1, n2); und – einen zweiten Kondensator (C2) zwischen dem zweiten und dem dritten Knoten (n2, n3).
Flachdisplay nach Anspruch 20, bei der das Gate-Steuersignal ein Timingsynchronisiersignal enthält und das Daten-Steuersignal RGB-Daten enthält.
Flachdisplay nach Anspruch 20, bei der der Gatetreiber (112) und der Datentreiber (116) ein Gate-Schieberegister bzw. ein Daten-Schieberegister enthalten.
Flachdisplay nach Anspruch 20, bei der das Gate-Steuersignal ein Gate-Taktsignal (VCLK) enthält und das Daten-Steuersignal ein Sourceimpuls-Taktsignal (HCLK) enthält, wobei das Gate-Taktsignal (VCLK) und das Sourceimpuls-Taktsignal (HCLK) durch den ersten Pegelschieber (134) auf einen Spannungshub von unter 10 V verstärkt werden und das verstärkte Gate-Taktsignal (Φ + n) und das verstärkte Sourceimpuls-Taktsignal (Φn) durch den zweiten Pegelschieber (200) auf einen zweiten Spannungshub von über 10 V verstärkt werden.
Flachdisplay nach Anspruch 20, bei der der zweite Pegelschieber (200) einen Gate-Pegelschieber zum Verstärken des Gate-Taktsignals (VCLK) und einem Multiplexer-Pegelschieber zum Verstärken des Multiplexer-Taktsignals aufweist.
Flachdisplay nach Anspruch 20, bei der der Gate-Pegelschieber einen ersten Impuls mit demselben Signalverlauf wie dem des Gate-Taktsignals (VCLK) und dem zweiten Spannungshub von über 10 V ausgibt, wobei der erste Impuls durch die vom DC/DC-Wandler (136b) gelieferte erste und zweite Gleichspannung (Vss, Vneg) mit einer Spannungsdifferenz von über 10 V, das verstärkte Gate-Taktsignal (Φ + n) und ein erstes Taktsignal (Φ – n) mit einem zum Gate-Taktsignal inversen Signalverlauf erzeugt wird.
Flachdisplay nach Anspruch 20, bei dem der Wert der ersten Gleichspannung (Vss) etwa 10 V und der zweiten Gleichspannung (Vneg) etwa –8V beträgt
Flachdisplay nach Anspruch 20, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem n-Silicium bestehen.
Flachdisplay nach Anspruch 20, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem p-Silicium bestehen.
Flachdisplay nach Anspruch 20, bei der der Gate-Pegelschieber einen ersten Inverter (202a) zum Invertieren des verstärkten Gate-Taktsignals (Φ + n) zum ersten Taktsignal (Φ – n) aufweist.
Flachdisplay nach Anspruch 24, bei der der Multiplexer-Pegelschieber einen zweiten Impuls mit demselben Signalverlauf wie dem des Multiplexer-Taktsignals und mit einem zweiten Spannungshub über 10 V ausgibt, wobei der durch die vom DC/DC-Wandler (136b) gelieferte erste und zweite Gleichspannung (Vss, Vneg) mit einer Spannungsdifferenz von über 10 V, das verstärkte Sourceimpuls-Taktsignal (Φn) und ein zweites Taktsignal erzeugte zweite Impuls einen Signalverlauf invers zum Multiplexer-Taktsignal aufweist.
Flachdisplay nach Anspruch 30, bei der der Multiplexer-Pegelschieber Folgendes aufweist: – einen ersten Dünnschichttransistor (T1) mit einer ersten Gateelektrode, einer ersten Sourceelektrode und einer ersten Drainelektrode, wobei die erste Gateelektrode und die erste Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen zweiten Dünnschichttransistor (T2) mit einer zweiten Gateelektrode, einer zweiten Sourceelektrode und einer zweiten Drainelektrode, wobei die zweite Drainelektrode mit der ersten Sourceelektrode verbunden ist und das Multiplexer-Taktsignal an die zweite Gateelektrode angelegt wird; – einen dritten Dünnschichttransistor (T3) mit einer dritten Gateelektrode, einer dritten Sourceelektrode und einer dritten Drainelektrode, wobei die dritte Gateelektrode über einen ersten Knoten (n1) mit der zweiten Sourceelektrode verbunden ist und die dritte Drainelektrode mit der ersten Sourceelektrode und der zweiten Drainelektrode verbunden ist; – einen vierten Dünnschichttransistor (T4) mit einer vierten Gateelektrode, einer vierten Sourceelektrode und einer vierten Drainelektrode, wobei die vierte Gateelektrode über einen zweiten Knoten (n2) mit der dritten Sourceelektrode ver bunden ist und die vierte Drainelektrode mit der zweiten Gleichspannung (Vneg) versorgt wird; – einen fünften Dünnschichttransistor (T5) mit einer fünften Gateelektrode, einer fünften Sourceelektrode und einer fünften Drainelektrode, wobei die fünfte Drainelektrode mit dem ersten Knoten (n1) verbunden ist und die fünfte Gateelektrode mit dem zweiten Taktsignal versorgt wird; – einen sechsten Dünnschichttransistor (T7) mit einer sechsten Gateelektrode, einer sechsten Sourceelektrode und einer sechsten Drainelektrode, wobei die sechste Drainelektrode mit der fünften Sourceelektrode verbunden ist und die sechste Gateelektrode mit dem zweiten Taktsignal versorgt wird; – einen siebten Dünnschichttransistor (T8) mit einer siebten Gateelektrode, einer siebten Sourceelektrode und einer siebten Drainelektrode, wobei die siebte Gateelektrode mit dem zweiten Taktsignal versorgt wird, die siebte Sourceelektrode mit der ersten Gleichspannung (Vss) versorgt wird, die siebte Sourceelektrode mit der sechsten Sourceelektrode verbunden ist, die siebte Drainelektrode über einen dritten Knoten (n3) mit der vierten Sourceelektrode verbunden ist und der dritte Knoten (n3) als Ausgangsanschluss fungiert; – einen ersten Kondensator (C1) zwischen dem ersten und dem zweiten Knoten (n1, n2); und – einen zweiten Kondensator (C2) zwischen dem zweiten und dem dritten Knoten (n2, n3).
Flachdisplay nach Anspruch 31, bei dem der Wert der ersten Gleichspannung (Vss) etwa 10 V und der zweiten Gleichspannung (Vneg) etwa –8 V beträgt.
Flachdisplay nach Anspruch 31, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem n-Silicium bestehen.
Flachdisplay nach Anspruch 31, bei der der erste bis siebte Dünnschichttransistor (T1–T5, T7, T8) aus polykristallinem p-Silicium bestehen.
Flachdisplay nach Anspruch 30, bei der der Multiplexer-Pegelschieber einen zweiten Inverter zum Invertieren des verstärkten Sourceimpuls-Taktsignals (Φn) zum zweiten Taktsignal aufweist.
Flachdisplay nach Anspruch 20, bei der die Timingsteuerung (132), der erste Pegelschieber (134) und der Datentreiber (116) in einem einzelnen Halbleiterchip ausgebildet sind.
Flachdisplay nach Anspruch 20, bei der der DC/DC-Wandler (136) auf einer gedruckten Leiterplatte ausgebildet ist und die Timingsteuerung (132), der erste Pegelschieber (136) und der Datenreiber (116) auf einer flexiblen gedruckten Leiterplatte ausgebildet sind, die die gedruckte Leiterplatte und die Sourceelektrode verbindet.
Flachdisplay nach Anspruch 20, ferner mit einem Gatetreiberspannung-Generator (136a) und einem Graupegelspannung-Generator (136c), in Verbindung mit dem DC-DC-Wandler (136b).
Gate-Pegelschieber eines Flachdisplays, der durch eine positive und eine negative Versorgungsspannung (Vss, Vneg) sowie ein positives und ein negatives Multiplexer-Eingangstaktsignal (Φ + n, Φ – n)) angesteuert wird mit: – einem ersten Schaltteil (T1, T2) zum Empfangen des positiven Multiplexer-Eingangstaktsignals (Φ + n) und der negativen Versorgungsspannung (Vneg) und zum Ausgeben einer ersten Ausgangsspannung; – ein zweites Schaltteil (T5, T6, T7, T8) zum Empfangen des negativen Multiplexer-Eingangstaktsignals (Φ – n) und der positiven Versorgungsspannung (Vss) und zum Ausgeben einer zweiten Ausgangsspannung; – einem dritten Schaltteil zum Empfangen der ersten Ausgangsspannung und zum Ausgeben einer dritten Ausgangsspannung; und – einem vierten Schaltteil zum Empfangen der dritten Ausgangsspannung und zum Ausgeben einer vierten Ausgangsspannung, die im Wesentlichen mit der negativen Versorgungsspannung übereinstimmt, wobei der Absolutwert der dritten Ausgangsspannung grösser als der der vierten Ausgangsspannung ist.
Verfahren zum Ansteuern eines Gate-Pegelschiebers eines Flachdisplays, der durch eine positive und eine negative Versorgungsspannung (Vss, Vneg) sowie ein positives und ein negatives Multiplexer-Eingangstaktsignal (Φ + n, Φ – n) angesteuert wird, umfassend: – Empfangen des positiven Multiplexer-Eingangstaktsignals (Φ + n) und der negativen Versorgungsspannung (Vneg) in einem ersten Schaltteil (T1, T2) und zum Ausgeben einer ersten Ausgangsspannung; – Empfangen des negativen Multiplexer-Eingangstaktsignals (Φ – n) und der positiven Versorgungsspannung (Vss) in einem zweiten Schaltteil (T5–T8) und zum Ausgeben einer zweiten Ausgangsspannung; – Empfangen der ersten Ausgangsspannung in einem dritten Schaltteil und Ausgeben einer dritten Ausgangsspannung; und – Ausgeben einer vierten Ausgangsspannung, die im Wesentlichen mit der negativen Versorgungsspannung (Vneg) übereinstimmt, in einem vierten Schaltteil nach dem Empfangen der dritten Ausgangsspannung, wobei der Absolutwert der dritten Ausgangsspannung grösser als der der vierten Ausgangsspannung ist.