KR102261352B1 - 데이터 제어회로 및 이를 포함하는 평판표시장치 - Google Patents

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Abstract

본 발명은 데이터 제어회로를 개시한다. 보다 상세하게는, 본 발명은 데이터 구동부와 표시패널 사이에 구비되어 데이터 구동부의 채널수를 저감하는 채널 저감구조 평핀표시장치의 오작동을 최소화하고, 소비전력을 저감한 데이터 제어회로 및 이를 포함하는 평판표시장치에 관한 것이다.
본 발명의 실시예에 따르면, 둘 이상의 데이터배선이 하나의 채널을 공유하여 채널수를 저감한 구조의 평판표시장치에서 데이터전압의 극성과 동일 극성으로 동작하는 먹스 구동부의 스위칭 소자들을 나누어 전압을 다르게 제어함으로써, 제어신호의 전압스윙폭을 저감하여 오작동을 방지하고 소비전력을 개선할 수 있는 효과가 있다.

Description

데이터 제어회로 및 이를 포함하는 평판표시장치{DATA CONTROLING CIRCUIT AND FLAT PANEL DISPLAY DEVICE}
본 발명은 데이터 제어회로에 관한 것으로, 특히 데이터 구동부와 표시패널 사이에 구비되어 데이터 구동부의 채널수를 저감하는 채널 저감구조 평판표시장치의 오작동을 최소화하고, 소비전력을 저감한 데이터 제어회로 및 이를 포함하는 평판표시장치에 관한 것이다.
휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터블 장치(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 이용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시패널(Plasma Display Panel; PDP), 전계발광 표시장치(Field Emission Display; FED) 및 유기발광 표시장치(Organic Light Emitting Diodes; OLED) 등이 있다.
통상적으로, 평판표시장치는 표시패널 상에 복수의 게이트 배선 및 이와 교차하는 복수의 데이터 배선이 형성되어 있다. 두 배선의 그 교차지점에는 구동소자인 박막트랜지스터를 포함하는 복수의 화소가 형성되며, 각 화소들이 게이트 배선으로부터 인가되는 신호에 의해 도통되고, 데이터 배선을 통해 인가되는 신호에 대응하여 화상을 표시하는 구조이다.
따라서, 각 화소마다 적어도 하나의 게이트 배선 및 데이터 배선이 연결되어야 하며, 동일 수평선상에 배치되는 화소들에는 각각 하나의 데이터 배선이 할당되고, 각 데이터 배선들은 화상관련 신호를 공급하는 데이터 구동부의 하나의 채널과 일대일로 연결되어야 한다.
그러나, 평판표시장치의 대면적 및 고해상도 추세에 따라 데이터 배선의 개수가 점차 증가하는 형태로 개발되고 있으며, 이에 대응하여 데이터 구동부의 채널의 개수가 증가할 뿐만 아니라, 내부로직이 복잡하게 구성됨에 따라 데이터 구동부의 제조비용이 상승되게 된다.
이를 개선하기 위해, 하나의 채널을 둘 이상의 제2 배선이 공유함으로써 데이터 구동부의 채널수를 저감하는 구조가 제안되었다.
도 1은 종래 채널 저감구조가 적용된 평판표시장치의 일부를 개략적으로 나타내는 도면이다. 이하의 도면에서는 하나의 채널당 3개의 데이터 배선을 연결하는 3 ×1 멀티플렉서(multiplexer)구조가 적용된 일 예를 나타내고 있다.
도시된 바와 같이, 종래의 채널 저감구조 평판표시장치는, 복수의 화소와 연결되는 데이터 배선(DL1 ~ DL6)과, 데이터 구동부(20)의 두 채널(ch1, ch2)을 연결하는 먹스 구동부(50)를 포함한다.
먹스 구동부(50)는 외부에 구비되는 먹스 제어부(미도시)로부터 인가되는 제어신호(Smux1 ~ Smux3)에 따라, 하나의 수평기간(1H)을 3 구간으로 시분할하여 각 데이터 배선(DL1 ~ DL6)과 채널(ch1, ch2)을 선택적으로 연결함으로써, 종래 대비 데이터 구동부의 채널(chl) 갯수를 1/3로 저감할 수 있는 잇점이 있다. 여기서, 각 제어신호(Smux1 ~ Smux3)는 하나의 신호에 대하여, 각각 하나의 데이터 배선(DL1 ~ DL6)과 하나의 채널(ch1, ch2)을 전기적으로 연결하게 된다. 일 예로서, 제1 제어신호(Smux1)가 인가되면, 제1 데이터 배선(DL1) 및 제1 채널(ch1)이 연결되는 동시에 제2 데이터 배선(DL2) 및 제2 채널(ch2)이 연결된다.
이러한 먹스 구동부(50)의 구동시, 상기 제어신호(Smux1 ~ Smux3)의 전압레벨은 데이터 배선(DL1 ~ DL6)을 통해 인가되는 데이터 전압대비 약 3.0 V 의 마진을 두고 결정된다. 일 예로서, 극성반전구동에 따라, 양극성(+)의 데이터 전압은 + 5.0 V 에서 - 0 V 사이의 전압이 이용되고, 음극성(-)의 데이터 전압은 0 V 에서 - 5.0 V 사이의 전압이 이용된다. 전술한 바와 같이 제어신호(Smux1 ~ Smux3)는 데이터 전압대비 약 3.0 V 의 차이로 결정되므로, 실제로는 1.0 V의 마진을 고려하여 약 9.0 V 에서 - 9.0 V로 설정되게 된다.
즉, 상기 제어신호(Smux1 ~ Smux3)는 데이터 극성과는 관계없이 약 + 9 V 에서 -9 V의 범위내에서 결정되며, 1/3 수평기간(1/3H)씩 18 V 의 전압 스윙폭을 가지고 먹스 구동부(50)에 인가되게 된다.
따라서, 도 1에 예시된 구조의 먹스 구동부에 제어신호를 인가하는 데 소모되는 전력(power)는 제어신호가 인가되는 제어배선의 캐패시턴스(C), 제어신호의 주파수(F), 제어배선의 공급되는 전압의 하이레벨 및 로우레벨의 차(Vsupply) 및 전압스윙폭(Vswing)의 곱으로 나타낼 수 있다.
Figure 112014128719827-pat00001
즉, 종래의 먹스 구동부는 이웃한 두 제어배선의 전압차 및 전압스윙폭이 크게 설정됨에 따라, 먹스 구동부를 이루는 스위칭 소자의 라이징 기간(rising time) 및 폴링 기간(falling time)이 지연되어 오작동의 원인이 되며, 소비전력이 크다는 단점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 채널저감 구조 평판표시장치에서 제어신호의 전압스윙폭이 크게 설정됨에 기인한 오작동의 방지 및 소비전력을 개선한 데이터 제어회로 및 이를 포함하는 평판표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위해, 본 발명은 데이터 구동부의 채널과 데이터배선 사이에 둘을 선택적으로 연결하는 먹스 구동부를 구비하고, 데이터 전압의 극성이 적어도 1 수평기간 내에서는 동일하도록 연결함으로써 전압스윙폭을 최소로 설정할 수 있도록 하는 것을 특징으로 한다.
본 발명의 실시예에 따른 데이터 제어회로 및 이를 포함하는 평판표시장치는, 둘 이상의 데이터배선이 하나의 채널을 공유하여 채널수를 저감한 구조의 평판표시장치에서 동일 극성으로 동작하는 먹스 구동부의 스위칭 소자들을 나누어 제어함으로써, 제어신호의 전압스윙폭을 저감하여 오작동을 방지하고 소비전력을 개선할 수 있는 효과가 있다.
도 1은 종래 채널 저감구조가 적용된 평판표시장치의 일부를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 데이터 제어회로를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 먹스 구동부를 이루는 먹스 트랜지스터의 일부를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 평판표시장치의 구동시 신호파형을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 평판표시장치의 먹스 구동부의 구조를 평면도로 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서 상에서 언급한 '구비한다', '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관관계로 함께 실시할 수도 있다.
도 2는 본 발명의 실시예에 따른 데이터 제어회로를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 데이터 제어회로를 포함하는 평판표시장치는, 제1 극성으로 구동하는 제1 화소그룹 및 제2 극성으로 구동하는 제2 화소그룹을 포함하는 표시패널(100)과, 상기 제1 및 제2 화소그룹에 게이트 구동전압(Vg)을 공급하는 게이트 구동부(110)와, 상기 제1 및 제2 화소그룹에 화상에 대응하는 데이터 전압(Vdata)을 각각 공급하는 제1 및 제2 채널(ch1, ch2)을 포함하는 데이터 구동부(120)와, 제1 제어신호(S1)에 대응하여 상기 제1 채널(ch1)과 상기 제1 화소그룹내 화소 중 하나를 전기적으로 연결하고, 제2 제어신호(S2)에 대응하여 상기 제2 채널(ch2)과 상기 제2 화소그룹내 화소 중 하나를 전기적으로 전기적으로 연결하는 먹스 구동부(130) 및, 상기 제1 및 제2 제어신호(s1, s2)를 출력하는 먹스 제어부(140)로 이루어지는 데이터 제어회로(130, 140)과, 상기 구동부들(110, 120)을 제어하는 타이밍 제어부(150)와, 각 구동부 및 제어부(110 ~ 150)에 구동을 위한 하나이상의 전압을 생성 및 공급하는 전원발생부(160)을 포함한다.
표시패널(100)은 글라스 또는 플라스틱을 이용한 기판 상에 다수의 게이트배선(GL1 ~ GLm, m은 자연수)과 다수의 데이터배선(DL1 ~ DLn, n은 자연수)이 매트릭스 형태로 교차되고, 그 교차지점에 다수의 화소(PX)를 정의한다. 화소(PX)들은 매트릭스 형태로 배치되고, 각각 삼원색(R, G, B)에 대응하는 3개의 서브화소들 또는, 삼원색 및 백색(W)를 포함하는 4개의 서브화소들로 이루어질 수 있다. 도면에서는 다수의 화소(PX) 중, 제1 내지 6 화소(P1 ~ P6)를 나타내고 있다.
이러한 표시패널(100)은 화소(PX)가 배치되는 영역을 표시영역(A/A), 그 표시영역(A/A)의 외곽부분은 비표시영역(N/A)으로 구분될 수 있다.
본 발명의 실시예에 따른 평판표시장치로는 각 화소(PX)가 적어도 하나의 박막트랜지스터와 액정캐패시터를 포함하는 액정표시장치(LCD) 또는, 각 화소에 적어도 두 개의 박막트랜지스터와, 스토리지 캐패시터 및 유기발광 다이오드를 포함하는 유기발광 표시장치(OLED) 등이 이용될 수 있다.
액정표시장치의 경우에는 상기 박막트랜지스터의 게이트 단자는 게이트 배선(GL1 ~ GLm)에 연결되고, 드레인 단자는 데이터 배선(DL1 ~ DLn)에 연결되며, 그리고 소스단자는 공통전극과 대향하는 화소전극과 연결되어 하나의 화소를 정의한다. 이러한 박막트랜지스터의 액티브층을 이루는 물질로는 비정질 실리콘(a-si silicon)이 널리 이용되고 있으나, 박막 트랜지스터의 특성을 고려하여 폴리 실리콘(poly silicon) 또는 옥사이드 반도체(oxide semiconductor)가 이용될 수도 있다.
또한, 유기발광 표시장치의 경우에는 두 개 이상의 박막트랜지스터가 구비됨에 따라, 하나의 박막트랜지스터의 게이트 단자에는 게이트 배선(GL1 ~ GLm)이 연결되고, 나머지 박막트랜지스터의 게이트 단자에는 상기 박막트랜지스터의 소스단자가 연결될 수 있다.
게이트 구동부(110)는 타이밍 제어부(130)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)에 형성된 게이트배선(GL1 ~ GLm)을 통해 수평기간(1H)마다 순차적으로 게이트 구동전압(Vg)을 출력한다. 이에 따라, 각 게이트배선(GL1 ~ GLm)에 연결된 박막트랜지스터는 1 수평기간씩 턴-온(turn-on)하며, 이와 동기하여 데이터 구동부(120)는 아날로그 파형의 데이터 전압(Vdata)을 데이터채널(ch1 ~ chl, l은 자연수) 및 데이터배선(DL1 ~ DLn)을 통해 출력하여 박막트랜지스터에 접속된 화소(PX)들에 인가되도록 한다. 이러한 게이트 구동부(120)는 표시패널(100)의 비표시영역(N/A)상의 박막트랜지스터 형태로 실장 될 수 있다.
여기서, 게이트 구동부(110)에 공급하는 게이트 제어신호(GCS)로는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE)등이 있다.
데이터 구동부(120)는 타이밍 제어부(150)로부터 입력되는 데이터 제어신호(DCS)에 대응하여 입력되는 정렬된 디지털형태의 영상신호(RGB)를 기준전압에 따라 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 화소(PX)에 출력한다. 전술한 데이터 전압(Vdata)은 각 수평선 단위로 래치되며, 하나의 수평선에 대하여 1/3 수평기간(1/3H)씩 나누어 데이터배선(DL1 ~ DLn)을 통해 표시패널(100)에 공급된다.
상기 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE) 등이 있다.
특히, 데이터 구동부(120)는 채널(ch1 ~ chl)의 수가 데이터 배선(DL1 ~ DLn)의 1/3 개로 구성되며, 먹스 구동부(130)를 통해 모든 데이터 배선(DL1 ~ DLn)과 연결된다.
먹스 구동부(130)는 제1 및 제2 제어신호(S1, S2)에 따라 데이터 구동부(120)의 각 채널(ch1 ~ chl)들에 대해서 하나의 채널과 표시패널(100)상의 3개의 데이터 배선(DL1 ~ DLn)을 교번으로 연결한다. 1 수평기간(1H) 동안 채널(ch1 ~ chl)과 데이터 배선(DL1 ~ DLn)의 연결 방식을 설명하면, 먼저 제1 및 제2 제어신호(S1, S2)에 대응하여 초기 1/3 수평기간(1/3H)에는 제1 채널(ch1) 및 제1 데이터 배선(DL1)과, 제2 채널(ch2) 및 제2 데이터 배선(DL2)을 각각 연결하고, 다음 1/3 수평기간(1/3H)에는 제1 채널(ch1) 및 제3 데이터 배선(DL3)과, 제2 채널(ch2) 및 제5 데이터 배선(DL5)을 각각 연결한다. 이어서 마지막 1/3 수평기간(1/3H)에는 제1 채널(ch1) 및 제5 데이터 배선(DL5)과, 제2 채널(ch2) 및 제6 데이터 배선(DL6)을 각각 연결하게 된다.
이때, 이웃한 화소들간에는 인버젼 구동으로 인하여 서로 다른 극성의 데이터 전압(Vdata)이 인가되어야 하며, 제1 및 제2 화소(P1, P2), 제3 및 제4 화소(P3, P4), 제5 및 제6 화소(P5, P6)별로 서로 다른 극성으로 순차적으로 도통되나, 제1, 제3 및 제5 화소(P1, P3, P5)와, 제2, 제4 및 제6 화소(P2, P4, P6)는 각각 제1 및 제2 채널(ch1, ch2)에 연결되어 있어 1 수평기간(1H)동안 하나의 채널에는 하나의 극성을 갖는 데이터 전압(Vdata)만이 인가되어 전압레벨의 변동이 작아 각 화소(PX)가 안정적으로 충전될 뿐만 아니라, 소비전력도 낮아지게 된다. 또한, 동일극성이 1 수평기간(1H)동안 유지됨에 따라, 먹스 구동부(130)를 이루는 먹스 트랜지스터(미도시)들도 동일 범위의 제어신호(S1, S2)를 인가받게 되어 게이트 단자의 전압 충전이 안정적으로 진행될 뿐만 아니라, 소비전력이 더욱 낮아지는 효과가 있다.
이러한 먹스 구동부(130)는 표시패널(100)의 비표시영역(N/A)상에 상기 게이트 구동부(110)와 동일한 형태의 박막트랜지스터로 실장될 수 있다.
먹스 제어부(140)는 각 화소(PX)의 충전 타이밍에 따라 제어신호(S1, S2)를 먹스 구동부(130)로 출력하여 각 채널(ch1 ~ chl)과 데이터 배선(DL1 ~ DLn)을 순차적으로 연결하는 역할을 한다.
이러한 먹스 제어부(140)는 1 수평기간(1H) 중, 초기 1/3 수평기간(1/3H)동안 제1 및 제2 제어신호(S1, S2)를 고전위로 출력하여 제1 및 제2 화소(P1, P2)에 제1 및 제2 채널(ch1, ch2)를 통해 데이터 전압(Vdata)을 충전하되, 서로 다른 극성이 되도록 충전한다. 또한, 제3 및 제4 화소(P3, P4)와, 제5 및 제6화소(P5, P6)도 각각 동일한 방식으로 충전하게 되므로, 1 수평기간(1H)동안 제1 및 제2 제어신호(S1, S2)는 동일 전압레벨을 유지하게 되어 소비전력이 저감된다.
타이밍 제어부(150)는 외부시스템(미도시)으로부터 타이밍 신호를 인가받아, 게이트 구동부(110), 데이터 구동부(120) 및 먹스 구동부(130)의 제어신호들을 생성하고, 전송되는 디지털 형태의 화상 관련 데이터를 정렬하여 데이터 구동부(120)에 화상데이터(RGB)를 공급한다.
전원발생부(160)는 표시패널(100), 게이트 및 데이터 구동부(110, 120), 먹스 구동부(130) 및, 타이밍 제어부(150)의 동작시 필요한 각종 구동전압 및 접지전압을 공급한다.
특히, 본 발명의 실시예에서는 먹스 구동부(130)가 게이트 구동부(110)와 동일한 형태로 표시패널(100)상에 박막트랜지스터 형태로 실장됨에 따라, 그 소자특성이 동일하며, 따라서 전원발생부(160)에 제어를 위한 별도의 전압을 생성하도록 설정하는 것이 아닌 게이트 구동부(110)의 구동을 위한 입력전압(Vi)를 그대로 활용할 수 있다.
일 예로서, 먹스 구동부(130)의 먹스 트랜지스터의 구동을 위한 전압은 데이터 전압대비 3.0 V 정도가 차이가 나며, 포지티브(positive) 구동시 데이터 전압(Vdata)은 약 5.0 V ~ 0 V 이고, 따라서 데이터 전압을 출력하기 위한 먹스 구동부(130)의 구동전압은 약 + 8.0 V ~ - 3.0 V 정도가 된다. 또한, 네가티브(negative) 구동시 데이터 전압(Vdata)은 약 0 V ~ - 5.0 V 정도가 되며, 이에 따라 데이터 전압을 출력하기 위한 먹스 구동부(130)의 구동전압은 약 + 3.0 V ~ - 8.0 V 정도가 된다.
여기서 게이트 구동부(110)의 입력전압(Vi)으로는 통상적으로 9.0 V, - 9.0 V 가 설정될 수 있다. 따라서, 먹스 구동부(130)의 구동전압은 포지티브 구동시 + 9.0 V ~ - 5.0 V로 설정될 수 있으며, 네가티브 구동시 + 5.0 V ~ - 9.0 V로 설정될 수 있다.
뿐만 아니라, 전압 발생부(160)의 출력전압을 다양하게 설정 가능한 경우, 포지티브 구동시 로우레벨을 - 5.0 V 가 아닌, - 1.8 V 또는 - 3.0 V 설정할 수 있고, 네가티브 구동시 하이레벨을 + 5.0 V 가 아닌 1.8 V 또는 3.0 V 로 설정할 수도 있다.
포지티브 전압 및 네가티브 전압범위를 각각 9.0 V ~ - 5.0 V 및 + 5.0 V ~ - 9.0 V로 설정할 경우, 그 소비전력은 이하의 수학식 2에 따라,
Figure 112014128719827-pat00002
(여기서, Vsupply 는 18 V, Vswing2는 14 V)
가 되며, 종래 소비전력 대비 22.5 % 의 저감효과를 얻을 수 있다.
또한, 포지티브 전압 및 네가티브 전압범위를 각각 9.0 V ~ - 1.8 V 및 + 1.8 V ~ - 9.0 V로 설정할 경우, 그 소비전력은 이하의 수학식 3에 따라,
Figure 112014128719827-pat00003
(여기서, Vsupply 는 18 V, Vswing3는 10.4 V)
가 되며, 종래 소비전력 대비 40 % 의 저감효과를 얻을 수 있다.
전술한 바와 같이, 전압 발생부(160)의 출력전압을 적절하게 설정하면, 소비전력을 더욱 낮출 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 데이터 제어회로의 먹스 구동부의 구조 및 동작을 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 먹스 구동부를 이루는 먹스 트랜지스터의 일부를 나타낸 도면이고, 도 4는 본 발명의 실시예에 따른 평판표시장치의 구동시 신호파형을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 먹스 구동부(130)는 나란히 배치된 6개의 화소(P1 ~ P6)와 각각 연결되고, 제1 및 제2 제어신호(S1, S2)를 인가받아 도통되는 제1 내지 제6 먹스 트랜지스터(Tmux1 ~ Tmux6)로 이루어진다.
상세하게는, 먹스 구동부(130)는 먹스 제어부(도 2의 140)로부터 제1 및 제2 제어신호(S1, S2)를 인가받아 구동하게 되며, 여기서 제1 제어신호(S1)는 다시 제1 내지 제3 먹스신호(Smux1 ~ Smux3)로 구분되고, 제2 제어신호(S2)는 제4 내지 제6 먹스신호(Smux4 ~ Smux6)로 구분된다.
그리고, 제1 내지 제6 먹스 트랜지스터(Tmux1 ~ Tmux6)는 각각 게이트에 상기 제1 내지 제6 먹스신호(Smux1 ~ Smux6)의 공급배선과 연결되어 있다. 그리고, 제1 내지 제3 먹스트랜지스터(Tmux1 ~ Tmux3)의 드레인 단자는 제1 채널(ch1)과 연결되어 있으며, 소스단자는 제1, 제3, 및 제5 데이터 배선(DL1, DL3, DL5)을 통해 제1, 제3 및 제5 화소(P1, P3, P5)와 연결되어 있다.
또한, 제4 내지 제6 먹스트랜지스터(Tmux4 ~ Tmux6)의 드레인 단자는 제2 채널(ch2)과 연결되어 있고, 소스 단자는 제2, 제4 및 제6 데이터 배선(DL2, DL4, DL6)을 통해 제2, 제4 및 제6 화소(P2, P4, P6)와 연결되어 있다.
이러한 구조의 먹스 구동부(130)의 구동방법을 설명하면, 먼저 평판표시장치의 타이밍 신호 중, 프레임 동기신호(Frame)에 따라, 기수(Odd) 및 우수(Even) 프레임별로 반전구동을 구현하게 되며, 일 예로서 기수 프레임(Odd frame)에는 제1 내지 제3 먹스트랜지스터(Tmux1 ~ Tmux3)가 포지티브 극성으로 동작하고, 제4 내지 제6 먹스트랜지스터(Tmux4 ~ Tmux6)가 네가티브 극성으로 동작하게 된다. 우수 프레임(Even)에는 제1 내지 제3 먹스트랜지스터(Tmux1 ~ Tmux3)와 제4 내지 제6 먹스트랜지스터(Tmux4~ Tmux6)의 동작 극성이 반전되게 된다.
한편, 하이레벨의 게이트 구동전압(Vg)이 순차적으로 출력되고, 하나의 게이트 구동전압(Vg)이 정의하는 1 수평기간(1H) 동안 하나의 수평선에 대응되는 화소들에 데이터 전압이 인가되게 된다.
1 수평기간(1H) 중, 초기 1/3 수평기간(1/3H)에는 제1 및 제4 먹스신호(Smux1, Smux4)가 하이레벨로 입력되어 제1 및 제2 화소(P1, P2)에 각각 포지티브 데이터 전압(+) 및 네가티브 데이터 전압(-)이 인가된다. 다음의 1/3 수평기간(1/3H)에는 제2 및 제5 먹스신호(Smux2, Smux5)가 하이레벨로 입력되어 제3 및 제4 화소(P3, P4)에 각각 포지티브 데이터 전압(+) 및 네가티브 데이터 전압(-)이 인가된다. 나머지 1/3 수평기간(1/3H) 또한 제5 및 제6 화소(P5, P6)에 전압도 동일한 방식으로 인가된다. 다음의 우수 프레임(Even)에서는 화소충전 순서는 동일하되 극성이 반전되어 데이터 전압이 인가되게 된다.
따라서, 하나의 수평기간(1H)동안 각 채널(ch1, ch2)은 동일 극성의 전압만을 출력하게 되어 전압스윙폭이 작아지며, 따라서 극성 반전에 따른 화소충전시간이 줄어들고 소비전력이 저감되게 된다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 먹스 구동부의 배선 및 전극구조를 설명한다.
도 5는 본 발명의 실시예에 따른 평판표시장치의 먹스 구동부의 구조를 평면도로 나타낸 도면이다.
도 5를 참조하면, 본 발명의 평판표시장치의 먹스 구동부(130)는 제1 내지 제6 먹스신호가 인가되는 제1 내지 제6 먹스신호배선(SL1 ~ SL6)이 일렬로 나란히 형성되고, 각 먹스신호배선(SL1 ~ SL6)은 제1 내지 제6 먹스트랜지스터(Tmux1 ~ Tmux6)의 게이트 전극(11 ~ 16)과 연결된다.
또한, 제1 내지 제6 먹스트랜지스터(Tmux1 ~ Tmux6)의 드레인 전극 및 소스 전극(21 ~ 29)은 각각 제1 및 제2 채널배선(CHL1, CHL2)와, 제1 내지 제6 데이터배선(DL1 ~ DL6)와 연결된다.이하, 먹스 구동부(130)의 구조를 각 먹스트랜지스터별로 상세히 설명한다.
먼저, 제1 먹스트랜지스터(Tmux1)는 게이트 전극(11), 소스전극(20) 및 드레인전극(21)으로 이루어진다. 여기서, 게이트 전극(11)은 연장되어 제1 먹스신호배선(SL1)과 콘택홀을 통해 연결되고, 소스전극(20)은 연장되어 제1 데이터 배선(DL1)과 연결된다. 그리고, 드레인 전극(21)은 연장되어 'ㄷ'자형을 이루며, 후술하는 제3 먹스트랜지스터(Tmux3)의 드레인 전극(24)과 연결되는 동시에, 제1 채널(CHL1)과 콘택홀을 통해 연결된다.
또한, 제1 먹스트랜지스터(Tmux1)의 드레인 전극(21)은 제5 먹스트랜지스터(Tmux5)의 드레인 전극(21)으로도 이용된다. 즉, 본 발명의 먹스트랜지스터들은 이웃한 두 트랜지스터간에 일 전극을 서로 공유하는 구조이다.
제2 먹스트랜지스터(Tmux2)는 게이트 전극(12), 소스전극(27) 및 드레인전극(26)으로 이루어진다. 게이트 전극(12)은 연장되어 제2 먹스신호배선(SL2)과 콘택홀을 통해 연결되고, 소스전극(27)은 연장되어 연결배선(31)을 통해 제2 데이터 배선(DL2)과 연결된다. 드레인 전극(26)은 연장되어 'ㄷ'자형을 이루며, 제6 먹스트랜지스터(Tmux6)의 드레인(29)과 연결되는 동시에 제2 채널(CHL2)과 콘택홀을 통해 연결된다.
제3 먹스트랜지스터(Tmux3)는 게이트 전극(13), 소스전극(23) 및 드레인전극(24)으로 이루어진다. 게이트 전극(13)은 연장되어 제3 먹스신호배선(SL3)과 콘택홀을 통해 연결되고, 소스전극(23)은 연장되어 제3 데이터 배선(DL3)과 연결된다. 그리고, 드레인 전극(24)은 제1 채널배선(CHL1) 및 상기 제1 먹스트랜지스터(Tmux1)의 드레인 전극(22)과 연결된다.
제4 먹스트랜지스터(Tmux4)는 게이트 전극(14), 소스전극(25) 및 드레인전극(26)으로 이루어진다. 게이트 전극(14)은 연장되어 제4 먹스신호배선(SL4)과 콘택홀을 통해 연결되고, 소스전극(25)은 연장되어 제4 데이터 배선(DL4)과 연결된다. 또한, 드레인 전극(26)은 연장되어 'ㄷ'자형을 이루며, 제6 먹스트랜지스터(Tmux6)의 드레인 전극(29)과 연결되는 동시에, 제2 채널(CHL2)과 콘택홀을 통해 연결된다.
제5 먹스트랜지스터(Tmux5)는 게이트 전극(15), 소스전극(22) 및 드레인전극(21)으로 이루어진다. 게이트 전극(15)은 연장되어 제2 먹스신호배선(SL5)과 콘택홀을 통해 연결되고, 소스전극(22)은 연장되어 연결배선(32)을 통해 제 데이터 배선(DL5)과 연결된다. 그리고, 드레인 전극(21)은 제1 채널배선(CHL1)과 연결되는 동시에 상기 제1 먹스트랜지스터(Tmux1)와 공유된다.
제6 먹스트랜지스터(Tmux6)는 게이트 전극(16), 소스전극(28) 및 드레인전극(29)으로 이루어진다. 여기서, 게이트 전극(16)은 연장되어 제6 먹스신호배선(SL6)과 콘택홀을 통해 연결되고, 소스전극(28)은 연장되어 제6 데이터 배선(DL6)과 연결된다. 그리고, 드레인 전극(29)은 제2 채널배선(CHL2) 및 상기 제4 먹스트랜지스터(Tmux4)의 드레인 전극(26)과 연결된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
100 : 표시패널 110 : 게이트 구동부
120 : 데이터 구동부 130 : 먹스 구동부
140 : 먹스 제어부 150 : 타이밍 제어부
160 : 전원발생부 PX, P1~P6 : 화소
Vg : 게이트 구동전압 Vdata : 데이터전압
GCS : 게이트 제어신호 DCS : 데이터 제어신호
RGB : 화상데이터 ch1 ~ chl : 채널
S1, S2 : 제어신호 Vi : 구동전압
GL1 ~ GLm : 게이트배선 DL1 ~ DLn : 데이터배선
A/A : 표시영역 N/A : 비표시영역

Claims (8)

  1. 제1 제어신호에 대응하여 데이터 구동부의 제1 채널과 표시패널의 제1 화소그룹내 화소 중 하나를 전기적으로 연결하고, 제2 제어신호에 대응하여 상기 데이터 구동부의 제2 채널과 상기 표시패널의 제2 화소그룹내 화소 중 하나를 전기적으로 전기적으로 연결하는 먹스 구동부; 및
    상기 제1 및 제2 제어신호를 출력하는 먹스 제어부
    를 포함하고,
    상기 먹스 구동부의 구동전압은, 포지티브 구동시 +9.0 V 내지 -5.0 V로 설정되고, 네가티브 구동시 +5.0 V 내지 -9.0 V로 설정되는 데이터 제어회로.
  2. 제 1 항에 있어서,
    상기 먹스 구동부는,
    게이트 단자에 상기 제1 제어신호가 인가되고, 드레인 단자가 상기 제1 채널과 연결되며, 소스단자가 상기 제1 화소그룹내 화소들과 각각 연결되는 제1, 제3 및 제5 스위칭 트랜지스터; 및
    게이트 단자에 상기 제2 제어신호가 인가되고, 드레인 단자가 상기 제2 채널과 연결되며, 소스 단자가 상기 제2 화소그룹내 화소들과 각각 연결되는 제2, 제4 및 제6 스위칭 트랜지스터
    를 포함하는 데이터 제어회로.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 제어신호는, 전압스윙폭이 동일한 신호인 데이터 제어회로.
  4. 제 2 항에 있어서,
    상기 제1 및 제2 제어신호는, 스윙하는 전압의 절대치가 서로 다른 데이터 제어회로.
  5. 제 3 항 및 제 4 항 중, 선택되는 어느 하나의 항에 있어서,
    상기 제1 및 제2 제어신호는,
    데이터 전압의 극성에 따라, 포지티브 극성인 경우, + 8 V 이상 - 1.8 V 이하의 전압레벨로 설정되고,
    네가티브 극성인 경우, + 1.8 V 이상, - 8 V 이하의 전압레벨로 설정되는 데이터 제어회로.
  6. 제 3 항 및 제 4 항 중, 선택되는 어느 하나의 항에 있어서,
    상기 제1 및 제2 제어신호는,
    각각 1/3 수평기간씩 하이레벨이 순차적으로 교번하는 3상 신호인 데이터 제어회로.
  7. 제1 극성으로 구동하는 제1 화소그룹 및 제2 극성으로 구동하는 제2 화소그룹을 포함하는 표시패널;
    상기 제1 및 제2 화소그룹에 화상에 대응하는 데이터 전압을 각각 공급하는 제1 및 제2 채널을 포함하는 데이터 구동부; 및
    제1 제어신호에 대응하여 상기 제1 채널과 상기 제1 화소그룹내 화소 중 하나를 전기적으로 연결하고, 제2 제어신호에 대응하여 상기 제2 채널과 상기 제2 화소그룹내 화소 중 하나를 전기적으로 전기적으로 연결하는 먹스 구동부 및, 상기 제1 및 제2 제어신호를 출력하는 먹스 제어부로 이루어지는 데이터 제어회로
    를 포함하고,
    상기 먹스 구동부의 구동전압은, 포지티브 구동시 +9.0 V 내지 -5.0 V로 설정되고, 네가티브 구동시 +5.0 V 내지 -9.0 V로 설정되는 평판표시장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 화소그룹에 게이트 구동전압을 각각 공급하는 게이트 구동부; 및
    상기 게이트 구동부에 입력전압을 공급하는 전원발생부를 포함하고,
    상기 제1 및 제2 제어신호는,
    전압레벨의 범위가 상기 입력전압의 전압레벨범위에 대응되는 평판표시장치.
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