CN111627393B - 显示面板及其驱动方法、显示装置 - Google Patents

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Abstract

本申请提供了一种显示面板及其驱动方法、显示装置。显示面板包括：子像素阵列、栅线、第一数据线、第二数据线、像素控制电路、分时复用电路和数据信号端；子像素阵列中的多个子像素单元形成多个子像素行和多个子像素列；每个子像素行的各子像素单元与栅线电连接，子像素行中的各子像素单元通过栅线与像素控制电路电连接；奇数子像素行中的各个子像素单元与第一数据线电连接，偶数子像素行中的各个子像素单元与第二数据线电连接；第一数据线、第二数据线和数据信号端均与分时复用电路电连接。本申请可延长对每个子像素单元的补偿时间，从而提高对Vth的补偿能力，改善显示面板显示不均匀的现象，使得显示面板在较高的刷新频率下保持较好的显示效果。

Description

显示面板及其驱动方法、显示装置
技术领域
本申请涉及显示技术领域，具体而言，本申请涉及一种显示面板及其驱动方法、显示装置。
背景技术
VR(Virtual Reality，虚拟现实)显示给人们带来了全新的视觉感受，越来越收到人们的关注和喜爱，同时手机游戏也逐渐成为用户一项重要的娱乐休闲方式。
VR显示和游戏模式都需要显示面板提高较高的刷新频率，当显示面板的刷新速度较高(例如120Hz)时，传统的驱动方式对子像素单元中像素电路的阈值电压Vth的补偿能力不足，会造成显示面板显示不均匀，影响显示效果。
发明内容
本申请针对现有方式的缺点，提出一种显示面板及其驱动方法、显示装置，用以解决现有显示面板的驱动方式对Vth补偿能力不足的技术问题。
第一方面，本申请实施例提供了一种显示面板，包括：子像素阵列、栅线、第一数据线、第二数据线、像素控制电路、分时复用电路和数据信号端；
子像素阵列中的多个子像素单元形成多个子像素行和多个子像素列；
每个子像素行的各子像素单元均与栅线电连接，子像素行中的各子像素单元均通过栅线与像素控制电路电连接；
奇数子像素行中的各个子像素单元均与第一数据线电连接，偶数子像素行中的各个子像素单元均与第二数据线电连接；
第一数据线、第二数据线和数据信号端均与分时复用电路电连接；
分时复用电路用于将数据信号端分时地与第一数据线和第二数据线电导通。
第二方面，本申请实施例提供了一种显示装置，包括：本申请实施例第一方面提供的显示面板。
第三方面，本申请实施例提供了一种显示面板的驱动方法，用于驱动本申请实施例第一方面提供的显示面板，驱动方法包括：
通过分时复用电路将数据信号端分时地与第一数据线和第二数据线电导通，使数据信号端输出的数据信号分时地输入第一数据线和第二数据线；
通过像素控制电路向各子像素行分时地输入栅极控制信号，使各子像素行中各子像素单元中的像素电路导通；向相邻的两个子像素行输入栅极控制信号的信号输入时间段部分重叠；
根据各子像素行中各子像素单元的导通情况，通过第一数据线和第二数据线，将数据信号分时地输入各子像素行中的子像素单元。
本申请实施例提供的技术方案，至少具有如下有益效果：
1)本申请实施例可基于奇偶行子像素单元分别连接的不同数据线(第一数据线和第二数据线)和分时复用电路，可以实现将数据信号端的数据信号分时地写入各数据线，基于显示面板中的像素控制电路可控制各子像素行中的子像素单元中的像素电路分时导通，从而可实现将已写入各数据线的数据信号分时地写入与数据线连接的各子像素单元，以实现对各子像素单元的Vth的分时补偿；相邻两个子像素行在进行分时数据写入时，使栅极控制信号的信号输入时段重叠，可延长对每个子像素单元的补偿时间，从而提高对每个像素单元的Vth的补偿能力，改善显示面板显示不均匀的现象，使得显示面板在较高的刷新频率下保持较好的显示效果；
2)本申请实施例在将数据信号写入各数据线时，可通过分时复用电路将数据信号端分时地与第一数据线和第二数据线电导通，以实现对第一数据线和第二数据线的分时数据写入，基于分时复用电路的该分时控制功能，可以较少的IC通道数量实现较高的刷新的频率，从而在刷新频率的要求较高时，可有效地减少IC通道的数量。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种显示面板的结构框架示意图；
图2为本申请实施例提供的另一种显示面板的结构框架示意图；
图3为本申请实施例提供的一种显示面板的驱动方法的流程示意图；
图4为本申请实施例的一种选通信号和栅极控制信号的信号时序图。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置通常包括多个子像素单元，每个子像素单元中包括像素电路，各个像素电路中的驱动晶体管的阈值电压Vth由于制备工艺的差异或温度的变化会产生漂移现象，导致显示不良，因此需要对驱动晶体管的阈值电压Vth进行补偿。
传统的驱动方式，补偿时间等于数据写入时间，在显示面板的刷新频率较高(例如120Hz)时，行周期缩短，数据写入时间缩短，Vth补偿时间大幅减少，导致对像素电路中驱动晶体管的Vth的补偿不足，从而影响显示效果。
此外，随着分辨率的提升，驱动IC(Interated Circuit，集成电路)所需要的数据通道数越来越多(每个数据通道与一条数据线对应)，有的显示面板Panel(尤其是中尺寸的Panel)可能需要两颗IC来进行驱动，这大大增加了显示面板的成本。
本申请提供的显示面板及其驱动方法、显示装置，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种显示装置，包括本申请实施例提供的显示面板。
如图1所示，本申请实施例提供的显示面板包括：子像素阵列101、栅线102、第一数据线103、第二数据线104、像素控制电路105、分时复用电路106和数据信号端107。
子像素阵列101中的多个子像素单元(如图1所示的Pixel)形成多个子像素行和多个子像素列；每个子像素行的各子像素单元均与栅线102电连接，子像素行中的各子像素单元均通过栅线102与像素控制电路105电连接；奇数子像素行(在本文中可简称为奇数行)中的各个子像素单元均与第一数据线103电连接，偶数子像素行(在本文中可简称为偶数行)中的各个子像素单元均与第二数据线104电连接。
第一数据线103、第二数据线104和数据信号端107均与分时复用电路106电连接；分时复用电路106用于将数据信号端107分时地与第一数据线103和第二数据线104电导通。
基于分时复用电路的上述分时电导通功能，可实现将数据信号端107输出的信号分时地写入第一数据线103和第二数据线104，可减少驱动IC的数据通道数或减少驱动IC的数量，以较少的数据通道通过分时操作实现对多个数据线的驱动，以实现较高的刷新的频率，更适用于刷新频率要求较高的场景。
在一个可选的实施方式中，分时复用电路106包括：第一选通支路和第二选通支路(图1中未示出该实施方式下第一选通支路和第二选通支路的情况)。
第一选通支路的第一端和第二选通支路的第一端均与数据信号端107电连接；第一选通支路的第二端与第一数据线103电连接，第二选通支路的第二端与第二数据线104电连接。
在该种实施方式下，第一选通支路用于在第一时间段将数据信号端107与第一数据线103电导通，第二选通支路用于在第二时间段将数据信号端107与第二数据线104电导通；第一时间段和第二时间段依次排列且不重叠。
上述两个选通支路的方案，驱动IC的一个数据通道可实现对两条数据线(一条第一数据线和一条第二数据线)的分时驱动，从而可将数据通道数可减少一半。
在另一个可选的实施方式中，如图1所示，分时复用电路106包括：第一选通支路(如图1中接入选通信号MUX1的支路)、第二选通支路(如图1中接入选通信号MUX2的支路)、第三选通支路(如图1中接入选通信号MUX3的支路)和第四选通支路(如图1中接入选通信号MUX4的支路)。
第一选通支路的第一端与数据信号107端电连接，第二端与奇数子像素列(本文中可简称为奇数列)所电连接的第一数据线103电连接；第二选通支路的第一端与数据信号端107电连接，第二端与偶数子像素列所电连接的第一数据线103电连接；第三选通支路的第一端与数据信号端107电连接，第二端与奇数子像素列所电连接的第二数据线104电连接；第四选通支路的第一端与数据信号端107电连接，第二端与偶数子像素列所电连接的第二数据线104电连接。
在该种实施方式下，第一选通支路用于在第一时间段将数据信号端107与奇数子像素列所连接的第一数据线103电导通，第二选通支路用于在第二时间段将数据信号端107与偶数子像素列所连接的第一数据线103电导通；第三选通支路用于在第三时间段将数据信号端107与奇数子像素列所连接的第二数据线104电导通，第四选通支路用于在第四时间段将数据信号端107与偶数子像素列所连接的第二数据线104电导通；第一时间段、第二时间段、第三时间段和第四时间段依次排列且互不重叠。
上述四个选通支路的方案，驱动IC的一个数据通道可实现对四条数据线(两条第一数据线和两条第二数据线)的分时驱动，从而可在两个选通支路的基础上将数据通道数再减少一半。
可选地，第一数据线103和第二数据线104在背板上以如下任意一种方式设置：
方式一，各奇数子像素行所连接的多条第一数据线依次相邻，各偶数子像素行所连接的多条第二数据线依次相邻。图1示出了方式一的数据线分布情形(图1未直接示出背板上的数据线分布)。
方式二，每一个奇数子像素行所连接的第一数据线与一个偶数子像素行所连接的第二数据线相邻。图2示出了方式一的数据线分布情形(图1未直接示出背板上的数据线分布)。
本申请图2所示的电路连接关系与图1所示的电路连接关系相同，区别仅在于数据线的分布有差异。本申请图1和图2示出了的四行四列的子像素阵列及与该子像素阵列电连接的各电路和连接线，仅作为示例，并不用于限制本申请的范围，本领域可以理解，图1和图2所示的电路连接关系可以扩展至m行n列的子像素阵列，m和n均大于4。
可选地，本申请实施例中的像素控制电路105包括至少一个栅极驱动电路GOA(Gate Driver On Array，阵列基板行驱动)。至少一个GOA通过栅线与各子像素行电连接(可以是一个GOA与多个子像素行电连接，也可以是多个GOA分别与多个子像素行电连接)，用于驱动各子像素行中的子像素单元。
在一个示例中，如图1和图2所示，像素控制电路105包括用于驱动奇数行子像素单元的栅极驱动电路R/G GOA_O和用于驱动偶数行子像素单元的栅极驱动电路R/G GOA_E，R/G GOA_O和R/G GOA_E通过输出栅极控制信号(Gate信号)来实现对所连接的一行子像素单元的驱动。
可选地，如图1和图2所示，本申请实施例中的像素控制电路105还包括发光控制电路EM GOA，EM GOA可通过显示面板中的发光控制线108与各子像素行中的每个子像素单元电连接。
在一个可选的实施方式中，EM GOA可以是一个也可以是如图1和图2所示的多个(如图1和图2中的EM GOA1至EM GOA4)，可以设置在子像素阵列的同一则，也可以如图1和图2所示分设在子像素阵列的两侧。
可选地，参照图1和图2，本申请实施例中的数据信号端107包括第一数据信号端(如图1和图2中的Data1端)和第二数据信号端(如图1和图2中的Data2)，Data1端和Data2端与分时复用电路106中的各选通去路电连接。
在一个可选的实施方式中，当本申请实施例中的分时复用电路106包括如图1和图2所示的第一选通支路、第二选通支路、第三选通支路和第四选通支路时，第一选通支路至第四选通支路均与Data1端电连接，且第一选通支路至第四选通支路均与Data2端电连接。
参照图1和图2，可选地，本申请实施例中的每个选通支路均包括多个选通器件，每个选通器件的控制端均与选通信号控制电路电连接，以接收选通信号控制电路发出的选通信号；每个选通器件的第一端均与对应的第一数据线或第二数据线电连接，第二端与第一数据信号端第一数据信号端Data1端或第二数据信号端Data2端电连接。
以图1和图2所示的第一选通支路的选通器件为例，两个选通器件的控制端与选通信号控制电路电连接，接收选通信号MUX1；第一个选通器件的第一端与第一列的第一数据线103(即与第一列奇数行各子像素单元电连接的第一数据线103)电连接，第二端与Data1端电连接；第二个选通器件的第一端与第三列的第一数据线103(即与第三列奇数行各子像素单元电连接的第一数据线103)电连接，第二端与Data2端电连接。参照图1和图2，其它选通支路中的各选通器件的连接方式同理，此处不再赘述。
可选地，本申请实施例中的选通器件可以是P型或N型的晶体管。
可选地，本申请实施例对分时复用电路的数量不作限定，可以是一个或多个，当显示面板包括多个分时复用电路时，多个分时复用电路串联，例如多个分时复用电路中的各选通支路对应串联，如第一个分时复用电路中第一选通支路选通器件的第二端与第二个分时复用电路中第一选通支路选通器件的第一端电连接，以实现更精确地对数据信号端和数据线的电导通进行控制，从而实现对不同行或列的子像素单元的Vth补偿的精确控制。
可选地，本申请实施例提供的显示面板还可包括选通电路，用于输出选通信号。
可选地，由于存在寄生电容，本申请实施例中的第一数据线和第二数据线可存储接写入的数据信号。
本申请实施例提供的显示面板中各组件的功能将结合本申请实施例提供的显示面板的驱动方法进行介绍，可参照后续的方法实施例的内容。
基于同一发明构思，本申请实施例提供了一种显示面板的驱动方法，用于驱动本申请实施例提供的显示面板(该显示面板的结构可参照前面的实施例和附图所示)，如图3所示，该驱动方法包括：
S301，通过分时复用电路106将数据信号端107分时地与第一数据线103和第二数据线104电导通，使数据信号端107输出的数据信号分时地输入第一数据线103和第二数据线104；
S302，通过像素控制电路105向各子像素行分时地输入栅极控制信号，使各子像素行中各子像素单元中的像素电路导通。
向相邻的两个子像素行输入栅极控制信号的信号输入时间段部分重叠。
S303，根据各子像素行中各子像素单元的导通情况，通过第一数据线103和第二数据线104，将数据信号分时地输入各子像素行中的子像素单元。
在一个可选的实施方式中，通过分时复用电路106分时地将数据信号端107与第一数据线103和第二数据线104电导通，使数据信号端107输出的数据信号分时地输入第一数据线103和第二数据线104，包括：
在第一时间段，通过分时复用电路106中的第一选通支路将数据信号端107与第一数据线103电导通，使数据信号端107输出的数据信号输入第一数据线103；在第二时间段，通过分时复用电路106中的第二选通支路将数据信号端107与第二数据线104电导通，使数据信号端107输出的数据信号输入第二数据线104；第一时间段和第二时间段依次排列且不重叠。
在该种实施方式下，可选地，第一时间段的起始时刻和结束时刻，分别在第一个子像素行的信号输入时间段的起始时刻和结束时刻之前；第二时间段的起始时刻和结束时刻，分别在向第二个子像素行的信号输入时间段的起始时刻和结束时刻之前。
在另一个可选的实施方式中，通过分时复用电路106分时地将数据信号端107与第一数据线103和第二数据线104电导通，使数据信号端107输出的数据信号分时地输入第一数据线103和第二数据线104，包括：
在第一时间段，通过分时复用电路106中的第一选通支路将数据信号端107与奇数子像素列所连接的第一数据线103电导通，使数据信号端107输出的数据信号输入奇数子像素列所连接的第一数据线103；在第二时间段，通过分时复用电路106中的第二选通支路将数据信号端107与偶数子像素列所连接的第一数据线103电导通，使数据信号端107输出的数据信号输入与偶数子像素列所连接的第一数据线103。
在第三时间段，通过分时复用电路106中的第三选通支路将数据信号端107与奇数子像素列所连接的第二数据线104电导通，使数据信号端输出的数据信号输入奇数子像素列所连接的第二数据线104；在第四时间段，通过分时复用电路106中的第四选通支路将数据信号端107与偶数子像素列所连接的第二数据线104电导通，使数据信号端107输出的数据信号输入与偶数子像素列所连接的第二数据线104。
第一时间段、第二时间段、第三时间段和第四时间段依次排列且互不重叠。
在该种实施方式下，可选地，第一时间段的起始时刻在第一个子像素行的信号输入时间段的起始时刻之前；第二时间段的结束时刻在向第一个子像素行的信号输入时间段的结束时刻之前；第三时间段的起始时刻在第二个子像素行的信号输入时间段的起始时刻之前；第四时间段的结束时刻在第二个子像素行的信号输入时间段的结束时刻之前。
图4示出了本申请实施例的一种选通信号和栅极控制信号的信号时序图(仅作为示例，而非对本申请的限制)，下面结合图1(或图2)所示的显示面板和图4所示的信号时序图，对本申请实施例提供的显示面板的驱动方法的一种可选的实施方式进行介绍：
在第一时间段t1(图4中时长为a)内，MUX1信号为低电平，第一选通支路在接收到MUX1信号后将Data1端和Data2端分别与相应的奇数行奇数列子像素单元所连接的第一数据线103电导通，将数据信号Data1写入对应的第一数据线103(图1中为第一列子像素单元所连接的第一数据线103)并存储，并将数据信号Data2写入对应的第一数据线103(图1中为第三列子像素单元所连接的第一数据线103)。
在t1之后的第二时间段t2(图4中时长为b)内，MUX1信号为高电平，MUX2信号为低电平，第二选通支路在接收到MUX2信号后将Data1端和Data2端分别与相应的奇数行偶数列子像素单元所连接的第一数据线103电导通，将数据信号Data1写入对应的第一数据线103(图1中为第二列子像素单元所连接的第一数据线103)并存储，并将数据信号Data2写入对应的第一数据线103(图1中为第四列子像素单元所连接的第一数据线103)。
在t2之后的第三时间段t3(图4中时长为a)内，MUX1信号和MUX2信号均为高电平，MUX3信号为低电平，第三选通支路在接收到MUX3信号后将Data1端和Data2端分别与相应的偶数行奇数列子像素单元所连接的第二数据线104电导通，将数据信号Data1写入对应的第二数据线104(图1中为第一列子像素单元所连接的第二数据线104)并存储，并将数据信号Data2写入对应的第二数据线104(图1中为第三列子像素单元所连接的第二数据线104)。
在t3之后的第四时间段(图4中时长为b)内，MUX1至MUX3信号均为高电平，MUX4信号为低电平，第四选通支路在接收到MUX4信号后将Data1端和Data2端分别与相应的偶数行偶数列子像素单元所连接的第二数据线104电导通，将数据信号Data1写入对应的第二数据线104(图1中为第二列子像素单元所连接的第二数据线104)并存储，并将数据信号Data2写入对应的第二数据线104(图1中为第四列子像素单元所连接的第二数据线104)。
在t1之后的第五时间段t5(时长为e)内，第一行的R/G GOA_O输出的栅极控制信号Gate1为低电平，使第一行各子像素单元内的像素电路导通，第一行各子像素单元所连接的第一数据线103将存储的数据信号Data1写入第一行第一列和第二列的各子像素单元，将存储的数据信号Data2写入第一行第三列和第四列的各子像素单元，第一行其它列子像素单元的写入操作同理，从而可在第五时间段t5内，完成第一行子像素单元的数据写入和Vth补偿操作。
在t3之后的第六时间段t6(与t5部分重叠)内，第二行的R/G GOA_E输出的栅极控制信号Gate2为低电平，使第二行各子像素单元内的像素电路导通，第二行各子像素单元所连接的第二数据线104将存储的数据信号Data1写入第二行第一列和第二列的各子像素单元，将存储的数据信号Data2写入第二行第三列和第四列的各子像素单元，第二行其它列子像素单元的写入操作同理，从而可在第六时间段t6内，完成第二行子像素单元的数据写入和Vth补偿操作。
在t4之后的第七时间段t7(与t6部分重叠)内，第三行的R/G GOA_O输出的栅极控制信号Gate3为低电平，使第三行各子像素单元内的像素电路导通，第三行各子像素单元所连接的第一数据线103将存储的数据信号Data1写入第三行第一列和第二列的各子像素单元，将存储的数据信号Data2写入第三行第三列和第四列的各子像素单元，第三行其它列子像素单元的写入操作同理，从而可在第七时间段t7内，完成第三行子像素单元的数据写入和Vth补偿操作。
在第八时间段t8(与t7部分重叠)内，第四行的R/G GOA_E输出的栅极控制信号Gate4为低电平，使第四行各子像素单元内的像素电路导通，第四行各子像素单元所连接的第一数据线103将存储的数据信号Data1写入第四行第一列和第二列的各子像素单元，将存储的数据信号Data2写入第四行第三列和第四列的各子像素单元，第四行其它列子像素单元的写入操作同理，从而可在第八时间段t8内，完成第四行子像素单元的数据写入和Vth补偿操作。
参照图4可知，t5至t8时间段两两之间有重叠，在对前一行子像素单元进行数据写入和Vth补偿操作的过程中，启动对后一行子像素单元进行数据写入和Vth补偿操作，而无需等到对前一行子像素单元进行数据写入和Vth补偿操作结束之后再对后一行子像素单元进行数据写入和Vth补偿操作，从而可延长对第一行子像素单元的数据写入时间和Vth补偿时间。
上述示例为对子像素阵列的前四行子像素单元的驱动原理，后续各行的驱动原理与图1和图4所示的前四行的驱动原理同理，本申请实施例中不再一一赘述。
后续各行的驱动原理与图1和图4所示的前四行的驱动原理同理，本申请实施例中不再一一赘述。
图4中的a、b、c、d、e和1H均表示时间宽度，各时间宽度大小关系以及数量关系如图4所示，
应用本申请实施例，至少能够实现如下有益效果：
1)本申请实施例可基于奇偶行子像素单元分别连接的不同数据线(第一数据线和第二数据线)和分时复用电路，可以实现将数据信号端的数据信号分时地写入各数据线，基于显示面板中的像素控制电路可控制各子像素行中的子像素单元中的像素电路分时导通，从而可实现将已写入各数据线的数据信号分时地写入与数据线连接的各子像素单元，以实现对各子像素单元的Vth的分时补偿；相邻两个子像素行在进行分时数据写入时，使栅极控制信号的信号输入时段重叠，可延长对每个子像素单元的补偿时间，从而提高对每个像素单元的Vth的补偿能力，改善显示面板显示不均匀的现象，使得显示面板在较高的刷新频率下保持较好的显示效果。
2)本申请实施例在将数据信号写入各数据线时，可通过分时复用电路将数据信号端分时地与第一数据线和第二数据线电导通，以实现对第一数据线和第二数据线的分时数据写入，基于分时复用电路的该分时控制功能，可以较少的IC通道数量实现较高的刷新的频率，从而在刷新频率的要求较高时，可有效地减少IC通道的数量；在一个可选的实施方式中，可采用一级选通支路(包括两个选通支路)来实现同一行不同列子像素单元连接的数据线的数据写入，可将驱动IC的数据通道数可减少一半；在另一个可选的实施方式中，可采用两级选通支路(即四个选通支路)来实现同一行不同列子像素单元连接的数据线的数据写入，可将驱动IC的数据通道数再减少一半。
3)本申请实施例基于分时复用电路和栅极驱动电路的配合，可在每一行子像素单元接收到栅极控制信号之前，开始或完成对该行所连接的数据线(第一数据线或第二数据线)的数据信号写入，从而在每一行子像素单元接收到栅极控制信号时，可快速将数据信号由数据线写入所连接的子像素单元，提高数据写入的速度。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种显示面板，其特征在于，包括：子像素阵列、栅线、第一数据线、第二数据线、像素控制电路、分时复用电路和数据信号端；
所述子像素阵列中的多个子像素单元形成多个子像素行和多个子像素列；
每个所述子像素行的各子像素单元均与所述栅线电连接，所述子像素行中的各所述子像素单元均通过所述栅线与所述像素控制电路电连接；所述像素控制电路包括至少一个栅极驱动电路，一个所述栅极驱动电路通过一个所述栅线与一个所述子像素行的各子像素单元电连接，所述栅极驱动电路用于通过输出栅极控制信号对所电连接的一个所述子像素行的各子像素单元进行驱动；
奇数子像素行中的各个所述子像素单元均与所述第一数据线电连接，偶数子像素行中的各个所述子像素单元均与所述第二数据线电连接；
所述第一数据线、所述第二数据线和所述数据信号端均与所述分时复用电路电连接；
所述分时复用电路用于将所述数据信号端分时地与所述第一数据线和所述第二数据线电导通，使所述数据信号端输出的数据信号分时地输入所述第一数据线和所述第二数据线；
通过所述像素控制电路向各所述子像素行分时地输入栅极控制信号，使各所述子像素行中各所述子像素单元中的像素电路导通；向相邻的两个所述子像素行输入所述栅极控制信号的信号输入时间段部分重叠；
根据各所述子像素行中各所述子像素单元的导通情况，通过所述第一数据线和所述第二数据线，将数据信号分时地输入各所述子像素行中的所述子像素单元。
2.根据权利要求1所述的显示面板，其特征在于，所述分时复用电路包括：第一选通支路和第二选通支路；
所述第一选通支路的第一端和所述第二选通支路的第一端均与所述数据信号端电连接；
所述第一选通支路的第二端与所述第一数据线电连接，所述第二选通支路的第二端与所述第二数据线电连接；
所述第一选通支路用于在第一时间段将所述数据信号端与所述第一数据线电导通；所述第二选通支路用于在第二时间段将所述数据信号端与所述第二数据线电导通；
所述第一时间段和所述第二时间段依次排列且不重叠。
3.根据权利要求1所述的显示面板，其特征在于，所述分时复用电路包括：第一选通支路、第二选通支路、第三选通支路和第四选通支路；
所述第一选通支路的第一端与所述数据信号端电连接，第二端与奇数子像素列所电连接的所述第一数据线电连接；所述第二选通支路的第一端与所述数据信号端电连接，第二端与偶数子像素列所电连接的所述第一数据线电连接；
所述第三选通支路的第一端与所述数据信号端电连接，第二端与奇数子像素列所电连接的所述第二数据线电连接；所述第四选通支路的第一端与所述数据信号端电连接，第二端与偶数子像素列所电连接的所述第二数据线电连接；
第一选通支路用于在第一时间段将所述数据信号端与奇数子像素列所连接的所述第一数据线电导通，第二选通支路用于在第二时间段将所述数据信号端与偶数子像素列所连接的所述第一数据线电导通；
第三选通支路用于在第三时间段将所述数据信号端与奇数子像素列所连接的所述第二数据线电导通，第四选通支路用于在第四时间段将所述数据信号端与偶数子像素列所连接的所述第二数据线电导通；
所述第一时间段、所述第二时间段、所述第三时间段和所述第四时间段依次排列且互不重叠。
4.根据权利要求1所述的显示面板，其特征在于，所述第一数据线和所述第二数据线在背板上以如下任意一种方式设置：
各奇数子像素行所连接的多条第一数据线依次相邻，各偶数子像素行所连接的多条所述第二数据线依次相邻；
每一个奇数子像素行所连接的所述第一数据线与一个偶数子像素行所连接的所述第二数据线相邻。
5.一种显示装置，其特征在于，包括：如权利要求1-4中任一项所述的显示面板。
6.一种显示面板的驱动方法，用于驱动如权利要求1-4中任一项所述的显示面板，其特征在于，所述驱动方法包括：
通过分时复用电路将数据信号端分时地与第一数据线和第二数据线电导通，使所述数据信号端输出的数据信号分时地输入所述第一数据线和所述第二数据线；
通过所述像素控制电路向各所述子像素行分时地输入栅极控制信号，使各所述子像素行中各所述子像素单元中的像素电路导通；向相邻的两个所述子像素行输入所述栅极控制信号的信号输入时间段部分重叠；
根据各所述子像素行中各所述子像素单元的导通情况，通过所述第一数据线和所述第二数据线，将数据信号分时地输入各所述子像素行中的所述子像素单元。
7.根据权利要求6所述的驱动方法，其特征在于，所述通过分时复用电路分时地将所述数据信号端与所述第一数据线和所述第二数据线电导通，使所述数据信号端输出的数据信号分时地输入所述第一数据线和所述第二数据线，包括：
在第一时间段，通过所述分时复用电路中的第一选通支路将所述数据信号端与所述第一数据线电导通，使所述数据信号端输出的数据信号输入所述第一数据线；
在第二时间段，通过所述分时复用电路中的第二选通支路将所述数据信号端与所述第二数据线电导通，使所述数据信号端输出的数据信号输入所述第二数据线；
所述第一时间段和所述第二时间段依次排列且不重叠。
8.根据权利要求7所述的驱动方法，其特征在于，所述第一时间段的起始时刻和结束时刻，分别在第一个所述子像素行的所述信号输入时间段的起始时刻和结束时刻之前；
所述第二时间段的起始时刻和结束时刻，分别在向第二个所述子像素行的所述信号输入时间段的起始时刻和结束时刻之前。
9.根据权利要求6所述的驱动方法，其特征在于，所述通过分时复用电路分时地将所述数据信号端与所述第一数据线和所述第二数据线电导通，使所述数据信号端输出的数据信号分时地输入所述第一数据线和所述第二数据线，包括：
在第一时间段，通过所述分时复用电路中的第一选通支路将所述数据信号端与奇数子像素列所连接的所述第一数据线电导通，使所述数据信号端输出的数据信号输入奇数子像素列所连接的所述第一数据线；
在第二时间段，通过所述分时复用电路中的第二选通支路将所述数据信号端与偶数子像素列所连接的所述第一数据线电导通，使所述数据信号端输出的数据信号输入与偶数子像素列所连接的所述第一数据线；
在第三时间段，通过所述分时复用电路中的第三选通支路将所述数据信号端与奇数子像素列所连接的所述第二数据线电导通，使所述数据信号端输出的数据信号输入奇数子像素列所连接的所述第二数据线；
在第四时间段，通过所述分时复用电路中的第四选通支路将所述数据信号端与偶数子像素列所连接的所述第二数据线电导通，使所述数据信号端输出的数据信号输入与偶数子像素列所连接的所述第二数据线；
所述第一时间段、所述第二时间段、所述第三时间段和所述第四时间段依次排列且互不重叠。
10.根据权利要求9所述的驱动方法，其特征在于，所述第一时间段的起始时刻在第一个所述子像素行的信号输入时间段的起始时刻之前；
所述第二时间段的结束时刻在向第一个所述子像素行的信号输入时间段的结束时刻之前；
所述第三时间段的起始时刻在第二个所述子像素行的信号输入时间段的起始时刻之前；
所述第四时间段的结束时刻在第二个所述子像素行的信号输入时间段的结束时刻之前。
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