CN109036281A - 一种驱动电路、显示面板及其控制方法 - Google Patents

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Abstract

本发明提供了一种驱动电路、显示面板及其控制方法。驱动电路用于驱动阵列排布的像素电路，所述驱动电路包括多个驱动模块和多个数据写入模块；所述驱动模块，通过控制线连接相邻两行像素电路，被配置为同时驱动所述相邻两行像素电路；所述数据写入模块，分别连接数据线和一列像素电路，被配置为在所述驱动模块驱动所述像素电路时，将所述数据线上的显示数据分时写入所述一列像素电路中的奇行像素电路和偶行像素电路。本发明实施例增长了阈值电压的补偿时间，可以满足较高刷新频率时VTH的补偿能力，保证了显示效果；并且可以避免奇行数据线和偶行数据线之间的耦合电容引起竖线Mura，提高了显示品质。

Description

一种驱动电路、显示面板及其控制方法
技术领域
本发明涉及显示技术领域，特别是涉及一种驱动电路、显示面板及其控制方法。
背景技术
现在VR(Virtual Reality，虚拟现实)显示给人们带来了全新的视觉感受，所以VR显示越来越收到人们的关注和喜爱；同时手机游戏也逐渐成为年轻人一项重要的娱乐休闲方式。而VR显示和游戏模式都需要显示面板采用较高的刷新频率。
当显示面板的刷新速度提高到90Hz甚至120Hz时，传统的驱动方式会出现阈值电压补偿能力不足的问题，从而造成显示不均匀。
发明内容
本发明提供一种驱动电路、显示面板及其控制方法，以解决阈值电压补偿能力不足，造成显示不均匀的问题。
为了解决上述问题，本发明公开了一种驱动电路，用于驱动阵列排布的像素电路，所述驱动电路包括多个驱动模块和多个数据写入模块；
所述驱动模块，通过控制线连接相邻两行像素电路，被配置为同时驱动所述相邻两行像素电路；
所述数据写入模块，分别连接数据线和一列像素电路，被配置为在所述驱动模块驱动所述像素电路时，将所述数据线上的显示数据分时写入所述一列像素电路中的奇行像素电路和偶行像素电路。
可选地，所述驱动模块包括第一GOA单元和第二GOA单元；所述控制线包括第一控制线和第二控制线；
所述第一GOA单元通过所述第一控制线连接所述相邻两行像素电路，被配置为控制所述相邻两行像素电路复位和设置阈值电压；
所述第二GOA单元通过所述第二控制线连接所述相邻两行像素电路，被配置为控制所述相邻两行像素电路发光。
可选地，所述第一GOA单元的输出信号的电平宽度为2倍时钟周期。
可选地，所述数据写入模块包括第一开关管、第二开关管；所述数据线分为奇行数据线和偶行数据线；
所述第一开关管分别连接所述奇行数据线和所述奇行像素电路；所述第一开关管，被配置为按照预设时序导通，以使所述奇行数据线上的所述显示数据写入所述奇行像素电路；
所述第二开关管分别连接所述偶行数据线和所述偶行像素电路；所述第二开关管，被配置按照所述预设时序导通，以使所述偶行数据线上的所述显示数据写入所述偶行像素电路。
可选地，一列像素电路连接的所述第一开关管和所述第二开关管分时导通。
可选地，一列像素电路连接的所述第一开关管与相邻一列像素电路连接的所述第二开关管同时导通。
本发明实施例又提供了一种显示面板，所述显示面板包括如上述的驱动电路，以及控制芯片和阵列排布的像素电路；所述控制芯片连接所述驱动电路，所述驱动电路连接所述像素电路；
所述控制芯片，被配置为根据所述预设时序向所述驱动电路输入显示数据；
所述驱动电路，被配置为按照预设时序同时驱动相邻两行像素电路，并在驱动所述相邻两行像素电路时，分时将所述显示数据写入奇行像素电路和偶行像素电路；
所述像素电路，被配置为在所述驱动电路的驱动下，根据所述显示数据进行显示。
可选地，所述控制芯片设置有数据通道，当控制线分为奇行数据线和偶行数据线时，所述数据通道分为奇行数据通道和偶行数据通道；
所述奇行数据通道通过所述奇行数据线连接所述驱动电路，所述偶行数据通道通过所述偶行数据线连接所述驱动电路；
所述控制芯片，被配置为按照所述预设时序向所述奇行数据线和所述偶行数据线输入所述显示数据。
可选地，所述像素电路包括子像素单元，所述数据通道的数量为所述子像素单元的列数的2倍或3倍。
可选地，所述显示面板为AMOLED(Active-matrix organic light emittingdiode，有源矩阵有机发光二极体)面板。
本发明实施例还提供了一种显示面板的控制方法，应用于如上述的显示面板，所述方法包括：
按照预设时序驱动相邻两行像素电路；
根据所述预设时序，分时将显示数据写入所述相邻两行像素电路中的奇行像素电路和偶行像素电路；
根据所述显示数据进行显示。
可选地，所述按照预设时序驱动相邻两行像素电路，包括：
按照所述预设时序控制所述相邻两行像素电路复位和设置阈值电压；
按照所述预设时序控制所述相邻两行像素电路发光。
可选地，所述根据所述预设时序，分时将显示数据写入所述相邻两行像素电路中的奇行像素电路和偶行像素电路，包括：
按照所述预设时序控制一列像素电路连接的第一开关管和第二开关管分时导通。
可选地，所述方法还包括：
按照所述预设时序控制一列像素电路连接的第一开关管与相邻一列像素电路连接的第二开关管同时导通。
与现有技术相比，本发明包括以下优点：
驱动模块可以同时驱动相邻两行像素电路，增长了阈值电压的补偿时间，从而满足较高刷新频率时VTH的补偿能力，保证了显示效果；并且数据写入模块将显示数据分时写入奇行像素电路和偶行素模块，避免奇行数据线和偶行数据线之间的耦合电容引起竖线Mura，提高了显示品质。
附图说明
图1示出了本发明实施例一的一种驱动电路的结构示意图之一；
图2示出了本发明实施例一的一种驱动电路的结构示意图之二；
图3示出了本发明实施例一的预设时序的波形图；
图4示出了本发明实施例二的一种显示面板的结构示意图；
图5示出了本发明实施例三的一种显示面板的控制方法的步骤流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
参照图1，示出了本发明实施例提供的一种驱动电路的结构示意图。驱动电路10用于驱动阵列排布的像素电路20，所述驱动电路10包括多个驱动模块101和多个数据写入模块102；
所述驱动模块101，通过控制线103连接相邻两行像素电路20，被配置为同时驱动所述相邻两行像素电路20；
所述数据写入模块102，分别连接数据线104和一列像素电路20，被配置为在所述驱动模块101驱动所述像素电路20时，将所述数据线104上的显示数据分时写入所述一列像素电路20中的奇行像素电路和偶行像素电路。
本实施例中，像素电路20可以采用7T1C像素电路，本发明实施例对此不作详细限定，可以根据实际情况进行设置。驱动电路10包括多个驱动模块101和多个数据写入模块102。每个驱动模块101通过控制线103连接相邻两行的像素电路20，同时驱动两行像素电路20。多个驱动模块101可以级联，按照预设时序每次驱动两行像素电路20，并从上至下依次驱动。例如，首先由驱动模块1驱动第1、2行的像素电路，再由驱动模块2驱动第3、4行像素电路。每个数据写入模块102分别连接数据线104和一列像素电路20。例如，数据写入模块1连接第1列像素电路，数据写入模块2连接第2列像素电路，数据写入模块3连接第3列像素电路。当驱动模块101驱动像素电路20时，数据写入模块102将数据线104上的显示数据，分时写入一列像素电路20中的奇行像素电路和偶行像素电路。例如，驱动模块1驱动第1、2行像素电路时，数据写入模块1先将显示数据写入第1列中的第1行像素电路，再将显示数据写入第1列中的第2行像素电路；数据写入模块2先将显示数据写入第2列中的第2行像素电路，再将显示数据写入第2列中的第1行像素电路。本发明实施例对此不作详细限定，可以根据实际情况进行设置。
可选地，参照图2所示的驱动电路的结构示意图，所述驱动模块101包括第一GOA单元1011和第二GOA单元1012；所述控制线103包括第一控制线1031和第二控制线1032；
所述第一GOA单元1011通过所述第一控制线1031连接所述相邻两行像素电路20，被配置为控制所述相邻两行像素电路20复位和设置阈值电压；
所述第二GOA单元1012通过所述第二控制线1032连接所述相邻两行像素电路20，被配置为控制所述相邻两行像素电路20发光。
本实施例中，驱动模块101包括第一GOA单元1011和第二GOA单元1012，第一GOA单元1011通过第一控制线1031连接相邻两行像素电路20，使相邻两行像素电路20同时进行复位和设置阈值电压。参照图3所示预设时序的波形图，第一GOA单元1输出复位信号Reset1，当复位信号Reset1为低电平时，第1、2两行像素电路20进行复位；第一GOA单元1输出设置阈值信号Gate1，当设置阈值信号Gate1为低电平时，第1、2两行像素电路设置阈值电压。第一GOA单元2输出复位信号Reset2，当复位信号Reset2为低电平时，第3、4两行像素电路20进行复位；第一GOA单元2输出设置阈值信号Gate2，当设置阈值信号Gate2为低电平时，第3、4两行像素电路设置阈值电压。由此可见，第1、2行设置阈值电压的时间较长，即增加了像素电路的阈值电压补偿时间，从而可以满足数据刷新速度很快时阈值电压的补偿能力。
第二GOA单元1输出发光信号EM1，在第1、2两行像素电路复位和设置阈值电压时，发光信号EM1为高电平，控制第1、2两行像素电路不发光，在第1、2两行像素电路的阈值电压建立完成后，发光信号EM1为低电平，控制第1、2两行像素电路发光。同样的，第二GOA单元2输出发光信号EM2，在第3、4两行像素电路复位和设置阈值电压时，发光信号EM2为高电平，控制第3、4两行像素电路不发光；在第3、4两行像素电路的阈值电压建立完成后，发光信号EM2为低电平，控制第3、4两行像素电路发光。
可选地，所述第一GOA单元1011的输出信号的电平宽度为2倍时钟周期。
本实施例中，见图3，第一GOA单元1011的输出信号Gate1和Gate2的电平宽度为2倍时钟周期。
可选地，参照图2所示的驱动电路的结构示意图，所述数据写入模块102包括第一开关管T1、第二开关管T2；所述数据线104分为奇行数据线1041和偶行数据线1042；
所述第一开关管T1分别连接所述奇行数据线1041和所述奇行像素电路；所述第一开关管T1，被配置为按照预设时序导通，以使所述奇行数据线1041上的所述显示数据写入所述奇行像素电路；
所述第二开关管T2分别连接所述偶行数据线1042和所述偶行像素电路；所述第二开关管T2，被配置按照所述预设时序导通，以使所述偶行数据线1042上的所述显示数据写入所述偶行像素电路。
本实施例中，第一开关管T1连接奇行数据线1041和奇行像素电路，第二开关管T2连接偶行数据线1042和偶行像素电路。例如，第一开关管T1连接奇行数据线1041和第1、3、5……行像素电路，第二开关管T2连接偶行数据线1042和第2、4、6……行像素电路。当第一开关管T1导通时，奇行数据线1041上的显示数据写入到第1、3、5……行像素电路中，当第二开关管T2导通时，偶行数据线1042上的显示数据写入到第2、4、6……行像素电路中。
可选地，参照图3所示的波形图，一列像素电路连接的所述第一开关管T1和所述第二开关管T2分时导通。
本实施例中，图3中信号MUX1输入图2中的1051，图3中信号MUX2输入图2中的1052，信号MUX1和MUX2控制第一开关管T1和第二开关管T2的导通和关断。当信号MUX1为低电平时，第一开关管T1或第二开关管T2导通；当信号MUX2为低电平时，第一开关管T1或第二开关管T2导通。针对同一列像素电路20，第一开关管T1和第二开关管T2是分时导通的。
可选地，一列像素电路连接的所述第一开关管T1与相邻一列像素电路连接的所述第二开关管T2同时导通。
本实施例中，参照图2中的连接关系，第1列像素电路连接的第一开关管T1和第2列像素电路连接的第二开关管T2同时导通，第1列像素电路连接的第二开关管T2和第2列像素电路连接的第一开关管T1同时导通。
综上所述，本发明实施例中，驱动电路包括多个驱动模块和多个数据写入模块；驱动模块同时驱动相邻两行像素电路；数据写入模块在驱动模块驱动像素电路时，将数据线上的显示数据分时写入一列像素电路中的奇行像素电路和偶行像素电路。由于驱动模块可以同时驱动相邻两行像素电路，增长了阈值电压的补偿时间，从而满足较高刷新频率时VTH的补偿能力，保证了显示效果；并且数据写入模块将显示数据分时写入奇行像素电路和偶行素模块，避免奇行数据线和偶行数据线之间的耦合电容引起竖线Mura，提高了显示品质。
实施例二
参照图4，示出了本发明实施例提供的一种显示面板的结构示意图。所述显示面板包括如实施例一所述的驱动电路10，以及控制芯片30和阵列排布的像素电路20；所述控制芯片30连接所述驱动电路10，所述驱动电路10连接所述像素电路20；
所述控制芯片30，被配置为根据所述预设时序向所述驱动电路10输入显示数据；
所述驱动电路10，被配置为按照预设时序同时驱动相邻两行像素电路20，并在驱动所述相邻两行像素电路20时，分时将所述显示数据写入奇行像素电路和偶行像素电路；
所述像素电路20，被配置为在所述驱动电路10的驱动下，根据所述显示数据进行显示。
本实施例中，像素电路20阵列排布在显示基板上，可以采用7T1C像素电路，本发明实施例对此不作详细限定，可以根据实际情况进行选取。控制芯片30连接驱动电路10，按照预设时序向驱动电路输入显示数据。驱动电路10按照预设时序驱动像素电路20，使像素电路20复位、设置阈值电压，分时将显示数据写入奇行像素电路和偶行像素电路。当像素线路20的阈值电压建立后，驱动电路10向像素电路20输入发光信号EM发光，像素电路20根据显示数据进行显示。图3是一种预设时序的波形图。本发明实施例对预设时序不作详细限定，可以根据实际情况进行设置。
可选地，所述控制芯片30设置有数据通道301，当数据线104分为奇行数据线1041和偶行数据线1042时，所述数据通道301分为奇行数据通道3011和偶行数据通道3012；
所述奇行数据通道3011通过所述奇行数据线1041连接所述驱动电路10，所述偶行数据通道3012通过所述偶行数据线1042连接所述驱动电路10；
所述控制芯片30，被配置为按照所述预设时序向所述奇行数据线1041和所述偶行数据线1042输入所述显示数据。
本实施例中，控制芯片30的数据通道301根据数据线104设置，当数据线104分为奇行数据线1041和偶行数据线1042时，数据通道301分为奇行数据通道3011和偶行数据通道3012。奇行数据通道3011向奇行数据线1041输入显示数据时，偶行数据通道3012向偶行数据线1042输入显示数据。
可选地，所述像素电路20包括子像素单元，所述数据通道301的数量为所述子像素单元的列数的2倍或3倍。
本实施例中，当子像素单元为RGB像素时，数据通道301的数量为子像素单元的列数的2倍；当子像素单元为SPR(Sub Pixel Rendering)像素时，数据通道301的数量为子像素单元的列数的3倍。
可选地，所述显示面板为AMOLED面板。
综上所述，本发明实施例中，显示面板包括驱动电路，以及控制芯片和阵列排布的像素电路；控制芯片根据预设时序向驱动电路输入显示数据；驱动电路按照预设时序同时驱动相邻两行像素电路，并在驱动相邻两行像素电路时，分时将显示数据写入奇行像素电路和偶行像素电路；像素电路在驱动电路的驱动下，根据显示数据进行显示。通过本发明实施例，增长了阈值电压的补偿时间，从而满足较高刷新频率时VTH的补偿能力，保证了显示效果；并且避免奇行数据线和偶行数据线之间的耦合电容引起竖线Mura，提高了显示品质。
实施例三
参照图5，示出了本发明实施例提供的一种显示面板的控制方法的步骤流程图。应用于如实施例二所述的显示面板，所述方法包括：
步骤401，按照预设时序驱动相邻两行像素电路。
本实施例中，按照预设时序向相邻两行像素电路输入驱动信号。具体地，按照所述预设时序控制所述相邻两行像素电路复位和设置阈值电压；按照所述预设时序控制所述相邻两行像素电路发光。
步骤402，根据所述预设时序，分时将显示数据写入所述相邻两行像素电路中的奇行像素电路和偶行像素电路。
本实施例中，根据预设时序，分时将显示数据写入相邻两行像素电路中的奇行像素电路和偶行像素电路。具体地，按照所述预设时序控制一列像素电路连接的第一开关管与相邻一列像素电路连接的第二开关管同时导通。
步骤403，根据所述显示数据进行显示。
本实施例中，在将显示数据写入像素电路后，像素电路接收发光信号，则根据显示数据进行显示。
综上所述，本发明实施例中，按照预设时序驱动相邻两行像素电路；根据预设时序，分时将显示数据写入相邻两行像素电路中的奇行像素电路和偶行像素电路；根据显示数据进行显示。通过本发明实施例，增长了阈值电压的补偿时间，从而满足较高刷新频率时VTH的补偿能力，保证了显示效果；并且避免奇行数据线和偶行数据线之间的耦合电容引起竖线Mura，提高了显示品质。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种驱动电路、显示面板及其控制方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (12)

1.一种驱动电路，其特征在于，用于驱动阵列排布的像素电路，所述驱动电路包括多个驱动模块和多个数据写入模块；
所述驱动模块，通过控制线连接相邻两行像素电路，被配置为同时驱动所述相邻两行像素电路；
所述数据写入模块，分别连接数据线和一列像素电路，被配置为在所述驱动模块驱动所述像素电路时，将所述数据线上的显示数据分时写入所述一列像素电路中的奇行像素电路和偶行像素电路。
2.根据权利要求1所述的驱动电路，其特征在于，所述驱动模块包括第一GOA单元和第二GOA单元；所述控制线包括第一控制线和第二控制线；
所述第一GOA单元通过所述第一控制线连接所述相邻两行像素电路，被配置为控制所述相邻两行像素电路复位和设置阈值电压；
所述第二GOA单元通过所述第二控制线连接所述相邻两行像素电路，被配置为控制所述相邻两行像素电路发光。
3.根据权利要求1所述的驱动电路，其特征在于，所述数据写入模块包括第一开关管、第二开关管；所述数据线分为奇行数据线和偶行数据线；
所述第一开关管分别连接所述奇行数据线和所述奇行像素电路；所述第一开关管，被配置为按照预设时序导通，以使所述奇行数据线上的所述显示数据写入所述奇行像素电路；
所述第二开关管分别连接所述偶行数据线和所述偶行像素电路；所述第二开关管，被配置按照所述预设时序导通，以使所述偶行数据线上的所述显示数据写入所述偶行像素电路。
4.根据权利要求3所述的驱动电路，其特征在于，一列像素电路连接的所述第一开关管和所述第二开关管分时导通。
5.根据权利要求3所述的驱动电路，其特征在于，一列像素电路连接的所述第一开关管与相邻一列像素电路连接的所述第二开关管同时导通。
6.一种显示面板，其特征在于，所述显示面板包括如权利要求1-5所述的驱动电路，以及控制芯片和阵列排布的像素电路；所述控制芯片连接所述驱动电路，所述驱动电路连接所述像素电路；
所述控制芯片，被配置为根据所述预设时序向所述驱动电路输入显示数据；
所述驱动电路，被配置为按照预设时序同时驱动相邻两行像素电路，并在驱动所述相邻两行像素电路时，分时将所述显示数据写入奇行像素电路和偶行像素电路；
所述像素电路，被配置为在所述驱动电路的驱动下，根据所述显示数据进行显示。
7.根据权利要求6所述的显示面板，其特征在于，所述控制芯片设置有数据通道，当控制线分为奇行数据线和偶行数据线时，所述数据通道分为奇行数据通道和偶行数据通道；
所述奇行数据通道通过所述奇行数据线连接所述驱动电路，所述偶行数据通道通过所述偶行数据线连接所述驱动电路；
所述控制芯片，被配置为按照所述预设时序向所述奇行数据线和所述偶行数据线输入所述显示数据。
8.根据权利要求7所述的显示面板，其特征在于，所述像素电路包括子像素单元，所述数据通道的数量为所述子像素单元的列数的2倍或3倍。
9.一种显示面板的控制方法，其特征在于，应用于如权利要求6-8所述的显示面板，所述方法包括：
按照预设时序驱动相邻两行像素电路；
根据所述预设时序，分时将显示数据写入所述相邻两行像素电路中的奇行像素电路和偶行像素电路；
根据所述显示数据进行显示。
10.根据权利要求9所述的方法，其特征在于，所述按照预设时序驱动相邻两行像素电路，包括：
按照所述预设时序控制所述相邻两行像素电路复位和设置阈值电压；
按照所述预设时序控制所述相邻两行像素电路发光。
11.根据权利要求9所述的方法，其特征在于，所述根据所述预设时序，分时将显示数据写入所述相邻两行像素电路中的奇行像素电路和偶行像素电路，包括：
按照所述预设时序控制一列像素电路连接的第一开关管和第二开关管分时导通。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
按照所述预设时序控制一列像素电路连接的第一开关管与相邻一列像素电路连接的第二开关管同时导通。
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