KR20150005259A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 패널은 화소 행과 화소 열로 배열된 복수의 화소들, 같은 화소 행의 화소들과 연결된 게이트 라인, 같은 화소 열에 포함된 화소들에 연결된 제1 데이터 라인 및 상기 같은 화소 열의 화소들 중 상기 제1 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제2 데이터 라인을 포함한다. 상기 제1 및 제2 데이터 라인들은 제1 화소 열의 화소들에 연결되고, 상기 제1 화소 열과 인접한 제2 화소 열의 화소들에 연결된 제3 데이터 라인 및 상기 제2 화소 열의 화소들 중 상기 제3 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제4 데이터 라인을 포함한다. 이에 따라서, 2개의 홀수 번째 화소 행들 및 2개의 짝수 번째 화소 행들을 순차적으로 구동함으로써 충전 시간을 약 2 수평 주기만큼 확장시킬 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 표시 패널 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널, 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리 및 상기 액정 표시 패널을 구동하는 구동 회로를 포함한다.
상기 액정 표시 패널은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동부 및 상기 데이터 라인을 구동하는 데이터 구동부를 포함한다.
최근 상기 액정 표시 패널이 대형화됨에 따라서, 게이트 신호 및 데이터 신호의 RC 지연에 의해 표시 품질이 저하되는 문제가 발생한다. 예를 들면, 상기 게이트 구동부로부터 출력된 게이트 신호는 상기 게이트 구동부의 출력단과 인접한 영역에 비해 상대적으로 먼 영역에서의 RC 지연이 증가한다. 상기 게이트 신호는 화소에 인가되는 데이터 신호의 충전 시간을 제어하는 신호로서, 상기 게이트 신호의 지연은 상기 데이터 신호의 충전율을 저하시킬 수 있다. 이에 따라서, 휘도 저하, 혼색 및 줄무늬 시인 등과 같은 표시 불량을 발생한다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 개선하기 위한 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 화소 행과 화소 열로 배열된 복수의 화소들, 같은 화소 행의 화소들과 연결된 게이트 라인, 같은 화소 열에 포함된 화소들에 연결된 제1 데이터 라인 및 상기 같은 화소 열의 화소들 중 상기 제1 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제2 데이터 라인을 포함한다.
일 실시예에서, 상기 같은 화소 열의 화소들은 두 개씩 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 교대로 연결될 수 있다.
일 실시예에서, 상기 제1 및 제2 데이터 라인들은 제1 화소 열의 화소들에 연결되고, 상기 제1 화소 열과 인접한 제2 화소 열의 화소들에 연결된 제3 데이터 라인 및 상기 제2 화소 열의 화소들 중 상기 제3 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제4 데이터 라인을 더 포함할 수 있다,
일 실시예에서, 상기 제1 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제1 데이터 라인에 연결되고, 상기 제1 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제1 데이터 라인과 인접한 상기 제2 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제2 데이터 라인과 인접한 제3 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 연결될 수 있다(N은 1,2,3... 인 자연수임).
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 화소 행과 화소 열로 배열된 복수의 화소들, 같은 화소 행의 화소들과 연결된 게이트 라인, 같은 화소 열에 포함된 화소들에 연결된 제1 데이터 라인 및 제2 데이터 라인을 포함하는 표시 패널, 2개의 게이트 신호들을 동시에 출력하는 게이트 구동부 및 2 개의 화소 행들에 대응하는 데이터 신호를 출력하는 데이터 구동부를 포함한다.
일 실시예에서, 상기 같은 화소 열의 화소들은 두 개씩 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 교대로 연결될 수 있다.
일 실시예에서, 상기 게이트 구동부는 2 개의 홀수 번째 게이트 신호들과 2개의 짝수 번째 게이트 신호들을 순차적으로 출력할 수 있다.
일 실시예에서, 상기 홀수 번째 게이트 신호의 폴링 구간과 상기 짝수 번째 게이트 신호의 라이징 구간은 이격될 수 있다.
일 실시예에서, 상기 홀수 번째 및 짝수 번째 게이트 신호 각각은 2 수평 주기에 대응하는 하이 펄스를 가질 수 있다.
일 실시예에서, 상기 데이터 구동부는 상기 제1 데이터 라인에는 기준 전압 대비 제1 극성의 데이터 신호를 출력하고, 상기 제2 데이터 라인에는 상기 기준 전압 대비 제2 극성의 데이터 신호를 출력할 수 있다.
일 실시예에서, 상기 제1 및 제2 데이터 라인들은 제1 화소 열의 화소들에 연결되고, 상기 표시 패널은 상기 제1 화소 열과 인접한 제2 화소 열의 화소들에 연결된 제3 데이터 라인 및 상기 제2 화소 열의 화소들 중 상기 제3 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제4 데이터 라인을 더 포함할 수 있다.
일 실시예에서, 상기 제1 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제1 데이터 라인에 연결되고, 상기 제1 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제1 데이터 라인과 인접한 상기 제2 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제2 데이터 라인과 인접한 제3 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 연결될 수 있다.
일 실시예에서, 상기 데이터 구동부는 상기 제3 데이터 라인에는 상기 제1 극성의 데이터 신호를 출력하고, 상기 제4 데이터 라인에는 상기 제2 극성의 데이터 신호를 출력할 수 있다.
일 실시예에서, 상기 게이트 구동부는 복수의 쉬프트 레지스터들을 포함하고, 상기 쉬프트 레지스터들 중 제1, 제2, 제3 및 제4 쉬프트 레지스터들은 수직 개시 신호에 동기되어 상기 제1, 제2, 제3 및 제4 게이트 신호들을 출력할 수 있다.
일 실시예에서, 상기 게이트 구동부는 구동 칩 형태로 상기 표시 패널에 실장될 수 있다.
일 실시예에서, 상기 게이트 구동부는 제1 클럭 신호에 기초하여 제4N-3 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제2 클럭 신호에 기초하여 제4N-2 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제3 클럭 신호에 기초하여 제4N-1 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제4 클럭 신호에 기초하여 제4N 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어할 수 있다.
일 실시예에서, 상기 제1 및 제3 클럭 신호들은 서로 동일하고, 상기 제2 및 제4 클럭 신호들은 서로 동일할 수 있다.
일 실시예에서, 상기 게이트 구동부는 상기 화소에 포함된 스위칭 소자와 동일한 제조 공정에 의해 상기 표시 패널에 집적된 복수의 스위칭 소자를 포함할 수 있다.
일 실시예에서, 상기 게이트 구동부는 제1 클럭 신호에 기초하여 제4N-3 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제1 클럭 신호에 반전된 제1 반전 클럭 신호에 기초하여 제4N-2 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제2 클럭 신호에 기초하여 제4N-1 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제2 클럭 신호에 반전된 제2 반전 클럭 신호에 기초하여 제4N 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어할 수 있다.
일 실시예에서, 상기 제1 및 제2 클럭 신호들은 서로 동일할 수 있다.
본 발명의 실시예들에 따르면, 2개의 홀수 번째 화소 행들 및 2개의 짝수 번째 화소 행들을 순차적으로 구동함으로써 충전 시간을 약 2 수평 주기만큼 확장시킬 수 있다. 또한, 홀수 번째 화소 행과 짝수 번째 화소 행간의 킥백 전압 편차를 제거하여 표시 품질을 향상시킬 수 있다. 또한, 컬럼 반전 모드로 구동할 수 있으므로 소비 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 패널의 화소 구조를 설명하기 위한 개념도이다.
도 3은 도 1에 도시된 게이트 구동부에 대한 블록도이다.
도 4는 도 3의 게이트 구동부에 따른 입출력 신호에 대한 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 게이트 구동부에 대한 블록도이다.
도 6은 도 5의 게이트 구동부에 따른 입출력 신호에 대한 파형도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1에 도시된 표시 패널의 화소 구조를 설명하기 위한 개념도이다.
도 1 및 도 2를 참조하면, 상기 표시 장치는 영상을 표시하는 표시 패널(100) 및 상기 표시 패널(100)을 구동하는 표시 구동부(200)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 화소부들(P), 복수의 데이터 라인들(DL1,..., DLm) 및 복수의 게이트 라인들(GL1,..., GLn)이 배치된다. 상기 주변 영역(PA)에는 상기 표시 구동부(200)가 배치된다.
상기 화소부들(P)은 제1 방향(D1)으로 배열된 화소를 포함하는 화소 열 및 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된 화소를 포함하는 화소 행을 포함하는 매트릭스 형태로 배열된다.
상기 데이터 라인들(DL1,..., DLm)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DL1,..., DLm)은 상기 화소 열에 포함된 상기 화소(P)와 전기적으로 연결되어 데이터 신호를 전달한다. 본 실시예에 따르면, 한 쌍의 데이터 라인들(DL4N-3, DL4N-2)은 같은 화소 열에 포함된 화소들(P)과 전기적으로 연결된다. 제4N-3 데이터 라인(DL4N-3)은 같은 화소 열의 화소들과 연결되고, 제4N-2 데이터 라인(DL4N-2)은 상기 같은 화소 열의 화소들 중 상기 제4N-3 데이터 라인(DL4N-3)과 연결된 화소들을 제외한 나머지 화소들과 연결된다.
상기 게이트 라인들(GL1,..., GLn)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 게이트 라인들(GL1,..., GLn) 각각은 같은 화소 행에 포함된 화소들(P)과 전기적으로 연결되어 게이트 신호를 전달한다.
각 화소(P)는 스위칭 소자(TR) 및 액정 커패시터(CLC)를 포함한다. 상기 스위칭 소자(TR)는 상기 게이트 라인(GL1)과 연결된 게이트 전극과, 제1 데이터 라인(DL1)과 연결된 소스 전극 및 상기 액정 커패시터(CLC)와 연결된 드레인 전극을 포함한다.
상기 표시 구동부(200)는 제어 회로부(210), 데이터 구동부(230) 및 게이트 구동부(250)를 포함한다.
상기 제어 회로부(210)는 상기 데이터 구동부(230) 및 상기 게이트 구동부(250)의 구동을 제어한다. 예를 들면, 상기 제어 회로부(210)는 상기 데이터 구동부(230)에 데이터 신호, 데이터 제어 신호를 제공한다. 상기 데이터 신호는 색 데이터 신호를 포함하고, 응답속도 향상을 위한 보정 알고리즘 및 화이트 보상을 위한 보정 알고리즘 등을 통해 보정된 데이터 신호일 수 있다. 상기 데이터 제어 신호는 수평 동기 신호, 수직 동기 신호, 로드 신호 등을 포함할 수 있다. 상기 제어 회로부(210)는 상기 게이트 구동부(250)에 게이트 제어 신호를 제공한다. 상기 게이트 제어 신호는 수직 개시 신호, 복수의 클럭 신호들, 출력 인에이블 신호 등을 포함할 수 있다.
상기 데이터 구동부(230)는 복수의 데이터 연성회로기판들(232)을 포함하고, 각 데이터 연성회로기판(232)에는 데이터 구동칩(231)이 실장된다. 상기 데이터 연성회로기판(232)은 상기 인쇄회로기판(220)과 상기 표시 패널(100)을 전기적으로 연결한다. 상기 데이터 연성회로기판들 중 상기 게이트 구동부(250)와 인접한 데이터 연성회로기판, 예를 들면, 도시된 바와 같이, 좌측 및 우측 외곽에 배치된 상기 데이터 연성회로기판들(232)은 더미 신호 라인을 포함할 수 있고, 상기 더미 신호 라인을 통해서 상기 제어 회로부(210)로부터 생성된 상기 게이트 제어 신호를 상기 게이트 구동부(250)에 전달한다.
상기 게이트 구동부(250)는 게이트 구동칩(253)이 실장된 게이트 연성회로기판(254)을 포함한다. 상기 게이트 구동부(250)는 듀얼 구조로 배치될 수 있다. 예를 들면, 상기 게이트 라인들(GL1,..., GLn)의 제1 단부와 연결되기 위해 상기 주변 영역(PA)의 제1 영역(A1) 및 상기 게이트 라인들(GL1,..., GLn)의 제2 단부에 연결되기 위해 상기 주변 영역(PA)의 제2 영역(A2)에 각각 실장될 수 있다. 상기 제1 및 제2 영역들에 실장된 2개의 게이트 구동부들(250)은 같은 게이트 라인에 같은 게이트 신호를 출력한다. 이에 따라서 RC 지연에 따른 게이트 신호의 왜곡을 보상할 수 보상할 수 있다. 도시되지 않았으나, 상기 게이트 구동부(250)는 싱글 구조로, 상기 제1 또는 제2 영역(A1 or A2)에 배치될 수 있다.
상기 게이트 구동부(250)는 상기 게이트 라인들(GL1,..., GLn)에 게이트 신호들을 순차적으로 제공한다.
본 실시예에 따르면, 상기 게이트 구동부(250)는 2개의 홀수 번째 게이트 신호들 및 2개의 짝수 번째 게이트 신호들 순차적으로 출력한다. 상기 2개의 홀수 번째 게이트 신호들은 서로 같은 신호이고, 상기 2개의 짝수 번째 게이트 신호들은 서로 같은 신호이다. 상기 게이트 구동부(250)는 상기 2개의 홀수 번째 게이트 신호들을 대응하는 2개의 홀수 번째 게이트 라인들에 제공하고, 이어, 상기 2개의 짝수 번째 게이트 신호들을 대응하는 2개의 짝수 번째 게이트 라인들에 제공한다.
예를 들면, 본 실시예에 따른 상기 표시 패널(100)의 화소 구조는 도 2에 도시된 바와 같다.
상기 표시 패널(100)은 복수의 화소 열들과 복수 화소 행들을 포함한다.
제M 화소 열(PCM)에 포함된 화소들은 한 쌍의 제4N-3 데이터 라인(DL4N-3) 및 제4N-2데이터 라인(DL4N-2)에 연결된다(N은 1, 2, 3,.. 인 자연수). 즉, 상기 제4N-3 데이터 라인(DL4N-3)은 제M 화소 열(PCM)에 포함된 화소들 중 제4N-3 및 제4N-2 게이트 라인들(GL4N-3, GL4N-2)에 연결된 제4N-3 및 제4N-2 화소들(P1, P2)에 연결되고, 제4N-2데이터 라인(DL4N-2)은 상기 제M 화소 열(PCM)에 포함된 화소들 중 제4N-1 및 제4N 게이트 라인들(GL4N-1, GL4N)에 연결된 제4N-1 및 제4N 화소들(P3, P4)에 연결된다.
상기 제4N-3 데이터 라인(DL4N-3)에는 기준 전압 대비 양극성(+)의 데이터 신호가 인가되고, 상기 제4N-2데이터 라인(DL4N-2)에는 상기 기준 전압 대비 음극성(-)의 데이터 신호가 인가될 수 있다.
제M+1 화소 열(PCM+1)에 포함된 화소들은 한 쌍의 제4N-1 데이터 라인(DL4N-1) 및 제4N 데이터 라인(DL4N)에 연결된다. 즉, 상기 제4N-1 데이터 라인(DL4N-1)은 제M+1 화소 열(PCM+1)에 포함된 화소들 중 제4N-1 및 제4N 게이트 라인들(GL4N-1, GL4N)에 연결된 제4N-1 및 제4N 화소들(P7, P8)과 연결되고, 상기 제4N 데이터 라인(DL4N)은 상기 제M+1 화소 열(PCM+1)에 포함된 화소들 중 제4N-3 및 제4N-2 게이트 라인들(GL4N-3, GL4N-2)에 연결된 제4N-3 및 제4N-2 화소들(P5, P6)과 연결된다. 상기 제4N-1 데이터 라인(DL4N-1)에는 상기 양극성(+)의 데이터 신호가 인가되고, 상기 제4N 데이터 라인(DL4N)에는 상기 음극성(-)의 데이터 신호가 인가된다.
2개의 홀수 번째 게이트 라인들인 제4N-3 및 제4N-1 게이트 라인들(GL4N-3, GL4N-1)에 같은 게이트 신호가 동시에 인가됨에 따라서, 상기 제4N-3 데이터 라인(DL4N-3)과 제4N 데이터 라인(DL4N)에 연결된 제4N-3 화소 행(PL4N-3)에 포함된 화소들(P1, P5) 및 상기 제4N-2 데이터 라인(DL4N-2)과 제4N-1 데이터 라인(DL4N-1)에 연결된 제4N-1 화소 행(PL4N-1)에 포함된 화소들(P3, P7)이 구동한다. 즉, 상기 제4N-3 데이터 라인(DL4N-3)에 연결된 화소(P1)는 양극성(+)의 데이터 신호를 충전하고, 상기 제4N 데이터 라인(DL4N)에 연결된 화소(P5)는 음극성(-)의 데이터 신호를 충전한다. 상기 제4N-2 데이터 라인(DL4N-2)에 연결된 화소(P3)는 음극성(-)의 데이터 신호가 충전되고, 상기 제4N-1 데이터 라인(DL4N-1)에 연결된 화소(P7)는 양극성(+)의 데이터 신호가 충전된다.
이어서, 2개의 짝수 번째 게이트 라인들인 상기 제4N-2 및 제4N 게이트 라인들(GL4N-2, GL4N)에 같은 게이트 신호가 동시에 인가됨에 따라서, 상기 제4N-3 데이터 라인(DL4N-3)과 제4N 데이터 라인(DL4N)에 연결된 제4N-2 화소 행(PL4N-2)에 포함된 화소들(P2, P6) 및 상기 제4N-2 데이터 라인(DL4N-2)과 제4N-1 데이터 라인(DL4N-1)에 연결된 제4N 화소 행(PL4N)에 포함된 화소들(P4, P8)이 구동한다. 즉, 상기 제4N-3 데이터 라인(DL4N-3)에 연결된 화소(P2)는 양극성(+)의 데이터 신호를 충전하고, 상기 제4N 데이터 라인(DL4N-3)에 연결된 화소(P6)는 음극성(-)의 데이터 신호를 충전한다. 상기 제4N-2 데이터 라인(DL4N-2)에 연결된 화소(P4)는 음극성(-)의 데이터 신호가 충전되고, 상기 제4N-1 데이터 라인(DL4N-1)에 연결된 화소(P8)는 양극성(+)의 데이터 신호가 충전된다.
도 2에 도시된 바와 같이, 본 실시예에 따른 상기 표시 패널(100)은 상기 제1 방향(D1)으로 2 By 2 도트 반전 모드를 갖는 컬럼 반전 모드로 동작될 수 있다.
도 3은 도 1에 도시된 게이트 구동부에 대한 블록도이다. 도 4는 도 3의 게이트 구동부에 따른 입출력 신호에 대한 파형도이다.
도 1, 도 3 및 도 4를 참조하면, 상기 게이트 구동부(250)는 복수의 쉬프트 레지스터들(SR1,..., SRn)을 포함하고, 상기 쉬프트 레지스터들(SR1,..., SRn)은 제1 내지 제n 게이트 신호들(G1,..., Gn)을 제1 내지 제n 게이트 라인들(GL1,..., GLn)에 출력한다.
상기 게이트 구동부(250)는 상기 제어 회로부(210)로부터 상기 수직 개시 신호(STV), 상기 제1 클럭 신호(CPV1), 상기 제2 클럭 신호(CPV2), 제3 클럭 신호(CPV3), 제4 클럭 신호(CPV4), 게이트 온 신호(VON) 및 게이트 오프 신호(VOFF)를 수신한다.
상기 게이트 구동부(250)는 상기 수직 개시 신호(STV)에 응답하여 상기 제1 클럭 신호(CPV1), 상기 제2 클럭 신호(CPV2), 제3 클럭 신호(CPV3), 제4 클럭 신호(CPV4), 상기 게이트 온 신호(VON) 및 게이트 오프 신호(VOFF)를 이용하여 상기 제1 내지 제n 게이트 신호들(G1,..., Gn)을 생성한다.
상기 제1 클럭 신호(CPV1)는 제4N-3 쉬프트 레지스터(SR1, SR5,...)의 메인 클럭 신호로서, 제4N-3 게이트 신호(G1, G5,,..)에 포함된 하이 펄스의 라이징 구간을 제어한다. 상기 제2 클럭 신호(CPV2)는 제4N-2 쉬프트 레지스터(SR2, SR6,...)의 메인 클럭 신호로서, 제4N-2 게이트 신호(G2, G6,,..)에 포함된 하이 펄스의 라이징 구간을 제어한다. 상기 제3 클럭 신호(CPV3)는 제4N-1 쉬프트 레지스터(SR3, SR7,...)의 메인 클럭 신호로서, 제4N-1 게이트 신호(G3, G7,,..)에 포함된 하이 펄스의 라이징 구간을 제어한다. 상기 제4 클럭 신호(CPV4)는 제4N 쉬프트 레지스터(SR4, SR8,...)의 메인 클럭 신호로서, 제4N 게이트 신호(G4, G8,,..)에 포함된 하이 펄스의 라이징 구간을 제어한다. 도시된 바와 같이, 상기 제1 및 제3 클럭 신호들(CPV1, CPV3)은 서로 같은 신호이다. 상기 제2 및 제4 클럭 신호들(CPV2, CPV4)은 서로 같은 신호이고 상기 제1 및 제3 클럭 신호들(CPV1, CPV3)과 다른 신호이다. 도 4에 도시된 바와 같이, 제1 및 제3 클럭 신호들(CPV1, CPV3)과 상기 제2 및 제4 클럭 신호들(CPV2, CPV4)은 2 수평 주기(2H) 만큼 지연차를 갖는다.
본 실시예에 따르면, 상기 수직 개시 신호(STV)는 제1, 제2, 제3 및 제4 쉬프트 레지스터들(SR1, SR2, SR3, SR4)에 각각 인가된다. 상기 제1, 제2, 제3 및 제4 쉬프트 레지스터들(SR1, SR2, SR3, SR4)은 상기 제1, 제2, 제3 및 제4 클럭 신호들(CPV1, CPV2, CPV3, CPV4) 각각의 라이징 구간에 동기된 상기 제1, 제2, 제3 및 제4 게이트 신호들(G1, G2, G3, G4)을 생성한다.
상기 제1 및 제3 쉬프트 레지스터들(SR1, SR3)은 같은 신호인 상기 제1 및 제3 클럭 신호들(CPV1, CPV3)에 의해 라이징 구간이 제어된 하이 펄스를 포함하는 상기 제1 및 제3 게이트 신호들(G1, G3)을 출력한다. 상기 제1 및 제3 게이트 신호들(G1, G3)의 상기 하이 펄스는 2 수평 주기(2H)에 대응하는 폭을 가질 수 있다. 상기 제1 및 제3 게이트 신호들(G1, G3)은 제1 및 제3 게이트 라인들에 각각 인가된다.
상기 제1 및 제3 게이트 신호들(G1, G3)에 동기되어, 상기 데이터 구동부(230)는 제1 및 제3 화소 행들의 데이터 신호(1L_3L)를 데이터 라인들에 출력한다. 따라서, 상기 제1 및 제3 게이트 신호(G1, G3)의 하이 펄스에 응답하여 상기 제1 및 제3 화소 행들의 데이터 신호(1L_3L)는 상기 제1 및 제3 화소 행들에 충전된다.
이어, 상기 제2 및 제4 쉬프트 레지스터들(SR2, SR4)은 같은 신호인 상기 제2 및 제4 클럭 신호들(CPV2, CPV4)에 의해 라이징 구간이 제어된 하이 펄스를 포함하는 상기 제2 및 제4 게이트 신호들(G2, G4)을 출력한다. 상기 제2 및 제4 게이트 신호들(G2, G4)은 제2 및 제4 게이트 라인들에 각각 인가된다.
상기 제2 및 제4 게이트 신호들(G2, G4)에 동기되어, 상기 데이터 구동부(230)는 제2 및 제4 화소 행들의 데이터 신호(2L_4L)를 데이터 라인들에 출력한다. 따라서, 상기 제2 및 제4 게이트 신호들(G2, G4)의 하이 펄스에 응답하여 상기 제2 및 제4 화소 행들의 데이터 신호(2L_4L)는 상기 제2 및 제4 화소 행들에 충전된다.
이때, 상기 제3 게이트 신호의 폴링 구간과 상기 제2 게이트 신호의 라이징 구간이 중첩하는 경우, 상기 제3 게이트 신호의 폴링 구간에 의해 상기 제2 게이트 신호의 라이징 구간에서 전압 강하되는 킥백 전압이 발생할 수 있다.
따라서, 본 실시예에서는 상기 킥백 전압의 발생을 막기 위해서, 상기 제1 및 제3 게이트 신호들(G1, G3)에 포함된 하이 펄스의 폴링 구간과 상기 제2 및 제4 게이트 신호들(G2, G4)에 포함된 하이 펄스의 라이징 구간을 일정 구간(d)만큼 이격시킨다. 각 게이트 신호의 하이 펄스의 폴링 구간은 상기 제어 회로부(210)로부터 제공되는 출력 인에이블 신호를 통해 제어될 수 있다. 상기 일정 간격(d)이 최소 약 1㎲ 내지 2㎲ 로 설정될 경우 상기 킥백 전압의 발생을 막을 수 있다.
이어, 상기 제5 및 제7 쉬프트 레지스터들(SR5, SR7)은 상기 제1 및 제3 클럭 신호들(CPV1, CPV3)에 의해 라이징 구간이 제어된 제5 및 제7 게이트 신호들(G5, G7)을 출력한다. 상기 제5 쉬프트 레지스터(SR5)는 상기 제1 쉬프트 레지스터(SR1)로부터 캐리 신호를 수신하고, 상기 제7 쉬프트 레지스터(SR7)는 상기 제3 쉬프트 레지스터(SR3)로부터 캐기 신호를 수신한다.
상기 제5 및 제7 게이트 신호들(G5, G7)에 포함된 하이 펄스의 라이징 구간은 상기 제2 및 제4 게이트 신호들(G2, G4)에 포함된 하이 펄스의 폴링 구간과 일정 간격(d)만큼 이격된다.
상기 제5 및 제7 게이트 신호들(G5, G7)에 동기되어, 상기 데이터 구동부(230)는 제5 및 제7 화소 행들의 데이터 신호(5L_7L)를 데이터 라인들에 출력한다. 따라서, 상기 제5 및 제7 게이트 신호들(G5, G7)의 하이 펄스에 응답하여 상기 제5 및 제7 화소 행들의 데이터 신호(5L_7L)는 상기 제5 및 제7 화소 행들에 충전된다.
이와 같은 방식으로, 상기 데이터 구동부(230) 및 상기 게이트 구동부(250) 가 구동됨에 따라서, 상기 표시 패널(100)은 두 개의 홀수 번째 화소 행들 및 두 개의 짝수 번째 화소 행들에 순차적으로 영상을 표시할 수 있다. 본 실시예에 따르면 두 개의 화소 행들을 동시에 구동할 수 있으므로 각 화소의 데이터 충전 시간을 2 수평 주기(2H)로 확장할 수 있다. 이에 따라서, HD 해상도 보다 4배 높은 UD 해상도의 대형 패널에서도 충분한 충전 시간에 의해 화소 충전율을 충분히 확보할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 게이트 구동부에 대한 블록도이다. 도 6은 도 5의 게이트 구동부에 따른 입출력 신호에 대한 파형도이다.
도 1, 도 5 및 도 6을 참조하면, 상기 게이트 구동부(250)는 복수의 쉬프트 레지스터들(ISR1,..., ISRn)을 포함하고, 상기 쉬프트 레지스터들(ISR1,..., ISRn)은 제1 내지 제n 게이트 신호들(G1,..., Gn)을 제1 내지 제n 게이트 라인들(GL1,.., GLn)을 출력한다.
본 실시예에 따른 상기 쉬프트 레지스터들(ISR1,..., ISRn) 각각은 복수의 스위칭 소자들을 포함하고, 상기 스위칭 소자들은 화소(P)의 스위칭 소자와 동일한 제조 공정을 통해서 상기 표시 패널(100)의 제1 영역(A1)에 집적된다. 상기 표시 패널(100)의 제2 영역(A2)에는 다음 게이트 라인에 인가된 다음 게이트 신호에 응답하여 현재 게이트 라인에 인가된 현재 게이트 신호를 로우 레벨, 예컨대, 전원 오프 전압(VSS)으로 풀 다운(Pull-Down)시키는 풀 다운부가 배치될 수 있다.
상기 게이트 구동부(250)는 상기 제어 회로부(210)로부터 상기 수직 개시 신호(STV), 제1 클럭 신호(CK1), 제1 반전 클럭 신호(CKB1), 제2 클럭 신호(CK2), 제2 반전 클럭 신호(CKB2) 및 전원 오프 전압(VSS)을 수신한다. 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 같은 신호이고, 이에 따라서, 상기 제1 및 제2 반전 클럭 신호들(CKB1, CKB2)은 서로 같은 신호이다.
상기 게이트 구동부(250)는 상기 수직 개시 신호(STVP)에 응답하여 상기 제1 클럭 신호(CK1), 제1 반전 클럭 신호(CKB1), 제2 클럭 신호(CK2), 제2 반전 클럭 신호(CKB2) 및 전원 오프 전압(VSS)을 이용하여 상기 제1 내지 제n 게이트 신호들(G1,..., Gn)을 생성한다.
상기 제1 클럭 신호(CK1)는 제4N-3 쉬프트 레지스터(ISR1, ISR5,...)의 메인 클럭 신호로서, 제4N-3 게이트 신호(G1, G5,,..)에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제1 반전 클럭 신호(CKB1)는 제4N-3 게이트 신호(G1, G5,,..)의 하이 펄스에 대응하는 구간을 제외한 프레임의 나머지 구간 동안 제4N-3 게이트 신호(G1, G5,,..)를 로우 레벨(예컨대, VSS)로 유지시킨다.
상기 제1 반전 클럭 신호(CKB1)는 제4N-2 쉬프트 레지스터(ISR2, ISR6,...)의 메인 클럭 신호로서, 제4N-2 게이트 신호(G2, G6,,..)에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제1 클럭 신호(CK1)는 제4N-2 게이트 신호(G2, G6,,..)의 하이 펄스에 대응하는 구간을 제외한 프레임의 나머지 구간 동안 제4N-2 게이트 신호(G2, G6,,..)를 로우 레벨(예컨대, VSS)로 유지시킨다.
상기 제2 클럭 신호(CK2)는 제4N-1 쉬프트 레지스터(ISR3, ISR7,...)의 메인 클럭 신호로서, 제4N-1 게이트 신호(G3, G7,,..)에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제2 반전 클럭 신호(CKB2)는 제4N-1 게이트 신호(G3, G7,,..)의 하이 펄스에 대응하는 구간을 제외한 프레임의 나머지 구간 동안 제4N-1 게이트 신호(G3, G7,,..)를 로우 레벨(예컨대, VSS)로 유지시킨다.
상기 제2 반전 클럭 신호(CKB2)는 제4N 쉬프트 레지스터(ISR4, ISR8,...)의 메인 클럭 신호로서, 제4N 게이트 신호(G4, G8,,..)에 포함된 하이 펄스의 라이징 구간을 제어하고, 제2 클럭 신호(CK2)는 제4N 게이트 신호(G4, G8,,..)의 하이 펄스에 대응하는 구간을 제외한 프레임의 나머지 구간 동안 제4N 게이트 신호(G4, G8,,..)를 로우 레벨(예컨대, VSS)로 유지시킨다.
본 실시예에 따르면, 상기 수직 개시 신호(STVP)는 제1, 제2, 제3 및 제4 쉬프트 레지스터들(ISR1, ISR2, ISR3, ISR4)에 각각 인가된다. 상기 제1, 제2, 제3 및 제4 쉬프트 레지스터들(ISR1, ISR2, ISR3, ISR4)은 상기 클럭 신호들(CK1, CKB1, CK2, CKB2) 각각의 라이징 구간에 동기된 상기 제1, 제2, 제3 및 제4 게이트 신호들(G1, G2, G3, G4)을 생성한다.
상기 제1 및 제3 쉬프트 레지스터들(ISR1, ISR3)은 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 의해 라이징 구간이 제어된 상기 제1 및 제3 게이트 신호들(G1, G3)을 출력한다. 상기 제1 및 제3 게이트 신호들(G1, G3)은 같은 구간의 하이 펄스를 포함하고, 상기 하이 펄스는 2 수평 주기(2H)에 대응하는 폭을 가질 수 있다. 상기 제1 및 제3 게이트 신호들(G1, G3)은 제1 및 제2 게이트 라인들에 각각 인가된다.
상기 제1 및 제3 게이트 신호들(G1, G3)에 동기되어, 상기 데이터 구동부(230)는 제1 및 제3 화소 행들의 데이터 신호(1L_3L)를 데이터 라인들에 인가한다. 따라서, 상기 제1 및 제3 게이트 신호의 하이 펄스에 응답하여 상기 제1 및 제3 행 데이터 신호(1L_3L)는 상기 제1 및 제3 화소 행들에 충전된다.
이어, 상기 제2 및 제4 쉬프트 레지스터들(ISR2, ISR4)은 상기 제1 및 제2 반전 클럭 신호들(CKB1, CKB2)에 의해 라이징 구간이 제어된 제2 및 제4 게이트 신호들(G2, G4)을 출력한다. 상기 제2 및 제4 게이트 신호들(G2, G4)은 실질적으로 같은 구간의 하이 펄스를 포함한다. 상기 제2 및 제4 게이트 신호들(G2, G4)은 제2 및 제4 게이트 라인들에 각각 인가된다.
상기 제2 및 제4 게이트 신호들(G2, G4)에 동기되어, 상기 데이터 구동부(230)는 제2 및 제4 화소 행들의 데이터 신호(2L_4L)를 데이터 라인들에 출력한다. 따라서, 상기 제2 및 제4 게이트 신호들(G2, G4)의 하이 펄스에 응답하여 상기 제2 및 제4 화소 행들의 데이터 신호(2L_4L)는 상기 제2 및 제4 화소 행들에 충전된다.
본 실시예에서는 킥백 전압의 발생을 막기 위해서, 상기 제1 및 제3 게이트 신호들(G1, G3)에 포함된 하이 펄스의 폴링 구간과 상기 제2 및 제4 게이트 신호들(G2, G4)에 포함된 하이 펄스의 라이징 구간을 일정 구간(d)만큼 이격시킨다.
이상의 본 발명의 실시예들에 따르면, 2개의 홀수 번째 화소 행들 및 2개의 짝수 번째 화소 행들을 순차적으로 구동함으로써 충전 시간을 약 2 수평 주기만큼 확장시킬 수 있다. 또한, 홀수 번째 화소 행과 짝수 번째 화소 행간의 킥백 전압 편차를 제거하여 표시 품질을 향상시킬 수 있다. 또한, 컬럼 반전 모드로 구동할 수 있으므로 소비 전력을 줄일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 표시 구동부
210 : 제어 회로부 230 : 데이터 구동부
250 : 게이트 구동부 251, 252 : 제1 및 제2 게이트 회로부

Claims (20)

  1. 화소 행과 화소 열로 배열된 복수의 화소들;
    같은 화소 행의 화소들과 연결된 게이트 라인;
    같은 화소 열에 포함된 화소들에 연결된 제1 데이터 라인; 및
    상기 같은 화소 열의 화소들 중 상기 제1 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제2 데이터 라인을 포함하는 표시 패널.
  2. 제1항에 있어서, 상기 같은 화소 열의 화소들은 두 개씩 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 교대로 연결된 것을 특징으로 하는 표시 패널.
  3. 제2항에 있어서, 상기 제1 및 제2 데이터 라인들은 제1 화소 열의 화소들에 연결되고,
    상기 제1 화소 열과 인접한 제2 화소 열의 화소들에 연결된 제3 데이터 라인; 및
    상기 제2 화소 열의 화소들 중 상기 제3 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제4 데이터 라인을 더 포함하는 표시 패널.
  4. 제3항에 있어서, 상기 제1 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제1 데이터 라인에 연결되고, 상기 제1 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제1 데이터 라인과 인접한 상기 제2 데이터 라인에 연결되고,
    상기 제2 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제2 데이터 라인과 인접한 제3 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 연결된 것을 특징으로 하는 표시 패널(N은 1,2,3... 인 자연수임).
  5. 화소 행과 화소 열로 배열된 복수의 화소들, 같은 화소 행의 화소들과 연결된 게이트 라인, 같은 화소 열에 포함된 화소들에 연결된 제1 데이터 라인 및 제2 데이터 라인을 포함하는 표시 패널;
    2개의 게이트 신호들을 동시에 출력하는 게이트 구동부; 및
    2 개의 화소 행들에 대응하는 데이터 신호를 출력하는 데이터 구동부를 포함하는 표시 장치.
  6. 제5항에 있어서, 상기 같은 화소 열의 화소들은 두 개씩 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 교대로 연결된 것을 특징으로 하는 표시 장치.
  7. 제5항에 있어서, 상기 게이트 구동부는 2 개의 홀수 번째 게이트 신호들과 2개의 짝수 번째 게이트 신호들을 순차적으로 출력하는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서, 상기 홀수 번째 게이트 신호의 폴링 구간과 상기 짝수 번째 게이트 신호의 라이징 구간은 이격된 것을 특징으로 하는 표시 장치.
  9. 제7항에 있어서, 상기 홀수 번째 및 짝수 번째 게이트 신호 각각은 2 수평 주기에 대응하는 하이 펄스를 갖는 것을 특징으로 하는 표시 장치.
  10. 제5항에 있어서, 상기 데이터 구동부는 상기 제1 데이터 라인에는 기준 전압 대비 제1 극성의 데이터 신호를 출력하고, 상기 제2 데이터 라인에는 상기 기준 전압 대비 제2 극성의 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제1 및 제2 데이터 라인들은 제1 화소 열의 화소들에 연결되고, 상기 표시 패널은,
    상기 제1 화소 열과 인접한 제2 화소 열의 화소들에 연결된 제3 데이터 라인; 및
    상기 제2 화소 열의 화소들 중 상기 제3 데이터 라인에 연결된 화소들을 제외한 나머지 화소들에 연결된 제4 데이터 라인을 더 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제1 데이터 라인에 연결되고, 상기 제1 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제1 데이터 라인과 인접한 상기 제2 데이터 라인에 연결되고,
    상기 제2 화소 열의 화소들 중 제4N-1 및 제4N 화소들은 상기 제2 데이터 라인과 인접한 제3 데이터 라인에 연결되고, 상기 제2 화소 열의 화소들 중 제4N-3 및 제4N-2 화소들은 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 연결된 것을 특징으로 하는 표시 패널(N은 1,2,3... 인 자연수임).
  13. 제12항에 있어서, 상기 데이터 구동부는 상기 제3 데이터 라인에는 상기 제1 극성의 데이터 신호를 출력하고, 상기 제4 데이터 라인에는 상기 제2 극성의 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  14. 제5항에 있어서, 상기 게이트 구동부는 복수의 쉬프트 레지스터들을 포함하고, 상기 쉬프트 레지스터들 중 제1, 제2, 제3 및 제4 쉬프트 레지스터들은 수직 개시 신호에 동기되어 상기 제1, 제2, 제3 및 제4 게이트 신호들을 출력하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 게이트 구동부는 구동 칩 형태로 상기 표시 패널에 실장된 것을 특징으로 표시 장치.
  16. 제15항에 있어서, 상기 게이트 구동부는
    제1 클럭 신호에 기초하여 제4N-3 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제2 클럭 신호에 기초하여 제4N-2 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제3 클럭 신호에 기초하여 제4N-1 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제4 클럭 신호에 기초하여 제4N 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제1 및 제3 클럭 신호들은 서로 동일하고, 상기 제2 및 제4 클럭 신호들은 서로 동일한 것을 특징으로 하는 표시 장치.
  18. 제14항에 있어서, 상기 게이트 구동부는 상기 화소에 포함된 스위칭 소자와 동일한 제조 공정에 의해 상기 표시 패널에 집적된 복수의 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 게이트 구동부는
    제1 클럭 신호에 기초하여 제4N-3 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제1 클럭 신호에 반전된 제1 반전 클럭 신호에 기초하여 제4N-2 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 제2 클럭 신호에 기초하여 제4N-1 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하고, 상기 제2 클럭 신호에 반전된 제2 반전 클럭 신호에 기초하여 제4N 게이트 신호에 포함된 하이 펄스의 라이징 구간을 제어하는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 제1 및 제2 클럭 신호들은 서로 동일한 것을 특징으로 하는 표시 장치.
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Patent event date: 20130705

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WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid