KR20120119019A - 액정표시장치 - Google Patents

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Abstract

액정표시장치는 다수의 화소 영역들을 정의하는 다수의 게이트 라인들과 다수의 기수번째 데이터 라인들 및 우수번째 데이터 라인들을 포함하는 액정패널과, 데이터 라인들에 데이터 전압과 차지 세어 전압을 선택적으로 공급하는 차지 세어 회로와, 게이트 라인들에 순차적으로 게이트 신호를 공급하는 게이트 드라이버와, 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이버를 포함한다. 차지 세어 회로는, 기수번째 데이터 라인들을 전기적으로 연결하기 위해 기수번째 데이터 라인들 사이에 배치된 제1 스위치 어레이와, 우수번째 데이터 라인들을 전기적으로 연결하기 위해 우수번째 데이터 라인들 사이에 배치된 제2 스위치 어레이와, 기수번째 데이터 라인들 및 우수번째 데이터 라인들 각각을 전기적으로 연결하기 위해 기수번째 데이터 라인들 및 우수번째 데이터 라인들 각각에 배치된 제3 스위치 어레이와, 기수번째 데이터 라인들과 우수번째 데이터 라인들을 전기적으로 연결하기 위해 기수번째 데이터 라인들과 우수번째 데이터 라인들 사이에 배치된 제1 및 제2 연결 스위치를 포함한다.

Description

액정표시장치{Liquid crystal display device}
실시예는 액정표시장치에 관한 것이다.
정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다. 이러한 표시 장치는 모바일, 노트북, 네비게이션, 텔레비전에 널리 적용되고 있다.
표시장치는 액정표시장치, 유기전계발광 표시장치, 전기영동 표시장치 및 플라즈마 표시 패널을 포함한다.
이 중에서 액정표시장치는 경박단소, 고휘도 풀컬러 및 대형화의 장점을 가지므로, 표시장치 중의 주류로 각광받고 있다.
액정표시장치는 각각 전극을 포함하는 두 기판 사이에 액정들이 게재되어, 액정들의 변위에 따른 광의 투과/차단을 제어하여 정보를 표시한다.
이러한 액정들은 두 기판에 포함된 전극들에 인가된 전계에 의해 변위되게 된다. 이와 같이 변위된 액정들은 다음 프레임 전에 원래의 위치로 복원되어야 하는데, 액정들이 원래의 위치로 복원되지 않게 된다. 따라서, 이러한 액정들이 미처 복원되지 않은 상태에서 다음 프레임에서 또 다른 전계에 의해 액정들이 다시 변위하게 되지만, 정확한 액정들의 변위가 이루어지지 않게 되어 화질 불량을 야기할 수 있다.
이러한 문제를 해소하기 위해 액정표시장치는 프레임별로 도트별로 또른 다른 방법들에 의해 정극성 전압과 부극성 전압을 번갈아 인가되도록 하는 인버젼 방식이 제안되었다.
실시예는 효율적인 인버젼을 구현한 액정표시장치를 제공한다.
실시예는 z 인버젼 방식에서의 구동을 제공한다.
실시예는 z 인버젼 방식에서의 차지 세어 구동을 제공한다.
실시예에 따르면, 액정표시장치는 다수의 화소 영역들을 정의하는 다수의 게이트 라인들과 다수의 기수번째 데이터 라인들 및 우수번째 데이터 라인들을 포함하는 액정패널; 상기 데이터 라인들에 데이터 전압과 차지 세어 전압을 선택적으로 공급하는 차지 세어 회로; 상기 게이트 라인들에 순차적으로 게이트 신호를 공급하는 게이트 드라이버; 및 상기 데이터 라인들에 상기 데이터 전압을 공급하는 데이터 드라이버를 포함하고, 상기 차지 세어 회로는, 상기 기수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들 사이에 배치된 제1 스위치 어레이; 상기 우수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 우수번째 데이터 라인들 사이에 배치된 제2 스위치 어레이; 상기 기수번째 데이터 라인들 및 상기 우수번째 데이터 라인들 각각을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들 및 상기 우수번째 데이터 라인들 각각에 배치된 제3 스위치 어레이; 및 상기 기수번째 데이터 라인들과 상기 우수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들과 상기 우수번째 데이터 라인들 사이에 배치된 제1 및 제2 연결 스위치를 포함한다.
실시예는 z 인버젼 방식에서 한 프레임 내에 동일 극성의 데이터 전압들이 인가될 때, 동일 극성의 데이터 전압들 사이에 차지 세어 전압을 인가하여 줌으로써, 데이터 전압들 간의 스윙폭을 줄여주어 효율적인 인버젼 구동을 구현할 수 있다.
실시예는 z 인버젼 방식 뿐만 아니라 열 방향으로 동일 극성 데이터 전압들이 인가되는 라인 인버젼 방식에도 동일하게 적용될 수 있다.
도 1은 제1 실시예에 따른 액정표시장치를 도시한 블록도이다.
도 2는 도 1의 액정패널을 도시한 도면이다.
도 3은 제1 실시예의 Z 인버전을 설명하는 도면이다.
도 4는 도 2의 차지 세어 회로를 도시한 회로도이다.
도 5는 도 1의 데이터 드라이버를 도시한 블록도이다.
도 6은 도 5의 차지 세어 제어부를 도시한 블록도이다.
도 7은 제1 실시예의 차지 세어 동작을 도시한 파형도이다.
도 8은 도 5의 차지 세어 제어부를 도시한 다른 블록도이다.
도 9는 제2 실시예에 따른 액정표시장치를 도시한 블록도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 액정표시장치를 도시한 블록도이다.
도 1을 참조하면, 제1 실시예에 따른 액정표시장치(1)는 타이밍 콘트롤러(20), 게이트 드라이버(30), 데이터 드라이버(40) 및 액정패널(10)을 포함한다.
상기 타이밍 콘트롤러(20)는 외부의 그래픽 카드로부터 데이터 신호(R,G,B)와 함께 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync) 등을 입력받을 수 있다.
상기 타이밍 콘트롤러(20)는 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 바탕으로 상기 게이트 드라이버(30)와 상기 데이터 드라이버(40)를 제어하기 위한 타이밍 제어신호를 생성할 수 있다. 상기 타이밍 제어신호는 게이트 제어신호(C1)과 데이터 제어신호(C2)를 포함할 수 있다.
예컨대, 상기 타이밍 콘트롤러(20)는 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)을 바탕으로 상기 게이트 드라이버(30)를 제어하기 위한 게이트 제어신호(C1)를 생성할 수 있다.
상기 게이트 제어신호(C1)은 예컨대, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 이네이블(GOE: Gate Output Enable)을 포함할 수 있다. 상기 게이트 스타트 펄스(GSP)는 한 프레임에서 액정패널(10)의 첫 번째 게이트라인의 구동 시작 시점을 제어하는 신호이고, 상기 게이트 쉬프트 클럭(GSC)는 액정패널(10)의 각 게이트라인의 구동 시작 시점을 제어하는 신호이고, 상기 게이트 출력 이네이블(GOE)는 각 게이트라인으로 게이트 신호를 보내는 시점을 제어하는 신호이다.
상기 타이밍 콘트롤러(20)는 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)을 바탕으로 상기 데이터 드라이버(40)를 제어하기 위한 데이터 제어신호(C2)를 생성할 수 있다.
상기 데이터 제어신호(C2)는 소스 스타트 펄스(SSP: Source Start Pulse), 소스 쉬프트 클럭(SSC: Source Shift Clock), 소스 출력 이네이블(SOE: Source Output Enable), 극성 신호(POL) 등을 포함할 수 있다. 상기 소스 스타트 펄스(SSP)는 한 프레임에서 첫 번째 라인분의 데이터 전압의 공급 시점을 제어하는 신호이고, 상기 소스 쉬프트 클럭(SSC)은 각 라인분의 데이터 전압의 공급 시점을 제어하는 신호이고, 상기 소스 출력 이네이블(SOE)은 액정패널(10)의 데이터라인들로 데이터 전압을 보내는 시점을 제어하는 신호이며, 상기 극성 신호(POL)는 정극성 데이터 전압 또는 부극성 데이터 전압을 선택하여 주는 신호이다.
상기 타이밍 콘트롤러(20)는 상기 그래픽 카드로부터 제공된 데이터 신호(R,G,B)를 상기 데이터 드라이버(40)로 제공하기 위해 재 정렬할 수 있다.
상기 타이밍 콘트롤러(20)는 상기 게이트 제어신호(C1)를 상기 게이트 드라이버(30)로 제공하고, 상기 데이터 제어신호(C2)와 상기 데이터 신호(R,G,B)를 상기 데이터 드라이버(40)로 제공할 수 있다.
상기 게이트 드라이버(30)는 상기 타이밍 콘트롤러(20)로부터 제공된 상기 게이트 제어신호(C1)를 바탕으로 게이트 신호(Vg)를 순차적으로 생성하여 상기 액정패널(10)로 제공할 수 있다.
도 5는 도 1의 데이터 드라이버를 도시한 블록도이다.
도 5를 참조하면, 상기 데이터 드라이버(40)는 쉬프트 레지스터(41), 제1 래치(43), 제2 래치(45), DAC(47) 및 출력 버퍼(49)를 포함할 수 있다.
상기 쉬프트 레지스터(41)는 상기 타이밍 콘트롤러(20)로부터 제공된 소스 스타트 펄스(SSP) 및 소스 쉬프트 클럭(SSC)을 바탕으로 순차적으로 샘플링 신호를 생성하여 상기 제1 래치(43)로 제공할 수 있다.
상기 제1 래치(43)는 상기 쉬프트 레지스터(41)로부터 제공된 샘플링 신호에 따라 상기 타이밍 콘트롤러(20)로부터 제공된 데이터 신호(R,G,B)를 순차적으로 래치시킬 수 있다.
상기 제1 래치(43)는 상기 데이터 신호(R,G,B)의 래치가 완료되면, 상기 소스 출력 이네이블(SOE)에 응답하여 상기 데이터 신호(R,G,B)를 일괄적으로 상기 제2 래치(45)로 제공할 수 있다.
상기 제2 래치(45)에서 일시적으로 저장된 상기 데이터 신호(R,G,B)는 DAC(47)로 제공될 수 있다.
상기 DAC(47)는 극성 신호(POL)를 바탕으로 감마 전압 생성부(미도시)로부터 제공된 정극성 감마값 및 부극성 감마값을 선택하고, 상기 선택된 감마값을 바탕으로 상기 제2 래치(45)에서 제공된 데이터 신호(R,G,B)에 대응하는 감마값을 데이터 전압(Vd)으로 출력 버퍼(49)로 제공할 수 있다.
예컨대, 극성 신호(POL)가 부극성을 나타내는 제어 신호인 경우, 상기 감마 전압 생성부에서 제공된 부극성 감마값이 선택되고, 상기 선택된 부극성 감마값에서 데이터 신호(R,G,B), 에컨대 5계조의 데이터 신호(00000101)에 대응하는 감마값, 예컨대 0.3V가 데이터 전압(Vd)으로 상기 출력 버퍼(49)로 제공될 수 있다.
예컨대, 부극성 감마값은 0V 내지 3V의 범위일 수 있고, 정극성 감마값은 3.1V 내지 6V의 범위일 수 있다.
상기 출력 버퍼(49)는 상기 데이터 전압(Vd)을 액정패널(10)로 공급한다.
한편, 상기 데이터 드라이버(40)는 상기 액정패널(10)의 차지 세어를 제어하는 차지 세어 제어부(200)를 더 포함할 수 있다. 상기 차지 세어 제어부(200)는 나중에 상세히 설명한다.
도 2는 도 1의 액정패널을 도시한 도면이다.
도 2를 참조하면, 상기 액정패널(10)은 정보를 표시한다. 상기 액정패널(10)은 상기 게이트 드라이버(30)로부터 제공된 게이트 신호(Vg)에 응답하여 상기 데이터 드라이버(40)로부터 제공된 데이터 전압(Vd)에 따른 영상이 표시될 수 있다.
상기 액정패널(10)은 제1 방향을 따라 다수의 게이트 라인들(GL1 내지 GL9)이 배치되고, 상기 게이트 라인들(GL1 내지 GL9)에 교차하고 제2 방향을 따라 다수의 데이터 라인들(DL1 내지 DL12)이 배치될 수 있다.
상기 게이트 라인들(GL1 내지 GL9)에 상기 게이트 드라이버(30)로부터 제공된 게이트 신호(Vg)가 순차적으로 인가될 수 있다. 상기 데이터 라인들(DL1 내지 DL12)에 상기 데이터 드라이버(40)로부터 제공된 데이터 전압(Vd)가 인가될 수 있다.
상기 게이트 라인들(GL1 내지 GL9)과 상기 데이터 라인들(DL1 내지 DL12)의 교차에 의해 다수의 화소 영역(P)들이 정의될 수 있다.
상기 화소 영역(P)은 게이트 라인(GL1 내지 GL9)과 데이터 라인(DL1 내지 DL12)에 전기적으로 연결된 박막 트랜지스터(미도시)와 상기 박막 트랜지스터에 전기적으로 연결된 화소전극(미도시)을 포함할 수 있다.
상기 게이트 라인(GL1 내지 GL9)으로 인가된 게이트 신호(Vg)에 의해 상기 게이트 라인(GL1 내지 GL9)에 전기적으로 연결된 박막 트랜지스터들이 턴온되고, 상기 데이터 라인들(DL1 내지 DL12)로 인가된 데이터 전압(Vd)이 상기 턴온된 박막 트랜지스터들을 통해 각 박막 트랜지스터에 연결된 화소 전극으로 인가될 수 있다.
따라서, 공통 전극(미도시)에 인가된 공통 전압과 상기 화소 전극에 인가된 데이터 전압(Vd) 사이의 전계에 의해 액정들이 변위하게 되어 광의 투과율이 조절되어 영상이 표시될 수 있다.
한편, 실시예의 액정패널(10)은 z-인버젼(inversion)으로 구동될 수 있다. 이에 따라, 액정패널(10)에 배치된 화소 영역(P)들 또한 지그재그 형상으로 배치될 수 있다.
예컨대, 제1 게이트 라인(GL1) 상에 배치된 화소 영역(P)들은 데이터 라인들(DL1 내지 DL12)의 오른쪽에 배치되고, 제2 게이트 라인(GL2) 상에 배치된 화소 영역(P)들은 데이터 라인들(DL1 내지 DL12)의 왼쪽에 배치되고, 제3 게이트 라인(GL3) 상에 배치된 화소 영역(P)들은 데이터 라인들(DL1 내지 DL12)의 오른쪽에 배치되며, 제4 게이트 라인(GL4) 상에 배치된 화소 영역(P)들은 데이터 라인들(DL1 내지 DL12)의 왼쪽에 배치될 수 있다. 나머지 화소 영역(P)들도 이와 동일한 방식으로 배치될 수 있다. 따라서, 화소 영역(P)들은 제2 방향을 따라 데이터 라인들(DL1 내지 DL12)의 왼쪽, 오른쪽, 왼쪽, 오른쪽, 왼쪽 및 오른쪽과 같이 지그 재그 형상으로 배치될 수 있다.
이러한 배치구조의 화소 영역들에 도 3의 왼쪽 도면에 도시한 바와 같이 라인 인버젼 방식의 데이터 전압(Vd)이 공급될 수 있다.
즉, 한 프레임 동안 제1 데이터 라인(DL1)으로 정극성 데이터 전압이 인가되고, 제2 데이터 라인(DL2)으로 부극성 데이터 전압이 인가되고, 제3 데이터 라인(DL3)으로 정극성 데이터 전압이 인가되며, 제4 데이터 라인(DL4)으로 부극성 데이터 전압이 인가될 수 있다.
이러한 경우, 상기 액정패널(10)의 제1 열 방향의 각 화소 영역(P)의 화소 전극에 충전된 데이터 전압을 보면, 제1 데이터 라인(DL1)으로 인가된 정극성 데이터 전압은 기수번째 게이트 라인(GL1, GL3, GL5, GL7, GL9) 상의 화소 영역(P)의 화소 전극으로 공급될 수 있다. 또한 제2 데이터 라인(DL2)으로 인가된 부극성 데이터 전압은 우수번째 게이트 라인(GL2, GL4, GL6, GL8) 상의 화소 영역(P)의 화소 전극으로 공급될 수 있다.
또한 제2 열 방향에서 상기 제2 데이터 라인(DL2)으로 인가된 부극성 데이터 전압은 상기 기수번째 게이트 라인(GL1, GL3, GL5, GL7, GL9) 상의 화소 영역(P)의 화소 전극으로 공급되고, 제3 데이터 라인(DL3)으로 인가된 정극성 데이터 전압은 상기 우수번째 게이트 라인(DL2,DL4, DL6, DL8) 상의 화소 영역(P)의 화소 전극으로 공급될 수 있다.
이와 같이 각 화소 영역(P)의 화소 전극에는 도 3의 오른쪽 도면에서와 같이 마치 도트 방식의 인버젼 구동으로 정극성 데이터 전압과 부극성 데이터 전압이 공급될 수 있다. 다시 말해, 라인 인버젼 방식으로 데이터 전압이 공급되는데 반해, 실질적으로 각 화소 영역에는 도트 인버젼 구동으로 데이터 전압이 공급되게 되는데, 이러한 구동 방식을 z 인버젼 방식이라 한다.
한편, 상기 액정패널(10)은 차지 세어 구동을 하는 차지 세어 회로(100)를 더 포함할 수 있다.
상기 차지 세어 회로(100)는 도 4에 도시한 바와 같이, 기수번째 데이터 라인들(DL1, DL3,이5, DL7, DL9, DL11) 사이에 배치되는 제1 스위치 어레(130)이, 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10,DL12) 사이에 배치되는 제2 스위치 어레이(140), 상기 기수번째 및 우수번째 데이터 라인들(DL1 내지 DL12)에 데이터 전압(Vd)의 공급을 제어하기 위한 제3 스위치 어레이(150) 및 상기 기수번째 및 우수번째 데이터 라인들(DL1 내지 DL12) 사이에 배치되는 제1 및 제2 연결 스위치(110, 120)를 포함할 수 있다.
상기 제1 연결 스위치(110)는 제1 및 제2 데이터 라인(DL1, DL2) 사이에 배치된 스위치이고, 상기 제2 연결 스위치(120)는 제11 및 제12 데이터 라인(DL11, DL12) 사이에 배치된 스위치일 수 있다. 실시예에서는 12개의 데이터 라인들(DL1 내지 DL12)이 구비되므로, 상기 제2 연결 스위치(120)가 마지막 2개의 데이터 라인(DL11, DL12) 사이에 배치될 수 있다.
따라서, 제1 연결 스위치(110)는 첫 번째 제1 및 제2 데이터 라인(DL1, DL2) 사이에 배치된 스위치이고, 제2 연결 스위치(120)는 마지막 2개의 데이터 라인(DL11, DL12) 사이에 배치된 스위치일 수 있다.
상기 제1 스위치 어레이(130)는 다수의 스위치들(SW1, SW3, SW5, SW7, SW9)를 포함하고, 상기 제2 스위치 어레이(140)는 다수의 스위치들(SW2, SW4, SW6, SW8, SW10)을 포함할 수 있다.
상기 제1 스위치 어레이(130)에 있어서, 상기 제1 스위치(SW1)는 제1 및 제3 데이터 라인(DL1, DL3) 사이에 배치되고, 상기 제3 스위치(SW3)는 상기 제3 데이터 라인(DL3) 및 제5 데이터 라인(DL5) 사이에 배치되고, 상기 제5 스위치(SW5)는 상기 제5 데이터 라인(DL5) 및 제7 데이터 라인(DL7) 사이에 배치되고, 상기 제7 스위치(SW7)는 상기 제7 데이터 라인(DL7) 및 제9 데이터 라인(DL9) 사이에 배치되며, 상기 제9 스위치(SW9)는 상기 제9 데이터 라인(DL9) 및 제11 데이터 라인(DL11) 사이에 배치될 수 있다.
상기 제2 스위치 어레이(140)에 있어서, 상기 제2 스위치(SW2)는 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4) 사이에 배치되고, 상기 제4 스위치(SW4)는 상기 제4 데이터 라인(DL4) 및 제6 데이터 라인(DL6) 사이에 배치되고, 상기 제6 스위치(SW6)는 상기 제6 데이터 라인(DL6) 및 제8 데이터 라인(DL8) 사이에 배치되고, 상기 제8 스위치(SW8)는 상기 제8 데이터 라인(DL8) 및 제10 데이터 라인(DL10) 사이에 배치되며, 상기 제10 스위치(SW10)는 상기 제10 데이터 라인(DL10) 및 제12 데이터 라인(DL12) 사이에 배치될 수 있다.
상기 제1 스위치 어레이(130)에 있어서, 상기 제1, 제3, 제5, 제7 및 제9 스위치(SW1, SW3, SW5, SW7, SW9)가 턴온되면, 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 사이가 전기적으로 연결될 수 있다. 상기 제2 스위치 어레이(140)에 있어서, 상기 제2, 제4, 제6, 제8 및 제10 스위치(SW2, SW4, SW6, SW8, SW10)가 턴온되면, 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 사이가 전기적으로 연결될 수 있다. 이때, 상기 제1 및 제2 연결 스위치가(110, 120) 턴온되면, 제1 및 제2 데이터 라인(DL1, DL2) 사이 그리고 제11 및 제12 데이터 라인(DL11, DL12) 사이, 다시 말해 기수번째 데이터 라인과 우수번째 데이터 라인이 전기적으로 연결될 수 있다. 이에 따라, 기수번째 데이터 라인과 우수번째 데이터 라인에 관계없이, 모든 데이터 라인들(DL1 내지 DL12)이 모두 전기적으로 연결될 수 있다.
상기 제3 스위치 어레이(150)에 있어서, 상기 제1 스위치(S1)는 제1 데이터 라인(DL1) 사이에 배치되고, 상기 제2 스위치(S2)는 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제3 스위치(S3)는 제3 데이터 라인(DL3) 사이에 배치되고, 상기 제4 스위치(S4)는 제4 데이터 라인(DL4) 사이에 배치되고, 상기 제5 스위치(S5)는 제5 데이터 라인(DL5) 사이에 배치되고, 상기 제6 스위치(S6)는 제6 데이터 라인(DL6) 사이에 배치될 수 있다. 상기 제7 스위치(S7)는 제7 데이터 라인(DL7) 사이에 배치되고, 상기 제8 스위치(S8)는 제8 데이터 라인(DL8) 사이에 배치되고, 상기 제9 스위치(S9)는 제9 데이터 라인(DL9) 사이에 배치되고, 상기 10 스위치(S10)는 제10 데이터 라인(DL10) 사이에 배치되고, 상기 제11 스위치(S11)는 제11 데이터 라인(DL11) 사이에 배치되며, 상기 제12 스위치(S12)는 제12 데이터 라인(DL12) 사이에 배치될 수 있다.
상기 제3 스위치 어레이(150)에 있어서, 상기 제1 내지 제12 스위치들(S1 내지 S12)이 턴온되면, 데이터 전압(Vd)이 제1 내지 제12 데이터 라인들(DL1 내지 DL12)을 통해 액정패널(10)의 화소 영역(P)들로 공급될 수 있다.
상기 제1 스위치 어레이(130)의 스위치들(SW1, SW3, SW5, SW7, SW9)과 상기 제2 스위치 어레이(140)의 스위치들(SW2, SW4, SW6, SW8, SW10) 그리고 제1 및 제2 연결 스위치(110, 120)는 N형 트랜지스터일 수 있다. 이와 반대로, 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)은 P형 트랜지스터일 수 있다.
따라서, 예컨대 하이 레벨 신호에 의해 상기 제1 스위치 어레이(130)의 스위치들(SW1, SW3, SW5, SW7, SW9)과 상기 제2 스위치 어레이(140)의 스위치들(SW2, SW4, SW6, SW8, SW10) 그리고 제1 및 제2 연결 스위치(110, 120)는 턴온되지만 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)은 턴오프될 수 있다.
예컨대 로우 레벨 신호에 의해 상기 제1 스위치 어레이(130)의 스위치들(SW1, SW3, SW5, SW7, SW9)과 상기 제2 스위치 어레이(140)의 스위치들(SW2, SW4, SW6, SW8, SW10) 그리고 제1 및 제2 연결 스위치(110, 120)는 턴오프되지만 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)은 턴온될 수 있다.
상기 제1 내지 제3 스위치 어레이(130, 140, 150)는 제1 차지 세어 제어 신호(CS1)에 의해 스위칭 제어되고, 상기 제1 및 제2 연결 스위치(110, 120)는 제2 차지 세어 제어 신호(CS2)에 의해 스위칭 제어될 수 있다.
상기 제1 및 제2 차지 세어 제어 신호들(CS1, CS2)는 상기 데이터 드라이버(40)에서 생성될 수 있다. 다시 말해 상기 제1 및 제2 차지 세어 제어 신호들(CS1, CS2)은 상기 데이터 드라이버(40)의 차지 세어 제어부(200)에서 생성될 수 있다.
도 6은 도 5의 차지 세어 제어부를 도시한 블록도이다.
도 6을 참조하면, 상기 차지 세어 제어부(200)는 지연부(202), 배타적 논리합(XOR) 게이트(204) 및 논리곱(AND) 게이트(206)를 포함할 수 있다.
상기 지연기(202)는 극성 신호(POL)를 지연시킨 후 상기 배타적 논리합(XOR) 게이트(204)로 공급할 수 있다. 상기 극성 신호(POL)의 지연 정도는 소스 출력 이네이블(SOE)의 하이 레벨의 폭에 따라 가변될 수 있다. 예를 들어, 상기 소스 출력 이네이블(SOE)의 하이 레벨의 폭이 커질수록 상기 극성 신호(POL)의 지연 정도 또한 커질 수 있다.
예컨대, 상기 극성 신호(POL)는 상기 소스 출력 이네이블(SOE)의 폭의 3배 내지 6배 정도로 지연될 수 있다.
따라서, 상기 지연기(202)에 입력되기 전의 극성 신호(POL)는 상기 소스 출력 이네이블(SOE)의 라이징 타임 이전에 적어도 라이징 타임을 갖는데 반해, 상기 지연기(20)에 의해 지연된 극성 신호(POL)는 상기 소스 출력 이네이블(SOE)의 라이징 타임 이후에 적어도 라이징 타임을 가지게 된다.
상기 배타적 논리합(XOR) 게이트(204)에는 상기 극성 신호(POL)(제1 극성 신호라 함)와 함께 상기 지연기(202)에서 지연된 극성 신호(POL)(제2 극성 신호라 함)가 입력될 수 있다.
상기 배타적 논리합(XOR) 게이트(204)에 의해 상기 제1 및 제2 극성 신호가 배타적 논리합 연산 처리될 수 있다. 상기 배타적 논리합 게이트(204)는 제1 및 제2 극성 신호 중 하나의 극성 신호만이 하이 레벨을 가질 때 하이 레벨의 신호가 출력될 수 있다. 다시 말해, 제1 및 제2 극성 신호 모두가 로우 레벨을 가지거나 하이 레벨을 가지는 경우, 로우 레벨의 신호가 출력될 수 있다.
따라서, 상기 배타적 논리합(XOR) 게이트(204)에 의해 제1 극성 신호의 라이징 타임과 제2 극성 신호의 라이징 타임 사이와 제1 극성 신호의 폴링 타임과 제2 극성 신호의 폴링 타임 사이에서 각각 하이 레벨의 신호가 생성될 수 있다.
상기 논리곱(AND) 게이트(206)는 상기 배타적 논리합(XOR) 게이트(204)로부터의 출력 신호와 소스 출력 이네이블(SOE) 신호가 입력될 수 있다.
상기 논리곱(AND) 게이트(206)는 두 개의 신호가 모두 하이 레벨을 가질 때 하이 레벨의 신호가 출력될 수 있다.
따라서, 상기 배타적 논리합(XOR) 게이트(204)에서 출력된 하이 레벨의 신호의 구간과 일치하는 소스 출력 이네이블(SOE)의 하이 레벨 구간에서만 하이 레벨의 신호, 즉 제2 차지 세어 제어 신호(CS2)가 생성될 수 있다. 다시 말해, 상기 제2 차지 세어 제어 신호(CS2)는 한 프레임의 시작 영역과 끝 영역에서 하이 레벨을 가질 수 있다.
한편, 제1 차지 세어 제어 신호(CS1)는 소스 출력 이네이블(SOE)일 수 있다. 다시 말해, 상기 제1 차지 세어 제어 신호(CS1)는 상기 소스 출력 이네이블(SOE)에 동기되어 상기 소스 출력 이네이블(SOE)의 하이 레벨이 발생할 때마다, 하이 레벨의 신호가 생성될 수 있다. 엄밀히 말하면, 상기 소스 출력 이네이블(SOE)은 상기 타이밍 콘트롤러(20)에서 생성된 데이터 제어신호(C2)에 포함될 수 있다.
도 7을 참조하면 실시예의 차지 세어 동작을 설명한다.
먼저 제1 및 제2 차지 세어 제어 신호(CS1,CS2)가 하이 레벨을 가질 때, 상기 제1 차지 세어 제어 신호(CS1)의 하이 레벨에 의해 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW1 내지 SW11)이 턴온되고 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴오프되고, 상기 제2 차지 세어 제어 신호(CS2)의 하이 레벨에 의해 상기 제1 및 제2 연결 스위치(110, 120)가 턴온될 수 있다.
이에 따라, 제1 내지 제12 데이터 라인들(DL1 내지 DL12) 사이가 모두 전기적으로 연결되게 되므로, 전 프레임의 마지막 게이트 라인(GL9) 상의 화소 영역(P)들로 공급된 데이터 전압이 각 데이터 라인들(DL1 내지 DL12)에 충전되고 이러한 데이터 라인들(DL1 내지 DL12) 상의 데이터 전압들(Vd)에 의한 차지 세어 전압이 생성될 수 있다. 각 데이터 라인으로 정극성 데이터 전압과 부극성 데이터 전압이 공급되므로, 각 데이터 라인(DL1 내지 DL12) 상의 정극성 데이터 전압과 부극성 데이터 전압에 의해 전압이 평균화된 차지 세어 전압이 생성될 수 있다. 이러한 차지 세어 전압은 대략 공통 전압과 비슷한 전압을 가질 수 있다.
이어서, 상기 제1 및 제2 차지 세어 제어 신호(CS1, CS2)가 로우 레벨을 가지므로, 상기 제1 차지 세어 제어 신호(CS1)의 로우 레벨에 의해 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW1 내지 SW11)이 턴오프되고 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴온되고, 상기 제2 차지 세어 제어 신호(CS2)의 로우 레벨에 의해 상기 제1 및 제2 연결 스위치(110, 120)는 턴오프될 수 있다.
이에 따라 각 데이터 라인(DL1 내지 DL12) 사이가 연결되지 않으므로 차지 세어 전압이 생성되지 않게 된다. 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴온되므로, 상기 데이터 라인들(DL1 내지 DL12)로 정극성 데이터 전압 또는 부극성 데이터 전압이 공급되어 해당 게이트 라인 상의 화소 영역(P)들로 인가될 수 있다.
이어서 제1 차지 세어 제어 신호(CS1)가 하이 레벨을 가지므로, 상기 제1 차지 세어 제어 신호(CS1)의 하이 레벨에 의해 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW1 내지 SW11)이 턴온되고 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴오프된다. 이때, 제2 차지 세어 제어 신호(CS2)는 로우 레벨을 가지므로, 상기 제1 및 제2 연결 스위치(110, 120)는 여전히 턴오프 상태가 된다.
이에 따라, 스위치들(SW1, SW3, SW5, SW7, SW9)에 의해 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 사이가 연결되어 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11)의 정극성 데이터 전압들에 의한 정극성 차지 세어 전압이 생성되고, 스위치들(SW2, SW4, SW6, SW8, SW10)에 의해 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 사이가 연결되어 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12)의 부극성 데이터 전압들에 의한 부극성 차지 세어 전압이 생성될 수 있다. 상기 정극성 차지 세어 전압은 상기 공통 전압보다 큰 전압이고, 상기 부극성 차지 세어 전압은 상기 공통 전압보다 작은 전압일 수 있다.
이어서, 제1 차지 세어 제어 신호(CS1)이 로우 레벨을 가지므로, 상기 제1 차지 세어 제어 신호(CS1)의 로우 레벨에 의해 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW1 내지 SW11)이 턴오프되고 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴온된다. 이때, 제2 차지 세어 제어 신호(CS2)는 로우 레벨을 가지므로, 상기 제1 및 제2 연결 스위치(110, 120)는 여전히 턴오프 상태가 된다.
따라서, 각 데이터 라인(DL1 내지 DL12) 사이가 연결되지 않으므로 차지 세어 전압이 생성되지 않게 된다. 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)는 턴온되므로, 상기 데이터 라인들(DL1 내지 DL12)로 정극성 데이터 전압 또는 부극성 데이터 전압이 공급되어 해당 게이트 라인 상의 화소 영역(P)들로 인가될 수 있다.
한 프레임 중 소스 출력 이네이블(SOE)이 하이 레벨을 가질 때마다 상기 제1 차지 세어 제어 신호(CS1) 또한 하이 레벨을 가지게 되고, 이러한 하이 레벨의 제1 차지 세어 제어 신호(CS1)에 의해 상기 제1 및 제2 스위치 어레이들(130, 140)의 스위치들(SW1 내지 SW11)이 턴온되어 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11)의 정극성 데이터 전압들에 의한 정극성 차지 세어 전압과 우수번째 데이터 라인들(DL2, DL4, DL6,DL8, DL10, DL12)의 부극성 데이터 전압들에 의한 부극성 차지 세어 전압이 생성될 수 있다.
한 프레임의 끝 영역에서 상기 제1 및 제2 차지 세어 제어 신호(CS1, CS2)가 하이 레벨을 가지면, 상기 제1 차지 세어 제어 신호(CS1)의 하이 레벨에 의해 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW1 내지 SW11)이 턴온되고 상기 제3 스위치 어레이(150)의 스위치들(S1 내지 S12)이 턴오프되고, 상기 제2 차지 세어 제어 신호(CS2)의 하이 레벨에 의해 상기 제1 및 제2 연결 스위치(110, 120)가 턴온된다.
이에 따라, 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 사이, 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 사이 그리고 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)과 우수번째 데이터 라인(DL2, DL4, DL6, DL8, DL10, DL12) 사이가 모두 연결되므로, 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 상의 정극성 데이터 전압들과 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 상의 부극성 데이터 전압들이 평균화되어 공통 전압과 비슷한 차지 세어 전압이 생성될 수 있다.
도 7의 마지막 파형은 예컨대 정극성 데이터 전압이 인가되는 하나의 기수번째 데이터 라인의 전압 변화를 도시한 도면이다.
도 7의 마지막 파형에 도시된 바와 같이, 한 프레임의 시작 영역의 제1 및 제2 차지 세어 제어 신호(CS1, CS2)의 하이 레벨에 의해 공통 전압과 비슷한 차지 세어 전압이 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 충전되고, 이어서 상기 제1 및 제2 차지 세어 제어 신호(CS1, CS2)의 로우 레벨에 의해 차지 세어 전압은 생성되지 않고 정극성 데이터 전압이 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 충전될 수 있다.
이어서, 상기 제1 차지 세어 제어 신호(CS1)의 하이 레벨에 의해 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 상의 정극성 데이터 전압들에 의해 생성된 정극성 차지 세어 전압이 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 충전되고, 이어서 차지 세어 전압은 생성되지 않고 정극성 데이터 전압이 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 충전될 수 있다.
이와 같은 방법으로 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 정극성 데이터 전압과 정극성 차지 세어 전압이 반복적으로 충전될 수 있다.
한 프레임의 끝 영역의 제1 및 제2 차지 세어 제어 신호(CS1, CS2)의 하이 레벨에 의해 공통 전압과 비슷한 차지 세어 전압이 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11)에 충전될 수 있다.
다음 프레임에서는 프레임 인버젼이 발생되어, 기수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11) 상으로 부극성 데이터 전압이 공급되고, 우수번째 데이터 라인(DL1, DL3, DL5, DL7, DL9, DL11) 상으로 정극성 데이터 전압이 공급될 수 있다.
정리하면, 실시예의 제1 스위치 어레이(130)의 스위치들(SW1, SW3, SW5, SW7, SW9)은 동일 극성의 데이터 전압들이 인가되는 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 사이에 연결될 수 있다.
실시예의 제2 스위치 어레이(140)의 스위치들(SW2, SW4, SW6, SW8, SW10)은 동일 극성의 데이터 전압들이 인가되는 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 사이에 연결될 수 있다.
실시예의 제1 연결 스위치(110)는 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 중 하나의 기수번째 데이터 라인(DL1)과 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 중 하나의 우수번째 데이터 라인(DL2) 사이에 연결될 수 있다.
실시예의 제2 연결 스위치(120)는 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11) 중 하나의 기수번째 데이터 라인(DL11)과 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12) 중 하나의 우수번째 데이터 라인(DL12) 사이에 연결될 수 있다.
상기 제1 및 제2 차지 세어 제어 신호(CS1, CS2)는 상기 데이터 드라이버(40)의 차지 세어 제어부(200)에서 생성될 수 있다.
즉, 상기 제1 차지 세어 제어 신호(CS1)은 소스 출력 이네이블(SOE)일 수 있다.
상기 제2 차지 세어 제어 신호(CS2)는 극성 신호(POL) 및 소스 출력 이네이블(SOE)을 바탕으로 지연기(202), 배타적 논리합(XOR) 게이트(204) 및 논리곱(AND) 게이트(206)에 의해 생성될 수 있다.
한 프레임의 시작 영역과 끝 영역에서는 공통 전압과 비슷한 차지 세어 전압이 모든 데이터 라인들(DL1 내지 DL12)에 충전될 수 있다.
한 프레임 내에서는 소스 출력 이네이블(SOE)이 하이 레벨을 가질 때마다 예컨대 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11)에 정극성 차지 세어 전압이 충전되고 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12)에 부극성 차지 세어 전압이 충전될 수 있다. 여기서, 정극성 차지 세어 전압은 이전에 기수번째 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11)에 충전된 정극성 데이터 전압들의 평균화에 의해 생성될 수 있다. 부극성 차지 세어 전압은 이전에 우수번째 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12)에 충전된 부극성 데이터 전압들의 평균화에 의해 생성될 수 있다.
실시예는 라인 인버젼으로 인가된 정극성 및 부극성 데이터 전압이 도트 인버젼으로 각 화소에 인가되는 z 인버젼 방식으로 구동되는 것으로 한정하여 설명하고 있지만, 이에 한정하지 않는다. 즉, 실시예는 수직 라인 인버젼 방식에도 적용될 수 있다.
도 8은 도 5의 차지 세어 제어부를 도시한 다른 블록도이다.
도 8을 참조하면, 차지 세어 제어부(200A)는 지연기(202), 배타적 논리합(XOR) 게이트(204), 논리곱(AND) 게이트(206) 및 논리합(OR) 게이트(208)를 포함할 수 있다.
여기서, 지연기(202), 배타적 논리합(XOR) 게이트(204), 논리곱(AND) 게이트(206)는 도 6의 차지 세어 제어부(200)의 지연기(202), 배타적 논리합(XOR) 게이트(204), 논리곱(AND) 게이트(206)와 동일하다.
제2 차지 세어 제어 신호(CS2)는 도 6의 차지 세어 제어부(200)와 동일하게 생성될 수 있다.
제1 차지 세어 제어 신호(CS1)는 논리합(OR) 게이트(208)에서 생성될 수 있다. 즉, 상기 논리합(OR) 게이트(208)는 상기 제2 차지 세어 제어 신호(CS2)와 소스 출력 인네이블(SOE)의 논리합 연산에 의해 생성될 수 있다.
논리합(OR) 게이트는 2개의 입력 신호 중 적어도 어느 하나의 입력 신호가 하이 레벨을 가질 때 하이 레벨이 출력될 수 있다.
따라서, 도 8의 상기 논리합(OR) 게이트(208)는 상기 소스 출력 인네이블(SOE)과 상기 제2 차지 세어 제어 신호(CS2) 중 적어도 어느 하나의 신호가 하이 레벨을 가질 때 하이 레벨을 갖는 제1 차지 세어 제어 신호(CS1)이 생성될 수 있다.
상기 논리합(OR) 게이트(208)에서 생성된 상기 제1 차지 세어 제어 신호(CS1)는 상기 소스 출력 인네이블(SOE)과 동일한 신호일 수 있다.
도 8에서 출력된 제1 및 제2 차지 세어 제어 신호(CS1, CS2)에 의한 차지 세어 동작은 앞서 설명한 바와 동일하므로 더 이상의 설명은 생략한다.
도 9는 제2 실시예에 따른 액정표시장치를 도시한 블록도이다.
제2 실시예는 차지 세어 제어부(250)가 타이밍 콘트롤러(50)에 포함되는 것을 제외하고는 제1 실시예와 거의 동일하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고 이에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 제2 실시예에 따른 액정표시장치(1A)는 타이밍 콘트롤러(50), 게이트 드라이버(30), 데이터 드라이버(40) 및 액정패널(10)을 포함할 수 있다.
상기 타이밍 콘트롤러(50)는 차지 세어 제어부(250)를 포함할 수 있다.
상기 타이밍 콘트롤러(50)는 외부의 그래픽 카드로부터 제공된 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 바탕으로 게이트 제어 신호(C1)와 데이터 제어 신호(C2)를 생성할 수 있다.
상기 게이트 제어신호(C1)은 예컨대, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate SHift Clock), 게이트 출력 이네이블(GOE: Gate Output Enable)를 포함할 수 있다. 상기 데이터 제어신호(C2)는 소스 스타트 펄스(SSP: Source Start Pulse), 소스 쉬프트 클럭(SSC: Source Shif Clock), 소스 출력 이네이블(SOE: Source Output Enable), 극성 신호(POL) 등을 포함할 수 있다.
상기 데이터 제어 신호(C2) 중에서 소스 출력 인네이블(SOE)과 극성 신호(POL)가 차지 세어 제어부(250)로 공급될 수 있다.
상기 차지 세어 제어부(250)는 상기 극성 신호(POL)와 상기 소스 출력 인네이블(SOE)을 바탕으로 제1 및 제2 차지 세어 제어 신호(CS1, CS2)를 생성할 수 있다.
상기 차지 세어 제어부(250)의 상세한 구성 요소들, 예컨대 지연기(202), 배타적 논리합(XOR) 게이트(204) 및 논리곱(AND) 게이트(206) 등은 도 6 및 도 8의 차지 세어 제어부(200, 200A)의 구성 요수들과 동일하므로, 이에 대한 상세한 설명은 생략한다.
상기 제1 차지 세어 제어 신호(CS1)는 상기 소스 출력 인네이블(SOE)일 수 있다. 상기 제2 차지 세어 제어 신호(CS2)는 상기 극성 신호(POL) 및 상기 소스 출력 인네이블(SOE)을 바탕으로 지연기(202), 배타적 논리합(XOR) 게이트(204) 및 논리곱(AND) 게이트(206)에 의해 생성될 수 있다.
상기 타이밍 콘트롤러(50)의 차지 세어 제어부(250)에서 생성된 제1 및 제2 차지 세어 제어 신호(CS1, CS2)는 데이터 드라이버(40)를 경유하여 상기 액정패널(10)의 차지 세어 회로(100, 도 2 참조)로 공급될 수 있다.
제1 실시예(도 5 참조)에서 차지 세어 제어부(200)가 데이터 드라이버(40)에 포함되었지만, 제2 실시예(도 9 참조)에서는 차지 세어 제어부(250)가 타이밍 콘트롤러(50)에 포함될 수 있다.
데이터 드라이버는 집적화(IC)로 이루어지므로 어떤 새로운 소자를 추가적으로 데이터 드라이버에 집적화하기에는 설계상의 여유 마진 부족 등으로 인해 용이하지 않는 경우가 종종 있다. 설사 여유 마진이 되어 차지 세어 제어부를 데이터 드라이버에 추가되는 경우, 데이터 드라이버의 크기가 증가하게 되고, 이러한 데이터 드라이버의 크기 증가로 인해 데이터 드라이버와 액정패널 간의 연결 마진 등에 문제가 발생할 수 있다.
이에 반해, 제2 실시예의 타이밍 콘트롤러(50)는 비교적 공간적으로 큰 면적을 갖는 인쇄회로기판(PCB)에 설치되므로, 차지 세어 제어부(250)가 타이밍 콘트롤러(50)에 추가되어 타이밍 콘트롤러(50)의 크기가 증가하더라도, 인쇄회로기판의 큰 여유 면적으로 인해 차지 세어 제어부(250)가 추가된 타이밍 콘트롤러(50)를 충분히 수용할 수 있다.
한편, 상기 타이밍 콘트롤러(50)의 차지 세어 제어부(250)에서 생성된 제1 및 제2 차지 세어 제어 신호(CS1, CS2)가 상기 액정패널(10)의 차지 세어 회로(100, 도 2 참조)로 공급되도록 하는 제1 및 제2 경유 라인(미도시)이 상기 데이터 드라이버(40)에 형성될 수 있다. 따라서, 상기 타이밍 콘트롤러(50)의 차지 세어 제어부(250)에서 생성된 제1 및 제2 차지 세어 제어 신호(CS1, CS2)가 상기 데이터 드라이버(40)의 제1 및 제2 경유 라인을 경유하여 상기 액정패널(10)의 차지 세어 회로(100, 도 2 참조)로 공급될 수 있다. 상기 데이터 드라이버(40)의 제1 및 제2 경유라인으로는 어떤 용도로도 사용되지 않는 더미 라인들이 이용되거나 새로운 라인으로 추가되어 이용될 수 있다.
1, 1A: 액정표시장치 10: 액정 패널
20, 50: 타이밍 콘트롤러 30: 게이트 드라이버
40: 데이터 드라이버 41: 쉬프트 레지스터
43: 제1 래치 45: 제2 래치
47: DAC 49: 출력 버퍼
100: 차지 세어 회로 110, 120: 연결 스위치
130: 제1 스위치 어레이 140: 제2 스위치 어레이
150: 제3 스위치 어레이 200, 250: 차지 세어 제어부
202: 지연기 204: 배타적 논리합(XOR) 게이트
206: 논리곱(AND) 게이트 208: 논리합(OR) 게이트
R, G, B:데이터 신호 C1, C2: 타이밍 제어 신호
CS1, CS2: 차지 세어 제어 신호 Vg: 게이트 신호
Vd: 데이터 전압 Vcom: 공통 전압
GL1 내지 GL9: 게이트 라인 DL1 내지 DL12: 데이터 라인
S1 내지 S12, SW1 내지 SW10: 스위치

Claims (15)

  1. 다수의 화소 영역들을 정의하는 다수의 게이트 라인들과 다수의 기수번째 데이터 라인들 및 우수번째 데이터 라인들을 포함하는 액정패널;
    상기 데이터 라인들에 데이터 전압과 차지 세어 전압을 선택적으로 공급하는 차지 세어 회로;
    상기 게이트 라인들에 순차적으로 게이트 신호를 공급하는 게이트 드라이버; 및
    상기 데이터 라인들에 상기 데이터 전압을 공급하는 데이터 드라이버를 포함하고,
    상기 차지 세어 회로는,
    상기 기수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들 사이에 배치된 제1 스위치 어레이;
    상기 우수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 우수번째 데이터 라인들 사이에 배치된 제2 스위치 어레이;
    상기 기수번째 데이터 라인들 및 상기 우수번째 데이터 라인들 각각을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들 및 상기 우수번째 데이터 라인들 각각에 배치된 제3 스위치 어레이; 및
    상기 기수번째 데이터 라인들과 상기 우수번째 데이터 라인들을 전기적으로 연결하기 위해 상기 기수번째 데이터 라인들과 상기 우수번째 데이터 라인들 사이에 배치된 제1 및 제2 연결 스위치를 포함하는 액정표시장치.
  2. 제1항에 있어서, 상기 액정패널은 상기 차지 세어 회로를 포함하는 액정표시장치.
  3. 제1항에 있어서, 상기 제1 및 제2 스위치 어레이의 스위치들과 상기 제1 및 제2 연결 스위치들은 동일한 극성 트랜지스터인 액정표시장치.
  4. 제1항에 있어서, 상기 제3 스위치 어레이의 스위치들은 상기 제1 및 제2 스위치 어레이의 스위치들과 상반된 극성 트랜지스터인 액정표시장치.
  5. 제1항에 있어서, 상기 게이트 드라이버를 제어하기 위한 게이트 제어 신호와 상기 데이터 드라이버를 제어하기 위한 데이터 제어 신호를 생성하는 타이밍 콘트롤러; 및
    상기 제1 내지 제3 스위치 어레이의 스위칭을 제어하는 제1 차지 세어 제어 신호와 상기 제1 및 제2 연결 스위치의 스위칭을 제어하는 제2 차지 세어 제어 신호를 생성하는 차지 세어 제어부를 더 포함하는 액정표시장치.
  6. 제5항에 있어서, 상기 데이터 제어 신호는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 인네이블(SOE) 및 극성 신호(POL)을 포함하는 액정표시장치.
  7. 제6항에 있어서, 상기 제1 차지 세어 제어 신호는 상기 소스 출력 인네이블(SOE)인 액정표시장치.
  8. 제6항에 있어서, 상기 제2 차지 세어 제어 신호는 상기 극성 신호(POL) 및 상기 소스 출력 인네이블(SOE)를 바탕으로 생성되는 액정표시장치.
  9. 제5항에 있어서, 상기 제1 및 제2 차지 세어 제어 신호의 하이 레벨에 의해 상기 제1 및 제2 스위치 어레이의 스위치들과 상기 제1 및 제2 연결 스위치가 턴온되어, 공통 전압에 근접한 차지 세어 전압이 생성되어 상기 기수번째 데이터 라인들과 상기 우수번째 데이터 라인들로 공급되는 액정표시장치.
  10. 제9항에 있어서, 한 프레임의 시작 영역과 끝 영역 각각에서 상기 제1 및 제2 차지 세어 제어 신호가 하이 레벨을 갖는 액정표시장치.
  11. 제5항에 있어서, 상기 제1 및 제2 차지 세어 제어 신호의 로우 레벨에 의해 상기 제3 스위치 어레이의 스위치들이 턴온되어 상기 데이터 전압이 상기 데이터 라인들을 경유하여 상기 화소 영역들로 인가되는 액정표시장치.
  12. 제5항에 있어서, 상기 제1 차지 세어 제어 신호의 하이 레벨과 상기 제2 차지 세어 제어 신호의 로우 레벨에 의해 상기 제1 및 제2 스위치 어레이의 스위치들이 턴온되어, 상기 기수번째 데이터 라인들 상의 제1 극성 데이터 전압의 평균화에 의해 생성된 제1 극성 차지 세어 전압이 상기 기수번째 데이터 라인들로 공급되고 상기 우수번째 데이터 라인들 상의 제2 극성 데이터 전압의 평균화에 의해 생성된 제2 극성 차지 세어 전압이 상기 우수번째 데이터 라인들로 공급되는 액정표시장치.
  13. 제5항에 있어서, 상기 데이터 드라이버 및 상기 타이밍 콘트롤러 중 어느 하나는 상기 차지 세어 제어부를 포함하는 액정표시장치.
  14. 제1항에 있어서, 상기 화소 영역들은 열 방향을 따라 상기 데이터 라인의 오른쪽과 왼쪽의 순서로 반복적으로 배치되는 액정표시장치.
  15. 제1항에 있어서, 상기 화소 영역들은 열 방향을 따라 사익 데이터 라인의 오른쪽에 반복적으로 배치되는 액정표시장치.
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