JP3185778B2 - アクティブマトリクス型液晶表示装置、その製造方法及びその駆動方法 - Google Patents

アクティブマトリクス型液晶表示装置、その製造方法及びその駆動方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置に適したアクティブマトリクス型
液晶表示装置、その製造方法及びその駆動方法に関す
る。
【０００２】
【従来の技術】従来の一般的なアクティブマトリクス型
液晶表示装置の液晶表示パネルは、図１４に示す等価回
路で表される。すなわち、ゲートバスラインＧ１〜Ｇ４
と、ドレインバスラインＤ１〜Ｄ４とが互いに直交して
配線され、その交点にトランジスタ及び表示画素が接続
されている。
【０００３】また駆動に関しては、図１５のような表示
画素配列ｄｉｊ（ｉ，ｊ＝１，２，３・・・）の表示を
行うために、図１６に示す駆動信号で行っている。すな
わち、ゲートバスラインＧ１〜Ｇ４の１本を高レベルに
してトランジスタをＯＮさせ、ドレインバスラインＤ１
〜Ｄ４のデータを表示画素に書き込む。この動作をゲー
トバスラインＧ１〜Ｇ４に対して順次行うことにより、
液晶表示パネルの表示画素の表示が行われる。
【０００４】このように、従来の一般的なアクティブマ
トリクス型液晶表示装置では、マトリクス状に配線され
たゲートバスラインＧ１〜Ｇ４とドレインバスラインＤ
１〜Ｄ４との交点１つに対し、ドレインバスライン駆動
用ドライバが１つ必要となる。
【０００５】また、ドレイバスライン駆動用のドライバ
は、映像信号等の広い周波数領域を扱い、高速のデータ
レートで動作するため、高価なものとなっている。この
ため、表示画素数が多くなると、高価なドレインバスラ
イン駆動用ドライバを数多く使用しなければならず、液
晶表示装置として高価なものとなる欠点がある。
【０００６】このような欠点を解決するために、たとえ
ば特開平３−３８６８９号公報、特開平６−１４８６８
０号公報及び特開平４−２６９７９１には、次のような
技術が開示されている。
【０００７】まず、特開平３−３８６８９号公報の技術
の概要を、図１７〜図１９を用いて説明する。図１７
は、液晶パネルの等価回路図、図１８は、表示データ構
成を示す図、図１９は、図１８のデータ構成を表示する
ためのタイミング図である。
【０００８】図１７において、１本のドレインバスライ
ンＤ１又はＤ２に対し、表示画素が２列に接続され、各
トランジスタにゲートバスラインＧ１〜Ｇ８が接続され
ている。
【０００９】この場合、図１９に示すように、ゲートバ
スラインＧ１、Ｇ３、Ｇ５、Ｇ７のゲート電位を高レベ
ルとし、続けてゲートバスラインＧ２、Ｇ４、Ｇ６、Ｇ
８のゲート電位を高レベルとすることで、バスライン上
に並ぶトランジスタがＯＮされる。そして、そのタイミ
ングのドレインバスラインＤ１，Ｄ２のデータが表示画
素に書き込まれる。
【００１０】このとき、図１８に示すように、ドレイン
バスラインＤ１においては、表示画素１列目のｄ１１、
ｄ２１、ｄ３１、ｄ４１にデータが書き込まれ、続いて
表示画素２列目のｄ１２、ｄ２２、ｄ３２、ｄ４２にデ
ータが書き込まれる。他のドレインバスラインＤ２も同
様にデータの書き込みが行われる。
【００１１】この方式によれば、１本のドレインバスラ
インＤ１又はＤ２で表示画素２列を駆動できる。その結
果、ドレインバスラインＤ１，Ｄ２のドライバを半減す
ることができ、製品のコスト削減が可能となる。
【００１２】特開平６−１４８６８０号公報に示された
技術もゲートバスラインを増し、高価なドレインバスラ
インを減らすことで製品のコスト削減を狙っている。
【００１３】次に、特開平４−２６９７９１号公報に示
された技術の概要を、図２０の液晶パネルの等価回路図
を用いて説明する。
【００１４】液晶信号側駆動回路となる表示信号電極
は、各列毎にトランスファーゲートＱＴと、駆動用のト
ランスファーゲートＱと、ラインメモリとなるコンデン
サＣＬとを備えている。表示信号端子ＶＤ１〜ＶＤ４０
は、それぞれ複数のトランスファーゲートＱＴのソース
電極／ドレインバスラインの一方に接続されている。選
択信号Φ１〜Φ４８は、それぞれ複数のトランスファー
ゲートＱＴのゲート電極に接続されている。
【００１５】走査側の引出し電極であるゲート電圧端子
ＶＧ１〜ＶＧ１８０の任意のものが選択され、１本のゲ
ートバスラインが選択されているものとする。
【００１６】この１本のゲートバスラインが選択されて
いる間、選択信号端子Φ１〜Φ４８に順次選択信号が与
えられる。１つの選択信号端子Φｉ（ｉ＝１，２，３・
・・）が選択されている間に、４０列分の表示信号が表
示信号端子ＶＤ１〜ＶＤ４０に与えられ、メモリとなる
コンデンサＣｉ（ｉ＝１，２，３・・・）にデータが書
き込まれる。
【００１７】さらに、駆動用のトランスファーゲートＱ
を介して各液晶ＬＣが駆動される。そして、この動作が
４８回にわたって行われたとき、１ライン分の表示部で
ある液晶ＬＣの全てに表示データが書き込まれる。
【００１８】また、特開平４−２６９７９１号公報に示
される技術では、ゲートバスラインのドライバ数を増や
さずに、ドレインバスラインのドライバを減少させるこ
とで、コスト削減を実現している。
【００１９】
【発明が解決しようとする課題】ところが、上述した特
開平３−３８６８９号公報及び特開平６−１４８６８０
号公報では、ドレインバスドライバの数は削減されるも
のの、ゲートドライバの数が増すため、液晶表示装置の
コスト削減を図る上で改良の余地がある。
【００２０】また、特開平４−２６９７９１号公報で
は、１枚の液晶パネル内でのトランスファーゲートＱ，
ＱＴのオン抵抗やメモリとなるコンデンサＣＬの容量の
工程ばらつきにより、映像信号電圧にばらつきが生じる
ことから、輝度むらを発生してしまう。さらに、各選択
信号端子に接続されているメモリとなるコンデンサＣＬ
の保持する時間が各々異なり、輝度むらの原因となり得
る。
【００２１】本発明は、このような状況に鑑みてなされ
たものであり、装置のコストアップを招くことなく輝度
均一性を向上させることができるアクティブマトリクス
型液晶表示装置、その製造方法及びその駆動方法を提供
することができるようにするものである。
【００２２】
【課題を解決するための手段】請求項１に記載のアクテ
ィブマトリクス型液晶表示装置は、液晶が封入された一
対の基板と、基板の一方にｎ行×ｍ列のマトリクス状に
配列された薄膜トランジスタと、薄膜トランジスタのソ
ース電極に一対一に接続された表示画素電極と、マトリ
クス状の薄膜トランジスタのドレイン電極にｓ対１に接
続されたｍ／ｓ（ｓ，ｍはｍ／ｓが自然数となる自然
数）本のドレインバスラインと、各行の薄膜トランジス
タのゲート電極に一対一に接続されたｓ×ｎ本のゲート
バスラインと、（ｓ×ｔ（ｔは任意の正の整数）＋１）
番目のフレームから（ｓ×ｔ＋ｓ）番目のｓ枚のフレー
ムの各フレームで、ｎ本ずつゲートバスラインを選択
し、ｓ枚のフレームで１画面の表示を行わせるコントロ
ーラと、各ゲートバスライン毎のドレイン電極に第１又
は第２のパリティバスラインを介してゲート端子が接続
され、ソース電極にゲートバスラインが接続され、ゲー
ト電極にｓ毎のフレームのうち１フレームでオン電圧と
なるゲートスイッチラインが接続されたゲート選択用Ｔ
ＦＴとを備え、奇数行の奇数列の表示画素電極が第１の
パリティバスラインの信号により書き込まれ、偶数列の
表示画素電極が第２のパリティバスラインの信号により
書き込まれ、さらに偶数行の奇数列の表示画素電極は第
２のパリティバスラインの信号により書き込まれ、偶数
列の表示画素電極は第１のパリティバスラインの信号に
より書き込まれることを特徴とする。また、ゲート選択
用ＴＦＴは、表示画素電極に接続された薄膜トランジス
タと同時に同一プロセスで形成されたものであるように
することができる。また、ゲート選択用ＴＦＴを形成す
る半導体膜は、非晶質シリコンであり、ゲート選択用Ｔ
ＦＴのチャンネル長及びチャンネル幅の比が３０００／
４以上であるようにすることができる。また、ゲート選
択用ＴＦＴのゲートオン電圧は、３０Ｖ以上であり、ゲ
ートオフ電圧は−１０Ｖ以下であるようにすることがで
きる。また、ゲート選択用ＴＦＴを形成する半導体膜
は、多結晶シリコンであるようにすることができる。ま
た、ゲート選択用ＴＦＴのゲート電極のスイッチング
は、帰線時間内で行われるようにすることができる。ま
た、１フレームの描画時間が１／（５０×ｎ）〜１／
（７５×ｎ）秒であるようにすることができる。請求項
８に記載のアクティブマトリクス型液晶表示装置の製造
方法は、液晶が封入された一対の基板の一方にｎ行×ｍ
列のマトリクス状に配列された薄膜トランジスタを形成
する第１の工程と、薄膜トランジスタのソース電極に一
対一に接続された表示画素電極を形成する第２の工程
と、マトリクス状の薄膜トランジスタのドレイン電極に
ｓ対１に接続されたｍ／ｓ（ｓ，ｍはｍ／ｓが自然数と
なる自然数）本のドレインバスラインを形成する第３の
工程と、各行の薄膜トランジスタのゲート電極に一対一
に接続されたｓ×ｎ本のゲートバスラインを形成する第
４の工程と、各ゲートバスライン毎のドレイン電極に第
１又は第２のパリティバスラインを介してゲート端子を
接続する第５の工程と、ソース電極にゲートバスライン
を接続する第６の工程と、ゲート電極にｓ毎のフレーム
のうち１フレームでオン電圧となるゲートスイッチライ
ンを接続する第７の工程とを備え、奇数行の奇数列の表
示画素電極が第１のパリティバスラインの信号により書
き込まれ、偶数列の表示画素電極が第２のパリティバス
ラインの信号により書き込まれ、さらに偶数行の奇数列
の表示画素電極は第２のパリティバスラインの信号によ
り書き込まれ、偶数列の表示画素電極は第１のパリティ
バスラインの信号により書き込まれることを特徴とす
る。また、第５〜第７の工程は、表示画素電極に接続さ
れた薄膜トランジスタと同時に同一プロセスとされるよ
うにすることができる。また、第５〜第７の工程には、
半導体膜を非晶質シリコンとし、チャンネル長及びチャ
ンネル幅の比が３０００／４以上となるように形成する
工程が含まれるようにすることができる。また、第５〜
第７の工程には、半導体膜を多結晶シリコンとする工程
が含まれるようにすることができる。また、第７の工程
には、ゲートスイッチラインにおけるゲートオン電圧
を、３０Ｖ以上とし、ゲートオフ電圧を−１０Ｖ以下と
して駆動する第８の工程が含まれるようにすることがで
きる。また、第８の工程には、ゲートスイッチラインに
おけるスイッチングを、帰線時間内とした駆動を行わせ
る工程が含まれるようにすることができる。また、第８
の工程には、１フレームの描画時間を１／（５０×ｎ）
〜１／（７５×ｎ）秒として駆動させる工程が含まれる
ようにすることができる。本発明に係るアクティブマト
リクス型液晶表示装置、その製造方法及びその駆動方法
においては、液晶が封入された一対の基板の一方に薄膜
トランジスタをｎ行×ｍ列のマトリクス状に配列し、薄
膜トランジスタのソース電極に一対一に表示画素電極を
接続し、マトリクス状の薄膜トランジスタのドレイン電
極にｓ対１にｍ／ｓ（ｓ，ｍはｍ／ｓが自然数となる自
然数）本のドレインバスラインを接続し、各行の薄膜ト
ランジスタのゲート電極にｓ×ｎ本のゲートバスライン
を一対一に接続し、コントローラによって、（ｓ×ｔ
（ｔは任意の正の整数）＋１）番目のフレームから（ｓ
×ｔ＋ｓ）番目のｓ枚のフレームの各フレームで、ｎ本
ずつゲートバスラインを選択し、ｓ枚のフレームで１画
面の表示を行わせるようにする。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
【００２４】（第１の実施の形態）図１は、本発明のア
クティブマトリクス型液晶表示装置の第１の実施の形態
を示す等価回路図、図２は、図１のゲート選択用ＴＦＴ
のゲート選択端子を示す平面図、図３は、図２のａ−
ａ’線断面図、図４〜図１０は、図１のアクティブマト
リクス型液晶表示装置の動作を説明するための図であ
る。
【００２５】図１において、アクティブマトリクス型液
晶表示装置（以下、単に表示装置という）は、液晶表示
パネル３００、Ｖドライバ３０１、Ｈドライバ３０２、
コントローラ３０３を備えている。
【００２６】液晶表示パネル３００のゲート選択端子Ｖ
Ｑｏ，ＶＱｅ及びゲート電圧端子ＶＧ１，ＶＧ２・・・
ＶＧｋは、ゲート電圧波形を発生させるＶドライバ３０
１に接続されている。
【００２７】ドレイン電圧端子ＶＤ１〜ＶＤｍは、信号
電圧波形を発生させるＨドライバ３０２に接続されてい
る。Ｈドライバ３０２には、外部より映像信号が入力さ
れる。
【００２８】各電圧波形のタイミングをとるコントロー
ラ３０３には、Ｖドライバ３０１及びＨドライバ３０２
が接続されている。コントローラ３０３には、表示装置
内部の図示しない発振器により発生するクロックＣＬＫ
と、表示装置外部からの水平同期信号Ｈｓｙｎｃと、垂
直同期信号Ｖｓｙｎｃとが入力される。
【００２９】また、液晶表示パネル３００のＱｏ，Ｑｅ
はゲート選択用ＴＦＴである。
【００３０】ゲート電圧端子ＶＧ１〜ＶＧｋからは、そ
れぞれ２本のパリティバスラインＬＰｋｏ〜ＬＰｋｅ
（ＬＰ１０〜ＬＰ２ｅを含む）が引き出されている。ド
レイン電圧端子ＶＤ１〜ＶＤｍからは、ドレインバスラ
インＬＤ１〜ＬＤｍが引き出されている。
【００３１】パリティバスラインＬＰｋｏ，ＬＰｋｅ
は、ゲート選択用ＴＦＴＱｏ，Ｑｅのドレイン電極に接
続されている。ゲート選択用ＴＦＴＱｏ，Ｑｅのソース
電極からは、ゲートバスラインＬＧｋｏ，ＬＧｋｅ（Ｌ
Ｇ１０〜ＬＧ２ｅを含む）が引き出されている。
【００３２】ゲート選択端子ＶＱｏ，ＶＱｅからは、ゲ
ート選択スイッチラインＬｏ，Ｌｅが引き出されてい
る。これらドレインバスラインＬＤ１〜ＬＤｍ、ゲート
バスラインＬＧｋｏ，ＬＧｋｅの交点には、画素駆動用
のトランジスタＴＦＴＱが接続されている。トランジス
タＴＦＴＱには、表示画素ＣＬＣが接続されている。
【００３３】表示画素ＣＬＣのトランジスタＴＦＴＱと
接続されていない側の電位は共通電極電位Ｖｃｏｍに保
たれている。
【００３４】ゲート選択用ＴＦＴＱｏ，Ｑｅの詳細を、
図２及び図３に示す。
【００３５】図２中、Ｌはチャンネル長、Ｗはチャンネ
ル幅である。ゲート選択用ＴＦＴＱｏ，Ｑｅのサイズ
は、Ｗ／Ｌである。また、１０２は非結晶シリコン膜、
１０３はドレイン電極、１０４はソース電極をそれぞれ
示している。
【００３６】ここで、ゲート選択用ＴＦＴＱｏ，Ｑｅ
は、図３に示すようにして製造される。すなわち、ガラ
ス基板１００上にＣｒに代表される金属が成膜され、フ
ォトリソグラフィの技術によりゲート選択スイッチライ
ンＬｅ又はＬｏがパターンニングされる。
【００３７】次いで、ゲート絶縁膜１１４、非晶質シリ
コン膜１０２が順次形成され、その上にドレイン電極１
０３、ソース電極１０４が形成される。その後、パッシ
ベーション膜１１５が形成され、ゲート選択用ＴＦＴＱ
ｏ又はＱｅが完成する。
【００３８】図２に示すように、ドレイン電極１０３
は、パリティバスラインＬＰｋｏ又はＬＰｋｅに接続さ
れている。ソース電極１０４は、ゲートバスラインＬＧ
ｋｏ又はＬＧｋｅに接続されている。
【００３９】ここで、ゲート選択用ＴＦＴＱｏ，Ｑｅ
は、画素駆動用トランジスタＴＦＴＱと同時に形成され
るため、工程数の増加が避けられる。また、上記の電極
であるドレイン電極１０３やソース電極１０４は、Ｃｒ
以外の金属や透明電極であってもよい。
【００４０】非晶質シリコン膜１０２を形成する非晶質
シリコンは、多結晶シリコンであってもよい。さらに、
上記のゲート選択用ＴＦＴＱｏ，Ｑｅの構成は逆スタガ
ー構造となっているが、スタガー構造をとることもでき
る。
【００４１】また、図１の等価回路図においては、ゲー
ト電圧端子ＶＧ１〜ＶＧｋの上側のゲートバスラインＬ
Ｇｋｏが奇数列の書き込みラインであり、下側のゲート
バスラインＬＧｋｅが偶数列の書き込みラインとなって
いるが、上側のゲートバスラインＬＧｋｏを偶数列の書
き込みラインとし、下側のゲートバスラインＬＧｋｅを
奇数列の書き込みラインとしても等価な効果が得られ
る。
【００４２】次に、このような構成のアクティブマトリ
クス型液晶表示装置の動作を、図４〜図１０を用いて説
明する。
【００４３】まず、図４のタイミングチャート、図５の
表示画素へ電圧を書き込む順及び電圧極性を示した図を
用いて説明する。なお、図５中、マル付き数字は、或る
フレームでの画素書き込みの順である。
【００４４】図４において、奇数行ゲート選択用のゲー
ト選択端子ＶＱｏは、奇数フレームにおいて高電位とな
り、偶数フレームにおいて低電位となる。一方、偶数行
ゲート選択用のゲート選択端子ＶＱｅは、偶数フレーム
において高電位となり、奇数フレームにおいて低電位と
なる。
【００４５】ゲートバスラインＬＧｋｏ，ＬＧｋｅの信
号及びドレインバスラインＬＤ１〜ＬＤｍの信号ＶＧ
１，ＶＧ２は、従来技術と同一である。なお、各フレー
ム間には、帰線時間と呼ばれる何れかの行のゲートバス
ラインＬＧｋｏ，ＬＧｋｅの電圧も低電位となっている
時間が存在する。
【００４６】そして、液晶表示パネルを動作させると、
各画素には図５に示すような順及び極性で電圧が書き込
まれる。理解の容易性のため、画素電極が６×６のマト
リクスである場合を例にとり説明する。
【００４７】各奇数フレームでは、奇数行のゲートバス
ラインＬＧｋｏ，ＬＧｋｅが順次選択され、奇数列の表
示画素に電圧が書き込まれる。偶数列には、前フレーム
に書き込まれた電圧が保持される。偶数フレームでは、
偶数行のゲートバスラインＬＧｋｏ，ＬＧｋｅが順次選
択され、偶数列の表示画素に電圧が書き込まれる。奇数
列には、前フレームに書き込まれた電圧が保持される。
【００４８】このときのドレイン電圧端子への入力信号
のデータシーケンスを、図６（ｂ）に示す。従来技術の
方式を（ａ）に示す。第１の実施の形態では、従来技術
の１フレーム分のデータを一塊とし、奇数フレームでは
奇数列のデータ、偶数フレームでは偶数列のデータをド
レインバスラインＬＤ１〜ＬＤｍに入力している。
【００４９】これらのデータの選択は、Ｈドライバ３０
２に入力されるシリアルデータである映像信号を、従来
技術の２倍周期のタイミングで取り込むことによって実
現される。２倍周期のタイミング信号は、コントローラ
３０３内のロジック回路で作成される。
【００５０】なお、図６（ｃ）については、後述する。
【００５１】次に、第１の実施の形態におけるアクティ
ブマトリクス型液晶表示装置のフィジビリティについて
考察する。
【００５２】まず、本発明を適用する際の考慮すべき事
項を、以下に定性的に述べる。電圧の書き込みに関して
は、ゲート選択用ＴＦＴＱｏ，Ｑｅが各行のゲートバス
ラインＬＧｋｏ，ＬＧｋｅの入力側の抵抗として働く。
このため、ゲートバスラインＬＧｋｏ，ＬＧｋｅの信号
遅延が無視できる程度までゲート選択用ＴＦＴＱｏ，Ｑ
ｅのサイズを大きくし、オン抵抗を十分低くする必要が
ある。
【００５３】ただし、ゲート選択用ＴＦＴＱｏ，Ｑｅの
サイズが大きくなると、パリティゲートラインＬＱｏ，
ＬＱｅの配線時定数が増すため、パリティゲートライン
ＬＱｏ，ＬＱｅに印加される信号に遅延が生じ、数行の
画素電極に十分に電圧が書き込めなくなるという問題が
生じる。
【００５４】電圧の保持に関しては、たとえば奇数フレ
ームでは偶数行のゲート選択用ＴＦＴＱｅのドレイン電
極に、奇数行の電圧書き込み用の高電位信号が印加され
る。ところが、このゲート選択用ＴＦＴＱｅに印加され
るノイズ信号により、偶数行の画素電極に書き込まれた
電荷のリークの効果が大きい場合には表示に異常が生じ
る。
【００５５】さらに、本発明では各ゲートバスラインＬ
Ｇｋｏ，ＬＧｋｅが近接するため、隣接するゲートバス
ラインＬＧｋｏ，ＬＧｋｅとの寄生容量により、オフす
べき行のゲートがオンする行のゲートの影響を受け、保
持された画素電極の電荷のリークが大きい場合、表示に
異常が生じる。
【００５６】以上の現象を定量的に考察し、本発明の実
現可能性を検討するため、回路シミュレーションを実行
した。
【００５７】回路シミュレーションした等価回路を図７
に示す。図７に示す等価回路では、回路定数及びトラン
ジスタＴＦＴＱのゲート電圧端子及びドレイン電圧端子
に印加される電圧パルスは、実際の２４００×６００画
素の液晶表示パネルに近い値を使用した。
【００５８】また、隣接するゲートバスラインＬＧｋ
ｏ，ＬＧｋｅの間隔は、電極パターンニングの際のプロ
セス能力から決まる最小値である５μｍと見積った。計
算の実行結果例を図８に示す。
【００５９】まず、書き込み特性に関し考察する。ゲー
ト選択用ＴＦＴＱｏ，Ｑｅのチャンネル幅が１０００，
２０００，３０００，４０００μｍの場合について回路
シミュレーションを行った。
【００６０】ゲート選択用ＴＦＴＱｏ，Ｑｅのチャンネ
ル長は４μｍ（一定）としている。図９（ｂ）で定義さ
れた書き込み率を、各場合について計算し、その結果を
図９（ａ）に示す。ゲート選択用ＴＦＴＱｏ，Ｑｅのチ
ャンネル幅が３０００μｍ以上あれば、画素電極への電
圧書き込みに関し問題ないことが分る。
【００６１】さらに、チャンネル幅が３０００μｍの場
合にパリティバスラインＬＰｋｏ，ＬＰｋｅの配線時定
数計算をすると約４０μ秒である。このため、この程度
であれば１ｍ秒程度の帰線時間でゲート選択用ＴＦＴＱ
ｏ，Ｑｅのスイッチングを行えば、パルス遅延により数
ラインが書き込み不足になることはない。
【００６２】次に、保持特性に関して考察する。
【００６３】ゲート選択用ＴＦＴＱｏ，Ｑｅのチャンネ
ル幅を３０００μｍ、チャンネル長を４μｍとし、ゲー
ト選択用ＴＦＴＱｏ，Ｑｅのゲート電位がオフのときの
電圧が−２０Ｖ，−１０Ｖ，０Ｖとする。そして、各場
合における中間調、すなわち表示装置の透過率が白表示
の５０％となる電圧でのオフフレームにおける保持すべ
き画素の電位変動量のシミュレーション結果を図１０に
示す。
【００６４】図１０より、ゲート選択用ＴＦＴＱｏ、Ｑ
ｅのオフ電圧は、−１０Ｖより低く設定する必要がある
ことが分る。
【００６５】以上の計算により、ゲート選択用ＴＦＴＱ
ｏ，Ｑｅのサイズ、電圧設定を［表１］に示す値に設定
することで、第１の実施の形態による表示装置の好まし
い動作が可能になる。
【００６６】
【００６７】このように、第１の実施の形態では、ゲー
トバスラインＬＧｋｏ，ＬＧｋｅに設けられるドライバ
を増加させず、かつ高価なドレインバスラインＬＤ１〜
ＬＤｍの駆動用ドライバをも減少させることができるた
め、安価な表示装置を製造することができる。
【００６８】なお、第１の実施の形態では、１本のドレ
インバスラインＬＤ１〜ＬＤｍに２つの画素電極駆動用
のトランジスタを接続するとともに、２本のパリティバ
スラインＬＰｋｏ，ＬＰｋｅを用意し、２フレームで全
画面表示を行うインターレース駆動により動作させる場
合について説明した。これに限らず、一般的に１本のド
レインバスラインＬＤ１〜ＬＤｍにｎ個の画素電極用の
トランジスタを接続し、ｎ本のパリティバスラインＬＰ
ｋｏ，ＬＰｋｅを用意し、ｎフレームでｎ本のパリティ
バスラインＬＰｋｏ，ＬＰｋｅを切替えオンにし、全画
面表示を行うインターレース駆動を行うようにしてもよ
く、この場合にはＨドライバ３０２の数を１／ｎとする
ことも可能である。
【００６９】（第２の実施の形態）図１１は、本発明の
アクティブマトリクス型液晶表示装置の第２の実施の形
態を示す等価回路図、図１２及び図１３は図１１のアク
ティブマトリクス型液晶表示装置の動作を説明するため
の図である。なお、以下に説明する図において、図１と
共通する部分には同一符号を付すものとする。
【００７０】すなわち、上述した第１の実施の形態で
は、何れの行に関しても、奇数列の画素電極にはパリテ
ィバスラインＬＰｋｏの信号により書き込まれ、偶数列
の画素電極にはパリティバスラインＬＰｋｅの信号によ
り書き込まれる配列となっている。
【００７１】これに対し、第２の実施の形態では、奇数
行の奇数列の画素電極はパリティバスラインＬＰｋｏの
信号により書き込まれ、偶数列の画素電極はパリティバ
スラインＬＰｋｅの信号により書き込まれる配列となっ
ている。また、偶数行の奇数列の画素電極はパリティバ
スラインＬＰｋｅの信号により書き込まれ、偶数列の画
素電極はパリティバスラインＬＰｋｏの信号により書き
込まれる配列となっている。
【００７２】次に、このような構成のアクティブマトリ
クス型液晶表示装置の動作を、図１２及び図１３を用い
て説明する。図１２は、動作を説明するタイミングチャ
ート、図１３は、表示画素へ電圧を書き込む順及び電圧
極性を示した図である。なお、図１３中、マル付き数字
は、或るフレームでの画素への電圧書き込みの順であ
る。
【００７３】図１３に示すように、画素電極の電圧書き
込みを時間的な順で追うと、奇数列→偶数列→奇数列→
偶数列→・・・の順で画素に電圧が書き込まれる。同一
フレーム内のドレインバスラインＬＤ１〜ＬＤｍに印加
される電圧の極性は同一である。
【００７４】また、上記の図６（ｃ）に示すドレイン電
圧端子への入力データのシーケンスのように、第１の実
施の形態では、各フレーム毎に偶数列、奇数列のデータ
を選択し切替えていたが、第２の実施の形態では、各行
毎に偶数列、奇数列のデータを選択し切替えている。
【００７５】これらのデータの選択は、Ｈドライバ３０
２に入力されるシリアルデータである映像信号を、従来
技術の２倍周期とし、かつ１ライン毎の取り込みタイミ
ングをずらすことによって実現される。このデータを取
り込むタイミング信号は、コントローラ３０３内のロジ
ック回路で作成され、Ｈドライバ３０２に入力される。
【００７６】このように、第２の実施の形態では、第１
の実施の形態での効果に加え、同一フレームでドレイン
バスラインＬＤ１〜ＬＤｍの電圧が同極性となるため、
消費電力を低減することができ、画素電極への書き込み
特性も向上させることができる。
【００７７】なお、第２の実施の形態では、１本のドレ
インバスラインＬＤ１〜ＬＤｍに２つの画素電極駆動用
のトランジスタを接続するとともに、２本のパリティバ
スラインＬＰｋｏ，ＬＰｋｅを用意し、２フレームで全
画面表示を行うインターレース駆動により動作させる場
合について説明した。これに限らず、一般的に１本のド
レインバスラインＬＤ１〜ＬＤｍにｎ個の画素電極用の
トランジスタを接続するとともに、ｎ本のパリティバス
ラインＬＰｋｏ，ＬＰｋｅを用意し、ｎフレームでｎ本
のパリティバスラインＬＰｋｏ，ＬＰｋｅをオンするこ
とで、全画面表示を行うインターレース駆動を行うよう
にしてもよく、この場合には、Ｈドライバ３０２の数を
１／ｎにすることも可能である。
【００７８】（第３の実施の形態）第３の実施の形態で
は、第１及び第２の実施の形態における図１又は図１１
と同じ構成をとるものの、第１及び第２の実施の形態と
は後述するように動作が相違する。
【００７９】また、第３の実施の形態では、第１及び第
２の実施の形態と同様に、１本のドレインバスラインＬ
Ｄ１〜ＬＤｍにｎ個の画素電極用のトランジスタを接続
するとともに、ｎ本のパリティバスラインＬＰｋｏ，Ｌ
Ｐｋｅを用意することで、ドレイン電圧端子数を従来技
術の１／ｎとしている。
【００８０】すなわち、ｎフレームでｎ本のパリティバ
スラインＬＰｋｏ，ＬＰｋｅをオンすることで、全画面
表示を行うインターレース駆動を行うのは第１及び第２
の実施の形態と同様である。
【００８１】第１及び第２の実施の形態と異なる点は、
１フレーム描画時間を、従来の１／ｎ倍としている。つ
まり、おおよそ１／（５０×ｎ）〜１／（７５×ｎ）秒
の時間で１フレームを描画させるようにしたものであ
る。
【００８２】このように、第３の実施の形態では、フレ
ーム反転周期をｎ倍としているため、従来技術と同一の
レベルまでフリッカの低減が可能となる。これにより、
ドライバ数を減少させることで、コストダウンが図れる
とともに、フリッカを低減することもできる。
【００８３】
【発明の効果】以上の如く本発明に係るアクティブマト
リクス型液晶表示装置、その製造方法及びその駆動方法
によれば、液晶が封入された一対の基板の一方に薄膜ト
ランジスタをｎ行×ｍ列のマトリクス状に配列し、薄膜
トランジスタのソース電極に一対一に表示画素電極を接
続し、マトリクス状の薄膜トランジスタのドレイン電極
にｓ対１にｍ／ｓ（ｓ，ｍはｍ／ｓが自然数となる自然
数）本のドレインバスラインを接続し、各行の薄膜トラ
ンジスタのゲート電極にｓ×ｎ本のゲートバスラインを
一対一に接続し、コントローラによって、（ｓ×ｔ（ｔ
は任意の正の整数）＋１）番目のフレームから（ｓ×ｔ
＋ｓ）番目のｓ枚のフレームの各フレームで、ｎ本ずつ
ゲートバスラインを選択し、ｓ枚のフレームで１画面の
表示を行わせるようにしたので、装置のコストアップを
招くことなく輝度均一性を向上させることができる。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス型液晶表示装置
の第１の実施の形態を示す等価回路図である。
【図２】図１のゲート選択用ＴＦＴのゲート選択端子を
示す平面図である。
【図３】図２のａ−ａ’線断面図である。
【図４】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図５】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図６】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図７】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図８】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図９】図１のアクティブマトリクス型液晶表示装置の
動作を説明するための図である。
【図１０】図１のアクティブマトリクス型液晶表示装置
の動作を説明するための図である。
【図１１】本発明のアクティブマトリクス型液晶表示装
置の第２の実施の形態を示す等価回路図である。
【図１２】図１１のアクティブマトリクス型液晶表示装
置の動作を説明するための図である。
【図１３】図１１のアクティブマトリクス型液晶表示装
置の動作を説明するための図である。
【図１４】従来のアクティブマトリクス型液晶表示装置
の一例を示す等価回路図である。
【図１５】図１４のアクティブマトリクス型液晶表示装
置の駆動構成を示す回路図である。
【図１６】図１４のアクティブマトリクス型液晶表示装
置の動作を説明するための図である。
【図１７】従来のアクティブマトリクス型液晶表示装置
の他の例を示す等価回路図である。
【図１８】図１７のアクティブマトリクス型液晶表示装
置の表示データ構成を示す回路図である。
【図１９】図１８のデータ構成を表示するためのタイミ
ング図である。
【図２０】従来のアクティブマトリクス型液晶表示装置
の他の例を示す等価回路図である。
【符号の説明】
１００ ガラス基板 １０２ 非晶質シリコン膜 １０３ ドレイン電極 １０４ ソース電極 １１４ ゲート絶縁膜 １１５ パッシベーション膜 ３００ 液晶表示パネル ３０１ Ｖドライバ ３０２ Ｈドライバ ３０３ コントローラ ＣＬＣ 表示画素 ＣＬＫ クロック Ｈｓｙｎｃ 水平同期信号 ＬＤ１〜ＬＤｍ ドレインバスライン ＬＧ１０〜ＬＧｋｅ ゲートバスライン Ｌｏ，Ｌｅ ゲート選択スイッチライン ＬＰ１０〜ＬＰｋｅ パリティバスライン Ｑｏ，Ｑｅ ゲート選択用ＴＦＴ ＴＦＴＱ 画素駆動用トランジスタ ＶＤ１〜ＶＤｍ ドレイン電圧端子 ＶＧ１〜ＶＧｋ ゲート電圧端子 ＶＱｏ，ＶＱｅ ゲート選択端子 Ｖｓｙｎｃ 垂直同期信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G02F 1/1368 G09G 3/36

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 液晶が封入された一対の基板と、 前記基板の一方にｎ行×ｍ列のマトリクス状に配列され
    た薄膜トランジスタと、 前記薄膜トランジスタのソース電極に一対一に接続され
    た表示画素電極と、 前記マトリクス状の薄膜トランジスタのドレイン電極に
    ｓ対１に接続されたｍ／ｓ（ｓ，ｍはｍ／ｓが自然数と
    なる自然数）本のドレインバスラインと、 各行の前記薄膜トランジスタのゲート電極に一対一に接
    続されたｓ×ｎ本のゲートバスラインと、 （ｓ×ｔ（ｔは任意の正の整数）＋１）番目のフレーム
    から（ｓ×ｔ＋ｓ）番目のｓ枚のフレームの各フレーム
    で、ｎ本ずつ前記ゲートバスラインを選択し、ｓ枚のフ
    レームで１画面の表示を行わせるコントローラと、 前記各ゲートバスライン毎のドレイン電極に第１又は第
    ２のパリティバスラインを介してゲート端子が接続さ
    れ、ソース電極に前記ゲートバスラインが接続され、ゲ
    ート電極にｓ毎のフレームのうち１フレームでオン電圧
    となるゲートスイッチラインが接続されたゲート選択用
    ＴＦＴとを備え、 奇数行の奇数列の前記表示画素電極が前記第１のパリテ
    ィバスラインの信号により書き込まれ、偶数列の前記表
    示画素電極が前記第２のパリティバスラインの信号によ
    り書き込まれ、さらに偶数行の奇数列の前記表示画素電
    極は前記第２のパリティバスラインの信号により書き込
    まれ、偶数列の前記表示画素電極は前記第１のパリティ
    バスラインの信号により書き込まれる ことを特徴とする
    アクティブマトリクス型液晶表示装置。
  2. 【請求項２】 前記ゲート選択用ＴＦＴは、前記表示画
    素電極に接続された薄膜トランジスタと同時に同一プロ
    セスで形成されたものであることを特徴とする請求項１
    に記載のアクティブマトリクス型液晶表示装置。
  3. 【請求項３】 前記ゲート選択用ＴＦＴを形成する半導
    体膜は、非晶質シリコンであり、前記ゲート選択用ＴＦ
    Ｔのチャンネル長及びチャンネル幅の比が３０００／４
    以上であることを特徴とする請求項１に記載のアクティ
    ブマトリクス型液晶表示装置。
  4. 【請求項４】 前記ゲート選択用ＴＦＴのゲートオン電
    圧は、３０Ｖ以上であり、ゲートオフ電圧は−１０Ｖ以
    下であることを特徴とする請求項３に記載のアクティブ
    マトリクス型液晶表示装置。
  5. 【請求項５】 前記ゲート選択用ＴＦＴを形成する半導
    体膜は、多結晶シリコンであることを特徴とする請求項
    １に記載のアクティブマトリクス型液晶表示装置。
  6. 【請求項６】 前記ゲート選択用ＴＦＴのゲート電極の
    スイッチングは、帰線時間内で行われることを特徴とす
    る請求項１に記載のアクティブマトリクス型液晶表示装
    置。
  7. 【請求項７】 前記１フレームの描画時間が１／（５０
    ×ｎ）〜１／（７５×ｎ）秒であることを特徴とする請
    求項１に記載のアクティブマトリクス型液晶表示装置。
  8. 【請求項８】 液晶が封入された一対の基板の一方にｎ
    行×ｍ列のマトリクス状に配列された薄膜トランジスタ
    を形成する第１の工程と、 前記薄膜トランジスタのソース電極に一対一に接続され
    た表示画素電極を形成する第２の工程と、 前記マトリクス状の薄膜トランジスタのドレイン電極に
    ｓ対１に接続されたｍ／ｓ（ｓ，ｍはｍ／ｓが自然数と
    なる自然数）本のドレインバスラインを形成する第３の
    工程と、 各行の前記薄膜トランジスタのゲート電極に一対一に接
    続されたｓ×ｎ本のゲートバスラインを形成する第４の
    工程と、 各ゲートバスライン毎のドレイン電極に第１又は第２の
    パリティバスラインを介してゲート端子を接続する第５
    の工程と、 ソース電極に前記ゲートバスラインを接続する第６の工
    程と、 ゲート電極にｓ毎のフレームのうち１フレームでオン電
    圧となるゲートスイッチラインを接続する第７の工程と
    を備え、 奇数行の奇数列の前記表示画素電極が前記第１のパリテ
    ィバスラインの信号に より書き込まれ、偶数列の前記表
    示画素電極が前記第２のパリティバスラインの信号によ
    り書き込まれ、さらに偶数行の奇数列の前記表示画素電
    極は前記第２のパリティバスラインの信号により書き込
    まれ、偶数列の前記表示画素電極は前記第１のパリティ
    バスラインの信号により書き込まれる ことを特徴とする
    アクティブマトリクス型液晶表示装置の製造方法。
  9. 【請求項９】 前記第５〜第７の工程は、前記表示画素
    電極に接続された薄膜トランジスタと同時に同一プロセ
    スとされることを特徴とする請求項８に記載のアクティ
    ブマトリクス型液晶表示装置の製造方法。
  10. 【請求項１０】 前記第５〜第７の工程には、半導体膜
    を非晶質シリコンとし、チャンネル長及びチャンネル幅
    の比が３０００／４以上となるように形成する工程が含
    まれることを特徴とする請求項８に記載のアクティブマ
    トリクス型液晶表示装置の製造方法。
  11. 【請求項１１】 前記第５〜第７の工程には、半導体膜
    を多結晶シリコンとする工程が含まれることを特徴とす
    る請求項８に記載のアクティブマトリクス型液晶表示装
    置の製造方法。
  12. 【請求項１２】 前記第７の工程には、前記ゲートスイ
    ッチラインにおけるゲートオン電圧を、３０Ｖ以上と
    し、ゲートオフ電圧を−１０Ｖ以下として駆動する第８
    の工程が含まれることを特徴とする請求項８に記載のア
    クティブマトリクス型液晶表示装置の駆動方法。
  13. 【請求項１３】 前記第８の工程には、前記ゲートスイ
    ッチラインにおけるスイッチングを、帰線時間内とした
    駆動を行わせる工程が含まれることを特徴とする請求項
    １２に記載のアクティブマトリクス型液晶表示装置の駆
    動方法。
  14. 【請求項１４】 前記第８の工程には、前記１フレーム
    の描画時間を１／（５０×ｎ）〜１／（７５×ｎ）秒と
    して駆動させる工程が含まれることを特徴とする請求項
    １２に記載のアクティブマトリクス型液晶表示装置の駆
    動方法。
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