CN102446498B - 液晶显示器的驱动装置和驱动方法 - Google Patents

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Abstract

本发明实施例公开了一种液晶显示器的驱动装置和驱动方法，涉及液晶显示器领域，能够减少栅极驱动IC和/或数据驱动IC的数量。驱动装置包括：栅极驱动器和数据驱动器，栅线驱动模块阵列和/或数据线驱动模块阵列，栅线驱动模块阵列由A个栅线驱动模块组成，每一个栅线驱动模块与栅极驱动器的一个输出通道相连接，并连接两条栅线，栅线驱动模块用于驱动其所连接的栅线依次开启，其中，1≤A≤M/2，M为栅线的总行数；数据线驱动模块阵列由B个数据线驱动模块组成，每一个数据线驱动模块与数据驱动器的一个输出通道相连接，并连接两条数据线，数据线驱动模块用于驱动其所连接的数据线依次开启，其中，1≤B≤N/2，N为数据线的总列数。

Description

液晶显示器的驱动装置和驱动方法
技术领域
本发明涉及液晶显示器领域，尤其涉及一种液晶显示器的驱动装置和驱动方法。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有体积小、功耗低、无辐射等特点，现已占据了平面显示领域的主导地位。
液晶显示器的主体结构包括对盒在一起并将液晶夹设其间的阵列基板和彩膜基板，阵列基板上形成有提供扫描信号的栅线、提供数据信号的数据线、形成像素点的像素电极以及提供公共电压的公共电极线，彩膜基板上形成有黑矩阵和彩色树脂，其中，栅线由栅极驱动器驱动，栅极驱动器由若干个栅极驱动集成电路(Integrated Circuit，简称IC)构成，一个栅极驱动IC具有多个输出通道，一条输出通道输出的信号对应驱动一条栅线；数据线由数据驱动器驱动，数据驱动器由若干个数据驱动IC构成，一个数据驱动IC具有多个输出通道，一条输出通道输出的信号对应驱动一条数据线。
发明人发现，现有技术提供的液晶显示器的驱动装置至少存在以下问题：由于一条输出通道对应驱动一条数据线或栅线，因此在数据驱动IC和栅极驱动IC的输出通道数量一定的情况下，需要设置较多的数据驱动IC和栅极驱动IC，PCB上走线数量多，布线复杂，所以生产成本较高。
发明内容
本发明所要解决的技术问题在于提供一种液晶显示器的驱动装置和驱动方法，能够减少栅极驱动IC和/或数据驱动IC的数量，有效减少了驱动电路PCB的走线数量，从而降低了生产成本。
为解决上述技术问题，本发明液晶显示器的驱动装置和驱动方法采用如下技术方案：
一种液晶显示器的驱动装置，包括：栅极驱动器和数据驱动器，还包括：栅线驱动模块阵列和/或数据线驱动模块阵列，
所述栅线驱动模块阵列由A个栅线驱动模块组成，每一个栅线驱动模块与所述栅极驱动器的一个输出通道相连接，并连接两条栅线，所述栅线驱动模块用于驱动其所连接的栅线依次开启，其中，1≤A≤M/2，M为栅线的总行数；
所述数据线驱动模块阵列由B个数据线驱动模块组成，每一个数据线驱动模块与所述数据驱动器的一个输出通道相连接，并连接两条数据线，所述数据线驱动模块用于驱动其所连接的数据线依次开启，其中，1≤B≤N/2，N为数据线的总列数。
所述栅线驱动模块包括：第一薄膜晶体管和第二薄膜晶体管，其中，
所述第一薄膜晶体管的栅极与栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线中的一条相连接；
所述第二薄膜晶体管的栅极与所述栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线中的另一条相连接。
所述第一薄膜晶体管高电平有效，所述第二薄膜晶体管低电平有效；或
所述第一薄膜晶体管低电平有效，所述第二薄膜晶体管高电平有效。
所述数据线驱动模块包括：第三薄膜晶体管和第四薄膜晶体管，其中，
所述第三薄膜晶体管的栅极与数据驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与所述两条数据线中的一条相连接；
所述第四薄膜晶体管的栅极与所述数据线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与所述两条数据线中的另一条相连接。
所述第三薄膜晶体管高电平有效，所述第四薄膜晶体管低电平有效；或
所述第三薄膜晶体管低电平有效；所述第四薄膜晶体管高电平有效。
所述栅线驱动模块所连接的两条栅线为一条奇数行栅线和一条偶数行栅线；和/或
所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线。
所述栅线驱动模块所连接的两条栅线为依次相邻一条奇数行栅线和一条偶数行栅线；和/或
所述数据线驱动模块所连接的两条数据线为依次相邻的一条奇数列数据线和一条偶数列数据线。
一种液晶显示器的驱动方法，包括：
在每条栅线开启的第一时间内，
与每个数据线驱动模块连接的两条数据线中的一条同时开启；
在每条栅线开启的第二时间内，
与每个数据线驱动模块连接的两条数据线中的另一条同时开启。
所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线，则
在每条栅线开启的第一时间内，
奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据；或偶数列数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；
在每条栅线开启的第二时间内，
偶数列的数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；或奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据。
在本实施例的技术方案中，通过在两行栅线之间设置栅线驱动模块，一个栅线驱动模块与栅极驱动器的一个输出通道相连接，从而组成具有A/2(1≤A≤M/2，M为栅线总行数)个栅线驱动模块的栅线驱动模块阵列，使一个与栅线驱动模块相连接的栅极驱动IC的输出通道实现对两条栅线的驱动，和/或在两列数据线之间设置数据线驱动模块，一个数据线驱动模块与数据驱动器的一个输出通道相连接，从而组成具有B/2(1≤B≤N/2，N为数据线总列数)个数据线驱动模块的数据线驱动模块阵列，使一个与数据线驱动模块相连接的数据驱动IC的输出通道实现两条数据线的数据输出，从而完成液晶面板每帧画面的显示，这样，在栅极驱动器中的栅极驱动IC和数据驱动器中的数据驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的栅极驱动IC和/或数据驱动IC的数量减少，在每两条栅线都设置一个栅线驱动模块和/或每两条数据线都设置一个数据线驱动模块时，栅极驱动IC和/或数据驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一液晶显示器的驱动装置的结构示意图；
图2为本发明实施例一的驱动时序图；
图3为本发明实施例二液晶显示器的驱动装置的结构示意图；
图4为本发明实施例二的驱动时序图；
图5为本发明实施例三液晶显示器的驱动装置的结构示意图；
图6为本发明实施例三的驱动时序图；
图7为本发明实施例四液晶显示器的驱动装置的结构示意图；
图8为本发明实施例四的驱动时序图；
图9为本发明实施例四的液晶显示器的驱动方法的流程图之一；
图10为本发明实施例四的液晶显示器的驱动方法的流程图之二。
附图标记说明：
1-栅线；            2-数据线；          3-数据线驱动模块；
31-第三薄膜晶体管； 32-第四薄膜晶体管； 4-栅线驱动模块；
41-第-薄膜晶体管；  42-第二薄膜晶体管。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种液晶显示器的驱动装置和驱动方法，能够减少栅极驱动IC和/或数据驱动IC的数量，从而减少了驱动电路PCB的走线数量，降低了生产成本。
本发明实施例提供的液晶显示器的驱动装置包括：栅极驱动器和数据驱动器，还包括：栅线驱动模块阵列和/或数据线驱动模块阵列，
所述栅线驱动模块阵列由A个栅线驱动模块组成，每一个栅线驱动模块与所述栅极驱动器的一个输出通道相连接，并连接两条栅线，所述栅线驱动模块用于驱动其所连接的栅线依次开启，其中，1≤A≤M/2，M为栅线的总条数；
所述数据线驱动模块阵列由B个数据线驱动模块组成，每一个数据线驱动模块与所述数据驱动器的一个输出通道相连接，并连接两条数据线，所述数据线驱动模块用于驱动其所连接的数据线依次开启，其中，1≤B≤N/2，N为数据线的总条数。
其中，如图1所示，所述栅线驱动模块4包括：第一薄膜晶体管41和第二薄膜晶体管42，所述第一薄膜晶体管41的栅极与栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线1中的一条相连接；所述第二薄膜晶体管42的栅极与所述栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线1中的另一条相连接。
所述数据线驱动模块3包括：第三薄膜晶体管31和第四薄膜晶体管32，所述第三薄膜晶体管31的栅极与数据驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与所述两条数据线2中的一条相连接；所述第二薄膜晶体管42的栅极与所述数据驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极所述两条数据线2中的另一条相连接。
其中，所述第一薄膜晶体管41高电平有效，所述第二薄膜晶体管42低电平有效；或者，所述第一薄膜晶体管41低电平有效，所述第二薄膜晶体管42高电平有效。
或者，可选地，所述第三薄膜晶体管31高电平有效，所述第四薄膜晶体管32低电平有效；或者，所述第三薄膜晶体管31低电平有效；所述第四薄膜晶体管32高电平有效。
在本实施例的技术方案中，通过在两行栅线之间设置栅线驱动模块，一个栅线驱动模块与栅极驱动器的一个输出通道相连接，从而组成具有A/2(1≤A≤M/2，M为栅线总行数)个栅线驱动模块的栅线驱动模块阵列，使一个与栅线驱动模块相连接的栅极驱动IC的输出通道实现对两条栅线的驱动，和/或在两列数据线之间设置数据线驱动模块，一个数据线驱动模块与数据驱动器的一个输出通道相连接，从而组成具有B/2(1≤B≤N/2，N为数据线总列数)个数据线驱动模块的数据线驱动模块阵列，使一个与数据线驱动模块相连接的数据驱动IC的输出通道实现两条数据线的数据输出，从而完成液晶面板每帧画面的显示，这样，在栅极驱动器中的栅极驱动IC和数据驱动器中的数据驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的栅极驱动IC和/或数据驱动IC的数量减少，在每两条栅线都设置一个栅线驱动模块和/或每两条数据线都设置一个数据线驱动模块时，栅极驱动IC和/或数据驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
以下通过具体的实施例说明本发明的技术方案。
实施例一
在本实施例中，采用设置栅线驱动模块阵列，也设置数据线驱动模块阵列的方案，并且进一步地，所述栅线驱动模块所连接的两条栅线为一条奇数行栅线和一条偶数行栅线；所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线。
具体地，采用的栅线驱动模块4包括：高电平有效的第一薄膜晶体管41和低电平有效的第二薄膜晶体管42，其中，第一薄膜晶体管41的栅极与数据线驱动时钟信号的输出端相连接，其源极与栅极驱动器的一个输出通道相连接，其漏极与一条奇数行的栅线1相连接；第二薄膜晶体管42的栅极与所述栅线驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与一条偶数行的栅线1相连接。
采用的数据线驱动模块3包括：高电平有效的第三薄膜晶体管31和低电平有效的第四薄膜晶体管32，其中，第三薄膜晶体管31的栅极与数据线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与一条奇数列的数据线2相连接；第四薄膜晶体管32的栅极与所述数据线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与一条偶数列的数据线2相连接。
如图2所示，为本发明实施例一的驱动时序图，其中，CLK-G表示栅线驱动时钟信号、CLK-S表示数据线驱动时钟信号、Driver-Gate1表示栅极驱动IC的第一输出通道的输出、Driver-Gate2表示栅极驱动IC的第二输出通道的输出、Gout1表示第一行栅线的输出、Gout2表示第二行栅线的输出、Gout3表示第三行栅线的输出、Gout4表示第四行栅线的输出。
具体地，如图1所示，栅极驱动IC的第一输出通道Driver_Date1输出高电平时：
1)当CLK_G为高电平时，奇数行栅线1对应的第一薄膜晶体管41高电平有效，第一薄膜晶体管41导通，即在T1、T2时间段，第一行栅线1打开，T1时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第一行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T2时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第一行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第一行所有像素单元数据的写入。
2)当CLK_G为低电平时，偶数行栅线1对应的第二薄膜晶体管42低电平有效，第二薄膜晶体管42导通，即在T3、T4时间段，第二行栅线1打开，T3时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第二行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T4时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第二行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第二行所有像素单元数据的写入。
栅极驱动IC的第二输出通道Driver_Date2输出高电平时：
1)当CLK_G为高电平时，奇数行栅线1对应的第一薄膜晶体管41高电平有效，第一薄膜晶体管41导通，即在T5、T6时间段，第三行栅线1打开，T5时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第三行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T6时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第三行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第三行所有像素单元数据的写入。
2)当CLK_G为低电平时，偶数行栅线1对应的第二薄膜晶体管42低电平有效，第二薄膜晶体管42导通，即在T7、T8时间段，第四行栅线1打开，T3时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第四行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T4时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第四行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第四行所有像素单元数据的写入。
依此类推，完成每帧画面的显示。
在本实施例的技术方案中，通过在一条奇数行栅线和一条偶数行栅线之间设置栅线驱动模块，一个栅线驱动模块与栅极驱动器的一个输出通道相连接，从而组成具有A/2(1≤A≤M/2，M为栅线总行数)个栅线驱动模块的栅线驱动模块阵列，使一个与栅线驱动模块相连接的栅极驱动IC的输出通道实现对两条相邻栅线的驱动，并通过在一条奇数列数据线和一条偶数列数据线之间设置数据线驱动模块，一个数据线驱动模块与数据驱动器的一个输出通道相连接，从而组成具有B/2(1≤B≤N/2，N为数据线总列数)个数据线驱动模块的数据线驱动模块阵列，使一个与数据线驱动模块相连接的数据驱动IC的输出通道实现两条数据线的数据输出，从而完成液晶面板每帧画面的显示，这样，在栅极驱动器中的栅极驱动IC和数据驱动器中的数据驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的栅极驱动IC和数据驱动IC的数量减少，在每两条栅线都设置一个栅线驱动模块和/或每两条数据线都设置一个数据线驱动模块时，栅极驱动IC和/或数据驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
实施例二
在本实施例中，采用只设置数据线驱动模块阵列的方案，并且进一步地，所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线。
具体地，如图4所示，为本发明实施例二的驱动时序图，其中，CLK-S表示数据线驱动时钟信号、Driver-Gate1表示栅极驱动IC的第一输出通道的输出、Driver-Gate2表示栅极驱动IC的第二输出通道的输出、Gout1表示第一行栅线的输出、Gout2表示第二行栅线的输出、Gout3表示第三行栅线的输出、Gout4表示第四行栅线的输出。
具体地，如图3和图4所示，
1)在T1和T2时间段，栅极驱动IC的第一输出通道Driver_Date1输出高电平，此时，第一输出通道Driver_Date1对应的第一行栅线1打开，在T1时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第一行栅线1对应的奇数像素单元由奇数列数据线2写入数据；在T2时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第一行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第一行像素单元所有数据的写入。
2)在T3和T4时间段，栅极驱动IC的第二输出通道Driver_Date1输出高电平，此时，第二输出通道Driver_Date2对应的第二行栅线1打开，在T3时间段，CLK_S为高电平，第三薄膜晶体管31高电平有效，第三薄膜晶体管31导通，第二行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T4时间段，CLK_S为低电平，第四薄膜晶体管32低电平有效，第四薄膜晶体管32导通，第二行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第二行像素单元所有数据的写入。
依此类推，完成每帧画面的显示。
在本实施例的技术方案中，在一条奇数列数据线和一条一偶数列数据线之间设置数据线驱动模块，一个数据线驱动模块与数据驱动器的一个输出通道相连接，从而组成具有B/2(1≤B≤N/2，N为数据线总列数)个数据线驱动模块的数据线驱动模块阵列，使一个与数据线驱动模块相连接的数据驱动IC的输出通道实现两条数据线的数据输出，从而完成液晶面板每帧画面的显示，这样，在数据驱动器中的数据驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的数据驱动IC的数量减少，每两条数据线都设置一个数据线驱动模块时，数据驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
实施例三
在本实施例中，采用只设置栅线驱动模块阵列的方案，并且进一步地，所述栅线驱动模块所连接的两条栅线为一条奇数行栅线和一条偶数行栅线。
具体地，如图6所示，为本发明实施例三的驱动时序图，其中，CLK-G表示栅线驱动时钟信号、Driver-Gate1表示栅极驱动IC的第一输出通道的输出、Gout1表示第一行栅线的输出、Gout2表示第二行栅线的输出、Gout3表示第三行栅线的输出、Gout4表示第四行栅线的输出。
具体地，如图5和图6所示，栅极驱动IC的第一输出通道Driver_Date1输出高电平时：
1)在T1时间段，CLK_G为高电平，奇数行栅线1对应的第一薄膜晶体管41高电平有效，第一薄膜晶体管41导通，即在T1时间段，第一行栅线1打开，第一行栅线1对应的像素单元由数据线2写入数据；
2)在T2时间段，CLK_G为低电平，偶数行栅线1对应的第二薄膜晶体管42低电平有效，第二薄膜晶体管42导通，即在T2时间段，第二行栅线1打开，第二行栅线1对应的像素单元由数据线2写入数据；
栅极驱动IC的第二输出通道Driver_Date2输出高电平时：
1)在T3时间段，CLK_G为高电平，奇数行栅线1对应的第一薄膜晶体管41高电平有效，第一薄膜晶体管41导通，即在T1时间段，第三行栅线1打开，第三行栅线1对应的像素单元由数据线2写入数据；
2)在T4时间段，CLK_G为低电平，偶数行栅线1对应的第二薄膜晶体管42低电平有效，第二薄膜晶体管42导通，即在T2时间段，第四行栅线1打开，第四行栅线1对应的像素单元由数据线2写入数据；
依此类推，完成每帧画面的实现。
在本实施例的技术方案中，通过在一条奇数行栅线和一条偶数行栅线之间设置栅线驱动模块，一个栅线驱动模块与栅极驱动器的一个输出通道相连接，从而组成具A/2(1≤A≤M/2，M为栅线总行数)个栅线驱动模块的栅线驱动模块阵列，使一个与栅线驱动模块相连接的栅极驱动IC的输出通道实现对两条相邻栅线的驱动，从而完成液晶面板每帧画面的显示，在栅极驱动器中的栅极驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的栅极驱动IC的数量减少，在每两条栅线都设置一个栅线驱动模块和都设置一个数据线驱动模块时，栅极驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
实施例四
在本实施例中，采用设置栅线驱动模块阵列，也设置数据线驱动模块阵列的方案，区别于实施例一，采用的栅线驱动模块4包括：低电平有效的第一薄膜晶体管41和高电平有效的第二薄膜晶体管42，其中，第一薄膜晶体管41的栅极与数据线驱动时钟信号的输出端相连接，其源极与栅极驱动器的一个输出通道相连接，其漏极与一条奇数行的栅线1相连接；第二薄膜晶体管42的栅极与所述数据线驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与一条偶数行的栅线1相连接。
采用的数据线驱动模块3包括：低电平有效的第三薄膜晶体管31和高电平有效的第四薄膜晶体管32，其中，第三薄膜晶体管31的栅极与栅线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与一条奇数列的数据线2相连接；第四薄膜晶体管32的栅极与所述栅线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与一条偶数列的数据线2相连接。
具体地，如图8所示，为本发明实施例四的驱动时序图，其中，CLK-G表示栅线驱动时钟信号、CLK-S表示数据线驱动时钟信号、Driver-Gate1表示栅极驱动IC的第一输出通道的输出、Driver-Gate2表示栅极驱动IC的第二输出通道的输出、Gout1表示第一行栅线的输出、Gout2表示第二行栅线的输出、Gout3表示第三行栅线的输出、Gout4表示第四行栅线的输出。
具体地，如图7和图8所示，栅极驱动IC的第一输出通道Driver_Date1输出高电平时：
1)当CLK_G为低电平时，奇数行栅线1对应的第一薄膜晶体管41低电平有效，第一薄膜晶体管41导通，即在T1、T2时间段，第一行栅线1打开，T1时间段，CLK_S为低电平，第三薄膜晶体管31低电平有效，第三薄膜晶体管31导通，第一行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T2时间段，CLK_S为高电平，第四薄膜晶体管32高电平有效，第四薄膜晶体管32导通，第一行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第一行所有像素单元数据的写入。
2)当CLK_G为高电平时，偶数行栅线1对应的第二薄膜晶体管42高电平有效，第二薄膜晶体管42导通，即在T3、T4时间段，第二行栅线1打开，T3时间段，CLK_S为低电平，第三薄膜晶体管31低电平有效，第三薄膜晶体管31导通，第二行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T4时间段，CLK_S为高电平，第四薄膜晶体管32高电平有效，第四薄膜晶体管32导通，第二行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第二行所有像素单元数据的写入。
栅极驱动IC的第二输出通道Driver_Date2输出高电平时：
1)当CLK_G为低电平时，奇数行栅线1对应的第一薄膜晶体管41低电平有效，第一薄膜晶体管41导通，即在T5、T6时间段，第三行栅线1打开，T5时间段，CLK_S为低电平，第三薄膜晶体管31低电平有效，第三薄膜晶体管31导通，第三行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T6时间段，CLK_S为低电平，第四薄膜晶体管32高电平有效，第四薄膜晶体管32导通，第三行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第三行所有像素单元数据的写入。
2)当CLK_G为高电平时，偶数行栅线1对应的第二薄膜晶体管42高电平有效，第二薄膜晶体管42导通，即在T7、T8时间段，第四行栅线1打开，T3时间段，CLK_S为低电平，第三薄膜晶体管31低电平有效，第三薄膜晶体管31导通，第四行栅线1对应的奇数像素单元由奇数列数据线2写入数据；T4时间段，CLK_S为高电平，第四薄膜晶体管32高电平有效，第四薄膜晶体管32导通，第四行栅线1对应的偶数像素单元由偶数列数据线2写入数据，从而完成第四行像素单元所有数据的写入。
依此类推，完成每帧画面的显示。
在本实施例的技术方案中，通过在一条奇数行栅线和一条偶数行栅线之间设置栅线驱动模块，一个栅线驱动模块与栅极驱动器的一个输出通道相连接，从而组成具有A/2(1≤A≤M/2，M为栅线总行数)个栅线驱动模块的栅线驱动模块阵列，使一个与栅线驱动模块相连接的栅极驱动IC的输出通道实现对两条相邻栅线的驱动，并通过在一条奇数列数据线和一条偶数列数据线之间设置数据线驱动模块，一个数据线驱动模块与数据驱动器的一个输出通道相连接，从而组成具有B/2(1≤B≤N/2，N为数据线总列数)个数据线驱动模块的数据线驱动模块阵列，使一个与数据线驱动模块相连接的数据驱动IC的输出通道实现两条数据线的数据输出，从而完成液晶面板每帧画面的显示，这样，在栅极驱动器中的栅极驱动IC和数据驱动器中的数据驱动IC的输出通道规格不变、以及确保显示帧频率和画面品质无不良影响的前提下，所采用的栅极驱动IC和数据驱动IC的数量减少，在每两条栅线都设置一个栅线驱动模块和/或每两条数据线都设置一个数据线驱动模块时，栅极驱动IC和/或数据驱动IC的数量减半，有效减少了驱动电路PCB的走线数量以及PCB元件的布局难度，从而有助于减小PCB面积，降低了成本，也进一步使得液晶面板更加轻薄。
优选地，在上述实施例中，栅线驱动模块所连接的栅线为依次相邻的一条奇数行栅线和一条偶数行栅线；和/或数据线驱动模块所连接的数据线为依次相邻的一条奇数列数据线和一条偶数列数据线。这样的结构走线简单，避免线路交叠，也易于实现。
需要说明的是，本发明实施例提供的液晶面板的像素的排列方式可以采取各种形式，不局限于上述实施例；并且，栅极驱动方式也多样化选择，不局限于栅极驱动IC的形式，还可采用COG(Chip On Glass)、GOA(Gate On Array)等驱动方式，若采用GOA形式，其优点在于将行驱动电平转换单元的数量减半。
实施例五
本发明实施例还提供一种采用上述实施例提供的液晶显示器驱动装置的驱动方法，该方法包括：
步骤101、在每条栅线开启的第一时间内，与每个数据线驱动模块连接的两条数据线中的一条同时开启；
步骤102、在每条栅线开启的第二时间内，与每个数据线驱动模块连接的两条数据线中的另一条同时开启。
进一步地，所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线，则
该方法包括：
步骤201、在每条栅线开启的第一时间内，奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据；或偶数列数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；
步骤202、在每条栅线开启的第二时间内，偶数列的数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；或奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据。
在上述方法实施例中，设每一条栅线开启的总时间为T，第一时间为Ta，第二时间为Tb，则Ta＝Tb＝T/2，即在栅线开启时间T内，奇数列数据线和偶数列数据线分别在Ta或Tb时间开启，从而完成整行栅线所对应的像素单元的数据显示。
需要说明的是，栅线的开启可以逐行开启，也可以按照预先设定的顺序依次开启，在此不加以限制。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种液晶显示器的驱动装置，包括：栅极驱动器和数据驱动器，其特征在于，还包括：栅线驱动模块阵列和数据线驱动模块阵列，
所述栅线驱动模块阵列由A个栅线驱动模块组成，每一个栅线驱动模块与所述栅极驱动器的一个输出通道相连接，并连接两条栅线，所述栅线驱动模块用于驱动其所连接的栅线依次开启，其中，1≤A≤M/2，M为栅线的总行数；所述栅线驱动模块包括：第一薄膜晶体管和第二薄膜晶体管，其中，
所述第一薄膜晶体管的栅极与栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线中的一条相连接，所述第二薄膜晶体管的栅极与所述栅极驱动时钟信号的输出端相连接，其源极与所述栅极驱动器的一个输出通道相连接，其漏极与所述两条栅线中的另一条相连接；
所述数据线驱动模块阵列由B个数据线驱动模块组成，每一个数据线驱动模块与所述数据驱动器的一个输出通道相连接，并连接两条数据线，所述数据线驱动模块用于驱动其所连接的数据线依次开启，其中，1≤B≤N/2，N为数据线的总列数，所述数据线驱动模块包括：第三薄膜晶体管和第四薄膜晶体管，其中，
所述第三薄膜晶体管的栅极与数据驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与所述两条数据线中的一条相连接，所述第四薄膜晶体管的栅极与所述数据线驱动时钟信号的输出端相连接，其源极与所述数据驱动器的一个输出通道相连接，其漏极与所述两条数据线中的另一条相连接；
在所述栅极驱动时钟信号开启所述第一薄膜晶体管或所述第二薄膜晶体管的第一时间内，所述数据驱动时钟信号开启所述第三、第四薄膜晶体管中的一个，在所述栅极驱动时钟信号开启所述第一薄膜晶体管或所述第二薄膜晶体管的第二时间内，所述数据驱动时钟信号开启所述第三、第四薄膜晶体管中的另一个。
2.根据权利要求1所述的驱动装置，其特征在于，
所述第一薄膜晶体管和所述第三薄膜晶体管高电平有效，所述第二薄膜晶体管和所述第四薄膜晶体管低电平有效；或，
所述第一薄膜晶体管和所述第三薄膜晶体管低电平有效，所述第二薄膜晶体管和所述第三薄膜晶体管高电平有效高电平有效。
3.根据权利要求2所述的驱动装置，其特征在于，
所述栅线驱动模块所连接的两条栅线为一条奇数行栅线和一条偶数行栅线；和
所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线。
4.根据权利要求3所述的驱动装置，其特征在于，
所述栅线驱动模块所连接的两条栅线为依次相邻一条奇数行栅线和一条偶数行栅线；和
所述数据线驱动模块所连接的两条数据线为依次相邻的一条奇数列数据线和一条偶数列数据线。
5.一种液晶显示器的驱动方法，其特征在于，包括：
在每条栅线开启的第一时间内，
与每个数据线驱动模块连接的两条数据线中的一条同时开启；
在每条栅线开启的第二时间内，
与每个数据线驱动模块连接的两条数据线中的另一条同时开启。
6.根据权利要求5所述的方法，其特征在于，
所述数据线驱动模块所连接的两条数据线为一条奇数列数据线和一条偶数列数据线，则
在每条栅线开启的第一时间内，
奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据；或偶数列数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；
在每条栅线开启的第二时间内，
偶数列的数据线同时开启，所述栅线所对应的偶数像素单元同时显示数据；或奇数列数据线同时开启，所述栅线所对应的奇数像素单元同时显示数据。
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